CN119967816A - 制造三维半导体装置中的缝隙结构 - Google Patents

Abstract

提供了用于制造三维(3D)半导体装置中的缝隙结构的系统、装置和方法。在一个方面中，一种方法包括：提供包括第一区域和第二区域的半导体结构，所述第一区域包括第一沟槽结构，所述第二区域包括第二沟槽结构，其中，所述半导体结构包括：覆盖所述第一沟槽结构的第一牺牲膜、以及沿第一方向从所述第二沟槽结构的开口到所述第二沟槽结构的底部形成于所述第二沟槽结构的表面上的第二牺牲膜。蚀刻所述第二牺牲膜的至少一个部分，而所述第一牺牲膜的至少一个部分保留下来以覆盖所述第一沟槽结构。

Description

制造三维半导体装置中的缝隙结构

技术领域

本公开涉及半导体装置和用于半导体装置的制造过程。

背景技术

半导体装置(例如，存储器装置)可以具有各种结构，以提高芯片上存储单元和线的密度。例如，三维(3D)存储器装置由于其能够通过在相似占用面积(footprint)之内堆叠更多层而提高阵列密度，从而引起关注。3D存储器装置通常包括存储单元的存储器阵列和用于促进存储器阵列的操作的外围电路。存储单元可以包括垂直结构。

发明内容

本公开描述了用于管理三维(3D)半导体装置中的垂直结构的方法、装置、系统和技术。

本公开的一个方面的特征在于一种方法，包括：提供包括第一区域和第二区域的半导体结构，所述第一区域包括第一沟槽结构，所述第二区域包括第二沟槽结构，其中，所述半导体结构包括：覆盖所述第一沟槽结构的第一牺牲膜、以及沿第一方向从所述第二沟槽结构的开口到所述第二沟槽结构的底部形成于所述第二沟槽结构的表面上的第二牺牲膜。蚀刻所述第二牺牲膜的至少一个部分，而所述第一牺牲膜的至少一个部分保留下来以覆盖所述第一沟槽结构。

在一些实施方式中，第一沟槽结构耦接到第二沟槽结构，并且其中，第一牺牲膜耦接到第二牺牲膜。

在一些实施方式中，沿垂直于第一方向的第二方向，第一沟槽结构具有小于第二沟槽结构的宽度。

在一些实施方式中，所述方法包括在所述第一沟槽结构和所述第二沟槽结构上方沉积牺牲材料，以在所述第一沟槽结构中填充所述牺牲材料并且形成覆盖所述第一沟槽结构中的所填充的牺牲材料的第一牺牲膜，并且形成第二牺牲膜，所述第二牺牲膜具有位于所述第二区域的顶表面上的第一部分和位于所述第二沟槽结构的内表面上的第二部分。

在一些实施方式中，第二牺牲膜包括位于第二区域的顶表面上的第一部分和位于第二沟槽结构的内表面上的第二部分，并且其中，蚀刻第二牺牲膜的至少一个部分包括从第二沟槽结构的内表面蚀刻掉第二牺牲膜的第二部分。

在一些实施方式中，所述方法包括改变牺牲材料的区域的至少一个特性，其中，所述牺牲材料的所述区域包括所述第二牺牲膜的所述第一部分或所述第一牺牲膜中的至少一者。

在一些实施方式中，改变所述牺牲材料的所述区域的所述至少一个特性包括向所述牺牲材料的所述区域中注入离子，以改变所述牺牲材料的所述区域的蚀刻速率。

在一些实施方式中，向所述牺牲材料的所述区域中注入所述离子包括：控制离子注入功率、离子注入角度或离子注入密度中的至少一者以向所述牺牲材料的所述区域中注入所述离子。

在一些实施方式中，牺牲材料包括多晶硅或氧化铝中的至少一种，并且其中，所述离子包括氮、氩、碳或硼中的至少一种。

在一些实施方式中，牺牲材料包括多晶硅，并且所述方法还包括向所述牺牲材料的区域中注入离子，以将所述牺牲材料的所述区域中的所述多晶硅变成非多晶硅，由此改变所述牺牲材料的所述区域的蚀刻速率，其中，所述牺牲材料的所述区域包括位于第二区域的顶表面上的第二牺牲膜的第一部分。

在一些实施方式中，第二区域包括多个交替的牺牲层和绝缘层，并且其中，所述方法还包括：在蚀刻第二牺牲膜的所述至少一个部分之后，通过第二沟槽结构的开口去除第二区域中的牺牲层。

本公开的另一方面的特征在于一种半导体装置，包括：阵列区域，所述阵列区域包括沿第一方向延伸的第一缝隙结构；以及连接区域，所述连接区域沿垂直于所述第一方向的第二方向与所述阵列区域相邻，其中，所述连接区域包括第二缝隙结构，所述第二缝隙结构沿所述第一方向延伸穿过沿所述第二方向延伸的绝缘层，并且其中，所述绝缘层包括绝缘材料和在所述绝缘层中的所述绝缘材料当中分布的离子。

在一些实施方式中，所述半导体装置包括沿所述第一方向彼此交替的导电层和隔离层的堆叠体，其中，所述第一缝隙结构和所述第二缝隙结构中的每者延伸穿过所述导电层和隔离层的堆叠体，并且其中，所述绝缘层沿所述第一方向比所述导电层和隔离层的堆叠体更接近所述第二缝隙结构的端部。

在一些实施方式中，所述连接区域包括穿过所述导电层和隔离层的堆叠体延伸的多个接触结构，并且所述导电层中的至少一个导电层耦接到所述多个接触结构中的对应接触结构。

在一些实施方式中，所述连接区域包括沿所述第一方向相对的第一端部和第二端部，并且所述多个接触结构中的每个接触结构在所述第一端部或所述第二端部处向外耦接到导电接触部。

在一些实施方式中，所述阵列区域包括穿过所述导电层和隔离层的堆叠体延伸的多个沟道结构。

在一些实施方式中，所述第一缝隙结构沿所述第二方向连接所述第二缝隙结构，并且，沿垂直于所述第一方向和所述第二方向的第三方向，所述第一缝隙结构的宽度小于所述第二缝隙结构的宽度。

在一些实施方式中，所述绝缘层包括沿所述第一方向的第一表面和第二表面，所述第一表面沿所述第一方向比所述第二表面更接近所述第二缝隙结构的端部，并且其中，与所述第一表面相邻的所述离子的第一浓度高于与所述绝缘层的所述第二表面相邻的所述离子的第二浓度。

本公开的另一方面的特征在于一种方法，包括：提供包括第一区域和第二区域的半导体结构，所述第一区域包括第一沟槽结构，所述第二区域包括第二沟槽结构，其中，所述半导体结构包括：覆盖所述第一沟槽结构的第一牺牲膜、以及从所述第二沟槽结构的开口到所述第二沟槽结构的底部形成于所述第二沟槽结构的表面上的第二牺牲膜，并且其中，所述第二牺牲膜包括位于所述第二区域的顶表面上的第一部分和位于所述第二沟槽结构的内表面上的第二部分。改变牺牲材料的区域的至少一个特性，其中，所述牺牲材料的所述区域包括所述第二牺牲膜的所述第一部分或所述第一牺牲膜中的至少一者。从所述第二沟槽结构的所述内表面蚀刻掉所述第二牺牲膜的所述第二部分，而所述第一牺牲膜的至少一个部分保留下来以覆盖所述第一沟槽结构。

在一些实施方式中，改变所述牺牲材料的所述区域的所述至少一个特性包括向所述牺牲材料的所述区域中注入离子，以改变所述牺牲材料的所述区域的蚀刻速率。

本公开的实施方式可以提供以下技术优点和/或益处中的一种或多种。例如，在一些情况下，在蚀刻工艺期间，可以蚀刻第二沟槽结构的牺牲材料，而第一沟槽结构的牺牲材料可以保留下来或被蚀刻得慢于或少于第二沟槽结构的牺牲材料。在一些实施方式中，本技术可以使用保护层来覆盖第一沟槽结构的牺牲材料，同时暴露第二沟槽结构的牺牲材料。在一些实施方式中，本文描述的技术能够向第一沟槽结构的牺牲材料中注入离子，并由此降低第一沟槽结构的牺牲材料的蚀刻速率。因此，第一沟槽结构的牺牲材料可以很大程度上保留下来，而第二沟槽结构的牺牲材料在同一蚀刻工艺中被蚀刻。基于离子注入的技术能够简化制造过程(例如，所述技术能够省去沉积和去除专用保护层的步骤)。因此，本技术能够降低半导体结构的制造成本。本技术还可以减轻氧化物残留问题，在牺牲材料蚀刻工艺中，氧化物残留问题是典型的问题。在一些实施方式中，本技术能够扩展蚀刻所述牺牲材料的时间窗口，并由此简化了半导体结构的制造过程。

本技术可以应用于各种类型的半导体装置、易失性存储器装置(例如，DRAM存储器装置)或非易失性存储器(NVM)装置，例如NAND闪速存储器、NOR闪速存储器、电阻性随机存取存储器(RRAM)、诸如相变随机存取存储器(PCRAM)之类的相变存储器(PCM)、自旋转移矩(STT)-磁阻随机存取存储器(MRAM)、等等。本技术还可以应用于基于电荷捕获的存储器装置，例如，硅-氧化物-氮化物-氧化物-硅(SONOS)存储器装置，并且应用于基于浮置栅极的存储器装置。本技术还可以应用于三维(3D)存储器装置。本技术可以应用于各种存储器类型，例如SCL(单级单元)装置、像2级单元装置的MLC(多级单元)装置、TLC(三级单元)装置、QLC(四级单元)装置或PLC(五级单元)装置。额外地或替代地，本技术可以应用于各种类型的装置和系统，例如安全数字(SD)卡、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)、嵌入式系统、等等。

在附图和下文的描述当中阐述了本公开的主题的一个或多个实施方式的细节。根据该描述、附图以及权利要求，该主题的其他特征、方面和优点将变得显而易见。

附图说明

被并入本文并形成本公开一部分的附图例示了本公开的各个方面，并且附图与说明书一起进一步用以解释本公开的原理，并使相关领域的普通技术人员能够做出和使用本公开。

图1A是示例性3D半导体结构的顶视图。

图1B描绘了沿图1A中所示的切割线AA’和BB’的示例性3D半导体结构的截面图。

图2A-2E示出了制造过程的各阶段之后示例性半导体结构的结构截面图。

图3A-3D示出了制造过程的各阶段之后示例性半导体结构的结构截面图。

图4是形成半导体结构的示例性过程的流程图。

图5示出了具有一个或多个半导体装置的示例性系统的框图。

各附图中的类似参考标号和名称表示类似的元件。还要理解的是，图中示出的各种示例性实施方式仅仅是例示性表示并且未必按比例绘制。

具体实施方式

图1A-1B示出了示例性3D半导体结构100，其中图1A是示例性3D半导体结构100的顶视图，并且图1B描绘了沿图1A中所示的切割线AA’和BB′的示例性3D半导体结构100的截面图。3D半导体结构100可以用于制造存储器装置，例如，3D NAND存储器装置。

在一些实施方式中，如图1A中所示，半导体结构100包括一个或多个阵列区域(例如，阵列区域100A、阵列区域100C)、以及连接区域100B，连接区域100B被配置为向一个或多个阵列区域提供导电连接，例如使阵列区域耦接到控制电路。在一些示例中，半导体结构100包括两个阵列区域100A、100C，其中，连接区域100B沿第一水平方向(例如，X方向)介于两个阵列区域之间。每个阵列区域100A、100C包括沟道结构140的阵列。沟道结构140可以用于形成存储单元串，存储单元可以沿垂直于第一水平方向的垂直方向(例如，Z方向)串联耦接。存储单元可以包括至少一个垂直晶体管。存储单元的垂直晶体管可以沿第二方向堆叠在一起。

在一些实施方式中，如图1B中所示，半导体结构100包括衬底110以及在衬底110上方提供的交替的导电层130A和隔离层130B的堆叠体130。衬底110可以是任何适当半导体衬底，其具有诸如单晶半导体、多晶半导体或单晶体半导体之类的任何适当半导体材料。例如，衬底110可以包括硅、硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、氮化镓、碳化硅、III-V族化合物或其任何组合。接触结构160可以形成于连接区域100B之内。接触结构160可以被配置为将阵列区域100A和/或阵列区域100C之内的导电层中的对应一个导电层连接到例如控制电路。

堆叠体130可以在平行于衬底110的顶表面并且垂直于第一水平方向的第二水平方向(例如，Y方向)上延伸。导电层130A和隔离层130B可以在垂直于该第二水平方向的垂直方向(例如，Z方向)上交替。导电层130A可以在厚度上彼此相同或互不相同，例如，其厚度处于10-500nm的范围内，例如约为35nm。隔离层130B也可以在厚度上彼此相同或互不相同，例如，其厚度处于10-500nm的范围内，例如约为25nm。应当指出，图1B中所示的导电层130A和隔离层130B的数量仅用于举例说明，并且可以在半导体结构100的堆叠体130中包括任何适当数量的导电层130A和隔离层130B。导电层130A可以包括任何适当导电材料，例如，钨(W)、钴(Co)、铜(Cu)、铝(Al)、氮化钛(TiN)、多晶硅(polysilicon)、掺杂硅、硅化物或其任何组合。隔离层130B可以包括电介质材料，例如，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，隔离层130B还可以包括高k电介质材料，例如，氧化铪、氧化锆、氧化铝、氧化钽、氧化镧或其任何组合。

可以在堆叠体130中形成穿过堆叠体130的导电层130A和隔离层130B进入衬底110中的一个或多个沟道结构。例如，如图1B所示，第一沟道结构140形成于阵列区域100A之内，并且第二沟道结构141形成于连接区域100B之内。在一些示例中，第一沟道结构140和第二沟道结构141中的每者可以具有圆柱或柱的形状，并且可以包括穿过堆叠体130的导电层130A和隔离层130B延伸的高k层、被高k层围绕的阻挡层、被阻挡层围绕的电荷捕获层(或存储层)、被电荷捕获层围绕的隧穿层、被隧穿层围绕的沟道层和被沟道层围绕的核心填充物层(core filler layer)，并且还包括形成于核心填充物层之上并且与沟道层接触的沟道接触部(未示出)。在一些实施方式中，沟道层可以包括硅，例如非晶硅、多晶硅或单晶硅，隧穿层可以包括氧化硅、氮化硅或其任何组合，阻挡层可以包括氧化硅、氮化硅、高k电介质或其任何组合，并且电荷捕获层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，被统称为存储膜的隧穿层、电荷捕获层和阻挡层可以包括ONO电介质(氧化硅-氮化硅-氧化硅)。

第一沟道结构140和第二沟道结构141中的每者可以是如下形成的：接下来通过光刻工艺和蚀刻工艺的组合形成穿过堆叠体130的牺牲层和堆叠体130的隔离层130B向下延伸到衬底110当中的一个或多个沟道开口(未示出)；并且接下来可以在沟道开口内形成高k层、阻挡层、电荷捕获层、隧穿层、沟道层、核心填充物层和沟道接触部。在一些实施方式中，可以用导电材料(例如，钨(W))替换阵列区域100A之内的堆叠体130的牺牲层，以形成3D半导体结构100的导电层130A。导电层130A可以用于形成存储单元的晶体管的堆叠体，其能够沿第一沟道结构140形成垂直存储单元串。第一沟道结构140可以连接到堆叠体130之上形成的一个或多个金属层(未示出)。在一些实施方式中，第二沟道结构141是虚设沟道结构，并且用于支撑连接区域100B之内的堆叠体130的导电层130A和隔离层130B，并因而没有金属层连接至第二沟道结构141。

一个或多个第一缝隙结构150A可以沿第一水平方向(例如，X方向)形成于阵列区域100A的堆叠体130之内，以将半导体结构100划分成多个半导体块。类似地，一个或多个第二缝隙结构150B可以沿第一水平方向形成于连接区域100B中，以将半导体结构100划分成多个半导体块。对应的第一缝隙结构150A和第二缝隙结构150B可以沿第一水平方向彼此耦接，例如，如图1A所示。在一些实施方式中，沿第二水平方向(例如，图1A中所示的Y方向)，第一缝隙结构150A的宽度小于第二缝隙结构150B的宽度。例如，第二缝隙结构150B的宽度可以大致为第一缝隙结构150A的宽度的1.5到2倍。一个或多个第一缝隙结构150A和/或一个或多个第二缝隙结构150B中的每者可以在垂直于第一水平方向和第二水平方向的垂直方向(例如，Z方向)上穿过堆叠体130延伸，例如，如图1B所示。

在一些实施方式中，可以在沉积工艺(例如，化学气相沉积(CVD)工艺)中在堆叠体130上方沉积正硅酸乙酯(tetraethyl orthosilicate，TEOS)硬掩模(未示出)。光致抗蚀剂层(未示出)可以被施加于TEOS硬掩模上方，并且对应于堆叠体130之内的沟槽位置来图案化该光致抗蚀剂层。然后，可以蚀刻堆叠体130连带其上方形成的TEOS硬掩模，由此可以在堆叠体130之内形成沟槽结构以显露衬底110，并且堆叠体130的牺牲层和隔离层130B的横向侧被暴露。然后，可以利用沟槽填充物材料151(例如，多晶硅)填充沟槽结构，以形成第一缝隙结构150A和/或第二缝隙结构150B。

一个或多个接触结构160可以形成于连接区域100B之内，以连接3D半导体结构100的导电层130A。在一些实施方式中，连接区域100B包括沿Z方向相对的顶端部和底端部，并且一个或多个接触结构160中的每个接触结构160在该顶端部或底端部处向外耦接到导电接触部。在一些实施方式中，可以将接触结构开口161形成为从隔离层130B中的最上方一个隔离层130B延伸到堆叠体130的一部分(该部分可以包括一个或多个导电层130A和/或一个或多个隔离层130B)中，以到达导电层130A中的一个对应(或目标)导电层130A，从而暴露堆叠体130的该部分的横向侧。可以形成间隔体162以覆盖堆叠体130的该部分的横向侧和对应导电层130A的顶表面。然后，例如，可以通过蚀刻来去除覆盖期望导电层130A的顶表面的间隔体162。可以通过接触结构开口161顺序沉积填充材料(例如，氧化物)160a和导电材料160b(例如，金属)以形成接触结构160。

3D半导体结构100可以包括沉积于堆叠体130的顶部上的绝缘层163。绝缘层163沿Z方向比堆叠体130更接近第二缝隙结构150B的端部。绝缘层163可以包括沿Z方向的顶表面163A和底表面163B。顶表面163A沿Z方向比底表面163B更接近第二缝隙结构150B的端部。在一些情况下，可以在第二缝隙结构150B的制造过程期间从绝缘层163的顶表面163A注入离子(例如，如结合图3A-3D更详细所述)。结果，绝缘层163可以包括在绝缘层163中的绝缘材料当中分布的离子。在一些情况下，离子包括氮、氩、炭或硼中的至少一种。在一些示例中，绝缘层163的绝缘材料中的离子浓度约为10^-14cm³。在一些实施方式中，由于离子是从绝缘层163的顶表面163A注入的，所以离子浓度可能会沿Z方向从顶表面163A到底表面163B降低。换言之，与顶表面163A相邻的离子的浓度可以高于与底表面163B相邻的离子的浓度。

在一些实施方式中，半导体结构100包括一个或多个顶部选择栅极(TSG)164。可以利用以下步骤形成半导体结构100。形成交替的电介质层130C和隔离层130B的堆叠体。在形成交替的电介质层130C和隔离层130B的堆叠体之后，可以在堆叠体上方形成绝缘层(例如，多晶硅)163。连接区域100B中的绝缘层163的第一部分被蚀刻掉，而阵列区域100A中的绝缘层163的第二部分保留下来。然后，基于阵列区域100A中的绝缘层163的第二部分在阵列区域100A中形成一个或多个TSG 164。此后，在被蚀刻的绝缘层163的顶部上沉积电介质材料165。如图1B所示，由于绝缘层163的第一部分被蚀刻掉，所以连接区域100B中的电介质材料165的层厚度大于阵列区域100A中的TSG 164上方的电介质材料165的层厚度。

在一些实施方式中，半导体结构100可以用于通过一个或多个额外处理步骤来形成存储器装置。例如，在半导体结构100的第一侧上，可以减薄或去除衬底110，以例如暴露沟道结构(例如，沟道结构140)和/或缝隙结构(例如，缝隙结构150A和150B)中的导电材料(例如，多晶硅或金属)。可以在暴露的导电材料上沉积导电材料(例如，金属)以形成公共源极层，其中，存储单元串和/或缝隙结构可以导电耦接到公共源极层。在半导体结构100的与第一侧相对的第二侧上，可以将半导体结构100与包括控制电路的控制结构(例如，CMOS晶圆或管芯)集成。例如，半导体结构100的第二侧的表面可以与控制结构的控制电路的表面键合。

图2A-2E示出了制造过程的各阶段之后示例性半导体结构的结构截面图。该半导体结构可以与图1A-1B的3D半导体结构100或该3D半导体结构100的一部分相似或相同。图2A-2E是与图1B具有相似或相同视角(例如，沿图1A所示的切割线AA′和BB′)的截面图。

图2A示出了形成半导体结构的第一阶段之后的结构200a。第一阶段包括：例如，提供包括第一区域201和第二区域202的半导体结构、以及在半导体结构上沉积保护层207。在一些实施方式中，第一区域201包括第一沟槽结构203，并且第二区域包括第二沟槽结构204。在一些情况下，第一区域201包括阵列区域(例如，对应于图1A-1B的阵列区域100A或100C)，并且第一沟槽结构203在阵列区域中。在一些情况下，第二区域202包括连接区域(例如，对应于图1A-1B的连接区域100B)，并且第二沟槽结构204在连接区域中。第一沟槽结构203可以用于在第一区域201中形成缝隙结构(例如，图1A-1B的第一缝隙结构150A)。第二沟槽结构204可以用于在第二区域202中形成缝隙结构(例如，图1A-1B的第二缝隙结构150B)。

在一些示例中，第二区域202沿垂直于垂直方向的第一水平方向(例如，X方向)与第一区域201相邻。在一些情况下，第一沟槽结构203耦接(例如，接触、连接等)到第二沟槽结构204。在一些情况下，沿第二水平方向(例如，Y方向)，第一沟槽结构203具有小于第二沟槽结构204的宽度。在一些示例中，第二沟槽结构204的宽度比第一沟槽结构的宽度大1.5到2倍。

在一些实施方式中，在沉积保护层207之前，在第一沟槽结构203上方沉积牺牲材料，以在第一沟槽结构203中填充牺牲材料，从而在第一沟槽结构203中形成第一牺牲膜205A和填充的牺牲材料205B。第一牺牲膜205A可以覆盖所填充的牺牲材料205B，并由此覆盖第一沟槽结构203。可以在第一沟槽结构203内部的所填充的牺牲材料205B中形成空气隙205c。此外，在第二沟槽结构204上方沉积牺牲材料，以形成第二牺牲膜206，第二牺牲膜206具有位于第二区域202的顶表面上的第一部分206A、位于第二沟槽结构204的内表面上的第二部分206B、以及位于第二沟槽结构204的底部处的第三部分206C。从第二沟槽结构204的开口到第二沟槽结构204的底部沿垂直方向(例如，图1B所示的Z方向)在第二沟槽结构204的表面上形成第二牺牲膜206。牺牲材料可以包括任何适当的牺牲材料，例如氧化物、碳、多晶硅或其组合。第一牺牲膜205A可以耦接(例如，接触、连接等)到第二牺牲膜206。应当注意，配置第二沟槽结构204的宽度和第一沟槽结构203的宽度，使得牺牲材料能够填充第一沟槽结构203的开口，以形成所填充的牺牲材料205B，但不能覆盖第二沟槽结构204的开口。

如上所述，可以在结构200a上沉积保护层207。保护层207可以在第一牺牲膜205A上形成一层。此外，保护层207能够形成于第二牺牲膜206的第一部分206A上，而第二沟槽结构204的开口保持开放。例如，在一些情况下，保护层207不覆盖第二牺牲膜206的第二部分206B和/或第三部分206C。保护层207可以包括一种或多种材料，例如有机钛。

结构200a可以包括交替的牺牲层208A和隔离层208B的堆叠体208。如下所述，堆叠体208可以用于形成交替的导电层和隔离层的堆叠体，例如图1B的堆叠体130。牺牲层208A可以包括牺牲材料。牺牲材料可以包括绝缘材料(例如，二氧化硅、氮化硅、碳)、半导体材料(例如，硅、砷化镓)或其他材料。

在一些实施方式中，在第一区域201中形成穿透堆叠体208的一个或多个第一沟道结构220(例如，图1A-1B的第一沟道结构140)。在第二区域202中形成穿透堆叠体208的一个或多个第二沟道结构222(例如，图1A-1B的第二沟道结构141)。可以在堆叠体208的顶部上形成绝缘层213(例如，图1B的绝缘层163)。

图2B示出了形成半导体结构的第二阶段之后的结构200b。第二阶段包括：例如，从第二沟槽结构204的内表面蚀刻掉第二牺牲膜206的第二部分206B，而第一牺牲膜205A的至少一个部分保留下来以覆盖第一沟槽结构203。保护层207可以被配置为防止保护层207下方的材料被蚀刻(例如，通过防止保护层207下方的材料接触蚀刻剂)。因此，在选择性区域上方沉积保护层207可以选择性地去除材料，即：去除未被保护层207覆盖的材料，同时很大程度上保留保护层207下方的材料。在这种情况下，保护层207覆盖第一牺牲膜205A和第二牺牲膜206的第一部分206A，而保护层207不覆盖第二牺牲膜206的第二部分206B和第三部分206C。结果，可以蚀刻掉第二牺牲膜206的第二部分206B，而第一牺牲膜205A可以保留下来以覆盖第一沟槽结构203。在一些情况下，可以使用例如四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)来蚀刻第二牺牲膜206的第二部分206B。

图2C示出了形成半导体结构的第三阶段之后的结构200c。第三阶段包括：例如，去除保护层207。例如，可以使用灰化方法或其他适当的材料去除工艺来去除保护层207。

图2D示出了形成半导体结构的第四阶段之后的结构200d。第四阶段包括：例如，去除第二牺牲膜206的位于第二沟槽结构204的底部处的第三部分206C。可以使用例如TMAH来蚀刻掉第二牺牲膜206的第三部分206C。

图2E示出了形成半导体结构的第五阶段之后的结构200e。第五阶段包括：例如，去除第二区域202中的堆叠体208的牺牲层208A的牺牲材料。在一些情况下，可以使用材料去除工艺(例如湿法、灰化方法或其他适当方法)来去除牺牲材料。例如，可以通过第二沟槽结构204的开口去除牺牲层208A中的牺牲材料(例如，可以通过第二沟槽结构204的开口向第二沟槽结构204中滴入蚀刻剂)。去除牺牲材料可以在牺牲层208A中生成腔体(或凹陷部)。然后，可以在腔体中填充导电材料(例如，钨)以形成导电层(例如，图1B中所示的导电层130A)，由此生成交替的导电层和隔离层的堆叠体(例如，图1B的堆叠体130)。在一些示例中，牺牲材料的部分不被去除，以在一个或多个后续制造过程步骤期间为结构200e提供支撑。

图3A-3D示出了制造过程的各阶段之后示例性半导体结构的结构截面图。该半导体结构可以与图1A-1B的3D半导体结构100或该3D半导体结构100的一部分相似或相同。图3A-3D是与图1B具有相似或相同视角(例如，沿图1A所示的切割线AA’和BB′)的截面图。在一些情况下，结合图3A-3D描述的制造过程和结合图2A-2B描述的制造过程是用于制造相似半导体结构的两种不同制造过程。

图3A示出了形成半导体结构的第一阶段之后的结构300a。在一些情况下，结构300a不包括图2A的结构200a中包括的保护层207。第一阶段包括：例如，提供包括第一区域301和第二区域302的半导体结构。在一些实施方式中，第一区域301包括第一沟槽结构303(例如，图2A的第一沟槽结构203)，并且第二区域302包括第二沟槽结构304(例如，图2A的第二沟槽结构204)。在一些情况下，第一区域301包括阵列区域(例如，对应于图1A-1B的阵列区域100A或100C)，并且第一沟槽结构303在阵列区域中。在一些情况下，第二区域302包括连接区域(例如，对应于图1A-1B的连接区域100B)，并且第二沟槽结构304在连接区域中。第一沟槽结构303可以用于在第一区域301中形成缝隙结构(例如，图1A-1B的第一缝隙结构150A)。第二沟槽结构304可以用于在第二区域302中形成缝隙结构(例如，图1A-1B的第二缝隙结构150B)。

在一些示例中，第二区域302沿垂直于垂直方向的第一水平方向(例如，X方向)与第一区域301相邻。在一些情况下，第一沟槽结构303耦接(例如，接触、连接等)到第二沟槽结构304。在一些情况下，沿第二水平方向(例如，Y方向)，第一沟槽结构303具有小于第二沟槽结构304的宽度。在一些示例中，第二沟槽结构304的宽度比第一沟槽结构的宽度大1.5到2倍。

在一些实施方式中，在第一沟槽结构303上方沉积牺牲材料，以在第一沟槽结构303中填充牺牲材料，从而在第一沟槽结构303中形成第一牺牲膜305A和填充的牺牲材料305B。第一牺牲膜305A可以覆盖所填充的牺牲材料305B，并由此覆盖第一沟槽结构303。可以在第一沟槽结构303内部的所填充的牺牲材料305B中形成空气隙305c。此外，在第二沟槽结构304上方沉积牺牲材料，以形成第二牺牲膜306，第二牺牲膜306具有位于第二区域302的顶表面上的第一部分306A、以及位于第二沟槽结构304的内表面(包括底部)上的第二部分306B。从第二沟槽结构304的开口到第二沟槽结构304的底部沿垂直方向(例如，图1B所示的Z方向)在第二沟槽结构304的表面上形成第二牺牲膜306。牺牲材料可以包括任何适当的牺牲材料，例如氧化物、碳、多晶硅或其组合。第一牺牲膜305A可以耦接(例如，接触、连接等)到第二牺牲膜306。应当注意，配置第二沟槽结构304的宽度和第一沟槽结构303的宽度，使得牺牲材料能够填充第一沟槽结构303的开口，以形成所填充的牺牲材料305B，但不能覆盖第二沟槽结构304的开口。

结构300a可以包括交替的牺牲层308A和隔离层308B的堆叠体308。如下所述，堆叠体308可以用于形成交替的导电层和隔离层的堆叠体，例如图1B的堆叠体130。牺牲层308A可以包括牺牲材料。牺牲材料可以包括绝缘材料(例如，二氧化硅、氮化硅或碳)、半导体材料(例如，硅或砷化镓)或其他材料。在一些实施方式中，可以在堆叠体308的顶部上形成绝缘层313(例如，图1B的绝缘层163)。

图3B示出了形成半导体结构的第二阶段之后的结构300b。第二阶段包括：例如，改变牺牲材料区域的至少一个特性。牺牲材料的区域可以包括例如第一牺牲膜305A或第二牺牲膜306的第一部分306A中的至少一者。在一些情况下，改变所述牺牲材料的所述区域的至少一个特性包括向所述牺牲材料的所述区域中注入离子，以改变所述牺牲材料的所述区域的蚀刻速率。在一些实施方式中，具有注入离子的牺牲材料的第一蚀刻速率小于没有注入离子的牺牲材料的第二蚀刻速率。在一些示例中，第一蚀刻速率和第二蚀刻速率的比值为大约1/8。蚀刻速率可以决定蚀刻工艺期间去除材料的速度。例如，更高的蚀刻速率可以对应于更高的蚀刻速度，而更低的蚀刻速率可以对应于更低的蚀刻速度。因此，选择性区域中的注入离子可以用于选择性地去除材料，即：去除没有注入离子的材料，而很大程度上保留具有注入离子的材料。

在一些实施方式中，向所述牺牲材料的所述区域中注入离子包括：控制离子注入功率、离子注入角度或离子注入密度中的至少一者以向所述牺牲材料的所述区域中注入离子。在一些示例中，控制离子注入功率、离子注入角度或离子注入密度中的至少一者以向所述牺牲材料的所述区域中注入离子包括：进行控制以向所述牺牲材料的所述区域中注入离子，而不向所填充的牺牲材料305B中和第二牺牲膜的第二部分306B中注入离子。通过这样做，所述牺牲材料的具有注入离子的所述区域的蚀刻速率可以不同于(例如，低于)所填充的牺牲材料305B或第二牺牲膜306的第二部分306B中的牺牲材料的蚀刻速率。通过控制不同区域中的蚀刻速率，可以去除某种或某些材料而保护其他材料不被去除。例如，如果所述牺牲材料的具有注入离子的所述区域的蚀刻速率低于第二牺牲膜306的第二部分306B中的牺牲材料的蚀刻速率，则在蚀刻工艺期间，所述牺牲材料的具有注入离子的所述区域的至少一部分可以保留下来，而第二牺牲膜306的第二部分306B中的牺牲材料可以被(例如，完全)去除。

牺牲材料和离子可以包括任何适当材料和/或元素。在一些示例中，牺牲材料包括多晶硅或氧化铝中的至少一种，并且离子包括氮、氩、碳或硼中的至少一种。例如，如果牺牲材料包括多晶硅，则可以向所述牺牲材料的区域中注入离子，以将所述牺牲材料的所述区域中的多晶硅变成非多晶硅，由此改变所述牺牲材料的所述区域的蚀刻速率，其中，所述牺牲材料的所述区域包括第二牺牲膜306的位于第二区域302的顶表面上的第一部分306A。在一些其他示例中，牺牲材料包括氮化硅，并且离子可以包括氮。

图3C示出了形成半导体结构的第三阶段之后的结构300c。第三阶段包括：例如，从第二沟槽结构304的内表面蚀刻掉第二牺牲膜306的第二部分306B，而第一牺牲膜305A的至少一个部分保留下来以覆盖第一沟槽结构303。如上所述，因为第二牺牲膜306的第二部分306B具有的蚀刻速率高于第一牺牲膜305A的蚀刻速率，所以可以实现这一目的。在一些情况下，第二牺牲膜306的第一部分306A可以被注入离子，并由此在蚀刻掉第二牺牲膜306的第二部分306B时，第二牺牲膜306的第一部分306A的至少一部分也可以保留下来。

图3D示出了形成半导体结构的第四阶段之后的结构300d。第四阶段包括：例如，去除第二区域302中的牺牲层308A的牺牲材料，例如，类似于图2E的第五阶段。在一些情况下，可以使用材料去除工艺(例如湿法、灰化方法或其他适当方法)来去除牺牲材料。例如，可以通过第二沟槽结构304的开口去除牺牲层308A中的牺牲材料(例如，可以通过第二沟槽结构304的开口在第二沟槽结构304中滴入蚀刻剂)。去除牺牲材料可以在牺牲层308A中生成腔体。然后，可以在腔体中填充导电材料(例如，钨)以形成导电层(例如，图1B中所示的导电层130A)，由此生成交替的导电层和隔离层的堆叠体(例如，图1B的堆叠体130)。在一些示例中，牺牲材料的一部分不被去除，以在制造过程期间为半导体结构300d提供支撑。

图4是形成半导体结构的示例性过程400的流程图。该半导体结构可以与图1A-1B的半导体结构100或该半导体结构100的一部分相似或相同。可以考虑图1A-1B来描述过程400。过程400可以包括图2A-2E或图3A-3D中形成半导体结构的制造过程。过程400包括能够按照任何适当次序和/或任意组合来执行的步骤。

在步骤410，提供包括第一区域和第二区域的半导体结构。第一区域(例如，图2A的第一区域201或图3A的第一区域301)可以包括第一沟槽结构(例如，图2A的第一沟槽结构203或图3A的第一沟槽结构303)，并且第二区域(例如，图2A的第二区域202或图3A的第二区域302)可以包括第二沟槽结构(例如，图2A的第二沟槽结构204或图3A的第二沟槽结构304)。半导体结构可以包括覆盖第一沟槽结构的第一牺牲膜(例如，图2A的牺牲膜205A或图3A的305A)、以及沿第一方向(例如，Z方向)从第二沟槽结构的开口到第二沟槽结构的底部形成于第二沟槽结构的表面上的第二牺牲膜(例如，图2A的牺牲膜206或图3A的306)。在一些情况下，第一区域包括阵列区域，第二区域包括连接区域。第一沟槽结构在阵列区域中，并且第二沟槽结构在连接区域中。在一些实施方式中，第一沟槽结构耦接到第二沟槽结构，并且第一牺牲膜耦接到第二牺牲膜。在一些示例中，沿垂直于第一方向的第二方向(例如，Y方向)，第一沟槽结构具有小于第二沟槽结构的宽度。

在一些实施方式中，示例性过程400包括在第一沟槽结构和第二沟槽结构上方沉积牺牲材料，以在第一沟槽结构中填充牺牲材料并且形成覆盖第一沟槽结构中的所填充的牺牲材料(例如，图2A的205B或图3A的305B)的第一牺牲膜，并且形成第二牺牲膜，第二牺牲膜具有位于第二区域的顶表面上的第一部分(例如，图2A的206A或图3A的306A)以及位于第二沟槽结构的内表面上的第二部分(例如，图2A的206B或图3A的306B)，例如，如图2A或图3A所示。

在一些实施方式中，示例性过程400包括改变牺牲材料的区域的至少一个特性，其中，所述牺牲材料的所述区域包括第一牺牲膜(例如，图3A的305A)或第二牺牲膜的第一部分(例如，图3A的306A)中的至少一者，例如，如图3A所示。在一些示例中，改变所述牺牲材料的所述区域的至少一个特性包括向所述牺牲材料的所述区域中注入离子，以改变所述牺牲材料的所述区域的蚀刻速率。在一些示例中，向所述牺牲材料的所述区域中注入离子包括：控制离子注入功率、离子注入角度或离子注入密度中的至少一者以向所述牺牲材料的所述区域中注入离子。在一些情况下，控制离子注入功率、离子注入角度或离子注入密度中的至少一者以向所述牺牲材料的所述区域中注入离子包括：进行控制以向所述牺牲材料的所述区域中注入离子，而不向第一沟槽结构中和第二牺牲膜的第二部分中注入离子。

在一些示例中，所述牺牲材料的具有注入离子的所述区域的蚀刻速率与第二牺牲膜的第二部分的蚀刻速率的比值约为1/8。在一些实施方式中，牺牲材料包括多晶硅或氧化铝中的至少一种，并且其中，离子包括氮、氩、碳或硼中的至少一种。在一些实施方式中，牺牲材料包括多晶硅，并且该方法还包括向牺牲材料的区域中注入离子，以将所述牺牲材料的所述区域中的多晶硅变成非多晶硅，由此改变所述牺牲材料的所述区域的蚀刻速率，其中，所述牺牲材料的所述区域包括第二牺牲膜的位于第二区域的顶表面上的第一部分。在一些实施方式中，牺牲材料包括氮化硅，并且其中离子包括氮。

在一些情况下，在蚀刻第二牺牲膜的第二部分之前，过程400包括在半导体结构上沉积保护层，其中，保护层在第一牺牲膜上形成一层，并且第二沟槽结构的开口保持开放，其中，保护层位于第二牺牲膜的第一部分上，例如，如图2A所示。在一些实施方式中，保护层包括有机钛。在一些示例中，示例性过程400包括在蚀刻第二牺牲膜的第二部分之后，从半导体结构上去除保护层。

在步骤420，蚀刻第二牺牲膜的至少一个部分，而第一牺牲膜的至少一个部分保留下来以覆盖第一沟槽结构。在一些情况下，第二牺牲膜包括位于第二区域的顶表面上的第一部分以及位于第二沟槽结构的内表面上的第二部分，并且蚀刻第二牺牲膜的至少一个部分包括从第二沟槽结构的内表面蚀刻掉第二牺牲膜的第二部分，例如，如图2B或图3B所示。在一些情况下，第二区域包括多个交替的牺牲层和绝缘层，并且示例性过程400还可以包括：在蚀刻第二牺牲膜的至少一个部分之后，通过第二沟槽结构的开口去除第二区域中的牺牲层，例如，如图2E或图3D所示。

图5示出了根据本公开的一个或多个实施方式的具有一个或多个半导体装置(例如，存储器装置)的系统500的框图。系统500可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储部件的适当电子装置。如图5中所示，系统500可以包括主机装置508和存储器系统502，存储器系统502具有一个或多个3D存储器装置504以及存储器控制器506。主机装置508可以包括电子装置的处理器，例如，中央处理单元(CPU)，或者可以包括片上系统(SoC)，例如，应用处理器(AP)。主机装置508可以被配置为向所述一个或多个3D存储器装置504发送数据，或从所述一个或多个3D存储器装置504接收数据。

3D存储器装置504可以是本文公开的任何3D存储器装置，例如，图1A-1B中所示的3D存储器装置、基于图2A-2E的半导体结构200a-200e的3D存储器装置，或基于图3A-3D的半导体结构300a-300d的3D存储器装置。在一些实施方式中，3D存储器装置504包括NAND闪速存储器。存储器控制器506(又名控制器电路)耦接至3D存储器装置504和主机装置508。根据本公开的实施方式，3D存储器装置504可以包括穿过覆盖层的多个导电互连，导电互连与导电焊盘层中的导电焊盘接触，并且存储器控制器506可以通过多个导电互连中的至少一个耦接到3D存储器装置504。存储器控制器506被配置为控制3D存储器装置504。例如，存储器控制器506可以被配置为通过字线操作多个沟道结构。存储器控制器506可以管理存储在3D存储器装置504中的数据，并且与主机装置508通信。

在一些实施方式中，存储器控制器506被设计/配置为在低占空比环境下工作，比如安全数字(SD)卡、紧致闪存(CF)卡、通用串行总线(USB)闪存驱动器或者在诸如个人计算机、数字相机、移动电话等之类的电子装置中使用的其他介质。在一些实施方式中，存储器控制器506被设计/配置为在高占空比环境下工作，比如企业存储阵列、以及SSD或嵌入式多媒体卡(eMMC)，其被用作诸如智能电话、平板电脑、膝上型计算机等之类的移动装置的数据存储部件。存储器控制器506可以被配置为控制3D存储器装置504的操作，例如读取、擦除和编程(或写入)操作。存储器控制器506还可以被配置为管理与存储在3D存储器装置504当中的或者将被存储在3D存储器装置504当中的数据有关的各种功能，其包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器506被进一步配置为处理与从3D存储器装置504读取的或者被写入到3D存储器装置504的数据有关的纠错码(ECC)。还可以由存储器控制器506执行任何其他适当功能，例如，对3D存储器装置504格式化。

存储器控制器506可以根据特定通信协议与外部装置(例如，主机装置508)通信。例如，存储器控制器506可以通过各种接口协议中的至少一种与外部装置通信，例如USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器506和一个或多个3D存储器装置504可以被集成到各种类型的存储装置当中，例如，被包含到同一封装(例如，通用闪速存储(UFS)封装或eMMC封装)内。也就是说，存储器系统502可以被实施并且封装到不同类型的最终电子产品当中。在如图5所示的一个示例中，存储器控制器506和3D存储器装置504可以被集成到存储器系统502当中。存储器系统502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。

本公开中描述的主题的实施方式以及动作和操作可以被实施在数字电子电路系统中，被实施在以有形方式体现的计算机软件或固件中，被实施在计算机硬件(包括本公开中公开的结构及其结构等同方案)中，或者被实施在上述选项中的一种或多种的组合中。本公开中描述的主题的实施方式可以被实施成一个或多个计算机程序，例如，编码在计算机程序载体上的计算机程序指令的一个或多个模块，以供数据处理设备执行或控制数据处理设备的操作。该载体可以是有形非暂态计算机存储介质。替代性地或额外地，该载体可以是人为生成的传播信号，例如，机器生成的电信号、光信号或电磁信号，其被生成为对信息编码，以便传输至适当的接收设备，从而由数据处理设备执行。计算机存储介质可以是机器可读存储装置、机器可读存储衬底、随机或串行存取存储器装置或者他们当中的一者或多者的组合，或者可以是机器可读存储装置、机器可读存储衬底、随机或串行存取存储器装置或者他们当中的一者或多者的组合的一部分。计算机存储介质不是传播信号。

应当指出，在本公开中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施方式”、“实施方式”等表示所描述的实施例可以包括特定特征、结构或特性，但未必每个实施例都可能包括该特定特征、结构或特性。此外，这样的措辞用语未必是指相同的实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施方式实现这样的特征、结构或特性将在相关领域技术人员的知识范围之内。

通常，可以至少部分从语境中的用法来理解术语。例如，至少部分根据语境，本文中所使用的词语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于语境，诸如“一”、“一种”或“所述”之类的词语可以同样被理解为表达单数用法或表达复数用法。此外，词语“基于”可以被理解为未必意在表达排他性因素集合，并且相反，可以允许存在未必明确描述的额外因素，同样这至少部分取决于语境。

应当容易地理解，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当被按照最宽泛的方式解释，使得“在……上”不仅是指直接位于某物上，而且还包括在位于某物上时其间有中间特征或层的含义。此外，“在……之上”或者“在……上方”不仅是指位于某物之上或上方，而且还包括其位于某物之上或上方但其间没有任何中间特征或层的含义(即，直接位于某物上)。

此外，为了便于说明，本文中可以使用空间相对词语(例如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等)来描述一个元件或特征与其他一个或多个元件或特征的如图所示的关系。空间相对词语意在涵盖除了在附图所示取向之外的、装置在使用或工艺步骤中的不同取向。设备能够以另外的方式进行取向(旋转90度或处于其他的取向)，并且本文中使用的空间相对描述词可以同样地被相应地解释。

如本文中所使用的，词语“衬底”是指在上面添加后续材料层的材料。该衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，并因此除非另外指出，在衬底的顶侧处形成半导体器件。底表面与顶表面相对，并因此衬底的底侧与衬底的顶侧相对。能够对衬底本身图案化。在衬底顶部上增加的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由诸如玻璃、塑料或者蓝宝石晶圆等之类的非导电材料制成。

如本文中所使用的，词语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对接近于衬底，而顶侧相对远离衬底。层可以在整个下方或上方结构上方延伸，或者可以具有小于下方或上方结构的范围的范围。此外，层可以是同质或者异质连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何一组水平平面之间，或者位于该顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，衬底可以在其内包含一个或多个层，并且/或者衬底可以具有位于其上、其之上和/或其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成接触部、互连线和/或垂直互连通路(VIA))和一个或多个电介质层。

如本文中所使用的，词语“标称/标称地”是指在产品或工艺的设计阶段期间设置的部件或工艺步骤的特性或参数的预期值或目标值连同高于和/或低于该预期值的某一值范围。如本文中所使用的，该值范围可能归因于制造工艺或容限的略微变化。如本文中所使用的，词语“大约”指示给定量的值可能基于与对象半导体装置相关联的特定技术节点而发生变动。基于特定技术节点，词语“大约”可以指示给定量的值在例如该值的10-30％(例如，该值的±10％、±20％或者±30％)以内发生变动。

在本公开中，词语“水平的/水平地/横向的/横向地”是指在标称上平行于衬底的横向表面，并且词语“垂直的”或者“垂直地”是指在标称上垂直于衬底的横向表面。

如本文中所使用的，词语“3D存储器”是指具有存储单元晶体管的垂直取向串(本文中称为“存储串”，例如，NAND串)的三维(3D)半导体装置，所述存储单元晶体管的垂直取向串位于横向取向的衬底上，从而使得存储器串相对于衬底沿垂直方向延伸。

本公开提供了用于实施所提供的主题的不同特征的很多不同实施方式或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，而并非意在构成限制。例如，以下描述中在第二特征上方或上形成第一特征可以包括这样的实施方式：其中，第一和第二特征可以直接接触，并且还可以包括这样的实施方式：可以在第一和第二特征之间形成额外特征，使得第一和第二特征可以不直接接触。此外，本公开可以在各个示例中重复使用参考数字和/或字母。这种重复的目的是为了简化和清楚的目的，并且其本身并不指示所论述的各种实施方式和/或配置之间的关系。

可以容易地针对各种应用来修改和/或调整前文对具体实施方式所做的描述。因此，基于本文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施方式的等同方案的含义以及范围内。

尽管本公开包含很多具体的实施细节，但是这些细节不应被理解为限制所主张保护的范围，该范围由权利要求本身限定，相反这些细节仅应被理解为是对特定发明的特定实施方式所特有的特征的描述。在本公开中在多个单独实施方式的语境下描述的某些特征也可以在单个实施例中以组合方式进行实施。反之，在单个实施例的语境下描述的各个特征也可以单独地或者以任何适当的子组合的形式在多个实施方式中进行实施。此外，虽然多个特征可能在上面被描述为以某些组合来起作用并且甚至最初也照此来主张对其的保护，但是来自被主张保护的组合的一个或多个特征在某些情况下可从该组合中去除，并且权利要求可以涉及子组合或子组合的变型。

类似地，尽管附图中按照特定次序描绘了多个操作并且在权利要求中按照特定次序记载了多个操作，但是这不应被理解为要想获得所期望的结果就必须按照所示的特定次序或者按照顺次次序执行这样的多个操作或者必须执行所有例示操作。在某些情况中，多任务和并行处理可能是有利的。此外，上文描述的实施方式中的各种系统模块和部件的划分不应被理解为在所有实施方式中都要求这样的划分，并且应当理解，所描述的程序部件和系统一般可以被一起整合到单个软件产品中或者被封装到多个软件产品中。

已经描述了该主题的特定实施方式。其他实施方式也处于所附权利要求的范围内。例如，权利要求书中记载的动作能够以不同的次序执行，并且仍然能够实现所期望的结果。作为一个示例，附图中所示的过程未必要求所示的特定次序或者顺次次序来实现所期望的结果。在一些情况下，多任务和并行处理可能是有利的。

本公开的广度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据所附权利要求及其等同方案限定。

Claims (20)

1.一种方法，包括：

提供包括第一区域和第二区域的半导体结构，所述第一区域包括第一沟槽结构，所述第二区域包括第二沟槽结构，其中，所述半导体结构包括：覆盖所述第一沟槽结构的第一牺牲膜、以及沿第一方向从所述第二沟槽结构的开口到所述第二沟槽结构的底部形成于所述第二沟槽结构的表面上的第二牺牲膜；以及

蚀刻所述第二牺牲膜的至少一个部分，而所述第一牺牲膜的至少一个部分保留下来以覆盖所述第一沟槽结构。

2.根据权利要求1所述的方法，其中，所述第一沟槽结构耦接到所述第二沟槽结构，并且其中，所述第一牺牲膜耦接到所述第二牺牲膜。

3.根据权利要求1或2所述的方法，其中，沿垂直于所述第一方向的第二方向，所述第一沟槽结构具有小于所述第二沟槽结构的宽度。

4.根据权利要求3所述的方法，还包括：

在所述第一沟槽结构和所述第二沟槽结构上方沉积牺牲材料，以在所述第一沟槽结构中填充所述牺牲材料并且形成覆盖所述第一沟槽结构中的所填充的牺牲材料的所述第一牺牲膜，并且形成所述第二牺牲膜，所述第二牺牲膜具有位于所述第二区域的顶表面上的第一部分和位于所述第二沟槽结构的内表面上的第二部分。

5.根据权利要求1到4中任一项所述的方法，其中，所述第二牺牲膜包括位于所述第二区域的顶表面上的第一部分和位于所述第二沟槽结构的内表面上的第二部分，并且

其中，蚀刻所述第二牺牲膜的所述至少一个部分包括从所述第二沟槽结构的所述内表面蚀刻掉所述第二牺牲膜的所述第二部分。

6.根据权利要求5所述的方法，还包括：

改变牺牲材料的区域的至少一个特性，其中，所述牺牲材料的所述区域包括所述第二牺牲膜的所述第一部分或所述第一牺牲膜中的至少一者。

7.根据权利要求6所述的方法，其中，改变所述牺牲材料的所述区域的所述至少一个特性包括：

向所述牺牲材料的所述区域中注入离子以改变所述牺牲材料的所述区域的蚀刻速率。

8.根据权利要求7所述的方法，其中，向所述牺牲材料的所述区域中注入所述离子包括：

控制离子注入功率、离子注入角度或离子注入密度中的至少一者以向所述牺牲材料的所述区域中注入所述离子。

9.根据权利要求7或8所述的方法，其中，所述牺牲材料包括多晶硅或氧化铝中的至少一种，并且其中，所述离子包括氮、氩、碳或硼中的至少一种。

10.根据权利要求5到9中任一项所述的方法，其中，所述牺牲材料包括多晶硅，并且所述方法还包括：

向所述牺牲材料的区域中注入离子，以将所述牺牲材料的所述区域中的所述多晶硅变成非多晶硅，由此改变所述牺牲材料的所述区域的蚀刻速率，其中，所述牺牲材料的所述区域包括所述第二牺牲膜的位于所述第二区域的所述顶表面上的所述第一部分。

11.根据权利要求1到10中任一项所述的方法，其中，所述第二区域包括多个交替的牺牲层和绝缘层，并且

其中，所述方法还包括：在蚀刻所述第二牺牲膜的所述至少一个部分之后，通过所述第二沟槽结构的所述开口去除所述第二区域中的所述牺牲层。

12.一种半导体装置，包括：

阵列区域，所述阵列区域包括沿第一方向延伸的第一缝隙结构；以及

连接区域，所述连接区域沿垂直于所述第一方向的第二方向与所述阵列区域相邻，

其中，所述连接区域包括第二缝隙结构，所述第二缝隙结构沿所述第一方向延伸穿过沿所述第二方向延伸的绝缘层，并且

其中，所述绝缘层包括绝缘材料和在所述绝缘层中的所述绝缘材料当中分布的离子。

13.根据权利要求12所述的半导体装置，包括沿所述第一方向彼此交替的导电层和隔离层的堆叠体，

其中，所述第一缝隙结构和所述第二缝隙结构中的每者延伸穿过所述导电层和隔离层的堆叠体，并且

其中，所述绝缘层沿所述第一方向比所述导电层和隔离层的堆叠体更接近所述第二缝隙结构的端部。

14.根据权利要求13所述的半导体装置，其中，所述连接区域包括穿过所述导电层和隔离层的堆叠体延伸的多个接触结构，并且

其中，所述导电层中的至少一个导电层耦接到所述多个接触结构中的对应接触结构。

15.根据权利要求14所述的半导体装置，其中，所述连接区域包括沿所述第一方向相对的第一端部和第二端部，并且

其中，所述多个接触结构中的每个接触结构在所述第一端部或所述第二端部处向外耦接到导电接触部。

16.根据权利要求13到15中任一项所述的半导体装置，其中，所述阵列区域包括穿过所述导电层和隔离层的堆叠体延伸的多个沟道结构。

17.根据权利要求12到16中任一项所述的半导体装置，其中，所述第一缝隙结构沿所述第二方向连接所述第二缝隙结构，并且

其中，沿垂直于所述第一方向和所述第二方向的第三方向，所述第一缝隙结构的宽度小于所述第二缝隙结构的宽度。

18.根据权利要求13到17中任一项所述的半导体装置，其中，所述绝缘层包括沿所述第一方向的第一表面和第二表面，所述第一表面沿所述第一方向比所述第二表面更接近所述第二缝隙结构的所述端部，并且其中，与所述第一表面相邻的所述离子的第一浓度高于与所述绝缘层的所述第二表面相邻的所述离子的第二浓度。

19.一种方法，包括：

提供包括第一区域和第二区域的半导体结构，所述第一区域包括第一沟槽结构，所述第二区域包括第二沟槽结构，其中，所述半导体结构包括：覆盖所述第一沟槽结构的第一牺牲膜、以及从所述第二沟槽结构的开口到所述第二沟槽结构的底部形成于所述第二沟槽结构的表面上的第二牺牲膜，并且其中，所述第二牺牲膜包括位于所述第二区域的顶表面上的第一部分和位于所述第二沟槽结构的内表面上的第二部分；以及

改变牺牲材料的区域的至少一个特性，其中，所述牺牲材料的所述区域包括所述第二牺牲膜的所述第一部分或所述第一牺牲膜中的至少一者；以及

从所述第二沟槽结构的所述内表面蚀刻掉所述第二牺牲膜的所述第二部分，而所述第一牺牲膜的至少一个部分保留下来以覆盖所述第一沟槽结构。

20.根据权利要求19所述的方法，其中，改变所述牺牲材料的所述区域的所述至少一个特性包括：

向所述牺牲材料的所述区域中注入离子以改变所述牺牲材料的所述区域的蚀刻速率。