CN119560458A - 半导体封装结构及其封装方法、电子设备 - Google Patents

Abstract

本申请提供一种半导体封装结构及其封装方法、电子设备，涉及电子技术领域，用于解决半导体层叠封装产生缺陷的问题。该半导体封装结构包括：衬底，及层叠设于衬底上的第一芯片和第二芯片，第一芯片位于衬底和第二芯片之间；填充部，包围第一芯片和第二芯片的侧面设置，并在垂直于衬底的方向上连续；支撑环，支撑环在衬底的正投影环绕第一芯片在衬底的正投影，支撑环嵌入填充部，且位于第一参考面靠近衬底一侧，第一参考面为第二芯片靠近第一芯片的表面所在的平面。该半导体封装结构可以应用于电子设备。

Description

半导体封装结构及其封装方法、电子设备

技术领域

本申请涉及电子技术领域，尤其涉及一种半导体封装结构及其封装方法、电子设备。

背景技术

科技发展日新月异，人们对高科技电子产品的功能要求越来越高，例如个人计算机、手机、智能手表等，而半导体器件的性能是决定电子产品功能的关键因素之一。半导体器件通常通过以下方式制作：在半导体基底上依次淀积介质层、导电层及半导体材料层；通过光刻、刻蚀等工艺对各材料层进行图案化以形成电路组件或元件。通常在一个半导体基底上会形成多个集成电路。为了保护和便于使用这些集成电路，通常需要对其进行封装。

一般来说，封装包括将来自前道工艺的半导体基底通过划片工艺后切割为小的晶片(Die)，然后将切割好的晶片用胶水贴装到相应的基板(引线框架)架的小岛上，再利用超细的金属(金锡铜铝)导线或者导电性树脂将晶片的接合焊盘(Bond Pad)连接到基板的相应引脚(Lead),并构成所需要的电路；然后再对独立的晶片用塑料外壳加以封装保护。

随着电路组件或元件的尺寸越来越逼近物理极限，在很难进一步缩小电路组件及元件尺寸的情况下，人们把目光投向了如何高性能的将各种功能的集成电路封装在一起以提高半导体器件的性能，同时也减小半导体器件的体积。因此，各种先进封装技术不断涌现，其中，层叠封装以其小体积、低能耗在先进封装中获得了一席之地，但现有技术中的层叠封装也存在一定问题，如在各个层叠好的芯片之间填充塑封材料时容易产生孔洞，这些孔洞不仅会影响封装好的半导体器件的可靠性，还会在切割时引起裂纹。因此，需要对层叠封装结构和方法进行改进。

发明内容

本申请实施例提供一种半导体封装结构及其封装方法、电子设备，用于解决半导体封装结构中容易产生孔洞、影响半导体器件稳定性的问题。

为达到上述目的，本实施例采用如下技术方案：

第一方面，提供一种半导体封装结构，包括：衬底，及层叠设于衬底上的第一芯片和第二芯片，第一芯片位于衬底和第二芯片之间；填充部，包围第一芯片和第二芯片的侧面，并在垂直于衬底的方向上连续；支撑环，支撑环在衬底的正投影环绕第一芯片在衬底的正投影，支撑环嵌入填充部，且位于第一参考面靠近衬底一侧，第一参考面为第二芯片靠近第一芯片的表面所在的平面。

本申请实施例提供的半导体封装结构，一方面，第一芯片和第二芯片层叠设置于衬底上，可以减小封装的体积，有利于实现电子设备的轻薄化。另一方面，在填充部中嵌入了支撑环，支撑环在衬底的正投影环绕第一芯片在衬底的正投影，并且位于第一参考面靠近衬底一侧，第一参考面为第二芯片靠近第一芯片的表面所在的平面，从而实现在易产生碗型缺陷的区域设置支撑环，增加了该区域的耐磨性，从而可改善或避免碗型缺陷。在该区域上方填充时不会在填充部内部形成孔洞缺陷，提高半导体封装结构的稳定性。所提高的要解决的技术问题。

在第一方面的一种可能的实现方式中，支撑环位于第一参考面和第二参考面之间，第二参考面为第一芯片靠近第二芯片的表面所在的平面。如此，通过限定支撑环的位置，可使支撑环与再分布层设置在同一高度，进而可采用同层设置，简化工艺。

在第一方面的一种可能的实现方式中，第一芯片远离衬底的一面上设置有再分布层，再分布层包括介质层；填充部包括第一填充层，第一填充层包围第一芯片和第二芯片之间的至少部分区域；第一填充层的材料与介质层的材料相同，支撑环嵌设于第一填充层中。在本实现方式中，第一填充层与介质层采用相同的材料，可通过同一工艺实现，减少工艺流程。

在第一方面的一种可能的实现方式中，第一填充层与介质层同层设置，如此，可通过相同的工艺实现，减少了工艺步骤。

在第一方面的一种可能的实现方式中，再分布层还包括多个布线层，多个布线层沿垂直于衬底方向层叠布置；布线层嵌设于介质层，支撑环的材料与布线层的材料相同。在本实施方式中，可通过同一工艺实现支撑环和布线层的设置，简化了工艺。

在第一方面的一种可能的实现方式中，支撑环与最远离衬底的至少一个布线层同层设置，如此可避免在形成最后的布线层时没有支撑环的支撑而形成缺陷。

在第一方面的一种可能的实现方式中，支撑环背离衬底的表面与最远离衬底的布线层背离衬底的表面平齐。本实现方式中，限制了支撑环的高度，避免在形成最后的布线层时，支撑环低于布线层表面而加剧缺陷。

在第一方面的一种可能的实现方式中，在垂直于衬底的方向，支撑环贯穿第一填充层。如此，可在形成整个再分布层的过程中设置支撑环，避免形成缺陷。

在第一方面的一种可能的实现方式中，填充部还包括第一填充部，第一填充部位于第一填充层与衬底之间，第一填充部包围第一芯片的侧面；第一填充层的材料不同于第一填充部。如此，可使第一填充层的性质不同于第一填充部，避免应力在填充部中累积。

在第一方面的一种可能的实现方式中，填充部还包括设置于第一填充层远离衬底一侧的第二填充部，第二填充部包围第二芯片的侧面，第一填充层的材料不同于第二填充部。

在第一方面的一种可能的实现方式中，支撑环的数量为多个，并沿平行于衬底方向、由内向外呈辐射状排布。如此，设置多个支撑环，可增加区域耐磨性的均匀程度，进一步避免碗型缺陷。

在第一方面的一种可能的实现方式中，相邻设置的支撑环中，位于内侧支撑环的宽度大于外侧支撑环的宽度，宽度为在平行于衬底的方向上的尺寸。如此，在凹陷大的地方设置尺寸更大的支撑环以减小凹陷，避免缺陷。

第二方面，提供一种半导体封装结构的封装方法，包括：将第一芯片结合到衬底；用填充材料环绕第一芯片进行填充以形成包围第一芯片侧面的第一填充部；在第一芯片远离衬底的表面上形成再分布层、环绕再分布层的第一填充层、以及位于第一填充层中的支撑环，其中，第一填充层与第一填充部接触，支撑环在衬底的正投影环绕第一芯片在衬底的正投影；将第二芯片结合到再分布层；用填充材料环绕第二芯片侧面进行填充以形成包围第二芯片的第二填充部，第二填充部与第一填充层接触。在本申请发明人知晓的一种技术中，未设置环绕第一芯片周围的支撑环，在层叠第一芯片与第二芯片的时候，由于第一芯片与第二芯片对准时产生错位，使第一芯片周围的间隙深宽比不一致，在环绕第一芯片与第二芯片周围填充时会产生孔洞缺陷。在本申请发明人知晓的另一种技术中，第一芯片层叠设置到衬底后，环绕第一芯片填充，并在第一芯片上表面形成再分布层。再在再分布层上层叠设置第二芯片，并环绕第二芯片填充。由于再分布层上会有碗型缺陷，所以环绕第二芯片填充后也会产生孔洞。孔洞的存在影响半导体封装结构的稳定性，并且在单体化进行切割时可能产生裂纹并延伸要芯片内部，破坏芯片。

本实施例提供的半导体封装结构的封装方法，由于与再分布层的布线层同层设置了支撑环，支撑环环绕第一芯片，对产生碗型缺陷的区域提供了支撑，并增加了该区域的耐磨性，从而可改善或避免碗型缺陷。因此在环绕第二芯片填充时，相应改善或者避免孔洞，提高半导体封装结构的稳定性。

在第二方面的一种可能的实现方式中，再分布层包括介质层和布线层，第一填充层与介质层同时形成。如此，通过同时形成第一填充层和介质层，可减少工艺。

在第二方面的一种可能的实现方式中，支撑环与至少部分布线层同时形成。如此，通过同时形成支撑环和布线层，可减少工艺，同时，也可使支撑环的位置位于碗型缺陷容易发生的位置，避免缺陷。

第三方面，提供一种电子设备，包括第一方面中任一的半导体封装结构和印刷电路板，半导体封装结构结合在印刷电路板。

本实施例提供的电子设备，通过采用上述技术方案中的半导体封装结构，实现轻薄化的同时提高电子设备的性能。

附图说明

图1A为本申请实施例中将第一芯片层叠设置在衬底上的结构示意图；

图1B为本申请发明人知晓的将第二芯片层叠设置在第一芯片上的结构示意图；

图1C为本申请发明人知晓的芯片层叠封装填充后产生孔洞的结构示意图；

图1D为理想状态芯片层叠封装的结构示意图；

图2A-图2F为本申请发明人知晓的另一层叠封装结构的制备过程示意图；

图3为本申请实施例提供的一种半导体封装结构的立体示意图；

图4为沿图3中A-A′向的剖视图；

图5为图4中虚线框P2中部分的局部放大图；

图6A-图6I为本申请实施例提供的一种半导体封装结构中形成再分布层等结构的制备过程示意图；

图7A为沿图3中B-B′向的一种剖视图；

图7B为沿图3中B-B′向的另一种剖视图；

图8A-图8C为申请实施例提供的在第一芯片上层叠设置第二芯片形成半导体封装结构的制备过程示意图；

图9为本申请实施例提供的一种半导体封装结构的封装方法的流程图；

图10为本申请实施例提供的一种电子设备结构示意图。

具体实施方式

除非另作定义，本申请使用的技术术语或者科学术语应当为本领域技术人员所理解的通常意义。本申请说明书以及权利要求书中使用的术语“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

“左”、“右”、“上”以及“下”等方位术语是相对于附图中的器件示意放置的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据芯片或半导体封装结构所放置的方位的变化而相应地发生变化。

随着技术的发展，人们对电子设备的功能要求越来越高，例如提升电子设备的便携性，这就要求减小设备的体积，提高设备的集成度；又例如，提高电子设备的反应速度、减少延迟等。提高芯片中集成的晶体管数量是实现的方法之一。但基于现有存储芯片的发展趋势，芯片中晶体管的尺寸已然逼近物理极限，通过减少晶体管的尺寸来提升单个芯片性能的速度减缓。因此，为了减少电子设备的体积，提升电子设备的性能，技术人员从传统芯片封装走向了多层芯片层叠的封装形式。

多层芯片层叠包括衬底与衬底层叠(wafer to wafer)、芯片与衬底层叠(die towafer)、芯片与芯片层叠(die to die)，其中衬底与衬底层叠效率最高，但由于衬底的翘曲会影响两片衬底上金属垫的键合精度，此外，衬底上也存在不符合需要的芯片，这样的芯片也与另一衬底上的芯片进行键合，降低了产品良率。而在芯片与衬底层叠中选择已知良好芯片(known good die)进行堆叠，可以避免使用不合格的芯片进行封装，兼顾产品和生产良率，因此，芯片与衬底层叠是一种较好的折中方案。

下面，结合图1A至图1C来说明发明人已知的芯片层叠工艺的过程及其可能存在的问题。

如图1A所示，是芯片与衬底层叠工艺中将第一芯片200与衬底100层叠设置的结构示意图。衬底100包括衬底本体101和衬底互联层102，第一芯片200包括第一芯片本体201和第一互联层202。衬底100通过衬底互联层102与第一芯片200的第一互联层202结合而实现层叠设置。

在一些实施方式中，衬底本体101和第一芯片本体201可以由硅形成，也可由其他III族元素、IV族元素及/或V族元素(例如，硅、锗、镓、砷及其组合)形成。衬底本体101还可呈绝缘体上硅(silicon-on-insulator，SOI)形式。绝缘体上硅衬底本体可包括形成在绝缘体层(例如，隐埋氧化物(buried oxide)及/或类似物)之上的半导体材料(例如，硅、锗及/或类似物)的层，所述绝缘体层形成在硅衬底本体上。衬底本体101通过半导体工艺步骤，如掺杂、光刻、刻蚀、淀积等，形成有电路元件(图中未示出)。在一些实施方式中，各种电路元件可包括例如晶体管、电容器、电阻器、二极管、光电二极管、熔丝及/或类似物等各种n型金属氧化物半导体(n-type metal-oxide semiconductor，NMOS)及/或p型金属氧化物半导体(p-type metal-oxide semiconductor，PMOS)装置。衬底本体101上的电路元件分为多个区域，每一区域内的电路元件通过衬底互联层102内的导电连线连接，从而可实现特定功能，如逻辑运算、数据存储等，并且在形成最终产品时，衬底本体101会被切割，最终产品仅包括一个该区域或若干个该区域，当为多个区域的时候，多个区域的功能可能相同，也可能不同。而第一芯片本体201与衬底本体101的区别仅在于第一芯片本体201在形成最终产品时不需要对其进行切割，但第一芯片本体201上的电路元件可能为一个区域或多个区域，同样的，为多个区域的时候，多个区域的功能可能相同，也可能不同。

在一些实施方式中，衬底互联层102和第一互联层202可以通过在衬底本体101和第一芯片本体201上淀积绝缘介质层，并在绝缘介质层上通过半导体工艺步骤，如光刻、显影、刻蚀、溅镀、化学机械研磨(chemical mechanical pol ish，CMP)等，形成布线层(图中未示出)，布线层可以包括导电连线和键合触点。绝缘介质层可为低介电常数介电材料(low-k dielectric material)，导电连线和键合触点可为铜、钨、锡等金属材料。在一些实施方式中，导电连线、键合触点还可包括晶种层和阻挡层(图中未示出)，其中在预设位置处形成晶种层，然后将导电连线、键合触点的导电材料淀积在所述薄的晶种层之上。晶种层可包含铜、钛、镍、金、锰、类似物或其组合，且可通过ALD、PVD、类似工艺或其组合来形成。

在衬底本体101和第一芯片本体201上的电路元件通过上层的衬底互联层102和第一互联层202而相互连接以形成实现特定功能的集成电路，并通过键合触点实现与其他电路的连接，如实现与其他芯片、印刷电路板的连接。这里的集成电路可为逻辑集成电路、存储器集成电路、传感器集成电路、模拟集成电路等。

在一些实施方式中，在将第一芯片200与衬底100层叠设置前，需要将第一芯片200从切割胶带上拾取(pick)并放置(place)在衬底100上。第一芯片200与衬底100结合可采用键合工艺，键合工艺可采用共晶键合、金属热压键合、混合键合等。

请参见图1B,图1B为本申请发明人知晓的相关技术中将第二芯片500层叠设置在第一芯片200上的结构示意图。以在衬底100上层叠两层芯片进行封装为例进行说明。在一些实施方式中，第一芯片200有多个，其在衬底表面均匀分布并与衬底100键合。在第一芯片200与衬底100键合后，在第一芯片200上层叠设置第二芯片500，即将第二芯片500与所述第一芯片200键合。第二芯片500的结构与第一芯片200类似，在此不再赘述。

在一些实施方式中，在将第二芯片500与所述第一芯片200键合前，第一芯片200上表面预先形成有再分布层400。该再分布层400内设置有贯穿第一芯片本体201的连通通道，该连通通道中设置有导电连线，该在分布层通过该导电连线实现与第一芯片200或者衬底100的电连接。由于第二芯片500的放置精度、衬底翘曲等因素影响，第二芯片500与第一芯片200上的再分布层400的对准可能出现误差，如左侧第二芯片500向右偏移、右侧第二芯片500向左偏移，若此时除了前述两个第二芯片500之外的一些第二芯片500实现了精确对准，就会导致左侧第二芯片500的左侧间隙与右侧间隙不一致，其中左侧间隙是指该左侧第二芯片500距离左侧相邻第二芯片500的距离，右侧间隙是指该左侧第二芯片500距离右侧相邻第二芯片500的距离。因此，第二芯片500周围间隙的深宽比(aspect ratio)不一致。并且在同一间隙中，由于第二芯片500的错位，第一芯片200之间的间隙宽度d1大于第二芯片500之间的间隙宽度d2。

请参见图1C,在将第二芯片500与第一芯片200键合后，用填充材料301在第一芯片200及第二芯片500的周围进行填充。在一些实施例中，填充材料可包括例如环氧树脂、树脂、可模塑聚合物、聚酰亚胺等模塑化合物以及氧化硅、氮化硅、氮氧化硅、硅-玻璃键合物等硅化物。第一芯片200之间的间隙宽度d1不同于第二芯片500之间的间隙宽度d2，并且第二芯片500周围的间隙深宽比不一致，若采用同一性质的填充材料进行填充，填充后会产生缺陷，例如，在填充材料固化后会在其内部产生孔洞306，孔洞306的存在会影响芯片的稳定性。为避免该问题，就要求填充第一芯片200之间的间隙的填充材料与填充第二芯片500之间间隙的填充材料具有一定的差异，如流动性、固化后体积变化的差异。首先，这些填充材料的差异难以实现精确调控；其次，由于第二芯片500键合后的位置也是不确定的，因此，难以根据具体的间隙来选择填充材料的性质。

请参见图1D,图1D是理想状态下芯片层叠的结构示意图，其中，第一芯片200与第二芯片500键合时没有错位，并且第一芯片200、第二芯片500周围的填充材料301中没有孔洞缺陷。

为改善上述所示的层叠方法带来的问题，以期达到理想装置，有如下技术方案。

请参见图2A-图2F，图2A-图2F是本申请发明人知晓的一种层叠封装结构的制备过程示意图。

请参见图2A,在一些实施方式中，在将第一芯片200与衬底100键合后，用填充材料301在第一芯片200的周围进行填充。在一种具体的实施方式中，会在一个衬底100上同时键合多个第一芯片200，多个第一芯片200在衬底100表面的平面内布置，填充材料301充满第一芯片200间的间隙。填充材料可包括例如环氧树脂、树脂、可模塑聚合物、聚酰亚胺等模塑化合物。第一芯片200间的间隙内可以设置有通过单体化形成单独封装体的切割路(dicingstreet)。为了保证填充效果，填充材料301填充后的高度会高于第一芯片200的上表面。由此，为了在第一芯片200的上表面继续层叠芯片，需要对第一芯片200及填充材料301的上表面进行平坦化处理。

请参见图2B,在填充材料301对第一芯片200周围进行填充后，对第一芯片200及填充材料301的上表面进行平坦化处理，平坦化可通过化学机械研磨(chemical mechanicalpolish，CMP)、刻蚀或其他合适的工艺进行处理。平坦化处理后，期望填充材料301的上表面与第一芯片200的上表面在工艺变动内实质上共面，环绕第一芯片200周围的填充材料301形成第一填充部311。但由于第一芯片200的材料和填充材料301的差异，平坦化后的第一填充部311的上表面会出现碗型凹陷308(dishing)，例如，当平坦化采用的是化学机械研磨工艺时，基于减少该工艺对第一芯片200产生损耗，填充材料301的耐磨性劣于第一芯片200。由此，填充材料301的被研磨速度高于第一芯片200，因此会在第一填充部311的上表面形成碗型凹陷。

在平坦化处理后，为了实现芯片层叠设置，即在第一芯片200的上表面结合第二芯片500，需要将第二芯片500与衬底100或第一芯片200进行电连接。在一些实施方式中，在第一芯片200上形成至少贯穿第一芯片200的第一芯片本体201的通道(图中未示出)，通过在该通道中填充铜、钨、多晶硅等导电材料，可实现第一芯片200或者衬底100与第二芯片500的电连接。该通道的形成可通过等离子刻蚀工艺，也可通过其他的一些工艺形成。容易理解地，若仅通过在通道中填充导电材料以实现电连接，通道的位置将限制第二芯片500的键合触点的位置，不利于层叠。

因此，在第一芯片200上层叠设置第二芯片500之前，需要在第一芯片200的上表面形成再分布层400，再分布层400用于改变第一芯片200上表面与第二芯片500电连接的键合触点的布局位置。在一些实施方式中，为了满足一些特定的需要，在再分布层400与第一芯片200之间设置有其他膜层，如提高绝缘性的膜层。

再分布层400包括绝缘介质层401和布线层402。请参见图2C，首先在第一芯片200和第一填充部311的上表面淀积一层绝缘介质材料701以在后续工艺中形成介质层401，淀积的绝缘介质材料701可视为等厚度，所以也会存在第一填充部311上表面处的碗型缺陷308。

请继续参见图2D，通过对绝缘介质材料701实施光刻、刻蚀、溅镀和平坦化等工艺以形成绝缘介质层401和布线层402，布线层402嵌入在绝缘介质层401。其中，在平坦化工艺处理时，由于在第一芯片200上部区域处的绝缘介质材料701中设置有布线层，即有导电连线，该导电连线增加了第一芯片200上部区域处的耐磨性。而第一填充部311上方的绝缘介质材料701中没有布线层，耐磨性低于第一芯片200上表面的耐磨性，所以在进行平坦化工艺时，会加剧第一填充部上部区域的绝缘介质材料701的碗型缺陷308，示例性地，绝缘介质材料701的碗型缺陷308会比第一填充部311的碗型缺陷308的开口更大。

请参见图2E，形成再分布层400后，将第二芯片500与再分布层400结合，该结合可采用第一芯片200与衬底100结合相同的方式。将第二芯片500从切割胶带上拾取(pick)并放置(place)在再分布层400上，由于衬底翘曲、缺少可靠参照物等因素影响，第二芯片500的键合触点与再分布层400的键合触点的对准同样可能出现误差，产生错位。

请参见图2F，用填充材料301围绕第二芯片500进行填充以形成第二填充部313。由于第一填充层312存在碗型缺陷308，所以可能在第二填充部313内形成孔洞306，影响半导体封装结构的稳定性。

在图2A-图2F所示的层叠封装方法中，虽然第二芯片500结合后也会产生错位，但是由于先填充第一芯片200周围的间隙，再填充第二芯片500周围的间隙，这样分多次填充的方法会改善间隙深宽比不一致带来的影响。容易理解地，虽然，在图2A-图2F所示的层叠封装方法中，在将第一芯片200结合在衬底100后才在第一芯片200的上表面形成再分布层400，但应当理解地，在衬底100上结合第一芯片200前就在该第一芯片200的上表面形成再分布层也可达到类似的技术效果。并且这两种形成再分布层时间不同的层叠封装方法都有一个平坦化的工艺步骤，即在已经结合在衬底100的第一芯片200周围的间隙填充填充材料后都存在一个平坦化的工艺步骤，如前所述，平坦化工艺会引入碗型缺陷308。填充后，碗型缺陷308可能会导致在填充材料中产生孔洞306，进而影响层叠封装后形成的器件可靠性。

为避免或者改善碗型缺陷308带来的问题，本申请实施例提出一种半导体封装结构。以在衬底上层叠两层芯片为例进行说明，容易理解地，本申请在具体实施时可扩展到在衬底上层叠设置多层芯片。如图3所示是该半导体封装结构的立体示意图。该半导体封装结构1包括：衬底100和填充部310，填充部包括第一填充部311、第一填充层312和第二填充部313，衬底100包括衬底本体101和衬底互联层102。填充部310内设置有第一芯片200、第二芯片500。

其中，衬底100、第一填充部311、第一填充层312和第二填充部313的材料、结构可以与图1A-图2F中实施方式记载的一致，在此不再赘述。

如图4(沿图3中A-A′向的剖视图)所示，第一芯片200和第二芯片500层叠设置于衬底100上，第一芯片200位于衬底100和第二芯片500之间；第一芯片200和第二芯片500之间设置有再分布层400。

其中，第一芯片200包括第一互联层202和第一芯片本体201，第二芯片500包括第二互联层502和第二芯片本体501。在一些实施方式中，第一芯片200、第二芯片500在晶圆厂中完成制造后进行本申请实施例中的封装，即第一芯片200、第二芯片500为裸片。在一些实施方式中，第一芯片200、第二芯片500经过封装后再进行本申请实施例中的封装。第一芯片200与第二芯片500可以是具有相同功能的芯片，也可是具有不同功能的芯片，并且对第一芯片200的尺寸与第二芯片500的尺寸关系不做限定，例如，第一芯片200的尺寸与第二芯片500的尺寸相同也可以不同。

在一些实施方式中，第一芯片200的第一互联层202与衬底100的衬底互联层102相对设置并进行键合，键合的方法包括共晶键合、金属热压键合、混合键合等。第二芯片500的第二互联层502通过在分布层400与第一芯片200结合。

请参见图5，图5为图4中虚线框P2内部分的局部放大图，再分布层400包括介质层401和布线层402，介质层401由绝缘材料制成，如二氧化硅，用以实现电隔离。布线层包括导电连线和键合触点，用以实现第二芯片500与第一芯片200或者衬底100的电连接。

填充部310在垂直于衬底100的方向上连续，并且支撑环600嵌入在填充部310中。填充部包括第一填充部311、第一填充层312和第二填充部313。第一填充层312为图4中附图标记312所指虚线框P1中的部分，不包括支撑环600。

第一填充部311包围第一芯片200的侧面，第二填充部313包围第二芯片500的侧面。第一填充部311的底面与衬底100的上表面紧密接触以实现对第一芯片200等的密封。第二填充部313与第一填充部311在垂直于衬底表面方向上连续或者通过第一填充层312连续，并且第二填充部313覆盖第二芯片500的顶部，对第二芯片500等实现密封。在一些实施方式中，第二填充部313可包围第一芯片200与第二芯片500之间的部分区域。

第一填充层312设置于第一填充部311和第二填充部313之间，从而实现第一填充部311与第二填充部313之间的连续，即填充部310的连续，此时支撑环600嵌设在第一填充层312中。

在一些实施方式中，再分布层400可在层叠封装前形成于第一芯片200上，例如，在完成对衬底的前段制造并单体化后获取第一芯片200，将多个芯片排列放置在带有临时键合胶的载板上，对多个芯片之间的间隙填充塑封材料并使芯片的背面与塑封材料处在一个平面后，将芯片和载板分离，并在芯片的背面与塑封材料所在平面形成再分布层400，最后切割获取具有再分布层400的第一芯片200。因此，在填充材料围绕第一芯片200进行填充并平坦化处理后就不需要再形成再分布层400。此时，平坦化处理后的第一填充部311的上表面就与再分布层400的上表面平齐以便于将第二芯片500与第一芯片200结合。即第二填充部313紧接第一填充部311设置，从而实现填充部310的连续。在这些实施方式中，没有第一填充层312，支撑环600嵌入到第一填充部311或者第二填充部313中。即在该实施方式中，将第一芯片200与衬底100键合并填充形成第一填充部311后，由于第一芯片200上已经形成了再分布层400，所以就不需要在第一芯片200和第一填充部311共同形成的上表面设置再分布层400。示例性地，可在第一填充部311的上表面通过光刻、淀积等步骤形成支撑环600。

可以理解地，在支撑环600嵌入填充部310中的多种情形中，支撑环600在衬底100的正投影环绕在第一芯片200在衬底100的正投影周围。优选地，支撑环600在衬底100的正投影环绕在第一芯片200在衬底100的正投影周围并间隔设置。

若以第二芯片500靠近衬底100的表面为第一参考面，支撑环600实质处于第一参考面靠近衬底100的一侧。此处的实质是指不考虑工艺误差带来的影响，也即是，在实际产品中，支撑环600的上表面可超出第一参考面一定距离，该距离是由工艺误差产生。

在一些实施方式中，再分布层400可包括多层介质层401和多层布线层402，即介质层401和布线层402都可具有多层。在形成介质层401时，可同层设置第一填充层312。“同层设置”是指通过同一工艺设置，这不仅指采用相同的工艺，还指同时采用该工艺进行设置。具体到此处，指的是形成该介质层401和该第一填充层312采用同一成膜工艺，并通过该成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺同时形成该介质层401和该第一填充层312。根据形成结构的不同，一次构图工艺可能包括多次曝光、显影、刻蚀等工艺，而通过同层设置形成的层结构可以是连续的也可以是不连续的。在一些实施例中，更为具体地，此处的介质层401是通过淀积工艺将二氧化硅淀积在第一芯片200的上表面，同时也通过该淀积工艺将二氧化硅淀积在第一填充部311上表面。淀积形成二氧化硅膜层后，为了在介质层401上形成布线层402和在第一填充层312中嵌入支撑环600，在该二氧化硅膜层上涂覆光刻胶，并用同一掩膜版对该光刻胶进行曝光，在曝光后显影获得未被光刻胶遮挡的图形，最后通过刻蚀工艺将该图形形成于二氧化硅膜层。由此形成了位于第一芯片200正上方的介质层401和位于第一填充部311正上方的第一填充层312。在本实施方式中，第一填充层312与介质层401是连续设置。但容易理解地，在一些实施方式中，第一填充层312可不与介质层401连续设置，即第一填充层312与介质层401之间存在间隙，并通过支撑环600嵌入该间隙。

在一些实施方式中，再分布层400的介质层401的材料不同于第一填充部311与第二填充部313的材料。由于再分布层400的介质层401与第一填充层312是同层设置，所以再分布层400的介质层401与第一填充层312是同种材料。并且，再分布层400的材料可不同于封装中使用的填充间隙的填充材料301，即第一填充层312的材料不同于第一填充部311或第二填充部313的材料。在另一些实施方式中，第一填充层312的材料也可与第一填充部311或第二填充部313的材料相同。

在一些实施方式中，支撑环600与再分布层400的布线层402同层设置。在形成了位于第一芯片200正上方的介质层401和位于第一填充部311正上方的第一填充层312后，在被刻蚀产生的图形中采用溅镀、淀积等工艺设置导电材料，例如，铜、钨等，由此形成布线层402和支撑环600，并且布线层402嵌设于介质层401中。由此，布线层402与支撑环600是同种材料。在一些实施方式中，支撑环600可不与布线层402同层设置，由此可实现支撑环600与布线层402采用不同的材料，以满足对支撑环600的特定需要。具体地，可先在介质层401被刻蚀产生的图形中设置导电材料，然后再在第一填充层312被刻蚀产生的图形中设置另一种满足需要的材料。

在一些实施方式中，支撑环600设置在第一填充层312中，而第一填充层312位于第一填充部311远离衬底100的一侧，因此，支撑环600位于第一填充部311的上表面之上。填充材料301围绕第二芯片500填充时，若第一填充层312与填充材料301接触的表面不平整，该不平整会影响在第二芯片500周围填充形成第二填充部313，导致第二填充部313产生缺陷，影响半导体封装结构1的可靠性。因此，支撑环600位于第二芯片500下表面所在平面靠近衬底100的一侧。

下面以在第一填充层312中设置支撑环600来说明支撑环600具有改善或者避免碗型缺陷308，进而改善或避免在第二填充部中产生孔洞306,影响半导体封装结构1可靠性的技术效果。

请参见图6A-图6I(图4虚线框P2内对应区域的局部放大图)，图6A-图6I为再分布层400及第一填充层312的形成过程示意图。

图6A所示为将第一芯片200层叠设置在衬底100上。在将第一芯片200与衬底100键合后，可通过在第一芯片200周围填充填充材料301以形成第一填充部311。

图6B所示为在第一芯片200周围填充填充材料301。为保证封装效果，填充后，填充材料301的上表面会高于第一芯片200的上表面，这将不利于在第一芯片200的上表面形成再分布层400。

图6C所示为对第一芯片200和/或填充材料301的上表面进行平坦化处理。围绕第一芯片200周围填充后，需要对填充材料301及第一芯片200的上表面进行平坦化处理。而由于填充材料301与第一芯片200上表面材料的差异，在平坦化处理时，填充材料301的上表面会产生碗型缺陷308。

如图6D所示，在平坦化处理后，在第一芯片200的上表面形成再分布层400以层叠设置第二芯片500。在形成再分布层400时，先在第一芯片200和第一填充部311经平坦化共同形成的上表面同时淀积绝缘介质材料701以形成介质层401和第一填充层312，如二氧化硅，即介质层401和第一填充层312同层设置。需要说明的是，介质层401和第一填充层312的区分是根据其所处的位置不同，介质层401位于第一芯片200的正上方，而第一填充层312位于第一填充部311的正上方。由于平坦化会在第一填充部311的上表面产生碗型缺陷308，所以在第一填充部311上淀积绝缘介质材料701后也会在绝缘介质材料701对应于第一填充部311上碗型缺陷308的位置产生碗型缺陷308。

经本申请发明人研究发现，这里产生碗型缺陷308的原因主要为淀积工艺一般是均匀的淀积。但是由于淀积了绝缘介质材料701，绝缘介质材料701会减缓碗型缺陷308。具体地，由于淀积的绝缘介质材料701的厚度均匀，所以碗型缺陷308的最大深度没有变化，但是对于从平坦区域边缘到碗型区域边缘过渡的部分，绝缘介质材料701会使这部分区域变缓，类似于在直角面上淀积会使淀积后的表面变为圆弧面。因此，在一定误差范围内，可视为碗型缺陷308的直径变小，该直径可指垂直于碗型缺陷308深度方向的开口的最大尺寸。

如图6E-图6F所示，形成介质层401的步骤还包括通过曝光、显影、刻蚀等工艺形成布线层402的图形。其中，图6E是形成布线层402与第一芯片200进行电连接的接触孔或通孔702和支撑环600嵌入第一填充层312的环形凹槽601。图6F是形成布线层402中导电连线的布线凹槽703。

如图6G所示，为了形成布线层402和支撑环600，在形成于布线层402及第一填充层312的图形上淀积导电材料704，如铜。在有的工艺中，为了确保导电材料均匀的施加到预设表面，在此之前还会通过溅镀的方式在预设表面形成种子层。

如图6H所示，为了去除多余的导电材料704，接下来会进行平坦化处理，如化学物理抛光。在进行平坦化处理前，由于在碗型缺陷308的部位嵌入了支撑环600，改变了碗型缺陷308区域整体的耐磨性能，使之与布线层402所在区域接近，从而避免了因第一填充层312耐磨性差而加剧绝缘介质材料701上的碗型缺陷。此外，由于在淀积绝缘介质材料701时缩小了碗型缺陷308，在碗型缺陷308中设置支撑环600后，在进行平坦化处理时，支撑环600提供支撑，保护支撑环600外围减缓的碗型区域。由此，可减缓或避免由该缺陷引起的在第二填充部中形成孔洞306的问题。

再分布层400可以包括多层介质层401和布线层402，多层介质层401和布线层402可通过多次如图6B-图6F所示工艺进行操作，每次操作均设置支撑环600。

以下，以几个具体示例对本申请实施例提供的半导体封装结构1进行说明。

示例一

返回图3，半导体封装结构1包括衬底100和填充部310，衬底100包括衬底本体101和衬底互联层102，填充部310包括第一填充部311、第一填充层312和第二填充部313。

衬底100的上表面与填充部310的下表面紧密接触，也即衬底100的上表面与第一填充部311的下表面紧密接触。

第一填充层312设在在第一填充部311和第二填充部313之间，由此，填充部310在垂直于衬底表面的方向上连续。填充部310的内部形成封装待封装部件的区域。

图4是图3沿A-A’向的剖面图。衬底100的上表面层叠设置有第一芯片200、再分布层400和第二芯片500，第一芯片200包括第一互联层202和第一芯片本体201，第二芯片包括第二互联层502和第二芯片本体501。第一芯片200通过第一互联层202与衬底互联层102键合，在第一芯片200上方形成再分布层400，再分布层400通过贯穿第一芯片本体201的通孔中的导电连线实现与第一芯片的电连接，第二芯片500通过第二互联层502与再分布层400键合。可以理解地，可在第二芯片500的上方继续依次层叠再分布层和芯片，以达到更高的集成度。

第一填充部311包围第一芯片200的侧面设置。第一填充层312包围再分布层400的侧面设置。第二填充部313包围第二芯片500的侧面设置，并且第二填充部313覆盖第二芯片500的上表面。

请参见图5，第一填充层312中嵌设有支撑环600，以第二芯片500靠近第一芯片200的表面所在平面为第一参考面，该支撑环600位于第一参考面靠近衬底100的一侧。在此情况下，支撑环600的上表面不会高于第二芯片500的下表面，从而避免在设置第二填充部313的时候产生不利影响。

在一些实施方式中，在垂直于衬底的方向，支撑环600贯穿第一填充层312，即支撑环600的下表面与第一填充部311接触，上表面与第二填充部313接触。

请继续参见图7A，图7A是图3中沿B-B’向的剖面图。支撑环600在衬底100的正投影环绕第一芯片200的正投影设置，并且支撑环600的正投影与第一芯片200的正投影间隔设置。在一些实施例中，第一芯片200中设置有密封环203，支撑环600的形状与密封环203的形状相同，即支撑环600为密封环203成比例放大后的形状。示例地，支撑环600在衬底100上正投影的内侧上任意一点到密封环203在衬底100上正投影的距离相等。

关于本实例中的半导体封装结构1的封装方法，在一些实施例中，在衬底100上放置第一芯片200，并将第一芯片200与衬底100键合。在第一芯片200的周围填充填充材料301，并对填充材料301与第一芯片200的上表面进行平坦化处理。

在平坦化处理后，如图8A所示，设置再分布层400、第一填充层312和支撑环600。

如图8B所示，在再分布层400上层叠设置第二芯片500。

如图8C所示，用填充材料301继续填充第二芯片500的周围，该填充材料301同时也位于第一填充层312的上方以形成第二填充部313。由此完成了制备该半导体封装结构1的主要步骤。

由于在第一填充层312中设置了支撑环600，所以在溅镀工艺完成后进行平坦化处理时，提高了第一填充层312所在区域的耐磨程度，有助于改善或避免碗型缺陷。

示例二

示例二与示例一的不同之处在于形成再分布层400、第一填充层312和支撑环600的工艺。

请继续参见图5，再分布层400包括介质层401和布线层402，并且第一填充层312与介质层401同层设置，布线层402与支撑环600同层设置。需要强调的是，同层设置并不是限定在高度方向的位置，而是指通过同一工艺同时形成。由此，第一填充层312与介质层401采用同种材料。

具体地，在经平坦化处理的该上表面淀积绝缘介质材料701，在该绝缘介质材料701上进行光刻工艺以在第一芯片的正上方区域形成介质层401和用于形成布线层402的接触孔或通孔702、布线凹槽703，在第一填充部311的正上方区域形成第一填充层312和容纳支撑环600的环形凹槽601。由此，实现介质层401与第一填充层312的同层设置，通过同层设置，可避免增加额外的工艺步骤，节约成本。

然后，通过溅镀工艺在接触孔或通孔702、布线凹槽703和容纳支撑环600的环形凹槽601中设置导电材料并再次进行平坦化处理，从而通过同层设置形成布线层402和支撑环600。对于复杂的再分布层400，可多次实施光刻工艺、溅镀工艺、平坦化处理以形成多层介质层401、布线层402、第一填充层312和支撑环600。容易理解地，平坦化后支撑环600嵌设于第一填充层312中。在上述制备过程中，因为是通过同一溅镀工艺在接触孔或通孔702、布线凹槽703和容纳支撑环600的环形凹槽601中设置导电材料，所以支撑环600与布线层402采用相同材料制成。

示例三

示例三与示例一、示例二的不同之处在于再分布层400的设置时间。在该示例中，再分布层400可在第一芯片200与衬底结合之前形成于第一芯片200，例如，再分布层400可通过前段工艺形成于第一芯片200的第一芯片本体201，也可通过在完成前段工艺、切割衬底形成第一芯片200后通过RDL(Redistribution Layer)工艺在第一芯片200上形成再分布层。

将第一芯片200结合在衬底100上方后，用填充材料301对第一芯片200周围进行填充后，在填充材料301形成的第一填充部311的上部设置支撑环600。设置的方法也可采用光刻后溅镀的方法。

为了避免填充材料遮挡再分布层400上的键合触点以便于层叠设置第二芯片500，因此也需要对再分布层400与填充材料301进行平坦化处理。同样地，在平坦化处理时，通过在第一填充部311上部设置支撑环600提高了第一填充层312所在区域的耐磨程度，有助于减缓或避免凹形区域。

由此可以看出，在该示例中，可针对填充材料301与支撑环600的具体差异，选择支撑环600的材料，使支撑环600与填充材料301共同组成表面的耐磨性与第一芯片200上再分布层400的耐磨性一致，尽可能的避免碗型缺陷308。

在平坦化后，将第二芯片500层叠设置在再分布层400以后可直接用填充材料在第二芯片500的周围进行填充以形成第二填充部313。因此，第一填充部311与第二填充部313紧接设置，即第一填充部311与第二填充部313在垂直于衬底100的方向连续，此时，填充部310仅包括第一填充部311和第二填充部313。

示例四

示例四与示例一至三不同之处在于支撑环600的数量，示例三中支撑环600的数量为多个。在本示例中，以支撑环600的数量为两个进行说明。

在一些实施方式中，图7B是图3中沿B-B’向的另一剖面图。如图7B所示，支撑环600包括支撑环600a和第二支撑环600b。

多个支撑环600由内向外呈辐射状排布设置，具体地，支撑环600a的尺寸小于第二支撑环600b，支撑环600a设置于第二支撑环600b的内部，并且支撑环600a的外侧壁与第二支撑环600b的内侧壁间隔一定距离设置。

在该示例中，通过设置多个支撑环600，可在平坦化处理时，提高第一填充层312或第一填充部311所在区域的耐磨程度，并且使该区域的耐磨性在该区域内没有较大的变化，提高该区域内的耐磨性均匀程度，有助于进一步减缓或避免凹形区域。

在一些实施例中，第二支撑环600b的截面在平行于衬底100的方向上具有宽度c2，支撑环600a的截面在平行于衬底100的方向上具有宽度c1，其中c2大于c1。对于单体化后的半导体封装结构1，在平行于衬底100的方向，碗型缺陷在越远离第一芯片200边缘的地方凹陷程度越大，因此，将距离第一芯片200边缘越远的支撑环600的宽度设置越大，就能够增加其所在区域的耐磨性，能够更多的补偿碗型凹陷。

本申请实施例还提供一种半导体封装结构1的封装方法，如图9所示，半导体封装结构1的封装方法，包括：S10-S50。

S10、如图1A所示，将第一芯片200结合到衬底100。

在一些实施方式中，衬底100包括衬底本体101和衬底互联层102，衬底互联层102上设置有键合触点；第一芯片200包括第一芯片本体201和第一互联层202，第一互联层202上也设置有键合触点。将第一互联层202放置于衬底互联层102使两者的键合触点一一对应并进行键合。

示例地，如图2A所示，可将多个第一芯片200结合到同一个衬底100，多个芯片之间的间隙可作为切割道，以便在后续封装完成后进行单体化操作。在一些实施方式中，也可单独将一个第一芯片200结合到一个衬底100上，在该第一芯片200周围填充填充材料后覆盖该衬底100的表面，因此在层叠封装形成半导体封装结构1后可不进行单体化操作，但为了去除半导体封装结构1的毛刺等表面瑕疵，可对形成的半导体封装结构1表面进行打磨。

此处，键合可以是共晶键合、金属热压键合、混合键合等。

S20、如图2B所示，用填充材料301环绕所述第一芯片200进行填充。

填充材料301环绕第一芯片200填充后，填充材料301的底部与衬底100接触，并且填满多个第一芯片200之间的间隙，并从侧面接触第一芯片200，实现对第一芯片200侧面的包围。示例地，在垂直于衬底100的方向上，填充材料301的高度可以与第一芯片200的上表面齐平。

填充材料301的高度会高于第一芯片200的上表面，甚至是覆盖第一芯片200的上表面。因此，还需要进行平坦化处理，使第一芯片200的上表面暴露出来。平坦化处理可通过化学机械研磨、刻蚀或其他合适的工艺进行处理。

此时，填充材料301仅包括包围第一芯片侧边的部分，从而形成第一填充部311。期望的情况是，经平坦化处理后，第一芯片200的上部与第一填充部311的上表面平齐，且处于一个平面。但由于填充材料301与第一芯片200上表面的耐磨性或耐腐蚀性等性能不同，填充材料301经平坦化处理后形成的第一填充部311的上表面会形成碗型凹陷308，如图6C所示。该碗型凹陷308会对封装带来不利影响，需要尽量避免。

S30、如图6D-图6G所示，在第一芯片200远离衬底100的表面上方形成再分布层400和环绕再分布层400的第一填充层312以及嵌入第一填充层312中的支撑环600。

具体地，如图6D所示，在第一芯片200及第一填充部311共同形成的表面上淀积绝缘介质材料701。绝缘介质材料701一般为氮化硅、二氧化硅等。淀积绝缘介质材料701一般采用化学气象沉积(chemical vapor deposition，CVD)，并且可以认为绝缘介质材料701均匀的淀积在第一芯片200和第一填充部311的上表面。由于淀积了绝缘介质材料701，绝缘介质材料701会减缓碗型缺陷308。

如图6E-图6F所示，在绝缘介质材料701上进行光刻工艺，以在第一芯片200的上方形成设置接触孔或通孔702、布线凹槽703的介质层401，在第一填充部311的上方形成设置支撑环600的第一填充层312。可以理解地，介质层401与第一填充层312是通过同一工艺同时形成，即同层设置。介质层401与第一填充层312区分的依据是根据其处所的位置。

如图6G-图6H所示，在通过光刻、刻蚀等工艺形成的接触孔或通孔702、布线凹槽703和环形凹槽601中淀积导电材料704并形成再分布层400的布线层402和支撑环600。淀积导电材料704一般采用物理气相沉积(physical vapor deposition，PVD)，也可采用CVD进行淀积。导电材料704一般采用铜。在进行导电材料704淀积前，还需要在表面设置隔离层和种子层，以避免导电材料扩散到绝缘介质材料中影响绝缘性。

同样地，为了保证布线层402的导电性能，在淀积导电材料704时需要保证填满接触孔或通孔702、布线凹槽703和环形凹槽601，因此，导电材料704会溢出接触孔或通孔702、布线凹槽703和环形凹槽601，从而需要平坦化处理为去除溢出的导电材料704。由此，在第一芯片200上方的导电材料704形成了布线层402，在第一填充部311上方的导电材料704形成了支撑环600。

由于在第一填充层312中增加了由导电材料形成的支撑环600，从而提高了第一填充层312所在区域的耐磨性或者耐腐蚀性，并且支撑环600提供支撑。因此在平坦化去除导电材料704的时候，会减缓第一填充层312所在区域的平坦化速率，从而改善该区域的碗型凹陷。

在一些实施方式中，再分布层400具有多层介质层401和布线层402，此时，第一填充层312也对应具有多层。可根据碗型缺陷的程度选择支撑环600形成于多层中的哪些层。示例性地，请参见图6I，介质层401和布线层402具有两层，但支撑环600仅存在与远离第一芯片200的一层中，其实现的方法是在对靠近第一芯片200的一层进行光刻、刻蚀等工艺时不在绝缘介质材料中形成设置该层对应的设置支撑环600的环形凹槽601，从而在淀积导电材料704时就不会在环形凹槽601中形成该层对应的那部分支撑环600。由此，可实现在一些实施方式中，支撑环600位于第一芯片200靠近第二芯片500的表面所在的平面的一侧，即支撑环600的设置位置不低于第一芯片200上表面，或者说，此时，支撑环600位于第一芯片200与第二芯片500之间。

可以理解地，为了实现再分布层400与第二芯片500的电连接，在再分布层400上还设置有键合触点。

由此，形成的支撑环600位于再分布层400的外围，并且第一填充层312与第一填充部311接触，支撑环600在衬底100的正投影环绕第一芯片200在衬底100的正投影。

S40、如图8B所示，将第二芯片500的第一表面结合到再分布层400。

将第二芯片500的第一表面结合到再分布层400与将第一芯片200结合到衬底100类似，在此不再赘述。

而由于第二芯片500是在平坦化处理再分布层400与第一填充层312之后结合到再分布层400，由此可见，若以第二芯片500的下表面所在平面为第一参考面，则支撑环600位于第一参考面靠近衬底100的一侧。

S50、如图8C所示，用填充材料301环绕第二芯片500侧面进行填充以形成包围第二芯片500的第二填充部313。

填充后的填充材料301的下表面与再分布层400接触，并包围第二芯片500的侧面。可以理解地，当只层叠两块芯片时，填充材料301可覆盖第二芯片500的上表面，将半导体封装结构1与外界环境隔绝开，从而为半导体封装结构1内部的第一芯片200和第二芯片500提供一个稳定的环境，提高半导体封装结构1的使用寿命。

此外，由于在形成再分布层400和第一填充层312时设置了支撑环600，改善了第一填充层312上的碗型缺陷，从而可避免在第二填充部313中形成孔洞306，提高半导体封装结构1的稳定性。在一些实施方式中，将多个第一芯片200和多个第二芯片500对应层叠封装在一个衬底100上，由于在再分布层400外围设置了支撑环600，在对半导体封装结1构进行单体化时可保证再分布层400的完整性，提高良品率。

本申请还提供了一种电子设备20，该电子设备为具有数据存储和/或程序运行等功能的一类电子设备，并且该电子设备包括上述任一种半导体封装结构1。具体的，该电子设备包括但不限于手机、平板电脑(tablet personal computer)、膝上型电脑(laptopcomputer)、个人数码助理(personal digital assistant，PDA)、个人计算机、笔记本电脑、车载设备、可穿戴设备、等。其中，可穿戴设备包括但不限于智能手环、智能手表、智能头戴显示器、智能眼镜等。

本申请以电子设备20为笔记本电脑为例进行说明，如图10所示为笔记本电脑的结构示意图，笔记本电脑的核心部件包括电脑主板10，电脑主板负责连接各种硬件设备，提供电源和数据传输等功能。主板上有许多不同的部件，包括处理器芯片11、存储器芯片12、电源插座13、USB接口14、IDE串口15等。该电脑主板为印刷电路板(printed circuit board，PCB)，主板的主要功能是在主板上的各部件间传输电信号，而其中各种芯片的电信号传输非常频繁，特别是处理器芯片11。根据功能进行分类，芯片可包括处理器芯片、存储芯片、电源芯片等。芯片结合在主板上的方式根据具体的应用场景而不同，例如，为了提高笔记本电脑的可扩展性，芯片可通过插槽结合在主板上；而为了保证高品质的电连接，芯片可通过焊接的方式结合在主板上，例如，处理器芯片11一般是通过焊接的方式安装在主板10上，而储存器芯片则是通过插槽安装在主板10上。

在一些实施方式中，上述半导体封装结构1可以是笔记本电脑的储存器芯片12，该存储器芯片12将多个单体存储芯片层叠封装，该储存器芯片12安装在电脑主板上，并通过该印刷电路板与电源、输入输出设备等相连。

在另一些实施方式中，上述半导体封装结构1可以包括处理器芯片和存储芯片，将处理器芯片和存储芯片层叠封装形成半导体封装结构1后安装在电脑主板，并与电脑主板上的其他部件电连接。

以上，仅为本申请的具体实施方式，但申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种半导体封装结构，其特征在于，包括：

衬底，及层叠设于所述衬底上的第一芯片和第二芯片，所述第一芯片位于所述衬底和所述第二芯片之间；

填充部，包围所述第一芯片和所述第二芯片的侧面，并在垂直于所述衬底的方向上连续；

支撑环，所述支撑环在所述衬底的正投影环绕所述第一芯片在所述衬底的正投影，所述支撑环嵌入所述填充部，且位于第一参考面靠近所述衬底一侧，所述第一参考面为所述第二芯片靠近所述第一芯片的表面所在的平面。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述支撑环位于所述第一参考面和第二参考面之间，所述第二参考面为所述第一芯片靠近所述第二芯片的表面所在的平面。

3.根据权利要求1-2中任一项所述的半导体封装结构，其特征在于，所述第一芯片远离所述衬底的一面上设置有再分布层，所述再分布层包括介质层；所述填充部包括第一填充层，所述第一填充层包围所述第一芯片和所述第二芯片之间的至少部分区域；所述第一填充层的材料与所述介质层的材料相同，所述支撑环嵌设于所述第一填充层中。

4.根据权利要求3所述的半导体封装结构，其特征在于，所述第一填充层与所述介质层同层设置。

5.根据权利要求3所述的半导体封装结构，其特征在于，所述再分布层还包括多个布线层，所述多个布线层沿垂直于所述衬底方向层叠布置；所述布线层嵌设于所述介质层，所述支撑环的材料与所述布线层的材料相同。

6.根据权利要求5所述的半导体封装结构，其特征在于，所述支撑环与最远离所述衬底的至少一个所述布线层同层设置。

7.根据权利要求5所述的半导体封装结构，其特征在于，所述支撑环背离所述衬底的表面与最远离所述衬底的所述布线层背离所述衬底的表面平齐。

8.根据权利要求3所述的半导体封装结构，其特征在于，在垂直于所述衬底的方向，所述支撑环贯穿所述第一填充层。

9.根据权利要求3-8中任一项所述的半导体封装结构，其特征在于，所述填充部还包括第一填充部，所述第一填充部位于所述第一填充层与所述衬底之间，所述第一填充部包围所述第一芯片的侧面；所述第一填充层的材料不同于所述第一填充部。

10.根据权利要求9所述的半导体封装结构，其特征在于，所述填充部还包括设置于所述第一填充层远离所述衬底一侧的第二填充部，所述第二填充部包围所述第二芯片的侧面；所述第一填充层的材料不同于所述第二填充部。

11.根据权利要求1-10中任一项所述的半导体封装结构，其特征在于，所述支撑环的数量为多个，并沿平行于衬底方向、由内向外呈辐射状排布。

12.根据权利要求11所述的半导体封装结构，其特征在于，相邻设置的所述支撑环中，位于内侧所述支撑环的宽度大于位于外侧所述支撑环的宽度，所述宽度为在平行于所述衬底的方向上的尺寸。

13.一种半导体封装结构的封装方法，其特征在于，包括：

将第一芯片结合到衬底；

用填充材料环绕所述第一芯片进行填充以形成包围所述第一芯片侧面的第一填充部；

在所述第一芯片远离所述衬底的表面上形成再分布层、环绕所述再分布层的第一填充层、以及位于所述第一填充层中的支撑环，其中，所述第一填充层与所述第一填充部接触，所述支撑环在所述衬底的正投影环绕所述第一芯片在所述衬底的正投影；

将第二芯片结合到所述再分布层；

用填充材料环绕所述第二芯片侧面进行填充以形成包围所述第二芯片的第二填充部，所述第二填充部与所述第一填充层接触。

14.根据权利要求13所述的方法，其特征在于，所述再分布层包括介质层和布线层，所述第一填充层与所述介质层同时形成。

15.根据权利要求14所述的方法，其特征在于，所述支撑环与至少部分所述布线层同时形成。

16.一种电子设备，其特征在于，包括权利要求1-12中任一项所述的半导体封装结构和印刷电路板，所述半导体封装结构结合在所述印刷电路板。