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CN119486167A - 具有重结晶源极/漏极的场效应晶体管及方法 - Google Patents

具有重结晶源极/漏极的场效应晶体管及方法 Download PDF

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CN119486167A
CN119486167A CN202410331576.XA CN202410331576A CN119486167A CN 119486167 A CN119486167 A CN 119486167A CN 202410331576 A CN202410331576 A CN 202410331576A CN 119486167 A CN119486167 A CN 119486167A
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CN
China
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drain
layer
semiconductor layer
forming
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陈佳政
刘思杰
陈亮吟
徐志安
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Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
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Abstract

本申请涉及具有重结晶源极/漏极的场效应晶体管及方法。一种方法包括：在衬底之上形成纳米结构堆叠；形成与纳米结构堆叠相邻的源极/漏极开口；在源极/漏极开口中形成半导体层；通过在半导体层上执行离子注入来形成非晶半导体层；以及通过对非晶半导体层进行退火来形成重结晶源极/漏极。

Description

具有重结晶源极/漏极的场效应晶体管及方法
技术领域
本申请涉及半导体技术领域，并且更具体地涉及具有重结晶源极/漏极的场效应晶体管及方法。
背景技术
半导体集成电路(IC)行业经历了指数级的增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增大，而几何尺寸(即，能够使用制造工艺创建的最小部件(或线))减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增大了加工制造IC的复杂度。
发明内容
根据本申请的实施例，提供一种方法，包括：在衬底之上形成纳米结构堆叠；形成与纳米结构堆叠相邻的源极/漏极开口；在源极/漏极开口中形成半导体层；通过在半导体层上执行离子注入来形成非晶半导体层；以及通过对非晶半导体层进行退火来形成重结晶源极/漏极。
在一些实现方式中，对非晶半导体层进行退火包括：在非晶半导体层的上表面被暴露时执行退火。
在一些实现方式中，执行退火包括执行至少两次不同的退火。
在一些实现方式中，执行退火在非晶半导体层完全再生长之后终止。
在一些实现方式中，对非晶半导体层进行退火包括：在执行下述操作中的至少一个操作之后对非晶半导体层进行退火：在非晶半导体层上形成接触蚀刻停止层；在接触蚀刻停止层上形成层间电介质；或形成替换栅极，替换栅极包绕纳米结构堆叠的纳米结构。
在一些实现方式中，方法还包括：在对非晶半导体层进行退火之前，经由第二退火在非晶半导体层上执行固相外延再生长。
在一些实现方式中，执行固相外延再生长在非晶半导体层被完全再生长之前终止。
根据本申请的实施例，提供一种方法，包括：在衬底之上形成纳米结构堆叠；形成与纳米结构堆叠相邻的源极/漏极开口；在源极/漏极开口中形成半导体层；通过使半导体层非晶化来形成非晶半导体层；以及通过在非晶半导体层上执行固相外延再生长来形成源极/漏极。
在一些实现方式中，使半导体层非晶化包括注入离子，离子是IV族物质、III族物质、V族物质或VIII族物质。
在一些实现方式中，注入离子包括：以超过1×1013cm-2的剂量来注入离子。
在一些实现方式中，注入离子包括：以在1千电子伏(keV)到60keV范围内的能量来注入离子。
在一些实现方式中，注入离子包括：在-150℃到500℃范围内的温度下注入离子。
在一些实现方式中，执行固相外延再生长包括执行以下至少一项：快速热退火、炉退火、毫秒退火、微秒退火、闪光退火、激光退火、或熔融激光退火。
在一些实现方式中，执行固相外延再生长包括：在400℃到800℃范围内的温度下执行退火10分钟到12小时。
根据本申请的实施例，提供一种器件，包括：衬底；衬底上的第一半导体沟道堆叠；衬底上的第二半导体沟道堆叠；第一类型的第一重结晶源极/漏极，邻接第一半导体沟道堆叠；以及不同于第一类型的第二类型的第二重结晶源极/漏极，邻接第二半导体沟道堆叠，第一重结晶源极/漏极具有第一堆垛层错数，该第一堆垛层错数超过第二重结晶源极/漏极的第二堆垛层错数。
在一些实现方式中，第一重结晶源极/漏极包括离子注入的第一物质；以及第二重结晶源极/漏极包括离子注入的第二物质，第二物质不同于第一物质。
在一些实现方式中，器件还包括：第二重结晶源极/漏极和衬底之间的电介质层，其中，第二重结晶源极/漏极的底表面在相对于第一重结晶源极/漏极的底表面偏移电介质层的厚度的水平处。
在一些实现方式中，第一重结晶源极/漏极的第一部分和第一重结晶源极/漏极的第二部分之间存在可见界面。
在一些实现方式中，第一部分中的掺杂剂浓度不同于第二部分中的掺杂剂浓度。
在一些实现方式中，可见界面中的晶体缺陷密度超过第一部分中的晶体缺陷密度并且超过第二部分中的晶体缺陷密度。
附图说明
在结合附图阅读时，可以从下面的具体实现方式中最佳地理解本公开的各方面。应注意，根据本行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以被任意地增大或减小。
图1A和图1B是根据本公开的实施例的IC器件的一部分的示意性横截面侧视图。
图2A至图12是根据本公开的各个方面在各个制造阶段处的IC器件的各个实施例的视图。
图13是根据各种实施例的形成IC器件的方法的流程图。
图14是根据各种实施例的形成具有再生长源极/漏极的IC器件的方法的流程图。
具体实施方式
以下公开内容提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例，而不是意图进行限制。例如，在下面的描述中，在第二特征之上或第二特征上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征而使得第一特征和第二特征可能不直接接触的实施例。此外，本公开在各个示例中可能重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“较低”、“以上”、“较高”等)，以易于描述图中示出的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语还意在涵盖器件在使用或操作中除了图中示出的取向之外的不同取向。装置可以以其他方向取向(旋转90度或以其他取向)，并且本文使用的空间相关描述符可以类似地进行相应解释。
表示相对程度的术语，例如“约”、“基本上”等，应被解释为本领域普通技术人员鉴于当前技术规范所理解的。
术语“第一”、“第二”、“第三”等在本文中可以用于描述事件序列或元素的顺序次序，但是在一些上下文中可以互换或变化。例如，第二层可以被形成在第一层上(例如，顺序地在其之后)，但是在一些上下文中，第一层可以被称为“第二层”、“第三层”、“第四层”等，并且第二层可以被称为“第一层”、“第三层”、“第四层”等。
术语“围绕”在本文中可以用于描述一种结构(例如在三维中)完全或部分地包围另一元件或结构。例如，第一结构可以在四个横向侧(例如，左侧、右侧、前侧和后侧)“围绕”第二结构，而不在两个竖直侧(例如，顶侧和底侧)围绕第二结构。在其他实例中，第一结构可以部分地包绕第二结构，例如，通过包绕三个侧(例如，顶侧、前侧和后侧)，同时使其他侧(例如，左侧、右侧和底侧)暴露。
本公开总体涉及半导体器件，并且更具体地涉及场效应晶体管(FET)，例如平面FET、三维鳍式FET(FinFET)、或纳米结构FET(例如纳米片FET(NSFET)、纳米线FET(NWFET))、栅极全环绕FET(GAAFET)等。
缺陷可能使得源极-漏极外延应力松弛，这可能导致纳米片器件中导通电流对截止电流(例如，Ion-Ioff)的劣化。一个观察到的缺陷源是(111)或其他方向堆垛层错(stacking fault)。由于不充分的掺杂剂活化性，源极/漏极材料也可能具有高电阻。用于形成源极/漏极的工艺可能缺乏对可以恢复源极/漏极应力并提高掺杂剂活化性的工艺条件的选择性。
本公开的实施例形成非晶化源极/漏极外延，然后进行固相外延再生长(SPER)，固相外延再生长使非晶源极/漏极外延再生长或重结晶以形成源极/漏极。源极/漏极外延的非晶化可以经由离子注入或经由引入形成基本上完全非晶的源极-漏极材料的后源极-漏极外延材料来进行。随后的退火工艺导致SPER，其使非晶源极/漏极材料再生长或重结晶。SPER可以在单次退火或多次退火中在接触蚀刻停止层(CESL)的形成、层间电介质(ILD)的形成和/或替换栅极的形成之前执行。替代地或附加地，SPER可以作为热预算的一部分而在形成CESL、ILD和替换栅极期间或之后执行。
这些实施例与益处相关联。选择SPER操作以消除缺陷并恢复源极/漏极材料的应力。这至少是由于SPER沿着(100)方向比沿着(111)方向快一个数量级。在非晶源极/漏极材料上执行SPER以使非晶源极/漏极材料再生长或重结晶可以使得相邻沟道上的源极/漏极材料由于堆垛层错减少而恢复应力。可以通过非晶化离子注入和退火工艺的组合来选择恢复。非晶化离子注入可以消除或减少在退火工艺之前的外延生长期间产生的缺陷(例如(111)堆垛层错缺陷)。执行SPER可以提高掺杂剂活化性，这可以是对于提高纳米片器件的Ion-Ioff性能和源极/漏极电阻的附加选择。非晶化离子注入和退火工艺可以增强源极/漏极区域的应力，从而提高沟道的电性能。
图1A示出了根据各种实施例的纳米结构器件10的一部分的示意性横截面侧视图。图1A示出了X-Z平面中的视图。下面详细描述了图1A的纳米结构器件10，以提供用于理解图2A至图12所描绘的各种实施方式的技术特征和益处的上下文。纳米结构器件10包括源极/漏极区域(或“源极/漏极”)82P、82N，其可以基本上没有堆垛层错缺陷或由于在形成源极/漏极区域期间和/或之后执行SPER而具有数量减少的堆垛层错缺陷。(一个或多个)源极/漏极区域可以单独地指源极或漏极，也可以统称地指源极和漏极，这取决于上下文。虽然参考纳米片晶体管(或“纳米结构器件”20A、20B)描述了纳米结构器件10，但是应当理解，这些实施例还可以包括平面场效应晶体管(FET)、鳍型FET(或FinFET)等，它们中的每一个都可以包括已经经历了SPER的源极/漏极区域，如将参考图1A至12所描述的。
参考图1A，纳米结构器件20A、20B可以是或者包括一个或多个N型FET(NFET)或P型FET(PFET)。纳米结构器件20A、20B被形成在衬底110之上和/或之中，并且通常包括栅极结构200，栅极结构200跨过和/或包绕半导体沟道22A、22B、22C(也被称为“纳米结构”)，栅极结构200位于半导体鳍32之上，半导体鳍32从隔离结构36突出并且被隔离结构36隔开(见图3B)。栅极结构200控制穿过沟道22A、22B、22C的电流流动。
所示的纳米结构器件20A、20B包括三个沟道22A、22B、22C，它们横向邻接源极/漏极区域82N、82P，并且被栅极结构200覆盖和围绕。通常，沟道22的数量是两个或更多个，例如三个或四个或更多个。栅极结构200基于施加在栅极结构200和源极/漏极区域82N、82P处的电压来控制穿过沟道22A、22B、22C到源极/漏极区域82N、82P以及从源极/漏极区域82N、82P穿过沟道22A、22B、22C的电流的流动。源极/漏极区域82N、82P替代地被称为源极/漏极区域82。
在一些实施例中，鳍结构32包括硅。在一些实施例中，纳米结构器件20B包括NFET，并且其源极/漏极区域82N包括硅磷(SiP)、SiAs、SiSb、SiPAs、SiP:As:Sb、前述项的组合等。在一些实施例中，纳米结构器件20A包括PFET，并且其源极/漏极区域82P包括硅锗(SiGe)，硅锗(SiGe)未掺杂或掺杂以形成例如SiGe:B、SiGe:B:Ga、SiGe:Sn、SiGe:B:Sn、或另一适当的半导体材料。通常，源极/漏极区域82N、82P可以包括(一种或多种)适当半导体材料和(一种或多种)适当掺杂剂的任何组合。在一些实施例中，源极/漏极区域82N、82P包括SixCy、SixGey、SixSby、SixPy、SixAsy，其中0＜x＜1并且0＜y＜1，视情况而定。
在一些实施例中，源极/漏极区域82N、82P可以包括一个或多个注入离子，其可以是或者包括一种或多种物质，例如III族物质(包括B、Al、Ga)、IV族物质(包括C、Si、Ge)、V族物质(包括P、As、Sb)、VIII族物质(包括He、Ar、Xe)、前述项的组合等。如将参考图8A至图8H所描述的，可以利用约1千电子伏(keV)至约60keV范围内的注入能量来注入离子。在一些实施例中，离子的注入剂量超过约1×1013cm-2，例如在约1×1013cm-2至约1×1022cm-2的范围内。在一些实施例中，III族和/或V族物质的剂量在约1×1019cm-2至约1×1022cm-2的范围内，这有利于提高SPER速率。高于约1×1022cm-2，可能降低SPER速率。注入温度可以在约-150℃至约500℃的范围内。在一些实施例中，注入温度为室温。较高的温度(例如高于约500℃)可以减少注入工艺中缺陷的产生。低温(cryogenics)范围内的温度可以改善非晶源极/漏极材料的形成。“高温度低温”可以指约-50℃至约-195.79℃的范围，“低温度低温”可以指低于约-195.79℃的温度。低温范围可以包括高温度低温、低温度低温、或它们的组合。
沟道22A、22B、22C各自包括半导体材料，例如硅或硅化合物(例如硅锗等)。沟道22A、22B、22C是纳米结构(例如，具有在几纳米范围内的尺寸)并且还可以各自具有细长形状并且在X方向上延伸。在一些实施方案中，沟道22A、22B、22C各自具有纳米线(NW)形状、纳米片(NS)形状、纳米管(NT)形状或其他合适的纳米级形状。沟道22A、22B、22C的横截面轮廓可以是矩形、圆形、正方形、环形、椭圆形、六边形、或前述项的组合。
在一些实施例中，沟道22A、22B、22C的长度(例如，在X方向上测量)可以彼此不同，例如由于在鳍蚀刻工艺期间的渐缩(见图3A、图3B)而不同。在一些实施例中，沟道22C的长度可以小于沟道22B的长度，沟道22B的长度可以小于沟道22A的长度。例如由于用于扩展沟道22A、22B、22C之间的间隔(例如，在Z轴方向上测量)以增大栅极结构制造工艺窗口的沟道修整工艺，沟道22A、22B、22C各自可能不具有均匀的厚度(例如，沿X轴方向)。例如，沟道22A、22B、22C中的每个沟道的中部可以比沟道22A、22B、22C中的各自沟道的两端薄。这种形状可以被统称为“狗骨(dog-bone)”形状。
在一些实施例中，沟道22A、22B、22C之间(例如，沟道22B和沟道22A之间或沟道22B和沟道22C之间)的间隔在约8纳米(nm)和约12nm之间的范围内，但是超过或低于所述范围的范围也可能是有利的。在一些实施例中，沟道22A、22B、22C中的每个沟道的厚度(例如，在Z方向上测量)在约5nm和约8nm之间的范围内，但是超过或低于所述范围的范围也可能是有利的。在一些实施例中，沟道22A、22B、22C中的每个沟道的宽度(例如，在如图3B所示的垂直于X-Z平面的Y方向上测量)为至少约8nm，但是在一些实施例中，该宽度可以小于8nm。
分别在沟道22A、22B、22C之上和它们之间设置栅极结构200。在一些实施例中，在沟道22A、22B、22C之上和它们之间设置栅极结构200，沟道22A、22B、22C是用于N型器件的硅沟道或用于P型器件的硅锗沟道。在一些实施例中，栅极结构200包括界面层(IL)210、在界面层210上的一个或多个栅极电介质层600、可选地在栅极电介质层600上的一个或多个功函数调谐层900(见图12)、以及在栅极电介质层600上并且可选地在功函数调谐层900上的金属芯层290。
界面层210可以是沟道22A、22B、22C的材料的氧化物，其被形成在沟道22A、22B、22C的暴露区域和鳍32的顶表面上。界面层210促进栅极电介质层600对沟道22A、22B、22C的粘附。在一些实施例中，界面层210具有约5埃(A)到约50埃(A)的厚度。在一些实施例中，界面层210具有约10A的厚度。具有太薄厚度的界面层210可能表现出空隙或不充足的粘附性能。界面层210太厚会消耗栅极填充窗口，这与阈值电压调谐和电阻有关。在一些实施例中，界面层210利用偶极子(例如镧)来掺杂，用于阈值电压调谐。
在一些实施例中，栅极电介质层600包括至少一种高k栅极电介质材料，其可以指具有大于氧化硅的介电常数(k≈3.9)的高介电常数的电介质材料。示例高k电介质材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5、或前述项的组合。在一些实施例中，栅极电介质层600具有约5A至约100A的厚度。栅极电介质层600可以是单层或多层。
栅极结构200还包括金属芯层290。金属芯层290可以包括导电材料，例如Co、W、Ru、它们的组合等。在一些实施例中，金属芯层290是或者包括基于Co、W、或Ru的化合物或合金，其包括一种或多种元素，例如Zr、Sn、Ag、Cu、Au、Al、Ca、Be、Mg、Rh、Na、Ir、W、Mo、Zn、Ni、K、Co、Cd、Ru、In、Os、Si、Ge、Mn、前述项的组合等。在沟道22A、22B、22C之间，金属芯层290被一个或多个功函数金属层900周向围绕(在横截面图中)，功函数金属层900又被栅极电介质层600周向围绕，栅极电介质层600被界面层210周向围绕。栅极结构200还可以包括胶层，在一个或多个功函数层900和金属芯层290之间形成该胶层以增大粘附性。为了简单起见，在图1A中没有具体示出胶层。
纳米结构器件20A、20B还可以包括源极/漏极接触件120，源极/漏极接触件120被形成在源极/漏极区域82N、82P之上。源极/漏极接触件120可以包括芯层，该芯层是或者包括导电材料，该导电材料例如钨、钌、钴、铜、钛、氮化钛、钽、氮化钽、铱、钼、镍、铝、或前述项的组合。该芯层可以被一个或多个衬里(或“阻挡”)层(例如，SiN或TiN)围绕，该一个或多个衬里(或“阻挡”)层有助于防止或减少材料从源极/漏极接触件120扩散或防止或减少材料扩散到源极/漏极接触件120中。在一些实施例中，源极/漏极接触件120的高度可以在约1nm到约50nm的范围内。
硅化物层118位于源极/漏极区域82N、82P和源极/漏极接触件120之间，以至少减小源极/漏极接触件电阻。在一些实施例中，硅化物层118是或者包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi等。在一些实施例中，硅化物层118是或者包括NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi等。硅化物层118可以具有在约1nm到约10nm范围内的厚度。低于约1nm的厚度可能导致接触件电阻降低得不充足。大于约10nm的厚度可能导致与纳米结构22的电短路。在一些实施例中，硅化物层118存在于蚀刻停止层131下方并与之接触。
纳米结构器件20A、20B还可以包括层间电介质130(ILD；见图9A、图9B)。ILD 130在上述的纳米结构器件20A、20B的各个部件之间提供电隔离，例如在相邻对的源极/漏极接触件120之间提供电隔离。蚀刻停止层131(见图11)可以在形成ILD 130之前形成，可以横向地位于ILD 130和栅极间隔件41之间，并且竖直地位于ILD 130和源极/漏极区域82N、82P之间。在一些实施例中，蚀刻停止层131是或者包括SiN、SiCN、SiC、SiOC、SiOCN、HfO2、ZrO2、ZrAlOx、HfAlOx、HfSiOx、Al2O3、或其他合适的材料。在一些实施例中，蚀刻停止层的厚度在约1nm到约5nm的范围内。在一些实施例中，在ILD 130不存在(例如，在形成源极/漏极接触件120之前被完全去除)的情况下，蚀刻停止层131可以与源极/漏极接触件120接触。可以在形成源极/漏极接触件120之前，例如在X轴方向上对蚀刻停止层131进行修整，以改善源极/漏极接触件120的填充质量。
纳米结构器件20A、20B包括栅极间隔件41和内部间隔件74，栅极间隔件41被设置在沟道22A上方的金属芯层290、栅极电介质层600和IL 210的侧壁上，内部间隔件74被设置在沟道22A、22B、22C之间的IL 210和/或栅极电介质层600的侧壁上。内部间隔件74也被设置在沟道22A、22B、22C之间。在图1A所描绘的实施例中，栅极间隔件41包括第一间隔件层41A和在第一间隔件层41A上的第二间隔件层41B。第一间隔件层41A和第二间隔件层41B可以各自包括电介质材料，例如低k材料，例如SiOCN、SiON、SiN、SiCN、SiOC等。在一些实施例中，第二间隔件层41B不存在。第一间隔件层41A和第二间隔件层41B的材料可以彼此相同或不同。在一些实施例中，第二间隔件层41B的上部(或当第二间隔件层41B不存在时，为第一间隔件层41A)可以被部分地或完全地去除以增大形成源极/漏极区域82N、82P所穿过的开口的高宽比。图1A描绘了第二间隔件层41B的上部未被减薄的实施例。
隔离结构90可以位于相应的纳米结构器件20A、20B的任一侧。在一些实施例中，隔离结构90从(一个或多个)源极/漏极82N、82P的底表面下方的水平延伸到该(一个或多个)源极/漏极82N、82P的上表面上方的水平。隔离结构90可以包括一个或多个电介质层，该一个或多个电介质层提供纳米结构器件20A、20B和相邻器件之间的物理和/或电隔离。在一些实施例中，(一个或多个)隔离结构90不存在。
在图1A中，纳米结构器件20A，20B被描绘为位于同一衬底110上并且位于衬底110的不同区域上，例如在衬底110上彼此偏移。在一些实施例中，纳米结构器件20A是p型场效应晶体管(PFET)，并且纳米结构器件20B是n型场效应晶体管(NFET)。在一些实施例中，纳米结构器件20B包括电介质层800，电介质层800将源极/漏极82N与下面的衬底110或鳍32隔离。电介质层800可以被称为柔性底部绝缘体(FBI)、底部电介质隔离(BDI)等。
在图1A中，源极/漏极82P可以包括第一源极/漏极部分82P1和在第一源极/漏极部分82P1上的第二源极/漏极部分82P2。第一源极/漏极部分82P1与源极/漏极82P和沟道22下面的未掺杂半导体层110A相邻。第二源极/漏极部分82P2位于第一源极/漏极部分82P1上。在第一源极/漏极部分82P1和第二源极/漏极部分82P2之间可以存在可见界面。在一些实施例中，第一源极/漏极部分82P1和第二源极/漏极部分82P2在一个或多个方面中是不同的。例如，第一源极/漏极部分82P1和第二源极/漏极部分82P2可以具有彼此不同的材料，例如彼此不同的掺杂剂浓度。在一些实施例中，第一源极/漏极部分82P1和第二源极/漏极部分82P2基本上是相同的材料，但是由于在不同的外延生长操作中形成而具有不同的晶体取向。
源极/漏极82N可以包括第一源极/漏极部分82N1和在第一源极/漏极部分82N1上的第二源极/漏极部分82N2。第一源极/漏极部分82N1与沟道22相邻。第二源极/漏极部分82N2位于第一源极/漏极部分82N1和电介质层800上。在第一源极/漏极部分82N1和第二源极/漏极部分82N2之间可以存在可见界面。在一些实施例中，第一源极/漏极部分82N1和第二源极/漏极部分82N2在一个或多个方面中是不同的。例如，第一源极/漏极部分82N1和第二源极/漏极部分82N2可以具有彼此不同的材料，例如彼此不同的掺杂剂浓度。在一些实施例中，第一源极/漏极部分82N1和第二源极/漏极部分82N2基本上是相同的材料，但是由于在不同的外延生长操作中形成而具有不同的晶体取向。
图1B描绘根据各种实施例的用于再生长或重结晶源极/漏极82的工艺400的简化图。
在图1B中，源极/漏极82包括第一部分82_1和第一部分82_1上的第二部分82_2。第一部分82_1可以是第一源极/漏极部分82N1、82P1的实施例，并且第二部分82_2可以是第二源极/漏极部分82N2、82P2的实施例。在图1B中描绘了电介质层800，但是在一些实施例中可以省略电介质层800。
源极/漏极82可以包括一个或多个堆垛层错82F，其可以是(111)方向堆垛层错82F。堆垛层错82F可以以偏移角度θ来取向，该角度可以与水平方向成约54.7°或与竖直方向成约35.3°。
在工艺400中，源极/漏极82可以被非晶化，然后可以经由一次或多次退火来执行固相外延再生长(SPER)，该一次或多次退火使源极/漏极82重结晶，从而去除堆垛层错82F。
参考图13和图14中所描绘的方法1000、2000以及图2A至图12中所描绘的处于中间处理阶段处的器件10的图来更详细地描述工艺400的实施例。
图13和图14描绘了根据本公开的一个或多个方面的用于从工件形成IC器件或其部分的方法1000、2000的流程图。方法1000、2000仅仅是示例，并不旨在将本公开限制为于方法1000、2000中明确示出的内容。可以在方法1000、2000之前、期间和之后提供附加动作，并且可以替换、消除或移动所描述的一些动作以用于方法的另外的实施例。为了简单起见，本文没有详细描述所有动作。下面结合图2A至图12中所示的根据方法1000、2000的实施例处于不同制造阶段的工件的局部透视图和/或横截面图来描述方法1000、2000。为了避免疑问，在所有附图中，X方向垂直于Y方向，并且Z方向垂直于X方向和Y方向这两个方向。应当注意，因为工件可以被制造成半导体器件，所以根据上下文的需要，工件可以被称为半导体器件。
图2A至图12是根据一些实施例的FET(例如纳米结构FET)的制造中的中间阶段的视图。
在图2A和图2B中，提供了衬底110。衬底110可以是半导体衬底(例如体半导体等)，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底110的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷化砷化镓铟；或前述项的组合。可以使用其他衬底，例如单层、多层或梯度衬底。
此外，在图2A和图2B中，在衬底110之上形成第一半导体层21A、21B(统称为第一半导体层21)和第二半导体层23的交替层的多层堆叠25或“晶格”。在一些实施例中，第一半导体层21可以由适合于n型纳米FET的第一半导体材料形成，例如硅、碳化硅等，并且第二半导体层23可以由适合于p型纳米FET的第二半导体材料形成，例如硅锗等。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)之类的工艺来外延生长多层堆叠25的层21、23中的每一层。
示出了各三层的第一半导体层21和第二半导体层23。在一些实施例中，多层堆叠25可以包括更少或更多对的第一半导体层21和第二半导体层23。虽然多层堆叠25被示为包括第二半导体层23作为最底层，但是在一些实施例中，多层堆叠25的最底层可以是第一半导体层21。
由于第一半导体材料和第二半导体材料之间的高蚀刻选择性，可以在不显著去除第一半导体材料的第一半导体层21的情况下去除第二半导体材料的第二半导体层23，从而允许第一半导体层21被图案化以形成纳米FET的沟道区域。在一些实施例中，去除第一半导体层21并且图案化第二半导体层23以形成沟道区域。高蚀刻选择性允许在不显著去除第二半导体材料的第二半导体层23的情况下去除第一半导体材料的第一半导体层21，从而允许第二半导体层23被图案化以形成纳米FET的沟道区域。
在图3A和图3B中，在衬底110中形成鳍，并且在多层堆叠25中形成纳米结构22、24，与图13的动作1100相对应。在一些实施例中，纳米结构22、24和鳍32可以通过在多层堆叠25和衬底110中蚀刻沟槽来形成。该蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。该蚀刻可以是各向异性的。第一纳米结构22A、22B、22C(以下也称为“沟道22”)由第一半导体层21形成，并且第二纳米结构24由第二半导体层23形成。相邻的鳍32和纳米结构22、24之间的距离CD1可以是从约18nm到约100nm，但是在一些实施例中小于18nm的距离CD1可能是有益的。为了简化说明，在图3A和3B中示出了器件10的一部分，其包括两个鳍32。图13所示的工艺1000可以被扩展为任何数量的鳍，并且不限于图3A至图12所示的两个鳍32。
可以通过任何适当的方法来图案化鳍32和纳米结构22、24。例如，一个或多个光刻工艺(包括双图案化或多图案化工艺)可以用于形成鳍32和纳米结构22、24。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，允许小于使用单个直接光刻工艺可获得的间距。作为一种多图案化工艺的示例，可以在衬底之上形成牺牲层，并且使用光刻工艺图案化该牺牲层。使用自对准工艺沿着图案化牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍32。
图3A和图3B示出了具有锥形侧壁的鳍32，使得鳍32和/或纳米结构22、24各自的宽度在朝向衬底110的方向上连续增大。在这样的实施例中，纳米结构22、24中的每个纳米结构可以具有不同的宽度并且是梯形形状的。在其他实施例中，侧壁基本上是竖直的(非锥形的)，使得鳍32和纳米结构22、24的宽度基本上相似，并且纳米结构22、24中的每个纳米结构是矩形形状的。
在图3A和图3B中，隔离区域或特征36(可以是浅沟槽隔离(STI)区域或特征)被形成为与鳍32相邻。隔离区域36可以通过在衬底110、鳍32和纳米结构24、26之上以及在相邻的鳍32和纳米结构22、24之间沉积绝缘材料来形成。绝缘材料可以是氧化物，例如氧化硅、氮化物或它们的组合等，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)或者它们的组合等来形成。在一些实施例中，可以首先沿着衬底110、鳍32和纳米结构22、24的表面形成衬里(未单独示出)。此后，可以在衬里之上形成例如上面讨论的芯材料。
绝缘材料经历去除工艺(例如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等)，以去除纳米结构22、24之上多余的绝缘材料。在去除工艺完成之后，纳米结构22、24的顶表面可以暴露并且与绝缘材料齐平。
然后使绝缘材料凹陷以形成隔离区域36。在凹陷之后，纳米结构22、24和鳍32的上部可以从相邻的隔离区域36之间突出。绝缘区域36可以具有如图所示的平坦的、凸起的、凹入的、或前述项的组合的顶表面。在一些实施例中，通过可接受的蚀刻工艺(例如使用例如稀释氢氟酸(dHF)的氧化物去除)使隔离区域36凹陷，稀释氢氟酸(dHF)对于绝缘材料具有选择性，并且基本上不会使鳍32和纳米结构22、24变化。
图2A至图3B示出了形成鳍32和纳米结构22、24的一个实施例(例如，最后蚀刻)。在一些实施例中，在电介质层中的沟槽中外延生长鳍32和/或纳米结构22、24(例如，先蚀刻)。外延结构可以包括上面讨论的交替的半导体材料，例如第一半导体材料和第二半导体材料。
在图3A和图3B中，可以在鳍32、纳米结构22、24和/或隔离区域36中形成适当的阱(未单独示出)。使用掩模，可以在衬底110的p型区域中执行n型杂质注入，并且可以在衬底110的n型区域中执行p型杂质注入。示例n型杂质可以包括磷、砷、锑等。示例p型杂质可以包括硼、氟化硼、铟等。可以在注入之后执行退火以修复注入损坏并激活p型和/或n型杂质。在一些实施例中，鳍32和纳米结构22、24的外延生长期间的原位掺杂可以避免单独的注入，但是原位和注入掺杂可以一起使用。
在图4A至图4C中，在鳍32和/或纳米结构22、24之上形成虚设或牺牲栅极结构40，与图13的动作1200相对应。在鳍32和/或纳米结构22、24之上形成虚设或牺牲栅极层45。虚设栅极层45可以是或者包括相对于隔离区域36具有高蚀刻选择性的材料。虚设栅极层45可以是导电材料或非导电材料，并且可以是或者包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层45可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。在虚设栅极层45之上形成掩模层47，并且掩模层47可以包括例如氮化硅、氮氧化硅等。在一些实施例中，在虚设栅极层45之前，在虚设栅极层45和鳍32和/或纳米结构22、24之间形成栅极电介质层43。在一些实施例中，掩模层47包括第一掩模层47A和第二掩模层47B，第一掩模层47A与虚设栅极层45接触，第二掩模层47B上覆于第一掩模层47A上并与其接触。第一掩模层47A可以是或者包括与第二掩模层47B相同或不同的材料。
在掩模层47和虚设栅极层45的侧壁之上形成间隔件层41。根据一些实施例，间隔件层41是或者包括绝缘材料，例如SiOCN、SiOC、SiCN等(或参考图1A描述的任何材料)，并且可以具有单层结构或包括多个电介质层的多层结构。间隔件层41可以通过在掩模层47和虚设栅极层45之上沉积间隔件材料层(未示出)来形成。根据一些实施例，使用各向异性蚀刻工艺来去除虚设栅极结构40之间的间隔件材料层的部分。在一些实施例中，如图4B和图4C中详细示出的，间隔件层41包括第一间隔件层41A，第一间隔件层41A与纳米结构22C、栅极电介质层43、虚设栅极层45以及第一掩模层47A和第二掩模层47B接触。间隔件层41的第二间隔件层41B可以与第一间隔件层41A接触。第一间隔件层41A可以是或者包括与第二间隔件层41B相同或不同的材料。
在图5A和图5B中，通过执行蚀刻工艺以蚀刻未被虚设栅极结构40覆盖的突出鳍32和/或纳米结构22、24的部分来形成源极/漏极开口59，与图13的动作1300相对应。凹陷可以是各向异性的，使得鳍32在虚设栅极堆叠40和栅极间隔件41正下方的部分被保护，并且基本上不被蚀刻。根据一些实施例，凹陷鳍32的顶表面可以基本上与隔离区域36的顶表面共面。根据一些其他实施例，如图5B中所描绘的，凹陷鳍32的顶表面可以低于隔离区域36的顶表面。为了简单起见，图5A描绘了在蚀刻工艺之后的纳米结构22、24的三个竖直堆叠。通常，蚀刻工艺可以用于在鳍32之上形成比所描绘的那些更少或附加的纳米结构22、24的竖直堆叠。在一些实施例中，在蚀刻工艺之后，第二掩模层47B暴露，例如，由于在蚀刻工艺期间去除间隔件层41A、41B的上部而暴露。图5B描绘了鳍间隔件41F，其为第一间隔件层41A和/或第二间隔件层41B的上覆于与相应鳍32相邻的隔离区域36上的部分。
图6A至图7B描绘根据各种实施例的内部间隔件74的形成。
在图6A、图6B中，执行选择性蚀刻工艺以在基本上不侵蚀纳米结构22的情况下使纳米结构24的通过间隔件层41中的开口暴露的端部凹陷。在选择性蚀刻工艺之后，在纳米结构24中被去除的端部曾经的位置处形成凹部。然后，在形成凹部之后，内部间隔件层74L被形成为(部分地或整体地)填充通过先前的选择性蚀刻工艺形成的纳米结构22中的凹部。内部间隔件层74L可以是通过诸如PVD、CVD、ALD之类的合适的沉积方法而形成的合适的电介质材料，例如碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)等。
在图7A和图7B中，在形成内部间隔件层74L之后，执行蚀刻工艺(各向异性蚀刻工艺)，以去除内部间隔件层74的设置在凹部之外的部分，例如，在纳米结构22和鳍32的侧壁上的部分。内部间隔件层74L的剩余部分(例如，设置在纳米结构24中的凹部之内的部分)形成内部间隔件层74。所得结构如图7A所示。
图8A至图8H描绘了根据各种实施例的重结晶源极/漏极82的形成。
在图8A、图8B、图8C、图8D中，在源极/漏极开口59中形成第一材料层110A，与图13的动作1400相对应。第一材料层110A可以是或者包括未掺杂半导体，例如未掺杂硅。该沉积可以包括一个或多个操作(例如CVD)，该一个或多个操作可以是超高真空化学气相沉积(UHV-CVD)，其允许改善对第一材料层110A的沉积速率和纯度的控制。第一材料层110A可以延伸到鳍32的上表面处或略高于鳍32的上表面的水平。在一些实施例中，不形成第一材料层110A。
然后，形成可选的底部绝缘体800和源极/漏极层82L，与图13的动作1500和1600相对应。可以在第一材料层110A上形成底部绝缘体800。在一些实施例中，在衬底110与n型源极/漏极82N相关联的区域中形成底部绝缘体800。虽然图8A、图8B描述了单个类型的源极/漏极82的形成，但是在动作1600中可以形成类似于参考图1A所描述的第一源极/漏极82N和第二源极/漏极82P。例如，包括n型源极/漏极82N的器件可以受益于包括底部绝缘体800，而包括p型源极/漏极82P的器件可以受益于不包括底部绝缘体800。
第一源极/漏极82N和第二源极/漏极82P可以在不同的操作中形成。例如，在形成第一源极/漏极82N时，可以掩蔽衬底110的要形成第二源极/漏极82P的(一个或多个)区域。然后，在形成第二源极/漏极82P时，掩蔽衬底110的已经形成第一源极/漏极82N的(一个或多个)区域。形成第一源极/漏极82N和第二源极/漏极82P的顺序可以与刚刚描述的顺序相反。即，可以在第一源极/漏极82N之前形成第二源极/漏极82P。在一些实施例中，可以形成将被重结晶以形成第一源极/漏极82N的第一源极/漏极层，然后可以形成将被重结晶以形成第二源极/漏极82P的第二源极/漏极层，反之亦然。
在一些实施例中，在形成源极/漏极区域82P之前或之后，可以在与n型纳米结构器件相关联的源极/漏极开口59中形成可选的底部绝缘体800。底部绝缘体800的形成可以包括适当的沉积操作，例如LPCVD、PECVD、ALD等。底部绝缘体800可以是或者包括SiN或另一种合适的电介质材料。底部绝缘体800的厚度可以在约2nm到约4nm的范围内。
在形成底部绝缘体800之后，由(一种或多种)外延材料来外延生长源极/漏极区域82N(或n型源极/漏极层)。由于底部绝缘体800，源极/漏极层82L可以在不从第一半导体层110A生长的情况下从沟道22生长。例如，如图8C所描绘的，源极/漏极层82L可以具有第一部分82_1和第二部分82_2，第一部分82_1从沟道22向外生长，第二部分82_2可以从第一部分82_1生长。
在图8D中，可以由(一种或多种)外延材料来外延生长可以与p型纳米结构器件相关联的源极/漏极层82L。由于没有底部绝缘体800，源极/漏极层82L可以从沟道22和未掺杂硅层110A生长。例如，源极/漏极层82L的第一部分82_1可以从沟道22向外生长并且从未掺杂硅层110A向上生长，源极/漏极层82L的第二部分82_2可以从第一部分82_1生长。
在一些实施例中，可以直接在第一材料层110A上形成与n型纳米结构器件和p型纳米结构器件相关联的源极/漏极层82L。即，可以从n型纳米结构器件中省略底部绝缘体800。例如，可以在同一操作中同时在n型纳米结构器件和p型纳米结构器件两者中形成源极/漏极层82L。因为可以省略一个或多个掩蔽和图案化操作，所以这可以有利于简化工艺。在其他实施例中，在包括形成底部绝缘体800的现有工艺中执行非晶化和SPER操作可能是有益的。即，可以在不改变下层结构(例如，包括底部绝缘体800)的情况下仅稍微修改现有工艺以包括附加的非晶化和SPER操作。
源极/漏极层82L被形成为使得每个虚设栅极结构40被设置在相应相邻对的源极/漏极层82L之间。在一些实施例中，间隔件层41将源极/漏极层82L与虚设栅极层45隔开适当的横向距离以防止到所得器件的随后形成的栅极的电桥接。源极/漏极层82L可以具有从鳍32的相应表面凸起的表面，并且可以具有小平面(facet)。在一些实施例中，相邻的源极/漏极层82L可以合并以形成与两个相邻鳍32相邻的单个源极/漏极层82L。
在图8E和图8F中，通过使源极/漏极层82L非晶化来形成非晶源极/漏极层82A，与图13的动作1700和图14的动作2100相对应。
非晶源极/漏极层82A或“非晶化源极/漏极层82A”的形成可以包括一个或多个操作。源极/漏极层82A的非晶化可以经由一个或多个离子注入操作。在一些实施例中，(一个或多个)离子注入操作包括注入来自注入物质的一种或多种离子，注入物质可以包括III族、IV族、V族、VIII族、和前述项的组合等。例如，III族离子可以包括B、Al或Ga的离子，IV族离子可以包括C、Si或Ge的离子，V族离子可以包括P、As或Sb的离子，并且VIII族离子可以包括He、Ar或Xe的离子。可以以约1keV至约60keV范围内的注入能量来注入离子。可以使用超过约1×1013cm-2的剂量来注入离子。在一些实施例中，源极/漏极层82A中离子掺杂剂的浓度在约1×1019cm-3到约1×1x1022cm-3的范围内。可以通过在所描述范围内的浓度中引入III族和V族物质来增大(或调节)SPER速率。在该范围内，可以提高SPER速率。高于约1×1022cm-3可能降低SPER速率。可以在约-150℃到约500℃范围内的注入温度(例如室温)下注入离子。较高的温度(例如高于约400℃°)可以在注入工艺期间减少缺陷的产生，而低温温度可增强源极/漏极层82L的非晶化。
非晶化可以在两个或更多个单独的操作中执行，例如，以随后分别形成p型和n型纳米结构器件的源极/漏极82P、82N。即，可以在与p型纳米结构器件相关联的源极/漏极层82A上执行第一离子注入操作，然后可以在与n型纳米结构器件相关联的源极/漏极层82A上执行第二离子注入操作，反之亦然。在一些实施例中，可以执行第一离子注入操作以在衬底110的与p型纳米结构器件相关联的p型区域中注入III族离子。在第一离子注入操作之前或之后，可以执行第二离子注入操作以在衬底110的与n型纳米结构器件相关联的n型区域中注入V族离子。
在一些实施例中，在与p型和n型纳米结构器件相关联的源极/漏极层82A中同时注入IV族和/或VIII族物质。例如，因为IV族和/或VIII族物质基本上不会在源极/漏极层82A的晶格中产生多余的载流子，所以其离子注入可以在不掩蔽任一区域的情况下同时在n型和p型区域上被执行。这有利于在实现源极/漏极层82L的非晶化时简化工艺。
在图8A至图8F的描述中，源极/漏极层82L被描述为以结晶状态形成，然后进行非晶化。在一些实施例中，如参考图8A至图8D所描述的形成的源极/漏极层82L以非晶状态形成，其可以避免如参考图8E和图8F所描述的其另外或附加的非晶化。即，在一些实施例中可以同时执行动作1600和1700。在一些实施例中，源极/漏极层82L以非晶状态形成，然后在源极/漏极层82L上执行离子注入，如参考图8E、图8F所描述的，这是有益的。
图8G、图8H、图9A、图9B、图10A、图10B是描绘根据各种实施例的重结晶或再生长源极/漏极82的形成的图。可以组合参考图8G至图10B描述的实施例。应当理解，“重结晶”和“再生长”不一定是在初始结晶或生长后跟随第二次(或第三次等)结晶或生长。例如，当源极/漏极层82L以非晶状态形成来开始时，“重结晶”源极/漏极82可以第一次结晶。即，“重结晶”包括“第一次结晶”的含义。
在图8G、图8H中，可以执行非晶化源极/漏极层82A的重结晶以形成重结晶源极/漏极82，与图13的操作1800和图14的操作2200和可选操作2300相对应。重结晶可以通过包括一个或多个固相外延再生长(SPER)的操作来执行。(一个或多个)SPER的热预算可以是工艺流程中的原始热预算，或者可以包括(一次或多次)附加退火，这有利于增大在现有工艺流程中实现(一个或多个)SPER的灵活性。例如，原始热预算可以包括用于形成CESL 131、ILD130、栅极结构200等的热预算。例如，可以在形成CESL 131、ILD 130、栅极结构200等之后执行(一个或多个)SPER。在一些实施例中，用于形成CESL 131和/或ILD 130的热预算可以包括约400℃到约800℃范围内的温度，持续约10分钟到约12小时范围内的间隔。在一些实施例中，用于形成栅极结构200或“替换栅极”200的热预算可以包括约600℃到约1100℃范围内的温度，持续约0.5分钟到约20分钟范围内的间隔。
形成栅极结构200之后的热预算可以是更受限的(例如，较低温度)以改进阈值电压(Vt)控制。在一些实施例中，代替原始热预算或除了原始热预算之外，可以在形成CESL131之前(例如，当源极/漏极层82A在源极/漏极开口59中暴露时)执行一次或多次退火。
在一些实施例中，如图8G、图8H所描绘的，可以在源极/漏极层82A暴露时(例如，在形成CESL 131之前)经由(一次或多次)附加退火来执行(一个或多个)SPER。一次或多次退火可以包括快速热退火(RTA)、炉退火、毫秒退火、微秒退火、闪光退火、激光退火、熔融激光退火、前述项的组合等中的一种或多种退火。例如，由于SPER沿(100)方向比沿(111)方向快约1个数量级，所以执行(一次或多次)退火可以修复或者防止(111)或其他方向堆垛层错，并且恢复或改善重结晶源极/漏极82的应力。包括较高温度和较短时间的一些退火操作(例如，激光退火)可以溶解填隙团(interstitial cluster)以增大掺杂剂活化性水平，例如，通过掺杂剂替代。在一些实施例中，执行(一次或多次)退火包括在约600℃到约1200℃的温度范围内持续约1×10-10秒到约1×106秒的间隔。掺杂剂溶解度极限是可以与主晶格达到平衡的最大浓度。执行一个或多个SPER可以导致活性浓度远高于掺杂剂溶解度极限，这可以降低重结晶源极/漏极82的电阻。
在一些实施例中，在形成CESL 131之前执行的(一次或多次)退火可以使源极/漏极82部分或完全地重结晶。图8G、图8H描绘了经由在源极/漏极层82A暴露时执行的一次或多次退火的重结晶源极/漏极82的部分形成。在一些实施例中，重结晶源极/漏极82的形成通过在源极/漏极层82A暴露时执行的(一个或多个)SPER来完成。
如图8G、图8H所描绘的，上覆于底部绝缘体800(图8G)上的源极/漏极层82A的重结晶可以在不存在底部绝缘体800(图8H)的源极/漏极层82A的重结晶之前完成。这可能是由于不存在底部绝缘体800的源极/漏极层82A的额外高度。即，不存在底部绝缘体800的源极/漏极层82A可以具有约等于底部绝缘体800的厚度的额外高度。因此，具有额外高度的源极/漏极层82A的重结晶可以在上覆于底部绝缘体800上的源极/漏极层82A的重结晶之后完成。在一些实施例中，底部绝缘体800之上的重结晶源极/漏极82可以通过第一SPER来完成，而省略底部绝缘体800的重结晶源极/漏极82可以通过第一SPER之后的第二SPER来完成。
重结晶源极/漏极82的部分或完全形成可以包括在形成CESL 131之前(例如当源极/漏极层82A暴露时)执行的单个SPER或者两个或更多个SPER。
在一些实施例中，省略了参考图8G、图8H描述的(一个或多个)SPER。这些实施例可以与在如先前所描述的原始热预算内执行源极/漏极层82A的重结晶相对应。这在图14中由动作2200和2300的虚线框来描绘。
图9A和图9B描述了CESL 131和ILD 130的形成。ILD 130可以被形成为覆盖源极/漏极层82A和/或重结晶源极/漏极82并且邻接(一个或多个)间隔件层41。在一些实施例中，在形成ILD 130之前形成CESL 131。可以通过沉积不同于ILD 130的电介质材料的共形薄层来形成CESL 131，电介质材料例如SiN、SiCN、SiC、SiOC、SiOCN、HfO2、ZrO2、ZrAlOx、HfAlOx、HfSiOx、Al2O3或其他合适的材料中的一种或多种材料。在沉积CESL 131之后，可以通过合适的工艺来沉积ILD 130，例如包括PVD、CVD、ALD等的毯式沉积工艺。ILD 130的材料可以包括二氧化硅或低k电介质材料(例如，具有低于二氧化硅的k值(约3.9)的介电常数(k值)的材料)。低k电介质材料可以包括氧氮化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、氧碳化硅(SiOxCy)、旋涂玻璃(SOG)或前述项的组合。ILD可以通过旋涂、CVD、可流动CVD(FCVD)、PECVD、PVD或另一种沉积工艺来沉积。
在一些实施例中，完成源极/漏极层82A的重结晶以形成重结晶源极/漏极82可以在形成CESL 131和ILD 130的同时和/或之后执行，例如，使用与每个工艺相关的热预算来执行，与图14的动作2400相对应。在一些实施例中，源极/漏极层82A在CESL 131和/或ILD130的形成期间不完全地重结晶，而是部分地重结晶。在一些实施例中，用于形成CESL 131和/或ILD 130的热预算可以包括约400℃到约800℃范围内的温度，持续约10分钟到约12小时范围内的间隔。动作2400可以是可选的，如图14中的虚线框所描绘的。例如，在重结晶源极/漏极82在形成CESL 131之前完成的实施例中，可以省略动作2400。
在图10A、图10B中，形成实际栅极结构200。在ILD 130和ESL 131上执行诸如化学机械抛光(CMP)工艺之类的平坦化工艺。在平坦化工艺中也去除硬掩模47A、47B和部分栅极间隔件41。在平坦化工艺之后，虚设栅极层45暴露。ILD 130和ESL 131的顶表面可以与虚设栅极层45和栅极间隔件41的顶表面共面。
接下来，在蚀刻工艺中去除虚设栅极层45，从而形成凹部。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极层45。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体在不蚀刻间隔件层41的情况下选择性地蚀刻虚设栅极层45。当蚀刻虚设栅极层45时，虚设栅极电介质43(存在时)可以被用作蚀刻停止层。然后可以在去除虚设栅极层45之后去除虚设栅极电介质43。
去除纳米结构24以释放纳米结构22。在去除纳米结构24之后，纳米结构22形成水平(例如，平行于衬底110的主要上表面)延伸的多个纳米片。在一些实施例中，通过使用对纳米结构24的材料具有选择性的蚀刻剂的选择性蚀刻工艺来去除纳米结构24，从而在基本上不侵蚀纳米结构22的情况下去除纳米结构24。在一些实施例中，该蚀刻工艺是使用蚀刻气体和可选的承载气体的各向同性蚀刻工艺，其中，蚀刻气体包括F2和HF，并且承载气体可以是惰性气体，例如Ar、He、N2、它们的组合等。
在一些实施例中，去除纳米结构24并且图案化纳米结构22以形成PFET和NFET两者的沟道区域。然而，在一些实施例中，可以去除纳米结构24并可以图案化纳米结构22以形成NFET的沟道区域，并且可以去除纳米结构22并且可以图案化纳米结构24以形成PFET的沟道区域。在一些实施例中，可以去除纳米结构22并且可以图案化纳米结构24以形成NFET的沟道区域，并且可以去除纳米结构24并且可以图案化纳米结构22以形成PFET的沟道区域。在一些实施例中，可以去除纳米结构22并且可以图案化纳米结构24以形成PFET和NFET两者的沟道区域。
在一些实施例中，纳米片22通过进一步的蚀刻工艺再成形(例如减薄)以改善栅极填充窗口。再成形可以通过对纳米片22具有选择性的各向同性蚀刻工艺来执行。在再成形之后，纳米片22呈现狗骨形状，其中纳米片22的中间部分比纳米片22沿X方向的周边部分薄。
然后，形成替换栅极200。栅极结构200可以通过一系列沉积操作来形成，例如ALD循环，其在开口中沉积栅极结构200的各个层，如下面参考图12所描述的。
在一些实施例中，用于形成栅极结构200或“替换栅极”200的热预算可以包括约600℃到约1100℃范围内的温度，持续约0.5分钟到约20分钟范围内的间隔。
图12是栅极结构200的一部分的详细视图。栅极结构200大致包括界面层(IL或下面的“第一IL”)210、至少一个栅极电介质层600、功函数金属层900和栅极填充层290。在一些实施例中，每个替换栅极200还包括第二界面层240或第二功函数层700中的至少一者。
参考图12，在一些实施例中，第一IL 210包括衬底110的半导体材料的氧化物，例如氧化硅。在其他实施例中，第一IL 210可以包括另一合适类型的电介质材料。第一IL 210具有在约5埃和约50埃之间的范围内的厚度。
仍然参考图12，在第一IL 210之上形成栅极电介质层600。在一些实施例中，原子层沉积(ALD)工艺用于形成栅极电介质层600，以精确地控制所沉积栅极电介质层600的厚度。在一些实施例中，在约200摄氏度和约300摄氏度之间的温度范围下使用约40和80个之间的沉积循环来执行ALD工艺。在一些实施例中，ALD工艺使用HfCl4和/或H2O作为前体。这种ALD工艺可以形成具有在约10埃和约100埃之间范围内的厚度的第一栅极电介质层220。
在一些实施例中，栅极电介质层600包括高k栅极电介质材料，其可以指具有大于氧化硅的介电常数(k≈3.9)的高介电常数的电介质材料。示例性高k电介质材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5、或前述项的组合。在其他实施例中，栅极电介质层600可以包括非高k电介质材料，例如氧化硅。在一些实施例中，栅极电介质层600包括多于一个的高k电介质层，其中至少一个高k电介质层包括掺杂剂(例如镧、镁、钇等)，其可以通过退火工艺来驱入以改变纳米结构器件20A、20B的阈值电压。
进一步参考图12，在栅极电介质层600上形成第二IL 240，并且在第二IL 240上形成第二功函数层700。第二IL 240促进金属栅极在栅极电介质层600上更好的粘附。在许多实施例中，第二IL 240还为栅极结构200提供改善的热稳定性，并且用于限制金属杂质从功函数金属层900和/或功函数阻挡层700扩散到栅极电介质层600中。在一些实施例中，第二IL 240的形成通过首先在栅极电介质层600上沉积高k帽盖层(为简单起见未示出)来实现。在各种实施例中，高k帽盖层包括以下各项中的一项或多项：HfSiON、HfTaO、HfTiO、HfTaO、HfAlON、HfZrO或其他合适的材料。在特定实施例中，高k帽盖层包括氮化钛硅(TiSiN)。在一些实施例中，高k帽盖层通过ALD在约400℃到约450℃的温度下使用约40到约100个循环来沉积。然后执行热退火以形成第二IL 240，其在一些实施例中可以是或者包括TiSiNO。在通过热退火形成第二IL 240之后，可以循环执行具有人工智能(AI)控制的原子层蚀刻(ALE)以在基本上不去除第二IL 240的情况下去除高k帽盖层。每个循环可以包括WCl5的第一脉冲，然后是Ar吹扫，然后是O2的第二脉冲，然后是另一Ar吹扫。通过金属栅极图案化去除高k帽盖层以增大栅极填充窗口，用于进一步的多阈值电压调谐。在一些实施例中，热退火包括部分或完全地完成源极/漏极层82A的重结晶的SPER。
此外，在图12中，根据一些实施例，在形成第二IL 240并去除高k帽盖层之后，可选地在栅极结构200上形成功函数阻挡层700。功函数阻挡层700是或者包括金属氮化物，例如TiN、WN、MoN、TaN等。在特定实施例中，功函数阻挡层700是TiN。功函数阻挡层700可以具有从约5到约20范围内的厚度。包括功函数阻挡层700提供了附加的阈值电压调谐灵活性。通常，功函数阻挡层700增大NFET晶体管器件的阈值电压，并降低PFET晶体管器件的阈值电压(幅度)。
在一些实施例中，在功函数阻挡层700上形成功函数金属层900，功函数金属层900可以包括N型功函数金属层、原位帽盖层或氧阻挡层中的至少一个层。N型功函数金属层是或者包括N型金属材料，例如TiAlC、TiAl、TaAlC、TaAl等。N型功函数金属层可以通过一种或多种沉积方法来形成，例如CVD、PVD、ALD、电镀和/或其他合适的方法，并且N型功函数金属层具有约10A和20A之间的厚度。在N型功函数金属层上形成原位帽盖层。在一些实施例中，原位帽盖层是或者包括TiN、TiSiN、TaN或其他合适的材料，并且具有约10A和20A之间的厚度。在原位帽盖层上形成氧阻挡层以防止氧扩散到N型功函数金属层中，否则氧扩散到N型功函数金属层中会导致阈值电压的不期望的移位。氧阻挡层由可以阻止氧渗透到N型功函数金属层并且可以保护N型功函数金属层免于进一步氧化的电介质材料形成。氧阻挡层可以包括硅、锗、SiGe或其他合适的材料。在一些实施例中，氧阻挡层使用ALD来形成并且具有在约10A和约20A之间的厚度。
图12还示出了金属芯层290。在一些实施例中，在功函数金属层的氧阻挡层和金属芯层290之间形成胶层(未单独示出)。胶层可以促进和/或增强金属芯层290和功函数金属层900之间的粘附性。在一些实施例中，胶层可以使用ALD由金属氮化物(例如TiN、TaN、MoN、WN)或另一种合适的材料来形成。在一些实施例中，胶层的厚度在约10A和约25A之间。可以在胶层上形成金属芯层290，并且金属芯层290可以包括导电材料，例如钨、钴、钌、铱、钼、铜、铝或前述项的组合。在一些实施例中，金属芯层290可以使用诸如CVD、PVD、电镀之类的方法和/或其他合适的工艺来沉积。在一些实施例中，在金属芯层290中在沟道22A、22B、22C之间竖直地形成接缝510(可以是气隙)。在一些实施例中，在功函数金属层900上共形地沉积金属芯层290。接缝510可能由于共形沉积期间侧壁沉积膜的合并而形成。在一些实施例中，接缝510不存在于相邻沟道22A、22B、22C之间。
再次参考图10A、图10B，在形成栅极结构200之后，可以在ILD 130中形成源极/漏极接触件开口，并且可以在源极/漏极接触件开口中形成源极/漏极接触件120，与图14的动作2500相对应。所得结构如10A、图10B所示。在源极/漏极区域82N、82P上形成硅化物区域118(见图1A和图11)和源极/漏极接触件120。
在一些实施例中，在形成源极/漏极接触件120之前形成硅化物层118。例如，n型或p型金属层可以被形成为源极/漏极区域82N、82P的暴露部分之上的共形薄层。金属层可以是或者包括以下各项中的一项或多项：Ni、Co、Mn、W、Fe、Rh、Pd、Ru、Pt、Ir、Os等。在一些实施例中，金属层是或者包括以下各项中的一项或多项：Ti、Cr、Ta、Mo、Zr、Hf、Sc、Ys、Ho、Tb、Gd、Lu、Dy、Er、Yb或另一种合适的材料。在形成金属层之后，可以通过对器件10进行退火来形成硅化物层118。在退火之后，硅化物层118可以是或者包括以下各项中的一项或多项：NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi等。硅化物层118的硅化物可能扩散到ESL 131下方的区域中。硅化物层118的厚度可以在约1nm到约10nm的范围内。低于约1nm，接触件电阻可能太高。高于约10nm，硅化物层118可能与沟道22B短路。在一些实施例中，形成硅化物层118的退火包括部分或完全地完成源极/漏极层82A的重结晶的SPER。
在形成硅化物层118之后，通过用例如衬里层和填充层填充源极/漏极区域82N、82P之上的开口来形成源极/漏极接触件120。在一些实施例中，通过沉积是或者包括诸如Co、W、Ru、和它们的组合等之类的导电材料的材料来形成源极/漏极接触件120。在一些实施例中，源极/漏极接触件120是或者包括基于Co、W、或Ru的化合物或合金，其包括一种或多种元素，例如Zr、Sn、Ag、Cu、Au、Al、Ca、Be、Mg、Rh、Na、Ir、W、Mo、Zn、Ni、K、Co、Cd、Ru、In、Os、Si、Ge、Mn、前述项的组合等。源极/漏极接触件120落在硅化物层118上并与ESL 131接触。参考包括纳米结构22的竖直堆叠的GAAFET给出了对器件10的描述及其在许多附图中的图示。在一些实施例中，在FinFET或平面器件的源极/漏极区域82N、82P中以及其上形成硅化物层118和源极/漏极接触件120。
图11描绘了根据各种实施例的包括纳米结构器件20A、20B、20C的IC器件10的示意性横截面图。IC器件10可以是图1A和10A、图10B所描绘的器件的实施例，并且类似的附图标记表示类似的特征。
在图11中，IC器件10包括重结晶源极/漏极82。在一些实施例中，在重结晶源极/漏极82的第一部分820A、第二部分820B和第三部分820C之间存在一个或多个可见界面82I1、82I2。例如，第一可见界面82I1可以存在于第一部分820A和第二部分820B之间，并且第二可见界面82I2可以存在于第二部分820B和第三部分820C之间。可见界面82I1、82I2可能是由于在源极/漏极层82A的重结晶的中途停止SPER而存在的。
当对连续非晶层(例如源极/漏极层82A)的SPER在对该层进行的中途停止并且随后继续时，在各个重结晶部分之间的界面周围的若干特性可能被影响。可能受影响的可测量特性可以包括以下各项中的一项或多项：晶体缺陷密度、掺杂剂分布、应力和/或压力、电特性、界面锐度、材料成分、光学特性、机械特性。例如，在工艺停止然后重新开始的界面处可能存在增大的晶体缺陷密度。例如，可见界面82I1、82I2中的晶体缺陷密度可以超过第一部分820A、第二部分820B和/或第三部分820C中的晶体缺陷密度。缺陷可以包括位错、堆垛层错、点缺陷等。掺杂剂的浓度可以在可见界面82I1、82I2两侧不同，导致一个或多个掺杂剂堆积或耗尽区域。例如，第一部分820A中的掺杂剂浓度可以不同于第二部分820B中的掺杂剂浓度，或者第二部分820B中的掺杂剂浓度可以不同于第三部分820C中的掺杂剂浓度。热循环可以在可见界面82I1、82I2周围引起应力或压力，这可能导致晶格变形。掺杂剂分布和缺陷密度的变化可导致电性能的变化，例如载流子迁移率、载流子寿命和电阻率的变化。可以使用透射电子显微镜(TEM)或高分辨率X射线反射率(XRR)看到界面的突变性，该TEM或XRR可以显示出由于工艺中的停止而不太明锐的界面。在停止期间，在可见界面82I1、82I2处可能形成杂质或二次相。界面处缺陷密度和应力的变化可以改变材料的光学性质。可见界面82I1、82I2可以具有与第一、第二和第三部分820A、820B、820C不同的机械特性，例如硬度或脆度。
可以在形成栅极结构200和/或源极/漏极接触件120之后执行(一个或多个)附加SPER，与图14的动作2600相对应。在许多实施例中，形成栅极结构200之后的热预算更受限(例如，较低温度)以改善Vt控制。
在上文中，p型器件的重结晶源极/漏极82和n型器件的重结晶源极/漏极82可能存在差异。例如，掺杂剂物质和/或注入不同掺杂剂物质的离子注入工艺的差异可能导致重结晶源极/漏极82中不同浓度或数量的堆垛层错。例如，与p型器件相关联并包括III族掺杂剂的第一重结晶源极/漏极82可以具有超过与n型器件相关联并包括V族掺杂剂的第二重结晶源极/漏极82的堆垛层错数。在另一示例中，第二重结晶源极/漏极82可以具有超过第一重结晶源极/漏极82的堆垛层错数。其他这样的差异可以包括堆垛层错的浓度和/或分布，位错的浓度、数量和/或分布等。这样，器件可以包括衬底(例如，衬底110或鳍32)、衬底上的第一半导体沟道堆叠22和衬底上的第二半导体沟道堆叠22。第一类型(例如，p型)的第一重结晶源极/漏极82可以邻接第一半导体沟道堆叠22，并且不同于第一类型的第二类型(例如，n型)的第二重结晶源极/漏极82可以邻接第二半导体沟道堆叠22。如上所述，第二重结晶源极/漏极82可以具有第一堆垛层错数，该第一堆垛层错数超过第二重结晶源极/漏极82的第二堆垛层错数。
在形成源极/漏极接触件120之后，栅极接触件(或栅极通孔；未单独示出)可以被形成为电耦合到栅极结构200。然后可以在源极/漏极接触件120和栅极接触件之上形成互连结构。互连结构可以包括多个电介质层(包括例如第二ILD)，其具有嵌入其中的金属特征，包括导电迹线和导电通孔。金属特征可以在衬底110上的器件(例如纳米结构器件20A、20B、20C)和IC器件10外部的IC器件之间形成(一个或多个)电连接。
实施例可以提供优点。经由离子注入的非晶化和随后的一个或多个SPER允许位错和/或堆垛层错缺陷的减少和掺杂剂活化性的提高，这可以降低源极/漏极电阻并增大沟道中的应力。离子注入种类和退火次数的选择以及SPER操作的顺序是灵活的，这有利于在现有工艺中包括这些实施例。
根据至少一个实施例，一种方法包括：在衬底之上形成纳米结构堆叠；形成与纳米结构堆叠相邻的源极/漏极开口；在源极/漏极开口中形成半导体层；通过在半导体层上执行离子注入来形成非晶半导体层；以及通过对非晶半导体层进行退火来形成重结晶源极/漏极。
根据至少一个实施例，一种方法包括：在衬底之上形成纳米结构堆叠；形成与纳米结构堆叠相邻的源极/漏极开口；在源极/漏极开口中形成半导体层；通过使半导体层非晶化来形成非晶半导体层；以及通过在非晶半导体层上执行固相外延再生长来形成源极/漏极。
根据至少一个实施例，一种器件包括：衬底；衬底上的第一半导体沟道堆叠；衬底上的第二半导体沟道堆叠；第一类型的第一重结晶源极/漏极，邻接第一半导体沟道堆叠；以及不同于第一类型的第二类型的第二重结晶源极/漏极，邻接第二堆叠的半导体沟道，第一重结晶源极/漏极具有第一堆垛层错数，该第一堆垛层错数超过第二重结晶源极/漏极的第二堆垛层错数。
上文概述了若干实施例的特征，使得本领域技术人员可以较好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为用于设计或修改用于执行相同目的和/或实现本文中所介绍的实施例的相同优点的其他过程和结构的基础。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。

Claims (10)

1.一种方法，包括：
在衬底之上形成纳米结构堆叠；
形成与所述纳米结构堆叠相邻的源极/漏极开口；
在所述源极/漏极开口中形成半导体层；
通过在所述半导体层上执行离子注入来形成非晶半导体层；以及
通过对所述非晶半导体层进行退火来形成重结晶源极/漏极。
2.根据权利要求1所述的方法，其中，对所述非晶半导体层进行退火包括：在所述非晶半导体层的上表面被暴露时执行退火。
3.根据权利要求2所述的方法，其中，所述执行退火包括执行至少两次不同的退火。
4.根据权利要求2所述的方法，其中，所述执行退火在所述非晶半导体层完全再生长之后终止。
5.根据权利要求1所述的方法，其中，对所述非晶半导体层进行退火包括：在执行下述操作中的至少一个操作之后对所述非晶半导体层进行退火：
在所述非晶半导体层上形成接触蚀刻停止层；
在所述接触蚀刻停止层上形成层间电介质；或
形成替换栅极，所述替换栅极包绕所述纳米结构堆叠的纳米结构。
6.根据权利要求5所述的方法，还包括：在对所述非晶半导体层进行退火之前，经由第二退火在所述非晶半导体层上执行固相外延再生长。
7.根据权利要求6所述的方法，其中，所述执行固相外延再生长在所述非晶半导体层被完全再生长之前终止。
8.一种方法，包括：
在衬底之上形成纳米结构堆叠；
形成与所述纳米结构堆叠相邻的源极/漏极开口；
在所述源极/漏极开口中形成半导体层；
通过使所述半导体层非晶化来形成非晶半导体层；以及
通过在所述非晶半导体层上执行固相外延再生长来形成源极/漏极。
9.根据权利要求8所述的方法，其中，使所述半导体层非晶化包括注入离子，所述离子是IV族物质、III族物质、V族物质或VIII族物质。
10.一种器件，包括：
衬底；
所述衬底上的第一半导体沟道堆叠；
所述衬底上的第二半导体沟道堆叠；
第一类型的第一重结晶源极/漏极，邻接所述第一半导体沟道堆叠；以及
不同于所述第一类型的第二类型的第二重结晶源极/漏极，邻接所述第二半导体沟道堆叠，所述第一重结晶源极/漏极具有第一堆垛层错数，该第一堆垛层错数超过所述第二重结晶源极/漏极的第二堆垛层错数。
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