CN119446232A - 存储单元、存储器及数据读取方法、擦除方法、电子设备 - Google Patents

Abstract

本公开提供了一种存储单元、存储器及数据读取方法、擦除方法、电子设备，涉及半导体技术领域。该存储单元包括：写晶体管和读晶体管和擦除单元；写晶体管和读晶体管均为垂直结构晶体管；写晶体管包括写沟道结构和写栅极结构，写沟道结构包括第一源漏区、写沟道区和第二源漏区；读晶体管包括读栅极结构和读沟道结构，读沟道结构包括第三源漏区、读沟道区和第四源漏区；第二源漏区与读栅极结构导电连接，写沟道结构在衬底上的投影与读栅极结构在衬底上的投影存在交叠；擦除单元包覆在写沟道结构的部分侧壁上，擦除单元位于写栅极结构靠近第二源漏区的一侧。本公开提供的擦除单元可以提高器件的数据擦除速度，减少浮体效应。

Description

存储单元、存储器及数据读取方法、擦除方法、电子设备

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种存储单元、存储器及数据读取方法、擦除方法、电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，用于计算机和其他电子设备中，以存储需要快速访问的数据。与静态随机存取存储器相比，其具有结构简单、制造成本较低以及存储密度较高等优点，是现代计算系统的重要组成部分。

目前，常见的DRAM存储器的存储单元为一个晶体管连接一个电容结构，即1T1C(1Transistor 1Capacitor)存储单元结构，这种结构需要不断地刷新电容中的电荷以保证数据不会丢失，功耗较大，且电容的制造工艺占用面积较大，器件尺寸的微缩性受到限制。

为了克服1T0C存储单元的弊端，双晶体管无电容动态随机存储器(2Transistor0Capacitor，2T0C)使用了两个晶体管作为存储单元结构，其中写晶体管的源漏极连接到读晶体管的栅极，利用栅极存储电荷，以改变晶体管跨导存储信息。在现有的2T0C存储单元组成的DRAM中，写晶体管的字线为纵向延伸，且读晶体管的字线和位线在衬底上的投影相交，设计两个方向的台阶结构将不同层的写晶体管的字线及位线、读晶体管的字线及位线引出，工艺流程较复杂。此外，现有的2T0C存储单元组成的DRAM，还存在有浮体效应(FloatingBody Effect)，可能导致晶体管失效。

因此，需要设计一种新的2T0C存储单元架构的DRAM，设计制备工艺较简单的信号线结构及信号线引出结构，同时能改善或减少浮体效应。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

有鉴于此，提供了一种存储单元、存储器及数据读取方法、擦除方法、电子设备，该存储单元内设置有擦除单元，可以提高器件的数据擦除速度，减少浮体效应，进而提升器件的整体性能。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供了一种存储单元，形成于衬底上方，该存储单元包括：

写晶体管和读晶体管，所述写晶体管和所述读晶体管均为垂直结构晶体管，所述写晶体管位于所述读晶体管的上方；

所述写晶体管包括写沟道结构，将所述写沟道结构的部分侧壁包围的写栅极结构，以及位于所述写栅极结构和所述写沟道结构之间的写栅介质结构，所述写沟道结构沿第一方向延伸，所述写沟道结构包括第一源漏区、写沟道区和第二源漏区；所述第一方向垂直于所述衬底的平面；

所述读晶体管包括沿所述第一方向延伸的读栅极结构，将所述读栅极结构的侧壁和一端部包围的读沟道结构，以及位于所述读栅极结构和所述读沟道结构之间的读栅介质结构，所述读沟道结构包括第三源漏区、读沟道区和第四源漏区；

所述第二源漏区与所述读栅极结构导电连接，所述写沟道结构在所述衬底上的投影与所述读栅极结构在所述衬底上的投影存在交叠；

擦除单元，包覆在所述写沟道结构的部分侧壁上，所述擦除单元位于所述写栅极结构靠近所述第二源漏区的一侧。

在本公开的一种示例性实施例中，所述写栅介质结构随形包覆在所述写栅极结构的表面。

在本公开的一种示例性实施例中，所述写沟道结构包括套筒和填充体，所述套筒随形包覆所述填充体的侧壁和下端面，所述套筒的上表面不低于所述填充体的上表面；所述套筒与所述写栅介质结构相接触。

在本公开的一种示例性实施例中，所述套筒的材料包括铟镓锌氧化物，所述填充体的材料包括铟锌氧化物。

在本公开的一种示例性实施例中，所述读栅极结构的材料包括铟锌氧化物，所述读沟道结构的材料为铟镓锌氧化物。

在本公开的一种示例性实施例中，所述第二源漏区与所述读栅极结构通过第一导电块实现导电连接，所述第一导电块的下端面与所述读栅极结构的上端面相接触，所述第一导电块的上端面与所述第二源漏区相接触；所述第一导电块与所述读沟道结构之间绝缘。

根据本公开的另一个方面，提供了一种存储器，形成于衬底上，该存储器包括：

多个上述存储单元，多个所述存储单元沿第二方向和第三方向形成阵列结构，所述第二方向和所述第三方向相交且均平行于所述衬底；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的写字线，每条所述写字线与一排沿所述第二方向间隔排布的所述写晶体管的所述栅极结构接触连接；

多条沿所述第三方向延伸且沿所述第二方向间隔排布的写位线，每条所述写位线与一排沿所述第三方向间隔排布的所述写晶体管的所述第一源漏区电连接；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的读第一信号线，每条所述读第一信号线与一排沿所述第二方向间隔排布的所述读晶体管的所述第三源漏区接触连接；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的读第二信号线，每条所述读第二信号线与一排沿所述第二方向间隔排布的所述读晶体管的所述第四源漏区接触连接；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的擦除线，每条所述擦除线由一排沿所述第二方向排布的所述擦除单元首尾相连形成。

在本公开的一种示例性实施例中，所述写字线和所述栅极结构的材料相同，所述写字线和所述栅极结构一体成型。

在本公开的一种示例性实施例中，在每个所述第一源漏区上还依次设有第二导电块和第一连接线，所述第一连接线沿所述第一方向延伸，相邻两根所述第一连接线之间绝缘，相邻两个所述第二导电块之间绝缘；

所述第二导电块的下端面与所述第一源漏区相接触，所述第二导电块的上端面与所述第一连接线的下端面相接触，所述第一连接线的上端面与所述写位线相接触，实现所述写位线与所述第一源漏区电连接。

在本公开的一种示例性实施例中，在沿所述第一方向且远离所述衬底的方向上，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线的长度依次减小或依次增大。

在本公开的一种示例性实施例中，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线均包括主体延伸部和位于所述主体延伸部至少一端的引出端部；在所述第一方向上，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线中的任意两条线的主体延伸部在所述衬底上的正投影均存在交叠，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线中的任意两条线的引出端部在所述衬底上的正投影均不存在交叠。

在本公开的一种示例性实施例中，所述存储器还包括多条第二连接线，所述第二连接线沿所述第一方向延伸且与引出端部接触连接。

根据本公开的另一个方面，提供了一种存储器的数据读取方法，应用于上述存储器，该读取方法包括：

确定需要读取数据的访问存储单元，及与所述访问存储单元连接的选中写字线、选中读第一信号线和选中读第二信号线，确定与所述选中写字线连接的所有非访问存储单元；

打开所述非访问存储单元中的所述写晶体管，擦除所述非访问存储单元中的存储节点存储的数据；

控制所述存储器中所有的所述写晶体管保持关闭状态，通过所述选中读第一信号线和所述选中读第二信号线中的一者施加读取电压，从所述选中读第一信号线和所述选中读第二信号线中的另一者读取所述访问存储单元中的存储节点存储的数据。

在本公开的一种示例性实施例中，在读取所述访问存储单元中的存储节点存储的数据之后，所述方法还包括：

打开所述访问存储单元中的所述写晶体管，擦除所述访问存储单元中的存储节点存储的数据；

对与所述选中写字线连接的一排所述存储单元重新写入数据。

根据本公开的另一个方面，提供了一种存储器的数据擦除方法，应用于上述存储器，该擦除方法包括：

确定需要擦除数据的选中块，所述选中块包括一排沿所述第二方向间隔排布的所述存储单元，及与一排沿所述第二方向间隔排布的所述存储单元连接的选中写字线、选中擦除线、选中读第一信号线、选中第二信号线；

通过所述选中擦除线擦除所述选中块中所有所述存储单元内的各存储节点内的数据。

根据本公开的另一个方面，提供了一种电子设备，包括上述存储器。

本公开提供的存储单元包括均为垂直结构晶体管的读晶体管和写晶体管，其中，写晶体管的第二源漏区与读晶体管的栅极结构导电连接；该存储单元还包括擦除单元，写擦除单元包覆在写沟道结构的部分侧壁上，且擦除单元位于写栅极结构靠近第二源漏区的一侧，通过在存储单元的写晶体管的写沟道结构的侧壁上设置擦除单元，可以对存储单元内的存储节点内的数据进行擦除，提升了存储单元内的存储节点内的数据的擦除速度；另外，通过在写栅极结构的一侧设置擦除单元，还可以降低浮体效应，提高器件的功能性；

本公开提供的存储器包括多个上述存储单元，各存储单元的写晶体管的栅极结构通过写字线电连接，各存储单元的写晶体管的第一源漏区通过写位线电连接，各存储单元的读晶体管的第三源漏区通过读第一信号线连接，各存储单元的读晶体管的第四源漏区通过读第二信号线连接，各存储单元的擦除单元首尾连接为擦除线，通过在存储器内形成擦除线，配合以写位线、写字线、读第一信号线和读第二信号线，可实现对存储器内的多个存储单元内的各存储节点的数据进行擦除，提高了数据擦除速度，进而提高了器件的整体功能性，另外，该存储器内的存储单元结构紧凑，提升了器件的存储密度；而且，写字线、读第一信号线和读第二信号线均设置为横向延伸，可以在一个方向上形成台阶状引出结构从而实现将4层处于不同层的信号线引出，简化了制备工艺流程；

本公开提供的数据读取方法应用于上述存储器，通过确定所需访问存储单元后，先擦除非访问存储单元内的数据，再对访问单元内的数据进行读取，可以实现对单个存储单元内的数据进行读取，可提升单个存储单元的数据读取速度；

本公开提供的数据擦除方法应用于上述存储器，可通过擦除线擦除选中块中的所有存储单元内的各存储节点内的数据，提升了数据的擦除速度，进而提升了器件的整体功能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一种示例性实施例中存储单元的结构示意图。

图2为本公开一种示例性实施例中存储器的截面图。

图3为本公开一种示例性实施例中存储器的立体结构示意图。

图4为本公开一种示例性实施例中存储器的电路结构示意图。

其中，附图标记说明如下：

10、存储单元；100、写晶体管；110、写栅极结构；120、写栅介质结构；130、写沟道结构；131、套筒；132、填充体；101、第一源漏区；102、第二源漏区；103、写沟道区；200、读晶体管；210、读栅极结构；220、读栅介质结构；230、读沟道结构；201、第三源漏区；202、第四源漏区；203、读沟道区；300、擦除单元；401、第一导电块；402、第二导电块；501、第一连接线；502、第二连接线；600、衬底；700、阻挡层；BL、擦除线；WWL、写字线；WBL、写位线；RL1、第一信号线；RL2、第二信号线；X、第一方向；Y、第二方向；Z、第三方向。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

在相关技术中，双晶体管无电容动态随机存储器(2T0C)是使用两个晶体管作为存储单元结构，其中，一个晶体管的一个源漏极连接到另一个晶体管的栅极，利用其中一个晶体管的栅极代替1T0C结构中的电容来存储电荷，可改变由于电容的制造工艺限制导致的器件存储密度较低问题，还可以改变晶体管跨导存储信息。

具备2T0C存储单元结构的存储器，可通过不断地增加堆叠层数以实现存储密度的增加，但随着堆叠层数的增加，对器件的制造工艺提出了较高的要求，且对2T0C内各存储单元内的各存储节点内的数据读写以及擦除速度也产生了影响。

基于此，本公开实施方式提供了一种存储单元，形成于衬底上方，如图1所示，该存储单元10包括：读晶体管200、写晶体管100和擦除单元300。

其中，写晶体管100和读晶体管200均为垂直结构晶体管，写晶体管100位于读晶体管200的上方；写晶体管100包括写沟道结构130，将写沟道结构130的部分侧壁包围的写栅极结构110，以及位于写栅极结构110和写沟道结构130之间的写栅介质结构120，写沟道结构130沿第一方向X延伸，写沟道结构130包括第一源漏区101、写沟道区103和第二源漏区102；第一方向X垂直于衬底的平面；读晶体管200包括沿所述第一方向X延伸的读栅极结构210，将读栅极结构210的侧壁和一端部包围的读沟道结构230，以及位于读栅极结构210和读沟道结构230之间的读栅介质结构220，读沟道结构230包括第三源漏区201、读沟道区203和第四源漏区202；第二源漏区102与读栅极结构210导电连接，写沟道结构130在衬底600上的投影与读栅极结构210在衬底600上的投影存在交叠；擦除单元300包覆在写沟道结构130的部分侧壁上，擦除单元300位于写栅极结构110靠近第二源漏区102的一侧。

本公开提供的存储单元10包括均为垂直结构晶体管的读晶体管200和写晶体管100，其中，写晶体管100的第二源漏区102与读晶体管200的栅极结构导电连接；该存储单元10还包括擦除单元300，写擦除单元300包覆在写沟道结构130的部分侧壁上，且擦除单元300位于写栅极结构110靠近第二源漏区102的一侧，通过在存储单元10的写晶体管100的写沟道结构130的侧壁上设置擦除单元300，可以对存储单元10内的存储节点内的数据进行擦除，提升了存储单元10内的存储节点内的数据的擦除速度；另外，通过在写栅极结构110的一侧设置擦除单元300，还可以降低浮体效应，提高器件的功能性。

下面将结合附图对本公开实施例提供的存储单元的结构进行详细说明：

在本公开提供的实施例中，衬底可以为半导体衬底，例如，可以是硅(Si)衬底、锗(Ge)衬底、锗硅(Ge Si)衬底、SOI(绝缘体上硅，Silicon On Insulator)、SOS(蓝宝石上硅，Silicon-on-Sapphire)或GOI(绝缘体上锗，Germanium On Insulator)。在一些实施例中，半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如，碳化硅(SiC)、磷化铟(InP)或砷化镓(GaAs)等。本公开提供的实施例以衬底为硅(Si)衬底为例进行说明，当然，对于其他类型衬底，可以通过对本公开的实施方式进行相应的变形或者改进，均在本公开的保护范围内。

在本公开提供的实施例中，该存储单元10包括读晶体管200，读晶体管200形成于衬底600的上方，读晶体管200用于在数据读取操作器件将存储单元10中的数据信息传递至外部电路。读晶体管200为垂直结构晶体管，读晶体管200包括读栅极结构210、读沟道结构230以及读栅介质结构220，其中，读栅极结构210沿第一方向X延伸，读沟道结构230包围读栅极结构210的侧壁以及一端，读栅介质结构220位于读栅极结构210和读沟道结构230之间。在本公开中，第一方向X为垂直于衬底(图1中未示出)的平面的方向。

其中，读栅极结构210可采用多晶硅、金属或金属合金材料，例如，金属材料可以是钨、铜等，金属合金材料可以是铟锌氧化物(Indium Zinc Oxide，IZO)。在本公开中，为了提高存储单元10内读晶体管200的源漏极的导通和关断能力，提高器件的性能，读栅极结构210可采用铟锌氧化物(Indium Zinc Oxide，IZO)制成，其具有较好的电学和光学性能，以其作为读栅极结构210，可以提高栅极的导电性，进而提升读晶体管200的整体性能。

读栅极结构210可以通过物理气相沉积(Physical Vapor Deposition，PVD)，如溅射沉积(Sputtering)、蒸发沉积(Evaporation)等；或化学气相沉积(Chemical VaporDeposition，CVD)，如原子层沉积(Atomic Layer Deposition，ALD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition，PECVD)等方法中的一种形成，其具体的形成工艺可以根据存储单元10的设计需求和结构需求进行适应性选择。

其中，读沟道结构230采用硅、锗、碳化硅、氮化镓、氧化锌或氧化铟等材料形成。在本公开中，为了减小晶体管中的漏电流，降低功耗，读沟道结构230可采用铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)制成，其在晶体管关态时具有较低的漏电流，可降低器件的整体功耗，且其还具有较高的电子迁移率，可以提升读晶体管200的开关速度，进而提升器件的响应速度。

读沟道结构230可以通过PVD法，如Sputtering等；或CVD法，如ALD法、PECVD法等方法中的一种形成，其具体的形成工艺可以根据存储单元10的设计需求和结构需求进行适应性选择。

读沟道结构230包括沿第一方向X且靠近衬底600的方向依次设置的第三源漏区201、读沟道区203和第四源漏区202，即第三源漏区201和第四源漏区202分别位于读沟道区203的两端，其中，读沟道区203为载流子在第三源漏区201和第四源漏区202之间流通的通道。

其中，读栅介质结构220与读沟道结构230的外形可以相同或大致相同，两者依次包覆于读栅极结构210的侧壁以及一端。读栅介质结构220可以采用具有电学隔离性的材料制成，如二氧化硅、氮化硅或氧化铝等材料。在本公开中，为了提高读栅介质结构220的电学隔离性能，确保其对读栅极结构210和读沟道结构230的有效控制，读栅介质结构220可采用高介电常数材料，如氧化铪、铪硅氧化物、氧化锆等材料制成，其可以降低工作电压，提高工作电流，进而提升读晶体管200的整体性能。

在本公开提供的实施例中，该存储单元10包括写晶体管100，写晶体管100位于读晶体管200的上方，其中，读晶体管200的上方指的是其远离衬底600方向的一侧，写晶体管100用作开关，控制着对栅电容的访问，允许数据被读取或写入。写晶体管100为垂直结构晶体管，写晶体管100包括写栅极结构110、写沟道结构130以及写栅介质结构120，其中，写沟道结构130沿第一方向X延伸，写栅极结构110包围写沟道结构130的部分侧壁，写栅介质结构120位于写栅极结构110与写沟道结构130之间，且写栅极介质结构随形包覆在写栅极结构110的表面。

其中，写沟道结构130包括套筒131和填充体132，套筒131随形包覆填充体132的侧壁和下端面，套筒131的上表面不低于填充体132的上表面，套筒131与写栅介质结构120相接触。

套筒131的侧壁沿第一方向X延伸，且套筒131靠近衬底600的一端部为封闭结构，即套筒131呈U形或类U形结构，套筒131作为写晶体管100内的沟道层，可为写晶体管100的源极和漏极之间提供电子流通通道。套筒131可采用IGZO制成，由于IGZO具有高迁移率、均匀性和稳定性，可提高写晶体管100的开关速度以及性能稳定性，降低晶体管的漏电流，提高存储节点的信息保持时间。

填充体132可采用IZO制成，由于IZO具有高透明度和良好的导电性，在套筒131内填充IZO有助于电子的传输，能够为写沟道结构130中的载流子提供有效的传导路径。此外，通过填充体132与套筒131的共同构成写沟道结构130，由于IGZO本身的高迁移率特性，加上IZO良好的导电性辅助，能够提高沟道内载流子的整体迁移率，改善沟道结构电学性能的均匀性，增强晶体管的性能稳定性。套筒131与填充体132的形成方法与上述读晶体管200的读沟道结构230的形成方法相同或类似，此处不再赘述。

写沟道结构130包括沿第一方向X且靠近衬底600的方向依次设置的第一源漏区101、写沟道区103和第二源漏区102，即第一源漏区101和第二源漏区102分别位于写沟道区103的两端，其中，写沟道区103为载流子在第一源漏区101和第二源漏区102之间流通的通道。

写栅极结构110包围写沟道结构130的部分侧壁，且写栅极结构110沿第二方向Y延伸，其中，第二方向Y与第一方向X相互垂直且与衬底600所在的表面相互平行，写栅极结构110此种排布方式可以提高后续器件的密度，增加器件的集成化程度。写栅极结构110可采用金属材料制成，如钨、铜、铝、钼或钽等，其可以采用PVD法，如Sputtering、Evaporation等；或CVD法，如ALD、金属有机化学气相沉积(Metal-Organic Chemical VaporDeposition，MOCVD)等形成，可根据写栅极结构110的具体材料选择适应的形成工艺方法，写栅极结构110采用金属材料形成，可以降低其电阻值，提高其导电性。

写栅介质结构120位于写栅极结构110和写沟道结构130之间，且写栅介质结构120包围写栅极结构110，写栅介质结构120可以为随形包围在写栅极结构110的外表表面的膜层，写栅介质结构120用于隔离写栅极结构110和写沟道结构130。写栅介质结构120可以采用具有电学隔离性的材料制成，如二氧化硅、氮化硅或氧化铝等材料。在本公开中，为了提高写栅介质结构120的电学隔离性能，确保其对写栅极结构110和写沟道结构130的有效隔离，写栅介质结构120可采用高介电常数材料，如氧化铪、铪硅氧化物、氧化锆等，其可以降低工作电压，提高工作电流，进而提升写晶体管100的整体性能。

在本公开提供的实施例中，在存储单元10内，写晶体管100与读晶体管200电性连接，具体的，写晶体管100的第二源漏区102与读晶体管200的读栅极结构210导电连接，且写沟道结构130在衬底600上的投影与读栅极结构210在衬底600上的投影存在交叠，以提高存储单元10的微缩化和结构紧凑性。

其中，第二源漏区102与读栅极结构210通过第一导电块401实现导电连接，第一导电块401的下端面与读栅极结构210的上端面相接触，第一导电块401的上端面与第二源漏区102相接触。第一导电块401为写晶体管100与读晶体管200的连接导电桥梁，其可以采用具备导电性能的材料制成，但由于第一导电块401的下端面与读栅极结构210的上端面接触，为了在第一导电块401与读栅极结构210之间形成较好的过渡，保证其不会影响读栅极结构210上端面的功能性，第一导电块401可采用多晶硅(poly)制成，其器件尺寸较小、电流密度较低的局部电性互联中，可以实现工艺性和性能的兼容。

第一导电块401与读沟道结构230之间绝缘，避免第一导电块401的设置影响读沟道结构230的正常功能。其中，第一导电块401和读沟道结构230之间可以通过读栅介质结构220绝缘，也可以在第一导电块401和读沟道结构230之间设置绝缘层，如可以是氧化硅等材料形成的绝缘层，以对第一导电块401与读沟道结构230之间进行隔离。

在本公开提供的实施例中，该存储单元10还包括擦除单元300，擦除单元300包覆在写沟道结构130的部分侧壁上，擦除单元300位于写栅极结构110靠近第二源漏区102的一侧，擦除单元300沿第二方向Y延伸，且擦除单元300可以与写栅极结构110相互平行设置。其中，擦除单元300可以采用具有导电性的材料制成，如金属材料，例如钨、铜、铝等。通过在存储单元10内设置擦除单元300，第一方面在对数据进行处理时，可以通过擦除单元300清除读晶体管200或写晶体管100内的电子，以清除存储单元10内的数据；第二方面由于擦除单元300设置在存储单元10的内部，在擦除数据时可以通过选择特定的存储单元10进行数据擦除，提高了数据的擦除速度；第三方面通过在存储单元10内设置擦除单元300，可以有效减小浮体效应，提高器件的性能。

本公开实施方式提供了一种存储器，形成于衬底上方，如图2和图3所示，结合图1和图4，该存储器包括：多个上述存储单元10、多条写字线WWL、多条写位线WBL、多条第一信号线RL1、多条第二信号线RL2和多条擦除线BL。

其中，多个存储单元10沿第二方向Y和第三方向Z呈阵列结构，第二方向Y和第三方向Z相交且均平行于衬底600；多条写字线WWL、多条第一信号线RL1、多条第二信号线RL2和多条擦除线BL均沿第二方向Y延伸且沿第三方向Z间隔分布，多条写位线WBL沿第三方向Z延伸且沿第二方向Y间隔分布。

每条写字线WWL与一排沿第二方向Y间隔排布的写栅极结构110接触连接；每条写位线WBL与一排沿第三方向Z间隔排布的第一源漏区101电连接；每条读第一信号线RL1与一排沿第二方向Y间隔排布的第三源漏区201接触连接；每条读第二信号线RL2与一排沿第二方向Y间隔排布的第四源漏区202接触连接；每条擦除线BL由一排沿第二方向Y排布的擦除单元300首尾相连形成。

本公开提供的存储器包括多个上述存储单元10，通过在存储器内形成擦除线BL，通过擦除线BL可对多个存储单元10进行块划分，可通过不同的擦除线BL对其对应的块内的各存储单元10内的数据进行擦除，可实现对存储器内对数据的选择性擦除；通过对擦除线BL施加电压进行数据擦除，提高了数据擦除速度，进而提高了器件的整体功能性；另外，擦除线BL与写字线WWL、读第一信号线RL1和读第二信号线RL2相互平行设置，可以在一个方向上形成台阶状引出结构从而实现将4层处于不同层的信号线引出，简化了制备工艺流程。

下面将结合附图对本公开实施例提供的存储器的结构进行详细说明：

在本公开提供的实施例中，该存储器包括多个阵列排布的上述存储单元10。其中，在行方向上，每行存储单元10的个数为m，m＞1；在列方向上，每列存储单元10的个数为n，n＞1，即多个存储单元10可以呈m×n的阵列布置在存储器内。其中，行方向为第二方向Y，列方向为第三方向Z。在存储器内阵列布置多个存储单元10，可以通过合理排布达到提高存储单元10密度的目的。

在本公开提供的实施例中，该存储器包括沿第二方向Y延伸且沿第三方向Z间隔分布的多条写字线WWL。在行方向上，每条写字线WWL串联m个存储单元10，且每个存储单元10的写栅极结构110均与写字线WWL接触连接，以通过写字线WWL实现对特定行的选择。

其中，为了提高存储器的结构紧凑性，各条写字线WWL与位于同一行的写晶体管100内的写栅极结构110为一体成型结构。写字线WWL与写栅极结构110采用相同的材料制成，如两者均可以采用钨制成，且两者一体成型。当然，也可以通过在各写晶体管100形成后，将同一行的各写栅极结构110首尾相连形成写字线WWL。

在各存储单元10内，写晶体管100内的写栅介质结构120包围写栅极结构110，在存储器内，由于写栅极结构110与写字线WWL一体成型，则写栅介质结构120延伸并包围写字线WWL的外表面，写栅介质结构120随形包覆写字线WWL。

为了防止写字线WWL内的金属离子扩散至存储单元10内，在写字线WWL与写栅介质结构120之间还可以设置阻挡层700，如氮化钛等，通过阻挡层700可以保持存储单元10的结构完整性。

在本公开提供的实施例中，该存储器包括沿第三方向Z延伸且沿第二方向Y间隔分布的多条写位线WBL，写字线WWL与写位线WBL在衬底600上的投影相互交叉，在列方向上，每条写位线WBL串联n个存储单元10，且每个存储单元10内的写晶体管100的第一源漏区101均与写位线WBL电连接，以通过写位线WBL实现对特定存储单元10进行数据的写入操作。

其中，为了实现写位线WBL与第一源漏区101的电性连接，在每个第一源漏区101上还依次设有第二导电块402和第一连接线501，第一连接线501沿第一方向X延伸，相邻两根第一连接线501之间绝缘，相邻两个第二导电块402之间绝缘。第二导电块402的下端面与第一源漏区101相接触，第二导电块402的上端面与第一连接线501的下端面相接触，第一连接线501的上端面与写位线WBL相接触，实现写位线WBL与第一源漏区101电连接。

第二导电块402可以材料与第一导电块401相同或相似的材料和方法形成，此外，写晶体管100内的写沟道结构130的套筒131的侧壁可以延伸至第二导电块402的外侧壁上，套筒131可以包围第二导电块402的部分外侧壁。第二导电块402在衬底600上的投影与写沟道结构130内的填充体132在衬底600上的投影存在交叠，以保证第二导电块402与写栅极结构110之间电连接的可靠性。

第一连接线501可以采用导电性较好的金属材料形成，如钨等，此外，为了防止第一连接线501内的金属离子的扩散，在第一连接线501的外侧壁上还可以包覆阻挡层700，阻挡层700可以采用与写字线WWL外包覆的阻挡层700采用相同的材料和方法形成，此处不再详述。

在本公开提供的实施例中，该存储器包括沿第二方向Y延伸且沿第三方向Z间隔分布的多条第一信号线RL1以及沿第二方向Y延伸且沿第三方向Z间隔分布的多条第二信号线RL2，第一信号线RL1和第二信号线RL2在行方向上相互平行。在行方向上，每条第一信号线RL1串联m个存储单元10，且每个存储单元10内的读晶体管200的第三源漏区201均与第一信号线RL1接触连接；每条第二信号线RL2串联m个存储单元10，且每个存储单元10内的读晶体管200的第四源漏区202均与第二信号线RL2接触连接。在数据通过写晶体管100传输并存储在读晶体管200的读栅极结构210内后，需要对数据读取时，可通过第一信号线RL1或第二信号线RL2对读晶体管200施加读取信号，以开启读晶体管200，对数据进行读取。

其中，第一信号线RL1和第二信号线RL2均可采用金属材料制成，如钨、铜、铝等电阻率较低的材料，也可以采用其它具有导电性的非金属材料制成。以第一信号线RL1和第二信号线RL2均采用钨为例，为了避免第一信号线RL1和第二信号线RL2内的金属离子发生扩散，在各第一信号线RL1和各第二信号线RL2的外表面可以设置阻挡层700，以提高器件的良率和使用性。其中，阻挡层700可与写字线WWL外包覆的阻挡层700采用相同的材料制成。

在本公开提供的实施例中，该存储器包括沿第二方向Y延伸且沿第三方向Z间隔分布的多条擦除线BL，每条擦除线BL可由一排沿第二方向Y排布的擦除单元300首尾相连形成。此外，擦除线BL还可以一体成型的方法形成。在行方向上，每条擦除线BL可以串联m个存储单元10，且每条擦除线BL位于写栅极结构110靠近写晶体管100的第二源漏区102的一侧，每条擦除线BL内的擦除单元300均包围写沟道结构130内的套筒131的部分侧壁。在对部分存储单元10的数据进行擦除时，可以选择导通相对应的擦除线BL，以擦除此部分存储单元10内的数据，提高了存储器的数据擦除速度。另外，在对存储器进行反复的数据读写和擦除操作时，在晶体管内会残留电荷，导致晶体管失效，通过擦除线BL的设置可以清除残存电荷，保证晶体管的正常功能。

其中，在存储器内，在沿第一方向X且远离衬底600的方向上，读第二信号线RL2、读第一信号线RL1、擦除线BL和写字线WWL的长度依次减小或依次增大，以便于后续各信号线与器件内其它结构进行电性连接。

进一步的，读第二信号线RL2、读第一信号线RL1、擦除线BL和写字线WWL均包括主体延伸部和位于主体延伸部至少一端的引出端部；在第一方向X上，读第二信号线RL2、读第一信号线RL1、擦除线BL和写字线WWL中的任意两条线的主体延伸部在衬底600上的正投影均存在交叠，读第二信号线RL2、读第一信号线RL1、擦除线BL和写字线WWL中的任意两条线的引出端部在衬底600上的正投影均不存在交叠。

存储器还包括多条第二连接线502，第二连接线502沿第一方向X延伸且与引出端部接触连接，第二连接线502作为连接各信号、擦除线BL以及写字线WWL与其他结构的电性连接桥梁，其可以采用具有导电性的材料制成，如金属钨、铜、铝等。以第二连接线502为钨为例，为了避免在工艺制程中，第二连接线502发生扩散，可以在第三连接线的外表面上包覆阻挡层700，以避免金属扩散至器件内，降低器件的性能。阻挡层700可以采用与写字线WWL外包覆的阻挡层700相同或相似的材料制成。

在本公开中，位于同一行的多个存储单元10共用一条第一信号线RL1、共用一条第二信号线RL2以及共用同一条写字线WWL，位于同一列的多个存储单元10共用一条写位线WBL，可减少器件中的结构布局的繁复性，提高了器件结构布局的紧凑性和器件的集成化，进而提升存储密度。

在本公开提供的实施例中，存储器的电路结构示意图如图4所示，结合图3所示的存储器结构，其中，在每一存储单元10内，写晶体管100的第二源漏区102与读晶体管200的读栅极结构210接触连接，单个存储单元10的数据读写的具体原理如下：

写“1”的过程为：对写栅极结构110(写字线WWL)施加正电压，打开写晶体管100，对写晶体管100的第一源漏区101施加正电压，通过写晶体管100的第二源漏区102向读晶体管200的栅极结构内注入电荷，电荷注入后撤去写晶体管100的第一源漏区101的电压和写栅极结构110上的电压，保存“1”状态。

读“1”的过程为：在对存储单元10写入“1”后，对读晶体管200的第三源漏区201或第四源漏区202施加读取电压，由于读栅极结构210内存在电荷，读晶体管200处于较低阻态，获得了较大的电流，经过放大器放大后完成“1”的读取。

写“0”的过程为：对写栅极结构110(写字线WWL)施加正电压，打开写晶体管100，对写晶体管100的第一源漏区101施加负电压，通过写晶体管100的第二源漏区102抽取读晶体管200的栅极结构内的电荷，电荷抽取后撤去写晶体管100的第一源漏区101的电压和写栅极结构110上的电压，保存“0”状态。

读“0”的过程为：在对存储单元10写入“0”后，在读晶体管200的第三源漏区201或第四源漏区202施加读取电压，由于读栅极结构210内无电荷，读晶体管200处于较高阻态，获得了较小的电流，经过放大器放大后完成“0”的读取。

需要说明的是，上述数据读写过程中的正电压指的是大于阈值电压的电压。放大器设置在外围电路内，其作用是对存储单元10内的数据进行读取的放大操作，满足数据高速处理的需求。

本公开实施方式提供了一种存储器的数据读取方法，应用上述存储器，结合图2至图3所示的存储器结构以及图4所示的存储器的电路结构，该方法包括：步骤S10～步骤S30。

其中，步骤S10：确定需要读取数据的访问存储单元10，及与访问存储单元10连接的选中写字线WWL、选中读第一信号线RL1和选中读第二信号线RL2，确定与选中写字线WWL连接的所有非访问存储单元10；

步骤S20：打开非访问存储单元10中的写晶体管100，擦除非访问存储单元10中的存储节点存储的数据；

步骤S30：控制存储器中所有的写晶体管100保持关闭状态，通过选中读第一信号线RL1和选中读第二信号线RL2中的一者施加读取电压，从选中读第一信号线RL1和选中读第二信号线RL2中的另一者读取访问存储单元10中的存储节点存储的数据。

在本公开提供的实施例中，在对存储单元10进行数据的读取操作前，需要先确定所需读取数据的访问存储单元10。对于访问存储单元10，通过激活访问单元的写字线WWL，打开访问存储单元10所在行的存储单元10，可对访问存储单元10进行数据的读取操作；对于非访问存储单元10，可以使得其对应的写字线WWL处于非激活状态，关闭存储单元10所在行的存储单元10，此时无法进行数据的读取。在确定了存储器内的所需访问存储单元10与非访问存储单元10后，选中访问存储单元10的写字线WWL、读第一信号线RL1和读第二信号线RL2。

在对访问存储单元10内的数据进行读取操作之前，需要擦除非访存储单元10内的数据，以对访问存储单元10的数据进行读取。具体的，通过对非访问存储单元10的写字线WWL施加正电压，以打开非访问存储单元10的写晶体管100，通过对擦除线BL施加正电压，以抽取位于非访问存储单元10内的电荷，擦除非访问存储单元10中的存储节点存储的数据。

在擦除非访问存储单元10内的数据后，控制存储器内的所有写晶体管100保持关闭状态，通过选中读第一信号线RL1或选中读第二信号线RL2施加读取电压，以从选中读第二信号线RL2或选中读第二信号线RL2读取访问存储单元10中的存储节点存储的数据。其中，数据读取方法如上文所示，此处不再赘述。

在对访问存储单元10进行数据读取后，该方法还包括：打开访问存储单元10的写晶体管100，擦除访问存储单元10中的存储节点存储的数据；对与选中写字线WWL连接的一行存储单元10重新写入数据。其中，擦除访问单元中的数据可通过对访问存储单元10的写字线WWL施加正电压，以打开访问存储单元10的写晶体管100，通过对擦除线BL施加高电压，以通过隧道效应抽取位于访问存储单元10内的电荷，擦除访问存储单元10中的存储节点存储的数据。在擦除访问存储单元10的数据后，可对存储单元10重写入数据，其中，数据写入方法如上文所示，此处不再赘述。

本公开提供的存储器的数据读取方法，通过确定访问存储单元10，通过擦除线BL擦除非访问存储单元10内的数据，以读取其存储节点内的数据，可以提高数据读取速度，提升器件的功能性。

本公开实施方式提供了一种存储器的数据擦除方法，应用上述存储器，结合图2至图3所示的存储器结构以及图4所示的存储器的电路结构，该方法包括：步骤S100～步骤S200。

其中，步骤S100：确定需要擦除数据的选中块，选中块包括一排沿第二方向Y间隔排布的存储单元10，及与一排沿第二方向Y间隔排布的存储单元10连接的选中写字线WWL、选中擦除线BL、选中读第一信号线RL1、选中读第二信号线RL2；

步骤S200：通过选中擦除线BL擦除选中块中所有存储单元10内的各存储节点内的数据。

在本公开提供的实施例中，在对存储单元10内的数据进行擦除操作时，确定选中块后，可对选中块内的各存储单元10的写字线WWL施加正电压后，打开选中块内的各存储单元10的写晶体管100，通过选中选中块所在行(排)对应的擦除线BL，对擦除线BL施加高电压，以通过隧道效应抽取位于选中块内存储单元10内的电荷，擦除选中块内存储单元10中的存储节点存储的数据。当然，也可以通过擦除线BL对存储器内的全部存储单元10内的数据进行擦除。

本公开提供的存储器的数据擦除方法，在对存储器内的存储节点的数据执行擦除操作时，无需通过衬底600对所有数据进行擦除，可针对选中块内的存储单元10内的数据进行擦除，可提高数据擦除速度；另外，由于擦除线BL的设置，可以降低存储器内的浮体效应，提高器件的功能性。

本公开实施方式提供了一种电子设备，包括上述存储器。该电子设备可以是如电脑、服务器等计算机类设备，也可以是如手机、平板电脑、智能电视等电子类设备，也可以是如游戏机、工业控制计算机等其他类型的设备。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (16)

1.一种存储单元，形成于衬底上方，其特征在于，包括：

写晶体管和读晶体管，所述写晶体管和所述读晶体管均为垂直结构晶体管，所述写晶体管位于所述读晶体管的上方；

所述写晶体管包括写沟道结构，将所述写沟道结构的部分侧壁包围的写栅极结构，以及位于所述写栅极结构和所述写沟道结构之间的写栅介质结构，所述写沟道结构沿第一方向延伸，所述写沟道结构包括第一源漏区、写沟道区和第二源漏区；所述第一方向垂直于所述衬底的平面；

所述读晶体管包括沿所述第一方向延伸的读栅极结构，将所述读栅极结构的侧壁和一端部包围的读沟道结构，以及位于所述读栅极结构和所述读沟道结构之间的读栅介质结构，所述读沟道结构包括第三源漏区、读沟道区和第四源漏区；

所述第二源漏区与所述读栅极结构导电连接，所述写沟道结构在所述衬底上的投影与所述读栅极结构在所述衬底上的投影存在交叠；

擦除单元，包覆在所述写沟道结构的部分侧壁上，所述擦除单元位于所述写栅极结构靠近所述第二源漏区的一侧。

2.根据权利要求1所述的存储单元，其特征在于，所述写栅介质结构随形包覆在所述写栅极结构的表面。

3.根据权利要求1所述的存储单元，其特征在于，所述写沟道结构包括套筒和填充体，所述套筒随形包覆所述填充体的侧壁和下端面，所述套筒的上表面不低于所述填充体的上表面；所述套筒与所述写栅介质结构相接触。

4.根据权利要求3所述的存储单元，其特征在于，所述套筒的材料包括铟镓锌氧化物，所述填充体的材料包括铟锌氧化物。

5.根据权利要求1所述的存储单元，其特征在于，所述读栅极结构的材料包括铟锌氧化物，所述读沟道结构的材料为铟镓锌氧化物。

6.根据权利要求1所述的存储单元，其特征在于，所述第二源漏区与所述读栅极结构通过第一导电块实现导电连接，所述第一导电块的下端面与所述读栅极结构的上端面相接触，所述第一导电块的上端面与所述第二源漏区相接触；所述第一导电块与所述读沟道结构之间绝缘。

7.一种存储器，其特征在于，形成于衬底上，包括：

多个如权利要求1-6任一项所述存储单元，多个所述存储单元沿第二方向和第三方向形成阵列结构，所述第二方向和所述第三方向相交且均平行于所述衬底；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的写字线，每条所述写字线与一排沿所述第二方向间隔排布的所述写晶体管的所述栅极结构接触连接；

多条沿所述第三方向延伸且沿所述第二方向间隔排布的写位线，每条所述写位线与一排沿所述第三方向间隔排布的所述写晶体管的所述第一源漏区电连接；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的读第一信号线，每条所述读第一信号线与一排沿所述第二方向间隔排布的所述读晶体管的所述第三源漏区接触连接；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的读第二信号线，每条所述读第二信号线与一排沿所述第二方向间隔排布的所述读晶体管的所述第四源漏区接触连接；

多条沿所述第二方向延伸且沿所述第三方向间隔排布的擦除线，每条所述擦除线由一排沿所述第二方向排布的所述擦除单元首尾相连形成。

8.根据权利要求7所述的存储器，其特征在于，所述写字线和所述栅极结构的材料相同，所述写字线和所述栅极结构一体成型。

9.根据权利要求7所述的存储器，其特征在于，在每个所述第一源漏区上还依次设有第二导电块和第一连接线，所述第一连接线沿所述第一方向延伸，相邻两根所述第一连接线之间绝缘，相邻两个所述第二导电块之间绝缘；

所述第二导电块的下端面与所述第一源漏区相接触，所述第二导电块的上端面与所述第一连接线的下端面相接触，所述第一连接线的上端面与所述写位线相接触，实现所述写位线与所述第一源漏区电连接。

10.根据权利要求7所述的存储器，其特征在于，在沿所述第一方向且远离所述衬底的方向上，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线的长度依次减小或依次增大。

11.根据权利要求10所述的存储器，其特征在于，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线均包括主体延伸部和位于所述主体延伸部至少一端的引出端部；在所述第一方向上，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线中的任意两条线的主体延伸部在所述衬底上的正投影均存在交叠，所述读第二信号线、所述读第一信号线、所述擦除线和所述写字线中的任意两条线的引出端部在所述衬底上的正投影均不存在交叠。

12.根据权利要求11所述的存储器，其特征在于，所述存储器还包括多条第二连接线，所述第二连接线沿所述第一方向延伸且与引出端部接触连接。

13.一种存储器的数据读取方法，应用于如权利要求7-12任一项所述的存储器，其特征在于，包括：

确定需要读取数据的访问存储单元，及与所述访问存储单元连接的选中写字线、选中读第一信号线和选中读第二信号线，确定与所述选中写字线连接的所有非访问存储单元；

打开所述非访问存储单元中的所述写晶体管，擦除所述非访问存储单元中的存储节点存储的数据；

控制所述存储器中所有的所述写晶体管保持关闭状态，通过所述选中读第一信号线和所述选中读第二信号线中的一者施加读取电压，从所述选中读第一信号线和所述选中读第二信号线中的另一者读取所述访问存储单元中的存储节点存储的数据。

14.根据权利要求13所述的存储器的数据读取方法，其特征在于，在读取所述访问存储单元中的存储节点存储的数据之后，所述方法还包括：

打开所述访问存储单元中的所述写晶体管，擦除所述访问存储单元中的存储节点存储的数据；

对与所述选中写字线连接的一排所述存储单元重新写入数据。

15.一种存储器的数据擦除方法，应用于如权利要求7-12任一项所述的存储器，其特征在于，包括：

确定需要擦除数据的选中块，所述选中块包括一排沿所述第二方向间隔排布的所述存储单元，及与一排沿所述第二方向间隔排布的所述存储单元连接的选中写字线、选中擦除线、选中读第一信号线、选中读第二信号线；

通过所述选中擦除线擦除所述选中块中所有所述存储单元内的各存储节点内的数据。

16.一种电子设备，其特征在于，包括如权利要求7-12任一项所述的存储器。