CN119030526A - 电平转换电路、电平转换芯片、电平转换方法 - Google Patents

Abstract

本公开属于计算机技术领域，具体公开了一种电平转换电路、电平转换芯片及电平转换方法。该电路包括：电平转换模块与电平下拉模块；电平转换模块用于根据模拟电路的电源电压转换数字电路的控制信号的电压值；电平下拉模块与电平转换模块的输出节点连接，电平下拉模块为弱下拉类型，用于下拉输出节点上的控制信号的电压值；在模拟电路的电源上电以及数字电路的电源未上电的情况下，电平下拉模块对输出节点的电压下拉作用生效，将输出节点上的控制信号的电压值下拉至预设电平值。该电路实现了模拟电路电源先于数字电路电源上电时，能够输出预设的逻辑电平，功耗较小，逻辑简单，可移植性强，具有较高的稳定性。

Description

电平转换电路、电平转换芯片、电平转换方法

技术领域

本公开涉及计算机技术领域，具体涉及一种电平转换电路、电平转换芯片及电平转换方法。

背景技术

数字电路和模拟电路一般使用两种不同的供电电压，在数字电路通过控制信号控制模拟电路时，需通过电平转换电路(Level Shift)将数字电路的控制信号进行电平转换。然而，在模拟电路电源先于数字电路电源上电时，来自数字电路的控制信号未生效，导致无法确定转换后的控制信号的电平状态，使得模拟电路处于异常工作状态。

在相关技术中，通常会在电平转换电路中添加一个数字电压检测电路，在该数字电压检测电路检测到数字电路电源处于未上电状态时，会产生控制信号控制模拟电路。这种检测电路不仅功耗较大、设计逻辑复杂，而且难以移植到不同的工艺。此外，上述检测电路的稳定性较差，在不同的PVT(Process Voltage Temperature)条件下会有很大的偏差，可能出现数字电路的供电电压达到阈值电压而检测电路无法检测出数字电路电源处于上电状态的情况，从而输出错误的控制信号。

发明内容

为此，本公开提供一种电平转换电路，以解决现有技术中依赖数字电压检测电路，在数字电路电源处于未上电状态时，产生控制信号控制模拟电路,而导致的功耗大、可移植性差以及电路稳定性较差的问题。

为了实现上述目的，本公开第一方面提供一种电平转换电路，所述电平转换电路包括：电平转换模块与电平下拉模块；

所述电平转换模块用于根据模拟电路的电源电压转换数字电路的控制信号的电压值，其中，转换后的控制信号通过所述电平转换模块的输出节点输出至所述电平转换电路的输出端；

所述电平下拉模块与所述电平转换模块的输出节点连接，所述电平下拉模块为弱下拉类型，用于下拉所述输出节点上的控制信号的电压值；

在所述模拟电路的电源上电以及所述数字电路的电源未上电的情况下，所述电平下拉模块对所述输出节点的电压下拉作用生效，将所述输出节点上的控制信号的电压值下拉至预设电平值，以使所述输出节点将所述预设电平值的控制信号输出至所述电平转换电路的输出端；

在所述模拟电路的电源上电以及所述数字电路的电源上电的情况下，所述电平下拉模块对所述输出节点的电压下拉作用失效，所述输出节点将所述电平转换模块转换后的控制信号输出至所述电平转换电路的输出端。

在一些示例中，所述电平下拉模块为弱下拉PMOS管，则所述弱下拉PMOS管包括：第一栅极、第一源极、第一漏极；

其中，所述第一栅极与接地端连接，所述第一源极与所述电平转换模块的输出节点连接，所述第一漏极与所述接地端连接。

在一些示例中，所述电平转换模块包括：第一NMOS管、第二NMOS管、第一PMOS管以及第二PMOS管；

其中，所述第一NMOS管的栅极与所述数字电路的电源电压端连接，用于输入所述数字电路的控制信号，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的源极与接地端连接；

所述数字电路的电源电压端通过反相器与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极与所述第二PMOS管的漏极连接，所述第二NMOS管的源极与接地端连接；

所述第一PMOS管的栅极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一PMOS管的源极与所述模拟电路的电源电压端连接；

所述第二PMOS管的栅极与所述第一PMOS管的漏极以及所述第一NMOS管的漏极连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二PMOS管的源极与所述模拟电路的电源电压端连接。

在一些示例中，所述电平转换模块的输出节点设置于所述第一PMOS管的栅极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极的连接点；

则所述弱下拉PMOS管在导通状态下对所述输出节点上的控制信号的电压下拉能力小于所述第二PMOS管在导通状态下对所述输出节点上的控制信号的电压上拉能力。

在一些示例中，所述第二PMOS管的宽长比与所述弱下拉PMOS管的宽长比的比值大于第一预设阈值。

在一些示例中，所述电平转换模块的输出节点设置于所述第二PMOS管的栅极与所述第一PMOS管的漏极以及所述第一NMOS管的漏极的连接点；

则所述弱下拉PMOS管在导通状态下对所述输出节点上的控制信号的电压下拉能力小于所述第一PMOS管在导通状态下对所述输出节点上的控制信号的电压上拉能力。

在一些示例中，所述第一PMOS管的宽长比与所述弱下拉PMOS管的宽长比的比值大于第二预设阈值。

本公开第二方面提供一种电平转换芯片，包括上述的电平转换电路。

本公开第三方面提供一种电平转换方法，所述电平转换方法应用于上述的电平转换芯片，所述方法包括：

在模拟电路电源上电以及数字电路电源未上电的情况下，电平下拉模块对电平转换模块的输出节点的电压下拉作用生效，将所述输出节点上的控制信号的电压值下拉至预设电平值，所述输出节点将所述预设电平值的控制信号输出至电平转换芯片的电平转换电路的输出端；

在所述模拟电路电源上电以及所述数字电路电源上电的情况下，所述电平下拉模块对所述输出节点的电压下拉作用失效，所述输出节点将所述电平转换模块转换后的控制信号输出至所述电平转换芯片的电平转换电路的输出端。

在一些示例中，所述电平下拉模块为弱下拉PMOS管，则弱下拉PMOS管包括：第一栅极、第一源极、第一漏极；

其中，所述第一栅极与接地端连接，所述第一源极与所述电平转换模块的输出节点连接，所述第一漏极与所述接地端连接。

本公开具有如下优点：

在本公开实施例的电平转换电路中，仅需在电平转换模块的输出节点连接一个弱下拉类型的电平下拉模块，其中，电平转换模块用于根据模拟电路的电源电压转换数字电路的控制信号的电压值，电平下拉模块用于下拉电平转换模块的输出节点上的控制信号的电压值。从而在模拟电路的电源上电以及数字电路的电源未上电的情况下，该电平下拉模块对输出节点的电压下拉作用生效，将输出节点上的控制信号的电压值下拉至预设电平值，以使输出节点将预设电平值的控制信号输出至电平转换电路的输出端，而在模拟电路的电源上电以及数字电路的电源上电的情况下，由于该电平下拉模块为弱下拉类型，此时，该电平下拉模块对输出节点的电压下拉作用无法生效，输出节点会将电平转换模块转换后的控制信号直接输出至电平转换电路的输出端。

由上可知，本公开实施例的电平转换电路实现了模拟电路电源先于数字电路电源上电时，能够输出预设的逻辑电平，而在模拟电路电源与数字电路电源均上电时，能够根据模拟电路的电源电压转换数字电路的控制信号的电压值，有效避免了由于输出错误的控制信号导致模拟电路处于异常工作状态的情况。并且，本公开实施例的电平转换电路中添加的电平下拉模块为弱下拉类型，仅用于下拉电平转换模块的输出节点上的控制信号的电压值，不仅功耗小、可移植性强，而且其工作状态不会受不同的PVT条件影响，稳定性较高。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。

图1为本公开实施例提供的一种电平转换电路的示意图；

图2为本公开实施例提供的一种电平转换电路的电平转换模块的结构示意图；

图3为本公开实施例提供的一种电平转换电路的示意图；

图4为本公开实施例提供的一种电平转换电路的示意图；

图5为本公开实施例提供的一种电平转换芯片的示意图；

图6为本公开实施例提供的一种电平转换方法的流程图。

具体实施方式

以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。

如本公开所使用的，术语“和/或”包括一个或多个相关列举条目的任何和全部组合。

本公开所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本公开所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。

当本公开中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组。

本公开所述实施例可借助本公开的理想示意图而参考平面图和/或截面图进行描述。因此，可根据制造技术和/或容限来修改示例图示。

除非另外限定，否则本公开所用的全部术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本公开明确如此限定。

在数字电路控制模拟电路时，需使用Level Shift电路转换数字电路的控制信号的电压值。在芯片上电过程中，如果模拟电路电源先于数字电路电源上电时，来自数字电路的控制信号未生效，使得Level Shift电路输出的转换后的控制信号不确定，从而，在将转换后的控制信号输入模拟电路时，可能会使模拟电路处于异常工作状态。

在相关技术中，为了使数字电路电源上电时，模拟电路保持一个固定状态，一般会添加一个数字电压检测电路，在检测到数字电路电源处于未上电状态时，输出相应的信号控制模拟电路。

然而，上述检测电路不仅会消耗较大的功耗和芯片面积，同时设计逻辑复杂，难以移植到不同的工艺下。更重要的是，上述检测电路的稳定性较差，检测电路的检测阈值在不同的PVT条件下会有很大的偏差，可能会出现数字电路的电源电压达到阈值电压，而检测电路无法检测出其上电状态，此时，检测电路的功能失效，输出错误的控制信号。

有鉴于此，本公开实施例提供一种电平转换电路，仅需在电平转换模块的输出节点连接一个弱下拉类型的电平下拉模块，其中，电平转换模块用于根据模拟电路的电源电压转换数字电路的控制信号的电压值，电平下拉模块用于下拉电平转换模块的输出节点上的控制信号的电压值。

从而在模拟电路的电源上电以及数字电路的电源未上电的情况下，该电平下拉模块对输出节点的电压下拉作用生效，将输出节点上的控制信号的电压值下拉至预设电平值，以使输出节点将预设电平值的控制信号输出至电平转换电路的输出端，而在模拟电路的电源上电以及数字电路的电源上电的情况下，由于该电平下拉模块为弱下拉类型，此时，该电平下拉模块对输出节点的电压下拉作用无法生效，输出节点会将电平转换模块转换后的控制信号直接输出至电平转换电路的输出端。

由上可知，本公开实施例的电平转换电路实现了模拟电路电源先于数字电路电源上电时，能够输出预设的逻辑电平，而在模拟电路电源与数字电路电源均上电时，能够根据模拟电路电源的供电电压转换数字电路电源的控制信号的电压值，有效避免了由于输出错误的控制信号导致模拟电路处于异常工作状态的情况。

并且，本公开实施例的电平转换电路中仅添加了一个弱下拉类型的电平下拉模块，用于下拉电平转换模块的输出节点上的控制信号的电压值，不仅功耗较小，逻辑简单，可移植性强，并且其工作状态不受不同PVT条件影响，具有较高的稳定性，有效解决了传统检测电路结构功耗和面积消耗大，电路复杂不易进行不同工艺移植和稳定性差的问题。

第一方面，本公开实施例提供一种电平转换电路，图1为本公开实施例提供的一种电平转换电路的示意图。

参照图1，该电平转换电路100包括：电平转换模块101与电平下拉模块102。

其中，电平转换模块101用于根据模拟电路的电源电压转换数字电路的控制信号的电压值。

并且，经过电平转换模块101转换后的控制信号会通过电平转换模块的输出节点P输出至电平转换电路的输出端Out，以根据电平转换电路的输出端Out输出的控制信号控制模拟电路。

例如，模拟电路的电压阈为0-3V，而数字电路的电压阈为0-1V，从而在数字电路的控制信号从0V上升至1V的过程中，通过电平转换模块将该控制信号的电压值转换为模拟电路对应的0V到3V。

具体地，电平转换模块101的电路结构为Level shift电路结构，其通过多个晶体管，如金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)的连接，以及晶体管在不同电压条件下的导通状态来控制电路的电流和电压，从而实现数字电路的控制信号的电平转换。

在一种可选的实现方式中，电平转换模块101为根据两个N沟道金属-氧化物-半导体晶体管(N-Metal-Oxide-Semiconductor，NMOS)以及两个P沟道金属-氧化物-半导体晶体管(Positive Channel Metal Oxide Semiconductor，PMOS)构建的Level shift电路。

图2示出了电平转换模块101的结构示意图，参照图2，电平转换模块101包括：第一NMOS管1011、第二NMOS管1012、第一PMOS管1013以及第二PMOS管1014。

其中，第一NMOS管1011的栅极与数字电路的电源电压端Vcore连接，用于输入数字电路的控制信号，第一NMOS管1011的漏极与第一PMOS管1013的漏极连接，第一NMOS管的源极与接地端连接。

数字电路的电源电压端Vcore通过反相器INVR与第二NMOS管1012的栅极连接，从而将数字电路的控制信号的电压值进行翻转，输入第二NMOS管的栅极，第二NMOS管1012的漏极与第二PMOS管1014的漏极连接，第二NMOS管1012的源极与接地端连接。

第一PMOS管1013的栅极与第二PMOS管1014的漏极以及第二NMOS管1012的漏极连接，第一PMOS管1013的漏极与第一NMOS管1011的漏极连接，第一PMOS管1013的源极与模拟电路的电源电压端Vio连接。

第二PMOS管1014的栅极与第一PMOS管1013的漏极以及第一NMOS管1011的漏极连接，第二PMOS管1014的漏极与第二NMOS管1012的漏极连接，第二PMOS管1014的源极与模拟电路的电源电压端Vio连接。

相应的，电平转换模块的输出节点P可设置于第一PMOS管1013的栅极与第二PMOS管1014的漏极以及第二NMOS管1012的漏极的连接点X，或者第二PMOS管1014的栅极与第一PMOS管1013的漏极以及第一NMOS管1011的漏极的连接点Y。

从而，对于数字电路的控制信号，通过电平转换模块的第一NMOS管1011、第二NMOS管1012、第一PMOS管1013、第二PMOS管1014的导通状态，实现对该控制信号的电压值转换。

示例性地，在数字电路的控制信号为0V时，此时第一NMOS管1011的栅极输入为0V，其为断开状态，第二NMOS管1012的栅极输入为数字电路的电源电压VDDL，其为导通状态，从而使得连接点X的电压被下拉至0V，并使第一PMOS管1013导通，从而使得连接点Y的电压被上拉至模拟电路的电源电压VDDH，并使第二PMOS管1014为断开状态。

此时，连接点X的电压为0V，连接点Y的电压为VDDH。若将连接点X作为电平转换模块的输出节点P，可以直接将该点的电压传输至本公开实施例的电平转换电路的输出端，若将连接点Y作为电平转换模块的输出节点P，可以将该点的电压通过反相器，将其转换为模拟电路的电源电压VDDH传输至本公开实施例的电平转换电路的输出端Out。

在数字电路的控制信号从0V上升到数字电路的电源电压VDDL的过程中，第一NMOS管1011转为导通状态，从而将连接点Y的电压从VDDH下拉至0V，并使得第二PMOS管1014转为导通状态，第二NMOS管1012的输入VDDL下降至0V，转为断开状态，从而在第二PMOS管1014的电压上拉作用下，将连接点X的电压从0V上拉至VDDH，并使第一PMOS管1013转为断开状态，使得连接点X的最终电压值为VDDH，连接点Y的最终电压值为0V。

可见，上述电平转换模块101能够将数字电路的控制信号的电压值，转换为模拟电路对应的电压阈中的电压值。

然而，在芯片上电过程中，往往会存在模拟电路先于数字电路上电的情况，此时，受数字电路的电压阈影响，无法确定数字电路产生的控制信号的电压值，从而在将不确定的控制信号输入电平转换模块101后，该电平转换模块的输出节点P输出的转换后的控制信号也处于未知状态，使得模拟电路处于异常工作状态。

因此，在本公开实施例的电平转换电路中，在电平转换模块101的输出节点P处连接了一个电平下拉模块102。

其中，该电平下拉模块102为弱下拉类型，用于下拉输出节点P上的控制信号的电压值，即将输出节点P上的控制信号的电压值下拉至预设电平值，如0V。

具体地，该电平下拉模块102为弱下拉类型是指该电平下拉模块对于输出节点P上的控制信号的电压值的下拉能力较弱。

在模拟电路的电源上电以及数字电路的电源未上电的情况下，若没有连接电平下拉模块102，电平转换模块101中的晶体管的导通状态会逐渐形成亚稳态现象，使其输出节点P上形成对应的电压值。

而通过在输出节点P上连接弱下拉类型的电平下拉模块102，由于该电平下拉模块102能够对输出节点P上的控制信号的电压值进行下拉，使得电平转换模块101中的晶体管无法形成上述亚稳态现象，即电平下拉模块102对输出节点P的电压下拉作用生效，从而能够将输出节点P上的电压值下拉至预设电平值。

而在模拟电路的电源上电以及数字电路的电源上电的情况下，例如数字电路的控制信号从0V上升至其电源电压VDDL，此时，电平转换模块101中的晶体管对输出节点P的上拉能力较强，虽然电平下拉模块102能够对输出节点P上的电压值进行下拉，但是其对输出节点P上的控制信号的电压值的下拉能力较弱，因此，电平下拉模块102无法影响输出节点P上的控制信号的电压值的变化趋势，也无法影响电平转换模块101中的晶体管的稳态现象形成，即电平下拉模块102对输出节点的电压下拉作用失效，使得输出节点P的控制信号的电压值仍由电平转换模块101控制。

相应的，在模拟电路的电源上电以及数字电路的电源未上电的情况下，输出节点P能够将预设电平值的控制信号输出至电平转换电路的输出端Out。而在模拟电路的电源上电以及数字电路的电源上电的情况下，输出节点P能够将电平转换模块转换后的控制信号输出至电平转换电路的输出端Out。

需要说明的是，电平下拉模块102可以为具有电压下拉作用的弱下拉晶体管。

在一种可选的实现方式中，电平下拉模块102为弱下拉PMOS管，图3为本公开实施例提供的一种电平转换电路100的示意图，参照图3：

弱下拉PMOS管1021包括：第一栅极G1、第一源极S1、第一漏极D1。

其中，第一栅极G1与接地端连接，第一源极S1与电平转换模块101的输出节点P连接，第一漏极D1与接地端连接。

由于弱下拉PMOS管1021为低电平导通的晶体管，因此，在第一栅极G1与接地端连接的情况下，弱下拉PMOS管能够处于导通状态，从而对输出节点P上的控制信号的电压值产生下拉作用。

相应的，在模拟电路的电源上电以及数字电路的电源未上电的情况下，由于弱下拉PMOS管1021处于导通状态，从而其能够对输出节点P上的控制信号的电压值进行持续下拉，使得输出节点P上的控制信号的电压值被下拉至0V。

而在模拟电路的电源上电以及数字电路的电源上电的情况下，弱下拉PMOS管1021对输出节点P上的控制信号的电压值的下拉能力较弱，使得输出节点P上的控制信号的电压值仍由电平转换模块101控制。

在一种可选的实现方式中，电平下拉模块102还可以为弱下拉NMOS管，示例性地，弱下拉NMOS管的栅极可以连接触发电平，源极可以与接地端连接，漏极可以与电平转换模块101的输出节点P连接。

其中，触发电平为高电平，从而能够使弱下拉NMOS管为导通状态。同样的，在弱下拉NMOS管处于导通状态时，能够对输出节点P上的控制信号的电压值产生下拉作用，其作用原理与弱下拉PMOS管1021相同，在此不作赘述。

在一种可选的实现方式中，电平转换模块101的输出节点P设置于第一PMOS管1013的栅极与第二PMOS管1014的漏极以及第二NMOS管1012的漏极的连接点，此时，为了使在模拟电路的电源上电以及数字电路的电源上电的情况下，电平下拉模块102对输出节点P的电压下拉作用失效，则弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力小于第二PMOS管1014在导通状态下对输出节点P上的控制信号的电压上拉能力。

为了便于理解，在电平转换模块101的结构为图2所示的Level Shift电路结构以及电平下拉模块102为弱下拉PMOS管1021的情况下，图4示出了本公开实施例提供的一种电平转换电路的示意图，参照图4：

电平转换模块101的输出节点P设置于第一PMOS管1013的栅极与第二PMOS管1014的漏极以及第二NMOS管1012的漏极的连接点X。弱下拉PMOS管1021的源极与电平转换模块101的输出节点P连接。

示例性地，在模拟电路的电源上电以及数字电路的电源未上电的情况下，若没有连接弱下拉PMOS管1021，电平转换模块101中的晶体管的导通状态会逐渐形成亚稳态现象，例如，第一NMOS管1011、第二NMOS管1012均未导通，而第一PMOS管1013以及第二PMOS管1014处于导通状态，从而第一PMOS管1013的导通将连接点Y的电压值上拉，第二PMOS管1014的导通将连接点X的电压值上拉，而在连接点X、连接点Y的电压值达到电压临界值时，此时第一PMOS管1013、第二PMOS管1014处于亚稳态现象，使得连接点X、连接点Y的电压值均不再发生变化，如电压值为VDDH/2。

而在电平转换模块101的输出节点P连接弱下拉PMOS管1021后，由于弱下拉PMOS管1021一直处于导通状态，从而其能够下拉输出节点P的控制信号的电压值，从而避免第一PMOS管1013、第二PMOS管1014形成亚稳态现象，使得输出节点P的电压值被下拉至预设电压值0V。

同样的，在模拟电路的电源上电以及数字电路的电源上电的情况下，例如数字电路的控制信号从0V上升至到VDDL，由于弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力小于第二PMOS管1014在导通状态下对输出节点P上的控制信号的电压上拉能力。

因此，第二PMOS管1014仍然能够将输出节点P上的控制信号的电压值上拉，从而使得第一PMOS管1013处于断开状态，连接点Y的电压值随着第一NMOS管1011的导通被逐渐下拉，使得第二PMOS管1014对输出节点P上的控制信号的电压值的上拉能力更强，并进一步将输出节点P上的控制信号的电压值上拉，最终形成稳态现象，此时输出节点P上的控制信号的电压值为VDDH，连接点Y的电压值为0V。

由此可见，在电平转换模块101的输出节点P设置于第一PMOS管1013的栅极与第二PMOS管1014的漏极以及第二NMOS管1012的漏极的连接点时，为了使在模拟电路的电源上电以及数字电路的电源上电的情况下，电平下拉模块102对输出节点P的电压下拉作用失效，则弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力必须小于第二PMOS管1014在导通状态下对输出节点P上的控制信号的电压上拉能力。

在一种可选的实现方式中，为了使弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力小于第二PMOS管1014在导通状态下对输出节点P上的控制信号的电压上拉能力，第二PMOS管的宽长比与弱下拉PMOS管的宽长比的比值需大于第一预设阈值。

其中，第二PMOS管的宽长比、弱下拉PMOS管的宽长比为导电沟道宽度与长度的比例。在不同的宽长比下，其对应的驱动能力不同。

其中，第一预设阈值为用于控制第二PMOS管的宽长比与弱下拉PMOS管的宽长比的比例的阈值。其取值大小可以根据实际场景进行适应性设置，本公开实施例对此不作限制。

在一种可选的实现方式中，第一预设阈值可以根据第一稳定系数、PMOS管的阈值电压以及模拟电源的电源电压确定。

其中，第一稳定系数为了保证电路稳定性适应性设置的系数值。PMOS管的阈值电压是指第二PMOS管、弱下拉PMOS管在源极端子和漏极端子之间形成导电路径所需的最小栅极电压，在不同的工艺下，PMOS管对应的阈值电压不同。

示例性地，在第二PMOS管1014以及弱下拉PMOS管1021同时呈导通状态时，为了使第一PMOS管1013处于断开状态，此时：

Vout>VDDH-|Vth3| 公式(1-1)

其中，Vout为连接点X上的电压值，VDDH为模拟电路的电源电压，Vth3为第一PMOS管1013的阈值电压。此时：

其中，Ron4为第二PMOS管1014的导通电阻，Ron5为弱下拉PMOS管1021的导通电阻。

进一步地，由PMOS管的导通特征可知：

其中，Up为PMOS管的电子迁移率，Cox为PMOS管的单位面积栅氧化层电容，为第二PMOS管1014的宽长比，Vth4为第二PMOS管1014的阈值电压，为弱下拉PMOS管1021的宽长比，Vth5为弱下拉PMOS管1021的阈值电压。

假使各PMOS管的阈值电压相同，令：

Vth3＝Vth4＝Vth5＝Vth 公式(1-5)

由公式(1-1)至公式(1-5)可得：

同时，为了保证电路稳定性：

其中，Vth为各PMOS管的阈值电压，m₁为保证电路稳定性所设置的第一稳定系数，其取值可根据实际需要进行适应性设置，本公开实施例对此不作限制。

可见，在第二PMOS管1014的宽长比与弱下拉PMOS管1021的宽长比的比值大于第一预设阈值的情况下，弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力小于第二PMOS管1014在导通状态下对输出节点P上的控制信号的电压上拉能力。

在一种可选的实现方式中，电平转换模块101的输出节点P设置于第二PMOS管1014的栅极与第一PMOS管1013的漏极以及第一NMOS管1011的漏极的连接点Y，此时，为了使在模拟电路的电源上电以及数字电路的电源上电的情况下，电平下拉模块102对输出节点P的电压下拉作用失效，则弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力小于第一PMOS管1013在导通状态下对输出节点P上的控制信号的电压上拉能力。

示例性地，在模拟电路的电源上电以及数字电路的电源未上电的情况下，若没有连接弱下拉PMOS管1021，电平转换模块101中的晶体管的导通状态会逐渐形成亚稳态现象。

而在电平转换模块101的输出节点P连接弱下拉PMOS管1021后，由于弱下拉PMOS管1021一直处于导通状态，从而其能够下拉输出节点P的控制信号的电压值，从而避免第一PMOS管1013、第二PMOS管1014形成亚稳态现象，使得输出节点P的电压值被下拉至预设电压值0V。

同样的，在模拟电路的电源上电以及数字电路的电源上电的情况下，例如数字电路的控制信号为0V时，此时，第一NMOS管1011为断开状态，第二NMOS管1012为导通状态，连接点X的电压被下拉，使得第一PMOS管慢慢处于导通状态，由于弱下拉PMOS管1021在导通状态下对输出节点P，即连接点Y上的控制信号的电压下拉能力小于第一PMOS管1013在导通状态下对输出节点P上的控制信号的电压上拉能力。

因此，第一PMOS管1013仍然能够将输出节点P上的控制信号的电压值上拉，从而使得第二PMOS管1014处于断开状态，连接点X的电压值被第一NMOS管下拉，使得第一PMOS管1013对输出节点P上的控制信号的电压值的上拉能力更强，并进一步将输出节点P上的控制信号的电压值上拉，最终形成稳态现象，此时输出节点P上的控制信号的电压值为VDDH，连接点X的电压值为0V。

相应的，输出节点P的控制信号的电压值可经反相器进行翻转为0V后，传输至电平转换电路的输出端Out。

由此可见，在电平转换模块101的输出节点P设置于第一PMOS管1013的栅极与第二PMOS管1014的漏极以及第二NMOS管1012的漏极的连接点时，弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力必须小于第二PMOS管1014在导通状态下对输出节点P上的控制信号的电压上拉能力。

在一种可选的实现方式中，为了使弱下拉PMOS管1021在导通状态下对输出节点P上的控制信号的电压下拉能力小于第一PMOS管1013在导通状态下对输出节点P上的控制信号的电压上拉能力，第一PMOS管1013的宽长比与弱下拉PMOS管1021的宽长比的比值需大于第二预设阈值。

其中，第一PMOS管的宽长比、弱下拉PMOS管的宽长比为导电沟道宽度与长度的比例。在不同的宽长比下，其对应的驱动能力不同。

其中，第二预设阈值为用于控制第一PMOS管的宽长比与弱下拉PMOS管的宽长比的比例的阈值。其取值大小可以根据实际场景进行适应性设置，本公开实施例对此不作限制。

在一种可选的实现方式中，第二预设阈值可以根据第二稳定系数、PMOS管的阈值电压以及模拟电源的电源电压确定。

其中，第二稳定系数为了保证电路稳定性适应性设置的系数值。PMOS管的阈值电压是指第一PMOS管、弱下拉PMOS管在源极端子和漏极端子之间形成导电路径所需的最小栅极电压，在不同的工艺下，PMOS管对应的阈值电压不同。

示例性地，在第一PMOS管1013以及弱下拉PMOS管1021同时呈导通状态时，为了使第二PMOS管1014处于断开状态，此时：

Vout1>VDDH-|Vth4| 公式(2-1)

其中，Vout1为连接点Y上的电压值，VDDH为模拟电路的电源电压，Vth4为第二PMOS管1014的阈值电压。此时：

其中，Ron3为第一PMOS管1013的导通电阻，Ron5为弱下拉PMOS管1021的导通电阻。

进一步地，由PMOS管的导通特性可知：

其中，Up为PMOS管的电子迁移率，Cox为PMOS管的单位面积栅氧化层电容，为第一PMOS管1013的宽长比，Vth3为第一PMOS管1013的阈值电压，为弱下拉PMOS管1021的宽长比，Vth5为弱下拉PMOS管1021的阈值电压。

假使各PMOS管的阈值电压相同，令：

Vth3＝Vth4＝Vth5＝Vth 公式(2-5)

由公式(2-1)至公式(2-5)可得：

同时，为了保证电路稳定性：

其中，Vth为各PMOS管的阈值电压，m₂为保证电路稳定性所设置的第二稳定系数，其取值可根据实际需要进行适应性设置，本公开实施例对此不作限制。

可见，在本公开实施例的电平转换电路中，通过在电平转换电路的电平转换模块的一侧输出节点添加弱下拉PMOS管，无论在何种PVT条件下，只要数字电路未上电，输出节点上的电压值由弱下拉PMOS确定，当数字电路上电时，由电平转换模块的转换逻辑确定输出节点上的电压值，从而不会影响模拟电路的正常工作，并且规避了检测电路阈值偏移导致的电路失效问题。

更重要的是，由于本公开实施例仅在电平转换电路中添加弱下拉PMOS管，带来的功耗和面积增加极小，可移植性更高。

因此，本公开实施例的电平转换电路，有效解决了传统检测电路结构功耗和面积消耗大，电路复杂不易进行不同工艺移植和PVT导致电路不稳定的问题。并且，本公开实施例的电平转换电路使用了极低的功耗和面积代价，以极高的稳定性和不同工艺可移植性，实现数字电路未上电时，使模拟电路状态固定。

需要说明的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施方式中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。

第二方面，本公开实施例提供一种电平转换芯片500，图5示出了本公开实施例提供的电平转换芯片500的示意图，参见图5：电平转换芯片500包括上述的电平转换电路100。

需要说明的是，关于电平转换电路100的电路结构可参考上文描述，在此不作赘述。

第三方面，本公开实施例提供一种电平转换方法，该方法应用于上述的电平转换芯片500，图6示出了本公开实施例提供的电平转换方法的流程图，参见图6，该电平转换方法包括：

步骤S610:在模拟电路的电源上电以及数字电路的电源未上电的情况下，电平下拉模块对电平转换模块的输出节点的电压下拉作用生效，将输出节点上的控制信号的电压值下拉至预设电平值，输出节点将预设电平值的控制信号输出至电平转换芯片的电平转换电路的输出端。

步骤S620:在模拟电路的电源上电以及数字电路的电源上电的情况下，电平下拉模块对输出节点的电压下拉作用失效，输出节点将电平转换模块转换后的控制信号输出至电平转换芯片的电平转换电路的输出端。

其中，电平下拉模块对输出节点的电压下拉作用生效是指：电平下拉模块的电压下拉作用能够将输出节点的电压值进行下拉。相应的，电平下拉模块对输出节点的电压下拉作用失效是指：电平下拉模块的电压下拉作用无法将输出节点的电压值进行下拉。

本公开实施例的电平转换方法实现了模拟电路电源先于数字电路电源上电时，电平下拉模块对电平转换模块的输出节点的电压下拉作用生效，能够电平转换电路的输出端能够输出预设的逻辑电平，而在模拟电路电源与数字电路电源均上电时，电平下拉模块对输出节点的电压下拉作用失效，能够根据模拟电路电源的供电电压转换数字电路电源的控制信号的电压值，有效避免了由于输出错误的控制信号导致模拟电路处于异常工作状态的情况。

在一种可选的实现方式中，电平下拉模块为弱下拉PMOS管，则弱下拉PMOS管包括：第一栅极、第一源极、第一漏极；其中，第一栅极与接地端连接，第一源极与电平转换模块的输出节点连接，第一漏极与所述接地端连接。

在一种可选的实现方式中，电平转换模块包括：第一NMOS管、第二NMOS管、第一PMOS管以及第二PMOS管；

其中，所述第一NMOS管的栅极与所述数字电路的电源电压端连接，用于输入所述数字电路的控制信号，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的源极与接地端连接；

所述数字电路的电源电压端通过反相器与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极与所述第二PMOS管的漏极连接，所述第二NMOS管的源极与接地端连接；

所述第一PMOS管的栅极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一PMOS管的源极与所述模拟电路的电源电压端连接；

所述第二PMOS管的栅极与所述第一PMOS管的漏极以及所述第一NMOS管的漏极连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二PMOS管的源极与所述模拟电路的电源电压端连接。

在一种可选的实现方式中，电平转换模块的输出节点设置于所述第一PMOS管的栅极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极的连接点；

则所述弱下拉PMOS管在导通状态下对所述输出节点上的控制信号的电压下拉能力小于所述第二PMOS管在导通状态下对所述输出节点上的控制信号的电压上拉能力。

在一种可选的实现方式中，第二PMOS管的宽长比与所述弱下拉PMOS管的宽长比的比值大于第一预设阈值。

在一种可选的实现方式中，电平转换模块的输出节点设置于所述第二PMOS管的栅极与所述第一PMOS管的漏极以及所述第一NMOS管的漏极的连接点；

则所述弱下拉PMOS管在导通状态下对所述输出节点上的控制信号的电压下拉能力小于所述第一PMOS管在导通状态下对所述输出节点上的控制信号的电压上拉能力。

在一种可选的实现方式中，第一PMOS管的宽长比与所述弱下拉PMOS管的宽长比的比值大于第二预设阈值。

上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其它数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其它存储器技术、CD-ROM、数字多功能盘(DVD)或其它光盘存储、磁盒、磁带、磁盘存储或其它磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其它的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其它传输机制之类的调制数据信号中的其它数据，并且可包括任何信息递送介质。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本实施例的范围之内并且形成不同的实施例。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (10)

1.一种电平转换电路，其特征在于，所述电平转换电路包括：电平转换模块与电平下拉模块；

所述电平转换模块用于根据模拟电路的电源电压转换数字电路的控制信号的电压值，其中，转换后的控制信号通过所述电平转换模块的输出节点输出至所述电平转换电路的输出端；

所述电平下拉模块与所述电平转换模块的输出节点连接，所述电平下拉模块为弱下拉类型，用于下拉所述输出节点上的控制信号的电压值；

在所述模拟电路的电源上电以及所述数字电路的电源未上电的情况下，所述电平下拉模块对所述输出节点的电压下拉作用生效，将所述输出节点上的控制信号的电压值下拉至预设电平值，以使所述输出节点将所述预设电平值的控制信号输出至所述电平转换电路的输出端；

在所述模拟电路的电源上电以及所述数字电路的电源上电的情况下，所述电平下拉模块对所述输出节点的电压下拉作用失效，所述输出节点将所述电平转换模块转换后的控制信号输出至所述电平转换电路的输出端。

2.根据权利要求1所述的电平转换电路，其特征在于，所述电平下拉模块为弱下拉PMOS管，则所述弱下拉PMOS管包括：第一栅极、第一源极、第一漏极；

其中，所述第一栅极与接地端连接，所述第一源极与所述电平转换模块的输出节点连接，所述第一漏极与所述接地端连接。

3.根据权利要求2所述的电平转换电路，其特征在于，所述电平转换模块包括：第一NMOS管、第二NMOS管、第一PMOS管以及第二PMOS管；

其中，所述第一NMOS管的栅极与所述数字电路的电源电压端连接，用于输入所述数字电路的控制信号，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的源极与接地端连接；

所述数字电路的电源电压端通过反相器与所述第二NMOS管的栅极连接，所述第二NMOS管的漏极与所述第二PMOS管的漏极连接，所述第二NMOS管的源极与接地端连接；

所述第一PMOS管的栅极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一PMOS管的源极与所述模拟电路的电源电压端连接；

所述第二PMOS管的栅极与所述第一PMOS管的漏极以及所述第一NMOS管的漏极连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二PMOS管的源极与所述模拟电路的电源电压端连接。

4.根据权利要求3所述的电平转换电路，其特征在于，所述电平转换模块的输出节点设置于所述第一PMOS管的栅极与所述第二PMOS管的漏极以及所述第二NMOS管的漏极的连接点；

则所述弱下拉PMOS管在导通状态下对所述输出节点上的控制信号的电压下拉能力小于所述第二PMOS管在导通状态下对所述输出节点上的控制信号的电压上拉能力。

5.根据权利要求4所述的电平转换电路，其特征在于，所述第二PMOS管的宽长比与所述弱下拉PMOS管的宽长比的比值大于第一预设阈值。

6.根据权利要求3所述的电平转换电路，其特征在于，所述电平转换模块的输出节点设置于所述第二PMOS管的栅极与所述第一PMOS管的漏极以及所述第一NMOS管的漏极的连接点；

则所述弱下拉PMOS管在导通状态下对所述输出节点上的控制信号的电压下拉能力小于所述第一PMOS管在导通状态下对所述输出节点上的控制信号的电压上拉能力。

7.根据权利要求6所述的电平转换电路，其特征在于，所述第一PMOS管的宽长比与所述弱下拉PMOS管的宽长比的比值大于第二预设阈值。

8.一种电平转换芯片，其特征在于，包括如权利要求1-7任一项所述的电平转换电路。

9.一种电平转换方法，其特征在于，所述电平转换方法应用于权利要求8所述的电平转换芯片，所述方法包括：

在模拟电路的电源上电以及数字电路的电源未上电的情况下，电平下拉模块对电平转换模块的输出节点的电压下拉作用生效，将所述输出节点上的控制信号的电压值下拉至预设电平值，所述输出节点将所述预设电平值的控制信号输出至电平转换芯片的电平转换电路的输出端；

在所述模拟电路的电源上电以及所述数字电路的电源上电的情况下，所述电平下拉模块对所述输出节点的电压下拉作用失效，所述输出节点将所述电平转换模块转换后的控制信号输出至所述电平转换芯片的电平转换电路的输出端。

10.根据权利要求9所述的电平转换方法，其特征在于，所述电平下拉模块为弱下拉PMOS管，则所述弱下拉PMOS管包括：第一栅极、第一源极、第一漏极；

其中，所述第一栅极与接地端连接，所述第一源极与所述电平转换模块的输出节点连接，所述第一漏极与所述接地端连接。