[go: up one dir, main page]

CN119028978A - 集成电路结构及其制造方法 - Google Patents

集成电路结构及其制造方法 Download PDF

Info

Publication number
CN119028978A
CN119028978A CN202411065964.4A CN202411065964A CN119028978A CN 119028978 A CN119028978 A CN 119028978A CN 202411065964 A CN202411065964 A CN 202411065964A CN 119028978 A CN119028978 A CN 119028978A
Authority
CN
China
Prior art keywords
semiconductor substrate
backside
substrate
integrated circuit
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202411065964.4A
Other languages
English (en)
Inventor
王屏薇
李谷桓
陈瑞麟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN119028978A publication Critical patent/CN119028978A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10W20/42—
    • H10W20/435—

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开实施例提供了集成电路(IC)结构，IC结构包括：半导体衬底，具有前侧和背侧；浅沟槽隔离(STI)结构，形成在半导体衬底中并且限定有源区域，其中，STI结构包括STI底面，其中，半导体衬底包括衬底底面，并且其中，STI底面和衬底底面共面；场效应晶体管(FET)，位于有源区域上方并且形成在半导体衬底的前侧上；以及背侧介电层，设置在衬底底面和STI底面上。本申请的实施例还涉及制造集成电路结构的方法。

Description

集成电路结构及其制造方法
技术领域
本申请的实施例涉及集成电路结构及其制造方法。
背景技术
电子工业经历了对更小且更快的电子器件的日益增长的需求，这些电子器件同时能够支持更多越来越复杂和精密的功能。为了满足这些需求，在集成电路(IC)工业中存在制造低成本、高性能和低功率的IC的持续趋势。迄今为止，这些目标在很大程度上已经通过减小IC尺寸(例如，最小IC部件尺寸)来实现，从而改进生产效率并且降低相关成本。然而，这样的缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能中的持续进步需要IC制造工艺和技术中的类似进步。
最近，已经引入了多栅极器件来改进栅极控制。已经观察到多栅极器件增加了栅极-沟道耦合，减小了截止状态电流和/或减小了短沟道效应(SCE)。一种这样的多栅极器件是全环栅(GAA)器件，其包括可以部分或完全在沟道区域周围延伸以在至少两侧上提供对沟道区域的访问的栅极结构。GAA器件能够实现IC技术的积极缩小，保持栅极控制并且减轻SCE，同时与传统IC制造工艺无缝集成。随着GAA器件继续缩放，在一些领域中出现了挑战，诸如电流泄漏，尤其是当需要高电流、高电压或高速度时。因此，虽然现有的GAA器件和用于制造这样的器件的方法通常足以满足它们的预期目的，但是它们并不是在所有方面都已完全令人满意。
发明内容
本申请的一些实施例提供了一种集成电路结构，包括：半导体衬底，具有前侧和背侧；浅沟槽隔离结构，形成在所述半导体衬底中并且限定有源区域，其中，所述浅沟槽隔离结构包括浅沟槽隔离底面，其中，所述半导体衬底包括衬底底面，并且其中，所述浅沟槽隔离底面和所述衬底底面共面；场效应晶体管，位于所述有源区域上方并且形成在所述半导体衬底的所述前侧上；以及背侧介电层，设置在所述衬底底面和所述浅沟槽隔离底面上。
本申请的又一些实施例提供了一种制造集成电路结构的方法，包括：接收具有前侧和背侧的半导体衬底；形成具有位于所述半导体衬底的所述前侧上的半导体器件以及位于所述半导体器件上方的互连结构的电路结构；以及从所述半导体衬底的所述背侧向下减薄所述半导体衬底，从而使得隔离结构暴露。
本申请的又一些实施例提供了一种集成电路结构，包括：半导体衬底，具有前侧和背侧；浅沟槽隔离结构，形成在所述半导体衬底中并且限定有源区域，其中，所述浅沟槽隔离结构包括浅沟槽隔离底面，其中，所述半导体衬底包括衬底底面，并且其中，所述浅沟槽隔离底面和所述衬底底面共面；场效应晶体管，位于所述有源区域上方并且形成在所述半导体衬底的所述前侧上；以及背侧介电层，设置在所述衬底底面和所述浅沟槽隔离底面上，其中，所述有源区域包括垂直堆叠并且彼此间隔开的多个沟道层，所述场效应晶体管包括源极、漏极、介于所述源极和所述漏极之间的栅极，其中，所述栅极进一步延伸以包裹所述多个沟道层的每个，并且所述源极和所述漏极的每个还包括嵌入在外延半导体部件中的介电材料层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开实施例的各个方面的集成电路结构的顶视图。
图2是根据本公开实施例的各个方面的集成电路结构的截面图。
图3A是根据本公开实施例的各个方面的集成电路结构的顶视图。
图3B、图3C和图3D是根据本公开实施例的各个方面的图3A的集成电路结构的截面图。
图4A是根据本公开实施例的各个方面的集成电路结构的顶视图。
图4B是根据本公开实施例的各个方面的图4A的集成电路结构的截面图。
图5A、图5B和图5C是根据本公开实施例的各个方面的用于制造集成电路结构的方法的流程图。
图6A、图7A、图8A、图9A、图10A和图11A是根据本公开实施例的各个方面的集成电路结构在各个制造阶段的部分或整体的局部立体图。
图6B、图7B、图8B、图9B、图10B和图11B是根据本公开实施例的各个方面的集成电路结构在各个制造阶段的部分或整体的局部截面图。
具体实施方式
本公开实施例总体涉及集成电路器件，并且更具体地，涉及多栅极器件，诸如全环栅(GAA)器件。
以下公开内容提供了许多用于实现不同特征的不同实施例或实例。可以在本文描述的各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示各个公开的实施例和/或配置之间的关系。此外，下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，并不旨在进行限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，在本公开实施例中，在另一部件上形成连接至和/或耦合至另一部件的部件可以包括部件直接接触形成的实施例，并且也可以包括可以形成介于部件之间的额外部件，从而使得部件可以不直接接触的实施例。
此外，为了便于描述，本文使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语以及它们的衍生词(例如，“水平地”、“向下地”、“向上地”等)以描述一个元件或部件与另一元件或部件的关系。空间相对术语旨在涵盖与包括一个或多个元件或者一个或多个部件的器件(或系统或装置)所描绘不同的方位，包括与器件的使用或操作相关的方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“大约”等描述数值或数值范围时，该术语旨在涵盖在包括所描述数值的合理范围内的数值，诸如在所描述数值的+/-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm的尺寸范围。
所公开的器件结构及其制造方法涉及场效应晶体管(FET)，尤其是GAA FET结构。所公开的器件结构包括各个结构部件和制造步骤，以提供共同隔离并且防止器件结构免受电流泄露影响。以所公开的具有一次性可编程存储器(OTP)器件的结构及其制造方法作为实例。然而，应该理解，本公开实施例不限于OPT器件，并且适用于用于泄漏减少的任何适当的器件。
图1是具有各个电路区域52(每个具有一个或多个OTP器件)的集成电路(IC)结构50的顶视图。然而，那些OTP电路区域52并排设置，它们之间没有空白区。这是因为根据本公开的各个实施例，器件拾取区域由于各个隔离部件而受到限制，这将在下面描述。应该理解，本公开实施例不限于OPT器件，并且适用于用于泄漏减少的任何适当器件。OPT器件通常实施电熔丝(eFuse)，并且需要高电压操作。电流泄漏在这样的应用中是令人担忧的问题。已经使用了许多措施来减少电流泄漏。例如，OPT器件中的N型FET(nFET)包括P阱和位于P阱下面的深N阱(DNW)、用于偏置P阱的P阱拾取区域以及用于偏置深N阱的N阱拾取区域。这种结构可以减少电流泄漏，但是增加了器件区并且减小了电路封装密度。
在本公开的一些实施例中，形成器件结构的方法包括：在鳍结构或GAA结构中形成FET之后，包括从背侧向下减薄衬底以到达浅沟槽隔离(STI)结构的底面的操作，使得半导体衬底分隔成通过STI结构彼此隔离的多个半导体岛，从而实现那些半导体岛的隔离和泄露电流的减少。因此，在电路区减小80％以上的情况下消除了用于结隔离的那些阱拾取区域。因此，所公开的器件结构也称为无抽头器件结构。
图2中进一步示出了IC结构50的部分54。图2是根据一些实施例构造的IC结构50的截面图。IC结构50包括半导体衬底56，诸如硅衬底、砷化镓衬底或其它合适的半导体衬底。在半导体衬底56中形成沿Y方向将半导体衬底56分隔开的隔离结构58，从而限定半导体衬底56的有源区域62。那些有源区域由隔离结构围绕，并且通过隔离结构彼此分隔开。在本公开实施例中，隔离结构58是通过包括图案化、沉积和化学机械抛光(CMP)的适当程序形成的浅沟槽隔离(STI)结构。那些有源区域可以突出在STI结构之上，并且因此称为鳍有源区域。IC结构50包括形成在有源区域上的各个场效应晶体管(FET)。场效应晶体管包括栅极60、由栅极60介于其间的源极/漏极(S/D)部件(或简称为源极和漏极)70。栅极60包括栅极介电层和设置在栅极介电层上的栅电极，以及设置在栅电极的侧壁上的栅极间隔件。FET可以是平面FET、鳍FET、多栅极FET，诸如全环栅(GAA)FET或其它合适的FET结构。FET形成在半导体衬底56的前侧上。形成IC结构的方法包括从背侧向下减薄半导体衬底56，从而使得STI结构58暴露。半导体衬底56的底面和STI结构58的底面在向下减薄之后共面。在前侧上形成其它结构，诸如互连结构。在向下减薄之后，在半导体衬底56的背侧上形成背侧互连结构59。
上面公开的结构提供了用于沿Y方向(沿栅极的纵向方向)分布的各个FET的隔离。然而，在一个有源区域上沿X方向(沿诸如鳍有源区域的有源区域的纵向方向)分布的各个FET不能适当地彼此隔离。本公开实施例中的结构也包括多个部件，以共同实现用于如下面所描述的那些FET的增强隔离。
图3A示出了根据一些实施例构造的IC结构50的顶视图，而图3B(和图3D)和图3C分别示出了IC结构50沿虚线BB’和CC’的截面图。在图3A中，器件结构包括沿X方向取向的有源区域62和沿Y方向取向的栅极60。从衬底56的背侧形成导电部件(背侧通孔或“VB”)64。背侧通孔64是导电部件，并且是用于电布线的背侧互连结构59的部分。背侧通孔64电连接至FET，诸如从背侧连接至S/D部件70。在一些实施例中，背侧通孔64的子集由用于隔离功能的背侧介电通孔替换，诸如图4A和图4B中所示的那些。背侧介电通孔是介电部件，并且与背侧导电通孔不同。稍后将进一步描述背侧导电通孔和背侧介电部件的形成。
在图3B中，在衬底56的前侧上形成包括FET(诸如GAA FET)的各个器件。FET包括垂直堆叠的多个沟道层78、源极/漏极(S/D)部件(或简称为源极和漏极)70以及介于S/D部件70之间并且位于沟道层78上面的栅极结构(或简称为栅极)60。栅极结构60进一步延伸以包裹垂直堆叠的沟道层78的每个。栅极结构60包括栅极介电层、设置在栅极介电层上的栅电极以及设置在栅电极的侧壁上的栅极间隔件。
此外，S/D部件70形成为具有嵌入的介电部件68，从而从半导体衬底56实现对应S/D部件70。介电部件68可以包括任何合适的介电材料，诸如氮化硅、氧化硅、氮氧化硅、其它合适的介电材料或它们的组合。具有嵌入在其中的介电层的S/D部件70的形成可以包括：蚀刻以使S/D区域凹进；外延生长具有较低掺杂浓度的半导体材料(诸如掺杂有用于N型FET的磷或者掺杂有用于P型FET的硼)；形成介电部件68；以及外延生长具有较高掺杂浓度的半导体材料。半导体材料可以包括硅、硅锗或其它合适的半导体材料。形成介电部件68可以包括：沉积介电材料；以及各向异性蚀刻，诸如等离子体蚀刻，以去除沉积在凹槽的侧壁上的部分。
在一些可选实施例中，介电部件68形成在外延S/D部件70的底面上，如图3D中所示。图3D是根据一些实施例构造的IC结构50的截面图。图3D类似于图3B，但是介电部件68形成在S/D部件70的底面上。例如，具有嵌入在其中的介电层的S/D部件70的形成可以包括：蚀刻以使S/D区域凹进；形成介电部件68；以及外延生长具有较低掺杂浓度的半导体材料(诸如掺杂有用于N型FET的磷或者掺杂有用于P型FET的硼)。外延生长工艺可以包括：外延生长具有较低掺杂浓度的半导体材料；以及外延生长具有较高掺杂浓度的半导体材料。形成介电部件68可以包括：沉积介电材料；以及各向异性蚀刻，诸如等离子体蚀刻，以去除沉积在凹槽的侧壁上的部分。
在FET上方进一步形成前侧互连结构。前侧互连结构包括分布在多个金属层中的接触件、通孔和金属线。前侧互连结构的一些部件(诸如接触件72)在图3B中示出。例如，通过适当的程序，诸如包括沉积和CMP的程序，在FET上方形成层间介电(ILD)层74。ILD层74可以包括蚀刻停止层和设置在蚀刻停止层上的低k介电材料。图案化ILD层74以形成接触孔；在接触孔中沉积一种或多种金属或其它导电材料；并且施加CMP工艺以去除过量的金属并且平坦化顶面，从而形成与对应S/D部件70对准、接合在对应S/D部件70上并且电连接至对应S/D部件70的接触件72。
IC结构50也包括背侧互连结构59的背侧通孔64和其它导电部件80(诸如金属线)。在一些实施例中，在形成FET(和其它器件)和FET上方的前侧互连结构之后，载体衬底可以接合至前侧。此后，从背侧向下减薄半导体衬底56，从而使得STI结构58从背侧暴露。可以额外施加其它工艺以平坦化背侧表面，诸如蚀刻、沉积和化学机械抛光(CMP)。因此，衬底56的底面和STI结构58的底面共面。背侧介电层82沉积在背侧上，并且直接接触半导体衬底56和STI结构58的共面底面，如图3B和图3C中所示。背侧介电层82包括一种或多种合适的介电材料，诸如氮化硅、氧化硅或它们的组合。
背侧通孔64形成在半导体衬底56中，并且电连接至S/D部件70，如图3B中所示。背侧通孔64的每个包括金属通孔(或金属插塞)64以及围绕背侧通孔的侧壁以提供相邻半导体岛和金属插塞之间的隔离的的介电阻挡件(或介电阻挡层)66。在一些实施例中，介电阻挡层66包括氮化硅、其它合适的介电材料或它们的组合。金属通孔64包括一种或多种金属，诸如铜、钨、其它合适的金属或它们的组合。背侧通孔64的形成包括：图案化背侧介电层82和半导体衬底56以形成具有暴露在其内的对应S/D部件70的开口孔；沉积介电阻挡材料；实施等离子体蚀刻工艺以去除介电阻挡材料的沉积在开口孔的侧壁上的部分；沉积金属以填充在开口孔中；以及根据一些实施例，实施CMP工艺以平坦化。尤其地，背侧介电层82和介电阻挡层66围绕半导体衬底56的半导体岛，因此提供了增强的隔离并且减少了泄漏问题。
在背侧介电层82上形成背侧层间介电(ILD)层84。背侧ILD层84包括一种或多种介电材料，诸如通过合适的技术(诸如化学气相沉积(CVD)、旋涂、其它合适的技术或它们的组合)形成的蚀刻停止层和低k介电材料。
在背侧ILD层84中形成电连接至背侧通孔64的其它导电部件，诸如金属线80，如图3B中所示。金属线80的形成可以包括任何适当的程序，诸如双重镶嵌工艺。例如，通过光刻工艺和蚀刻图案化背侧ILD层84以形成沟槽；在沟槽中依次沉积一种或多种金属，诸如阻挡层(例如，钛和氮化钛)和填充金属；以及实施CMP工艺以去除过量的沉积金属并且平坦化表面。
在图3B中，S/D部件70的第一子集与背侧通孔64相关，而S/D部件70的第二子集没有背侧通孔64。S/D部件70的第二子集包括嵌入在其中用于隔离的介电部件68，而S/D部件70的第一子集没有介电部件68，因为那些S/D部件70旨在电连接至背侧通孔64。
如上面所指出，背侧通孔64可以具有图4A和图4B中描述的一些可选结构。图4A示出了根据一些实施例构造的IC结构50的顶视图，而图4B示出了IC结构50沿虚线BB’的截面图。图4A和图4B中所示的IC结构50类似于图3A至图3B中所示的IC结构50。然而，一些背侧通孔64用背侧介电通孔88替换。背侧介电通孔88是介电部件，并且配置为用于具有增强的隔离有效性的隔离。因此，半导体衬底56的半导体岛通过背侧介电通孔88彼此分隔开并且隔离。为了清楚，背侧通孔64也称为背侧导电通孔64。
在图4A中，器件结构包括沿X方向取向的有源区域和沿Y方向取向的栅极。此外，背侧介电层82、介电部件68、介电阻挡层66和背侧介电通孔88配置为共同将一个半导体岛与相邻的半导体岛隔离。在一些实施例中，器件结构包括介电栅极、介电栅极切割部件或它们两者，以向半导体岛和形成在其上的FET提供额外的隔离效果。
额外的部件和方法可以用于进一步隔离。例如，如图4B中所示，背侧上的金属线80沿X方向延伸。在图3B中，背侧上的金属线80用插入的介电部件(诸如背侧ILD层84)来分段，以提供额外的隔离。
图5A、图5B和图5C示出了制造根据一些实施例构造的IC结构50的方法100的流程图。在一些实例中，IC结构50是IC结构(或工件)200。图6A至图11B是根据一些实施例构造的IC结构200在各个制造阶段的立体图或截面图。特别地，图6A、图7A、图8A、图9A、图10A和图11A是IC结构200的立体图；图6B、图7B和图8B是IC结构200沿虚线AA’的截面图；并且图9B、图10B和图11B是IC结构200沿虚线BB’的截面图。根据一些实施例，下面参考图5A至图11B进一步描述方法100。
参考图5A、图6A和图6B，方法100通过提供或接收工件200开始于框102，包括：在半导体衬底56的前侧上形成各个器件，诸如FET、GAA FET、互补FET(CFET)、其它合适的器件或它们的组合；以及在器件上方形成包括接触件、通孔和金属线的前侧互连结构204。在所公开的实施例中，器件是具有包裹垂直堆叠的多沟道层78的每个的栅极结构的GAA FET。
应该指出，工件200在图6A和图6B中示出为上下颠倒，使得衬底56的前侧示出为位于底部上，并且衬底56的背侧位于顶部上。尤其地，在半导体衬底56中形成蚀刻停止层210。蚀刻停止层210在背侧工艺期间用作蚀刻停止层，如将在方法100的稍后操作中描述的。蚀刻停止层210用与半导体衬底56不同的材料嵌入在半导体衬底56中以用于蚀刻选择性。蚀刻停止层210包括任何适当的材料以实现蚀刻选择性，诸如氧化硅、氮化硅、其它介电材料、其它合适的材料或它们的组合。在一些实施例中，半导体衬底56是硅衬底，并且蚀刻停止层210是硅锗或氧化硅。蚀刻停止层210可以通过任何合适的方法形成在半导体衬底56中，诸如注入氧(SIMOX)或注入以引入其它组成。在一些实施例中，蚀刻停止层210通过外延生长来形成，诸如在半导体衬底56上外延生长硅锗层作为蚀刻停止层；以及在硅锗层上外延生长硅层，从而使得硅锗层嵌入在半导体衬底56中。
前侧结构的形成包括形成如上面所描述的器件和前侧互连结构204，并且还包括形成其它部件和组件，诸如栅极切割部件206和介电栅极208。栅极切割部件206是介电部件，并且形成为将长栅极结构切割成分段的栅极结构。栅极切割部件206可以在形成栅极结构60之前、期间或之后形成，并且沿X方向纵向取向，而栅极结构60沿Y方向纵向取向。介电栅极208也是介电部件，但是沿Y方向纵向取向，并且与栅极结构平行。在一些实施例中，形成伪栅极结构，并且然后分别用栅极结构60和介电栅极208来替换。栅极切割部件206形成为将栅极结构切割成分段的栅极结构60。栅极结构60包括栅极介电层和设置在栅极介电层上的栅电极。栅极结构60的部分60A(诸如栅极介电层或额外地栅电极的部分)包裹沟道层78。
仍然参考图5A、图6A和图6B，方法100通过将载体衬底202在前侧上接合至工件200进入操作104；以及操作106，以从背侧向下减薄半导体衬底56。在操作106中，在接合之后，通过合适的技术，诸如研磨、化学机械抛光或它们的组合，从背侧向下减薄半导体衬底56。在所公开的实施例中，向下减薄工艺减小了衬底56的厚度，从而使得STI结构58从背侧暴露。根据一些实施例，载体衬底202是半导体衬底(诸如硅衬底)、介电衬底或其它合适的衬底。
在图5C的流程图中进一步描述了形成器件和互连结构的详细操作。
参考图5A、图7A和图7B，方法100通过用蚀刻溶液实施湿蚀刻工艺以选择性蚀刻衬底56的半导体材料(诸如硅)进入操作108。由于选择性蚀刻，湿蚀刻工艺在蚀刻停止层210上停止，使得蚀刻停止层210在湿蚀刻之后从背侧暴露。在一些实施例中，湿蚀刻工艺使用氢氧化钾(KOH)溶液，或者包括硝酸(HNO3)、氢氟酸(HF)和水(H2O)的蚀刻溶液。
参考图5A、图8A和图8B，方法100通过合适的方法通过选择性去除蚀刻停止层210进入操作110，诸如用蚀刻剂的另一湿蚀刻工艺来选择性去除蚀刻停止层210。此后，具有相关有源区域62的半导体衬底56从背侧暴露。在一些实施例中，如果蚀刻停止层210是氧化硅，蚀刻溶液包括稀释的氢氟酸。
参考图5A、图9A和图9B，方法100通过使用合适的方法(诸如化学气相沉积(CVD)、可流动CVD(FCVD)、其它合适的方法或它们的组合)在背侧上沉积介电材料层212进入操作112。介电材料层212可以包括氧化硅、氮氧化硅、其它合适的介电材料或它们的组合。
参考图5A、图10A和图10B，方法100通过对背侧实施CMP工艺，从而使得背侧凹进并且平坦化，直至STI结构58和半导体衬底56从背侧暴露进入操作114。因此，STI结构58和半导体衬底56的底面共面。
参考图5A、图11A和图11B，方法100通过使用合适的方法(诸如化学气相沉积(CVD)、可流动CVD(FCVD)、其它合适的方法或它们的组合)在背侧上形成背侧介电层82进入操作116。根据一些实施例，背侧介电层82可以包括氧化硅、氮氧化硅、氮化硅、其它合适的介电材料或它们的组合。背侧介电层82可以用作硬掩模、蚀刻停止层、介电隔离、其它功能或它们的组合。
方法100进入操作118，以形成包括分布在一个或多个金属层中的背侧通孔、背侧介电通孔和背侧金属线的背侧互连结构。
方法100可以包括在上面描述的操作之前、期间或之后的其它工艺。
在操作118中形成的背侧互连结构59在形成和组成方面类似于前侧互连结构204。例如，背侧互连结构59包括分布在一个或多个金属层中的背侧通孔64、金属线80和通孔，并且可以通过合适的技术来形成，诸如镶嵌工艺、双重镶嵌工艺、包括沉积和图案化的程序、其它合适的方法或它们的组合。在一些实施例中，背侧互连结构59包括通过图3A至图3D和图4A至图4B中描述的方法形成的背侧通孔64和背侧金属线80。
例如，如图5B中所示并且进一步参考图3A至图3D和图4A至图4B，形成背侧互连结构59的方法118包括通过图案化背侧介电层82和半导体衬底56以形成接触孔的操作120。背侧介电层82可以在图案化工艺期间用作硬掩模。方法118通过使用适当的技术在接触孔的侧壁上形成介电阻挡件66进入操作122，诸如包括沉积一种或多种介电材料(诸如氧化硅、氮化硅、氮氧化硅或其它合适的介电材料或它们的组合)以及向介电材料施加等离子体蚀刻的程序。方法118通过在如图3B中所示的接触孔中形成金属通孔64进入操作124。操作124可以包括沉积以及施加CMP工艺。方法118通过诸如沉积以及施加CMP工艺的合适方法通过形成背侧层间介电层84进入操作126。方法118通过图案化背侧层间介电层84以形成沟槽进入操作128。根据一些实施例，方法118通过使用包括沉积和CMP工艺的程序在沟槽中形成金属线进入操作130。
形成前侧器件(诸如GAA FET或其它多栅极器件)和前侧互连结构204的操作102包括各个操作，诸如图5C中所示的那些。
在一些实施例中，方法102制造包括p型GAA晶体管和n型GAA晶体管的多栅极器件。在一些实施例中，方法102制造包括具有不同特性的第一GAA晶体管和第二GAA晶体管的多栅极器件，诸如关键路径中的第一GAA晶体管和非关键路径中的第二GAA晶体管。在本实施例中，路径限定为在电路中分配信号的布线。关键路径是主要控制取决于不同电路应用的电路速度(或信号分配速度)的位置。另一方面，如果电路速度随晶体管的性能显著变化，则信号路径将称为关键路径。在一些方面，关键路径和非关键GAA路径在现场操作期间可以具有不同的功耗。在集成电路中，电路中的电流(以及同样电功率)可能不均匀分布。一些局部区中的平均电流密度大于其它局部区中的那些。具有较大平均电流密度的那些区称为关键路径，这导致各种问题，诸如减小功率效率、降低电路性能、降低电路速度、增加电池尺寸以及引起可靠性问题。在现有方法中，器件尺寸，诸如关键路径中的晶体管的沟道宽度增加，以调整或减小对应的平均电流密度。然而，现有的方法将增加其它问题。例如，电路区增加，并且封装密度减小。在其它实例中，对关键路径中的器件的尺寸的调整在有源区域中引入了微调，这进一步增加了电路布局的复杂性，并且由于先进技术节点中的较小电路单元高度和栅极间距，对电路设计提出了挑战。
所公开的多栅极器件及其制造方法解决了那些问题。特别地，为了性能提升，本公开实施例选择关键路径处的高驱动器件(或更大片数量的器件)；以及非关键路径处的低功率器件(或更少片数量的器件)。
在框132中，在衬底上方形成半导体层堆叠件。半导体层堆叠件包括以交替配置垂直堆叠的第一半导体层和第二半导体层。在框134中，在半导体层堆叠件的第一区域上方形成栅极结构。栅极结构包括伪栅极堆叠件和栅极间隔件。在框136中，去除半导体层堆叠件的位于第二区域中的部分以形成源极/漏极凹槽。在框138中，沿半导体层堆叠件中的第一半导体层的侧壁形成内部间隔件。在框140中，在源极/漏极凹槽中形成外延源极/漏极部件。在框142中，在外延源极/漏极部件上方形成层间介电(ILD)层。在框144中，去除伪栅极堆叠件，从而形成暴露栅极区域中的半导体层堆叠件的栅极沟槽。在框146中，从由栅极沟槽暴露的半导体层堆叠件去除第一半导体层，从而在第二半导体层之间形成间隙。在框148中，在栅极区域中的第二半导体层周围的栅极沟槽中形成栅极堆叠件。在框150中，从工件的前侧实施其它制造工艺，包括形成互连结构。本公开实施例考虑了额外处理。可以在方法102之前、期间和之后提供额外步骤，并且对于方法102的额外实施例，可以移动、替换或消除所描述步骤中的一些。
本公开实施例提供了许多不同的实施例。所公开的器件结构及其制造方法涉及场效应晶体管(FET)，尤其是GAA FET结构。所公开的器件结构包括各个结构部件和制造步骤，以提供共同隔离并且防止器件结构免受电流泄露影响。以所公开的具有一次性可编程存储器(OTP)器件的结构及其制造方法作为实例。此外，所公开的结构和方法也与其它制造技术兼容，而没有增强电路封装密度和功率效率。
本公开实施例提供了集成电路(IC)和用于制造这样的IC的方法。在一个示例性方面，示例性集成电路结构包括：半导体衬底，具有前侧和背侧；浅沟槽隔离(STI)结构，形成在半导体衬底中并且限定有源区域，其中，STI结构包括STI底面，其中，半导体衬底包括衬底底面，并且其中，STI底面和衬底底面共面；场效应晶体管(FET)，位于有源区域上方并且形成在半导体衬底的前侧上；以及背侧介电层，设置在衬底底面和STI底面上。
在另一示例性方面，本公开实施例提供了制造集成电路(IC)结构的方法。方法包括：接收具有前侧和背侧的半导体衬底；形成具有位于半导体衬底的前侧上的半导体器件以及位于半导体器件上方的互连结构的电路结构；以及从半导体衬底的背侧向下减薄半导体衬底，从而使得隔离结构暴露。
在又一示例性方面，本公开实施例提供了集成电路(IC)结构。IC结构包括：半导体衬底，具有前侧和背侧；浅沟槽隔离(STI)结构，形成在半导体衬底中并且限定有源区域，其中，STI结构包括STI底面，其中，半导体衬底包括衬底底面，并且其中，STI底面和衬底底面共面；场效应晶体管(FET)，位于有源区域上方并且形成在半导体衬底的前侧上；以及背侧介电层，设置在衬底底面和STI底面上。有源区域包括垂直堆叠并且彼此间隔开的多个沟道层；FET包括源极、漏极、介于源极和漏极之间的栅极；栅极进一步延伸以包裹多个沟道层的每个；并且源极和漏极的每个还包括嵌入在外延半导体部件中的介电材料层。
本申请的一些实施例提供了一种集成电路结构，包括：半导体衬底，具有前侧和背侧；浅沟槽隔离结构，形成在所述半导体衬底中并且限定有源区域，其中，所述浅沟槽隔离结构包括浅沟槽隔离底面，其中，所述半导体衬底包括衬底底面，并且其中，所述浅沟槽隔离底面和所述衬底底面共面；场效应晶体管，位于所述有源区域上方并且形成在所述半导体衬底的所述前侧上；以及背侧介电层，设置在所述衬底底面和所述浅沟槽隔离底面上。
在一些实施例中，所述有源区域包括垂直堆叠并且彼此间隔开的多个沟道层；并且所述场效应晶体管包括源极、漏极、介于所述源极和所述漏极之间的栅极，其中，所述栅极进一步延伸以包裹所述多个沟道层的每个。
在一些实施例中，所述源极和所述漏极的每个还包括嵌入在外延半导体部件中的介电材料层。
在一些实施例中，所述源极和所述漏极的每个还包括设置在外延半导体部件的底面上并且将所述外延半导体部件与所述半导体衬底隔离的介电材料层。
在一些实施例中，集成电路结构还包括形成在所述半导体衬底的所述背侧上的背侧通孔，其中，所述背侧通孔部分嵌入在所述半导体衬底中；以及所述背侧通孔包括导电插塞，其中介电层围绕所述导电插塞的侧壁并且将所述导电插塞与所述半导体衬底分隔开。
在一些实施例中，所述背侧通孔的底面与所述背侧介电层的底面共面。
在一些实施例中，所述背侧通孔延伸以电连接至所述源极和所述漏极中的一个。
在一些实施例中，集成电路结构还包括延伸以接触所述源极和所述漏极中的一个的背侧介电通孔。
在一些实施例中，所述背侧介电通孔由所述半导体衬底围绕并且横向接触所述背侧介电层。
本申请的又一些实施例提供了一种制造集成电路结构的方法，包括：接收具有前侧和背侧的半导体衬底；形成具有位于所述半导体衬底的所述前侧上的半导体器件以及位于所述半导体器件上方的互连结构的电路结构；以及从所述半导体衬底的所述背侧向下减薄所述半导体衬底，从而使得隔离结构暴露。
在一些实施例中，所述隔离结构是形成在所述半导体衬底中并且限定所述半导体衬底的有源区域的浅沟槽隔离结构，其中，向下减薄所述半导体衬底包括向下减薄所述半导体衬底，从而使得所述浅沟槽隔离结构的底面和所述半导体衬底的底面共面。
在一些实施例中，方法还包括从所述半导体衬底的所述背侧形成背侧介电层，以接触所述半导体衬底的所述底面和所述浅沟槽隔离结构的所述底面。
在一些实施例中，方法还包括：形成垂直堆叠并且彼此远离的多个沟道层；形成源极/漏极部件以电连接所述多个沟道层；以及形成包裹所述多个沟道层的每个的栅极结构。
在一些实施例中，形成所述源极/漏极部件包括形成嵌入在所述源极/漏极部件的每个中的介电材料层。
在一些实施例中，方法还包括从所述背侧在所述半导体衬底中形成导电通孔，其中，所述导电通孔电连接至所述源极/漏极部件中的一个。
在一些实施例中，在所述半导体衬底中形成导电通孔还包括形成金属插塞以及形成围绕所述金属插塞并且将所述金属插塞与所述半导体衬底横向分隔开的介电材料层。
在一些实施例中，方法还包括从所述背侧在所述半导体衬底中形成介电插塞，其中，所述介电插塞与所述源极/漏极部件中的一个对准并且横向接触所述背侧介电层。
本申请的又一些实施例提供了一种集成电路结构，包括：半导体衬底，具有前侧和背侧；浅沟槽隔离结构，形成在所述半导体衬底中并且限定有源区域，其中，所述浅沟槽隔离结构包括浅沟槽隔离底面，其中，所述半导体衬底包括衬底底面，并且其中，所述浅沟槽隔离底面和所述衬底底面共面；场效应晶体管，位于所述有源区域上方并且形成在所述半导体衬底的所述前侧上；以及背侧介电层，设置在所述衬底底面和所述浅沟槽隔离底面上，其中，所述有源区域包括垂直堆叠并且彼此间隔开的多个沟道层，所述场效应晶体管包括源极、漏极、介于所述源极和所述漏极之间的栅极，其中，所述栅极进一步延伸以包裹所述多个沟道层的每个，并且所述源极和所述漏极的每个还包括嵌入在外延半导体部件中的介电材料层。
在一些实施例中，集成电路结构还包括形成在所述半导体衬底的所述背侧上的背侧导电通孔和背侧介电通孔，其中，所述背侧导电通孔部分嵌入在所述半导体衬底中并且电连接至所述源极和所述漏极中的一个；所述背侧导电通孔包括导电插塞，其中介电层横向围绕所述导电插塞的侧壁并且将所述导电插塞与所述半导体衬底分隔开；并且所述背侧介电通孔与所述源极和所述漏极中的另一个对准并且接触所述源极和所述漏极中的另一个。
在一些实施例中，所述背侧导电通孔的底面和所述背侧介电通孔的底面共面；并且所述背侧介电通孔由所述半导体衬底围绕并且横向接触所述背侧介电层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开实施例的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开实施例作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开实施例的精神和范围，并且在不背离本公开实施例的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路结构，包括：
半导体衬底，具有前侧和背侧；
浅沟槽隔离结构，形成在所述半导体衬底中并且限定有源区域，其中，所述浅沟槽隔离结构包括浅沟槽隔离底面，其中，所述半导体衬底包括衬底底面，并且其中，所述浅沟槽隔离底面和所述衬底底面共面；
场效应晶体管，位于所述有源区域上方并且形成在所述半导体衬底的所述前侧上；以及
背侧介电层，设置在所述衬底底面和所述浅沟槽隔离底面上。
2.根据权利要求1所述的集成电路结构，其中，
所述有源区域包括垂直堆叠并且彼此间隔开的多个沟道层；并且
所述场效应晶体管包括源极、漏极、介于所述源极和所述漏极之间的栅极，其中，所述栅极进一步延伸以包裹所述多个沟道层的每个。
3.根据权利要求2所述的集成电路结构，其中，所述源极和所述漏极的每个还包括嵌入在外延半导体部件中的介电材料层。
4.根据权利要求2所述的集成电路结构，其中，所述源极和所述漏极的每个还包括设置在外延半导体部件的底面上并且将所述外延半导体部件与所述半导体衬底隔离的介电材料层。
5.根据权利要求2所述的集成电路结构，还包括形成在所述半导体衬底的所述背侧上的背侧通孔，其中，
所述背侧通孔部分嵌入在所述半导体衬底中；以及
所述背侧通孔包括导电插塞，其中介电层围绕所述导电插塞的侧壁并且将所述导电插塞与所述半导体衬底分隔开。
6.根据权利要求5所述的集成电路结构，其中，所述背侧通孔的底面与所述背侧介电层的底面共面。
7.根据权利要求5所述的集成电路结构，其中，所述背侧通孔延伸以电连接至所述源极和所述漏极中的一个。
8.根据权利要求5所述的集成电路结构，还包括延伸以接触所述源极和所述漏极中的一个的背侧介电通孔。
9.一种制造集成电路结构的方法，包括：
接收具有前侧和背侧的半导体衬底；
形成具有位于所述半导体衬底的所述前侧上的半导体器件以及位于所述半导体器件上方的互连结构的电路结构；以及
从所述半导体衬底的所述背侧向下减薄所述半导体衬底，从而使得隔离结构暴露。
10.一种集成电路结构，包括：
半导体衬底，具有前侧和背侧；
浅沟槽隔离结构，形成在所述半导体衬底中并且限定有源区域，其中，所述浅沟槽隔离结构包括浅沟槽隔离底面，其中，所述半导体衬底包括衬底底面，并且其中，所述浅沟槽隔离底面和所述衬底底面共面；
场效应晶体管，位于所述有源区域上方并且形成在所述半导体衬底的所述前侧上；以及
背侧介电层，设置在所述衬底底面和所述浅沟槽隔离底面上，其中，
所述有源区域包括垂直堆叠并且彼此间隔开的多个沟道层，
所述场效应晶体管包括源极、漏极、介于所述源极和所述漏极之间的栅极，其中，所述栅极进一步延伸以包裹所述多个沟道层的每个，并且
所述源极和所述漏极的每个还包括嵌入在外延半导体部件中的介电材料层。
CN202411065964.4A 2023-08-03 2024-08-05 集成电路结构及其制造方法 Pending CN119028978A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202363517409P 2023-08-03 2023-08-03
US63/517,409 2023-08-03
US18/410,195 US20250048686A1 (en) 2023-08-03 2024-01-11 One-Time Programming Memory Device with Backside Isolation Structure
US18/410,195 2024-01-11

Publications (1)

Publication Number Publication Date
CN119028978A true CN119028978A (zh) 2024-11-26

Family

ID=93532017

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202411065964.4A Pending CN119028978A (zh) 2023-08-03 2024-08-05 集成电路结构及其制造方法

Country Status (2)

Country Link
US (2) US20250048686A1 (zh)
CN (1) CN119028978A (zh)

Also Published As

Publication number Publication date
US20250048686A1 (en) 2025-02-06
TW202520852A (zh) 2025-05-16
US20250359204A1 (en) 2025-11-20

Similar Documents

Publication Publication Date Title
KR102730259B1 (ko) 후면 소스 콘택을 갖는 3차원 메모리 디바이스를 형성하기 위한 방법
EP3942612B1 (en) Methods for forming three-dimensional memory devices
CN111801798B (zh) 三维存储器件
CN111801799B (zh) 用于形成三维存储器件的方法
US11862561B2 (en) Semiconductor devices with backside routing and method of forming same
WO2021237491A1 (en) Three-dimensional memory devices
KR20200049574A (ko) 반도체 디바이스의 상이한 영역에서 상이한 유전 상수 및 크기를 가지는 유전체 핀들
US9953857B2 (en) Semiconductor device with buried local interconnects
CN100378985C (zh) 半导体晶片的半导体结构及其形成方法
US20250343145A1 (en) Semiconductor devices with backside routing and method of forming same
CN113437075A (zh) 一种三维存储器及其制造方法
EP4476764B1 (en) Semiconductor structure with a buried power rail
US12394660B2 (en) Buried power rail after replacement metal gate
US20240021708A1 (en) Structure and formation method of semiconductor device with power rail
KR20110049893A (ko) 쓰루 홀 비아에 이용되는 탄소계 물질을 포함하는 반도체 장치
US10096689B2 (en) Low end parasitic capacitance FinFET
TWI909370B (zh) 積體電路結構及其製作方法
CN119028978A (zh) 集成电路结构及其制造方法
CN109560065B (zh) 一种带体接触的半导体器件结构和形成方法
US20250359000A1 (en) Static Random-Access Memory Device with Enhanced Isolation Structure and Increased Packing Density
TWI910562B (zh) 積體電路結構及其製作方法
CN221008951U (zh) 集成电路
US20240341101A1 (en) Semiconductor device and method for transistor memory element
CN109616472B (zh) 一种半导体器件结构和形成方法
TW202517065A (zh) 半導體元件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination