CN119008585A - 反熔丝阵列结构、编程方法、读取方法和存储器 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种反熔丝阵列结构、编程方法、读取方法和存储器，反熔丝阵列结构包括：位于基底上多个反熔丝集成单元；反熔丝集成单元包括：第一反熔丝单元和第二反熔丝单元；第一反熔丝单元包括第一选择晶体管和第一反熔丝器件；第二反熔丝单元包括第二选择晶体管和第二反熔丝器件；第一选择晶体管与第二选择晶体管共用第三掺杂区；字线沿第一方向延伸，每条字线与至少一行反熔丝集成单元中的第一选择晶体管的栅极和/或第二选择晶体管的栅极连接；位线沿第二方向延伸，每条位线与同一列反熔丝集成单元中的第三掺杂区电连接；第一方向与第二方向相交。本公开实施例至少可以提高反熔丝阵列结构的性能和集成度。

Description

反熔丝阵列结构、编程方法、读取方法和存储器

技术领域

本公开属于半导体领域，具体涉及一种反熔丝阵列结构、编程方法、读取方法和存储器。

背景技术

反熔丝阵列结构包括反熔丝器件(Anti-fuse)，反熔丝器件是一次性可编程器件(One Time Program,OTP),广泛用于动态随机存取存储器(Dynamic Random AccessMemory,DRAM)等存储器中。反熔丝器件由两个导电层及介于导电层之间的介质层构成的半导体器件。未编程时，两个导电层被介质层隔开，反熔丝断路；编程时，外加高电压使介质层被高电压击穿，使得两个导电层之间形成电连接，反熔丝短路还称为熔断。这种熔断过程在物理上是一次性的、永久性的且不可逆的，利用反熔丝未熔断、熔断两种状态可以分别代表逻辑值“0”或逻辑值“1”。

反熔丝阵列结构包括多个反熔丝单元，反熔丝单元包括串联的选择晶体管和反熔丝器件，选择晶体管的栅极与字线相连，选择晶体管与反熔丝共用一个掺杂区，选择晶体管的另一个掺杂区与位线相连。

然而，反熔丝阵列结构的性能和集成度还有待提升。

发明内容

本公开实施例提供一种反熔丝阵列结构、编程方法、读取方法和存储器，至少有利于提高反熔丝阵列结构的性能。

根据本公开一些实施例，本公开实施例一方面提供一种反熔丝阵列结构，其中，反熔丝阵列结构包括：基底，以及位于所述基底上呈阵列排布的多个反熔丝集成单元；所述反熔丝集成单元包括：第一反熔丝单元和第二反熔丝单元；所述第一反熔丝单元包括第一选择晶体管和第一反熔丝器件，二者共用第一掺杂区；所述第二反熔丝单元包括第二选择晶体管和第二反熔丝器件，二者共用第二掺杂区；所述第一选择晶体管与所述第二选择晶体管共用第三掺杂区；所述第一反熔丝器件的编程电极、所述第一选择晶体管的栅极、所述第二选择晶体管的栅极和所述第二反熔丝器件的编程电极沿第一方向布置；多条字线，沿第一方向延伸，每条字线与至少一行所述反熔丝集成单元中的所述第一选择晶体管的栅极和/或第二选择晶体管的栅极连接；多条位线，沿第二方向延伸，每条所述位线与同一列所述反熔丝集成单元中的第三掺杂区电连接；多条编程导线，沿所述第二方向延伸，每条所述编程导线与同一列所述反熔丝集成单元中的所述第一反熔丝器件的编程电极电连接，或与同一列所述反熔丝集成单元中的所述第二反熔丝器件的编程电极电连接；所述第一方向与所述第二方向相交。

根据本公开一些实施例，本公开实施例另一方面还提供一种编程方法，应用于前述反熔丝阵列结构，编程方法包括获取所述反熔丝阵列结构中所需编程的目标反熔丝单元，以及所述目标反熔丝单元对应的字线、编程导线和位线；在所述目标反熔丝单元对应的所述字线上施加开启电压以导通所述目标反熔丝单元的所述选择晶体管，在所述目标反熔丝单元对应的所述编程导线上施加编程电压，在所述目标反熔丝单元对应的所述位线上施加零电压，以击穿所述目标反熔丝单元中的所述反熔丝器件。

根据本公开一些实施例，本公开实施例又一方面还提供一种读取方法，应用于前述反熔丝阵列结构，获取所述反熔丝阵列结构中所需读取的目标反熔丝单元，以及所述目标反熔丝单元对应的字线、编程导线和位线；在所述目标反熔丝单元对应的所述字线上施加开启电压以导通所述目标反熔丝单元中的所述选择晶体管，在所述目标反熔丝单元对应的所述编程导线上施加读取电压，在所述目标反熔丝单元对应的所述位线上施加零电压，并将与所述目标反熔丝单元电连接同一所述位线和同一所述字线的另一个所述反熔丝单元对应的所述编程导线设置为浮置状态；读取流经所述目标反熔丝器件的电流；基于所述电流的大小，确定所述目标反熔丝器件的存储数据。

根据本公开一些实施例，本公开实施例再一方面还提供一种存储器，包括前述反熔丝阵列结构。

本公开实施例提供的技术方案至少具有以下优点：位线的延伸方向与第一反熔丝器件的编程电极、第一选择晶体管的栅极、第二选择晶体管的栅极的排布方向不同，且与第一掺杂区、第三掺杂区和第二掺杂区的排布方向不同，从而可以有效降低位线与这些结构的正对面积，进而降低寄生电容。此外，每条字线与至少一行反熔丝集成单元中的第一选择晶体管的栅极和/或第二选择晶体管的栅极连接；多条位线沿第二方向延伸，每条位线与同一列反熔丝集成单元中的第二掺杂区电连接，从而有利于减少字线和位线的总数，进而提高反熔丝阵列结构的集成度。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了一种反熔丝阵列结构的局部俯视图。

图2示出了一种反熔丝阵列结构的局部剖面图。

图3示出了一种反熔丝阵列结构的等效电路图。

图4示出了本公开实施例提供的一种反熔丝阵列结构的局部剖面图。

图5示出了本公开实施例提供的一种反熔丝集成单元的俯视图。

图6、图7、图9分别示出不同反熔丝阵列结构的局部俯视图。

图8为图6和图7所示的反熔丝阵列结构的等效电路图。

图10为图9所示的反熔丝阵列结构的等效电路图。

具体实施方式

由背景技术可知，反熔丝阵列结构的性能和集成度还有待提升。下面将对此进行分析说明。图1示出了一种反熔丝阵列结构的局部俯视图，图2示出了一种反熔丝阵列结构的局部剖面图，图3示出了一种反熔丝阵列结构的等效电路图。参考图1-图3，反熔丝阵列结构的多条字线WL0沿第二方向Y延伸，多条编程电极AF0沿第二方向Y延伸，多条位线BL0沿着第一方向X延伸。反熔丝集成单元200的两个选择晶体管的栅极分别与两条字线WL0连接，反熔丝集成单元200的第一掺杂区SD1、第三掺杂区SD3和第二掺杂区SD2在第一方向X排列，其中，第三掺杂区SD3与位线WL0相连。由图可知，第一掺杂区SD1、第三掺杂区SD3和第二掺杂区SD2在基底100上的正投影，即有源区AA0在基底100上的正投影，与位线WL0在基底100上的正投影具有较大面积的重叠，从而会产生较大的寄生电容，影响反熔丝阵列结构的运行速率。另外，反熔丝阵列结构中的布线较多，即字线WL0和位线BL0的总数较多，一条字线WL0与一条位线BL0共同对应连接一个反熔丝单元，所以反熔丝阵列结构的集成度较低。

本公开实施例提供一种反熔丝阵列结构，其中，多条字线沿第一方向延伸，每条字线与至少一行反熔丝集成单元中的第一选择晶体管的栅极和/或第二选择晶体管的栅极连接；多条位线沿第二方向延伸，每条位线与同一列反熔丝集成单元中的第二掺杂区电连接；即位线的延伸方向与第一反熔丝器件的编程电极、第一选择晶体管的栅极、第二选择晶体管的栅极的排布方向不同，且与第一掺杂区、第三掺杂区和第二掺杂区的排布方向不同，从而可以有效降低位线与这些结构的正对面积，进而降低寄生电容，以保证半导体结构的运行速率。此外，本公开实施例的反熔丝阵列结构还可以减少布线的总数，即减少字线和位线的总数，从而提高反熔丝阵列结构的集成度，后续将对此进行具体说明。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

如图4-图10所示，本公开一实施例提供一种反熔丝阵列结构，下面将结合附图对反熔丝阵列结构进行详细说明。

基底1上具有多个呈阵列排布的多个反熔丝集成单元2。需要注意的是，图4以及后续的说明中，以多个反熔丝集成单元2在第一方向X和第二方向Y上呈阵列排布，且第一方向X和第二方向Y的夹角为90°为例进行举例说明，但这并不构成对本实施例的限定。在另一些实施例中，第一方向X和第二方向Y的夹角还可以是20°、40°、60°或者80°，保证第一方向X与第二方向Y相交即可。

图4示出了本公开实施例提供的一种反熔丝阵列结构的图5示出了本公开实施例提供的一种反熔丝集成单元的俯视图。参考图4-图5，反熔丝集成单元2包括：第一反熔丝单元21和第二反熔丝单元22，二者可以在第一方向X上依次排布。其中，第一反熔丝单元21包括第一选择晶体管T1和第一反熔丝器件C1，二者共用第一掺杂区SD1，以此可以实现将第一选择晶体管T1导通后，第一反熔丝器件C1与位线BL之间的电导通，从而使第一反熔丝器件C1可以进行编程或是读取的操作。

第一反熔丝器件C1可以是电容结构，具体地，第一反熔丝器件的编程电极G1’作为电容结构的一个极板，并连接编程导线AF，第一掺杂区SD1作为电容结构的另一个极板。在另一些实施例中，第一反熔丝器件C1可以是晶体管结构，第一反熔丝器件的编程电极G1’作为晶体管结构的栅极，第一掺杂区SD1作为晶体管结构的源漏极中的一者，此外第一反熔丝器件C1还包括另一掺杂区，以作为晶体管结构的源漏极中的另一者，该掺杂区可以设置为悬空状态或者与编程导线AF电连通。

第二反熔丝单元22包括第二选择晶体管T2和第二反熔丝器件C2，二者共用第二掺杂区SD2，以此可以实现将第二选择晶体管T2导通后，第二反熔丝器件C2与位线BL之间的电导通，从而使第二反熔丝器件C2可以进行编程或是读取的操作。

第二反熔丝器件C2可以是电容结构，具体地，第二反熔丝器件的编程电极G2’作为电容结构的一个极板，并连接编程导线AF，第二掺杂区SD2作为电容结构的另一个极板。在另一些实施例中，第二反熔丝器件C2可以是晶体管结构，第二反熔丝器件的编程电极G2’作为晶体管结构的栅极，第二掺杂区SD2作为晶体管结构的源漏极中的一者，此外第二反熔丝器件C2还包括另一掺杂区，以作为晶体管结构的源漏极中的另一者，该掺杂区可以设置为悬空状态或者与编程导线AF电连通。

第一选择晶体管T1与第二选择晶体管T2共用第三掺杂区SD3。如此，相比于将两个反熔丝单元间隔设置，反熔丝集成单元2有利于减少掺杂区的数量，从而提高反熔丝阵列结构的集成度。

值得注意的是，第三掺杂区SD3包括第一选择晶体管T1的源极或者漏极中的一者以及第二选择晶体管T2的源极或漏极中的一者，第一掺杂区SD1包括第一选择晶体管T1的源极或者漏极中的另一者，第二掺杂区SD2包括第二选择晶体管T2的源极或者漏极中的另一者。也就是说，第一选择晶体管T1和源极和漏极的位置可以交换，第二选择晶体管T2的源极和漏极的位置也可以交换。

在一些实施例中，第一反熔丝器件C1、第一选择晶体管T1、第二选择晶体管T2和第二反熔丝器件C2沿第一方向X依次排布，从而有利于增加反熔丝集成单元2的排列密度，提高反熔丝阵列结构的集成密度。具体地，第一反熔丝器件的编程电极G1'、第一选择晶体管的栅极G1、第二选择晶体管的栅极G2和第二反熔丝器件的编程电极G2'沿第一方向X布置，即四者的布置方向还平行于第一掺杂区SD1、第三掺杂区SD3和第二掺杂区SD2的布置方向。

在一些实施例中，第一选择晶体管T1与第二选择晶体管T2呈中心对称设置，第一反熔丝器件C1与第二反熔丝器件C2呈中心对称设置。中心对称设置可以使得反熔丝集成单元2的排列更加规整，有利于提高反熔丝阵列结构的均一性，且更有利于反熔丝阵列结构的制造。第一选择晶体管T1与第二选择晶体管T2可以均为N型晶体管或均为P型晶体管。参考图4，以两个选择晶体均为N型晶体管为例，基底1可以包括层叠设置的深NP阱12和P阱11。

参考图6-图10，下面将对反熔丝集成单元2与字线WL、位线BL以及编程电极的连接关系和位置关系进行详细说明。

多条位线BL沿第二方向Y延伸，即多条位线BL沿第一方向X间隔排布。每条位线BL与同一列反熔丝集成单元2中的第三掺杂区SD3电连接。需要说明的是，列方向可以理解为第二方向Y，行方向可以理解为第一方向X。

多条编程导线AF沿第二方向Y延伸，即编程导线AF与位线BL平行设置。每条编程导线AF与同一列反熔丝集成单元2中的第一反熔丝器件的编程电极G1'电连接，或与同一列反熔丝集成单元2中的第二反熔丝器件的编程电极G2'电连接。即，同一反熔丝集成单元2中的第一反熔丝器件的编程电极G1'和第二反熔丝器件的编程电极G2'与两条不同的编程导线AF电连接。

多条字线WL沿第一方向X延伸，每条字线WL与至少一行反熔丝集成单元2中的第一选择晶体管的栅极G1和/或第二选择晶体管的栅极G2连接。下面将进行示例说明。

示例一，参考图6-图8，图6-图7分别示出两种反熔丝阵列结构的不同俯视图，图8为图6-图7所示的反熔丝阵列结构的等效电路图。同一反熔丝集成单元2的第一选择晶体管的栅极G1和第二选择晶体管的栅极G2连接同一字线WL。例如，同一行的所有反熔丝集成单元2的第一选择晶体管T1和第二选择晶体管T2均与同一字线WL连接。

在一些实施例中，参考图6，第二方向Y排列的相邻两行反熔丝集成单元2之间具有一条字线WL，也就是说，多条字线WL位于反熔丝集成单元2的同一侧，例如每行反熔丝集成单元2均具有在第二方向Y相对的第一侧41和第二侧42，多条字线WL均位于与其相连的反熔丝集成单元2的第一侧41，或者多条字线WL均位于与其相连的反熔丝集成单元2的第二侧42。这样可以使得字线WL的排布相对均匀，从而降低字线WL间的寄生电容。继续参考图6，多条字线WL等间距排列，从而提高半导体结构的均匀性。

在另一些实施例中，参考图7，多条字线WL位于反熔丝集成单元2的不同侧，例如，一条字线WL位于与其相连的反熔丝集成单元2的第一侧41，另一条字线WL位于与其相连的反熔丝集成单元2的第二侧42。也就是说，部分相邻两行反熔丝集成单元2未设置字线WL，部分相邻两行反熔丝集成单元2之间具有两条字线WL。需要说明的是，由于图7仅示出两行反熔丝集成单元2，所以图7中未将两条字线WL完全示出。由此可知，图7所示的字线WL可以不是等间距排列。

值得注意的是，示例一所示的反熔丝阵列结构有利于减少布线数量。具体地，参考图8，以四行三列反熔丝集成单元2为例，这些反熔丝集成单元2共需要连接四条字线WL和三条位线BL，总数为7。在图3所示的反熔丝阵列结构中，四行三列反熔丝集成单元2需要连接四条位线BL和六条字线WL，总数为10，大于示例一中的布线总数。

示例二，参考图9-图10，图9示出一种反熔丝阵列结构的俯视图，图10为图9所示的反熔丝阵列结构的等效电路图。同一反熔丝集成单元2的第一选择晶体管的栅极G1和第二选择晶体管的栅极G2分别连接两条不同字线WL。对于在第二方向Y相邻设置的两个反熔丝集成单元2，其中一个反熔丝集成单元2的第一选择晶体管T1与另一反熔丝集成单元2的第二选择晶体管T2错开设置且连接同一字线WL。也就是说，同一列相邻两个反熔丝集成单元2的第一选择晶体管T1与不同字线WL连接，且同一列相邻两个反熔丝集成单元2的第二选择晶体管T2与不同字线WL连接。与同一字线WL连接的选择晶体管的栅极可以是交叉设置的。

在一些实施例中，在第一方向X上的同一行所有第一选择晶体管T1单元的栅极与同一字线WL相连；在第一方向X上的同一行所有第二选择晶体管T2单元的栅极与同一字线WL相连。也就是说，相邻两行反熔丝集成单元2之间具有一条字线WL，且字线WL与其中一行反熔丝集成单元2的所有第一选择晶体管的栅极G1相连，并与另一行反熔丝集成单元2的所有第二选择晶体管的栅极G2相连。由此，选择晶体管的栅极与字线WL的连接关系更加简单，有利于工艺制造，还能够方便编程和读取操作。

在另一些实施例中，同一行不同第一选择晶体管的栅极G1也可以与不同字线WL相连，同一行不同第二选择晶体管的栅极G2也可以与不同字线WL相连，只要能够保证同一列相邻两个反熔丝集成单元2的第一选择晶体管T1与不同字线WL连接，且保证同一列相邻两个反熔丝集成单元2的第二选择晶体管T2与不同字线WL连接即可。

在一些实施例中，字线WL与位于其相对两侧的反熔丝集成单元2的距离相等。例如，在第二方向Y上相邻排布的字线WL的间距可以保持一致，这样有利于提高半导体结构的均一性，且更加有利于工艺制造。

在一些实施例中，参考图4，在垂直于基底1上表面的方向上，字线WL可以与第一选择晶体管的栅极G1和第二选择晶体管的栅极G2同层设置，且二者之间无需设置导电插塞，这样有利于降低简化生产成本。即字线WL可以与选择晶体管的栅极在第二方向Y相对的两侧中的一侧直接接触。

参考图4，反熔丝阵列结构还包括：多个第一导电插塞31、多个第二导电插塞32和多个第三导电插塞33。每一第一导电插塞31电连接在一第一反熔丝器件的编程电极G1'和一编程导线AF之间；每一第二导电插塞32电连接在一第二反熔丝器件的编程电极G2'和一编程导线AF之间；每一第三导电插塞33电连接在一第三掺杂区SD3与一位线BL之间。也就是说，第一导电插塞31、第二导电插塞32、第三导电插塞33可以分别将第一反熔丝器件的编程电极G1'、第二反熔丝器件的编程电极G2'以及第三掺杂区SD3朝背向基底1的方向引出，从而避免编程导线AF、位线BL与字线WL同层设置而发生交叉。

在一些实施例中，第一导电插塞31、第二导电插塞32、第三导电插塞33的上表面齐平。这样可以使得多条编程导线AF和多条位线BL同层设置。如此，编程导线AF可以和位线BL在相同的工艺步骤中形成，例如，二者可以利用同一道图形化工艺和同一道化学气相沉积工艺形成，从而有利于降低生产成本。

在一些实施例中，第一导电插塞31、第二导电插塞32、第三导电插塞33还可以利用同一道图形化工艺和同一道化学气相沉积工艺形成，以降低生产成本。

继续参考图4，反熔丝阵列结构还包括隔离结构13，例如浅沟槽隔离结构13(hallow trench isolation，简称STI)，用于隔离相邻反熔丝集成单元2。

综上所述，本公开实施例改变了位线BL和字线WL的延伸方向，并改变了二者与反熔丝集成单元2的连接关系，从而有利于减少位线BL和字线WL的总数。其中，字线WL沿第一方向X延伸，至少一行反熔丝集成单元2中的第一选择晶体管的栅极G1和/或第二选择晶体管的栅极G2连接。位线BL沿第二方向Y延伸，每条位线BL与同一列反熔丝集成单元2中的第三掺杂区SD3电连接。由于位线BL的延伸方向与有源区AA的延伸方向不同，且二者在基底1上的正投影的面积较小，从而可以降低寄生电容。

参考图6-图10，本公开另一实施例还提供一种编程方法，应用前述实施例中提供的反熔丝阵列结构。需要说明的是，与前述述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。

编程方法包括：获取反熔丝阵列结构中所需编程的目标反熔丝单元，以及目标反熔丝单元对应的字线WL、编程导线AF和位线BL；在目标反熔丝单元对应的字线WL上施加开启电压以导通目标反熔丝单元的选择晶体管，在目标反熔丝单元对应的编程导线AF上施加编程电压，其中，编程电压大于或等于反熔丝器件的击穿电压；在目标反熔丝单元对应的位线BL上施加零电压，以击穿目标反熔丝单元中的反熔丝器件。需要说明的是，第一反熔丝器件C1击穿和未被击穿这两种状态可以表示存储的二进制数据。

值得注意的是，图8和图10分别示出了不同反熔丝阵列结构的等效电路图，图8和图10中“BL、WL、AF"后紧跟的数值仅用于区别反熔丝阵列结构中的不同位线BL、字线WL和编程导线AF，并不构成对位线BL、字线WL和编程导线数量AF上的限定，在具体使用中，可以根据所需存储阵列的容量。例如第一字线WL1表示第一行的字线WL，第一编程电极AF1表示第一列的编程电极AF，第一位线BL1表示第一列的位线BL。

下面将结合图8和图10，对编程方法进行举例说明。

参考图8，假设目标反熔丝单元为第二行第一列的反熔丝集成单元2中的第一反熔丝单元21，则在第二字线WL2上施加开启电压，在第一位线BL1上施加零电压，在第一编程导线AF1上施加编程电压。

参考图10，假设目标反熔丝单元为第二行第一列的反熔丝集成单元2中的第一反熔丝单元21，则在第一字线WL1上施加开启电压，在第一位线BL1上施加零电压，在第一编程导线AF1上施加编程电压。

非目标反熔丝单元包括两种，第一种是与目标反熔丝单元连接同一字线WL和同一位线BL的反熔丝单元，第二种是与目标反熔丝单元连接不同字线WL和/或不同位线BL的反熔丝单元。对于第一种非目标反熔丝单元，由于其对应编程导线AF上未施加编程电压，所以其反熔丝器件不会被击穿。对于第二种非目标反熔丝单元，若其与目标反熔丝单元连接不同字线WL，则其对应字线WL上可以施加零电压，以关闭选择晶体管；若其与目标反熔丝单元连接不同位线BL，则其对应位线BL和对应编程导线AF之间的电压差可以小于反熔丝器件的击穿电压，例如，其对应位线BL的电压可以为编程电压的二分之一，对应编程导线AF的电压可以为零电压。

综上所述，本公开实施例调整了字线WL和位线BL与反熔丝集成单元2的连接关系，从而有利于减少位线BL和字线WL的总数。因此一条位线BL和一条字线WL共同对应连接反熔丝单元的数量更多，即对应连接两个反熔丝单元，而不是一个反熔丝单元。这两个反熔丝单元连接的是不同编程导线AF，其中目标反熔丝单元对应的编程导线AF上施加的是编程电压，另一非目标反熔丝单元对应的编程导线AF上未施加编程电压，所以反熔丝阵列结构能够正常进行编程操作。

参考图6-图10，本公开又一实施例还提供一种读取方法，应用前述实施例中提供的反熔丝阵列结构。

读取方法包括：获取反熔丝阵列结构中所需读取的目标反熔丝单元，以及目标反熔丝单元对应的字线WL、编程导线AF和位线BL；在目标反熔丝单元对应的字线WL上施加开启电压以导通目标反熔丝单元中的选择晶体管，在目标反熔丝单元对应的编程导线AF上施加读取电压，其中，读取电压小于反熔丝器件的击穿电压；在目标反熔丝单元对应的位线BL上施加零电压，并将与目标反熔丝单元电连接同一位线BL和同一字线WL的另一个反熔丝单元对应的编程导线AF设置为浮置状态。读取流经目标反熔丝器件的电流；基于电流的大小，确定目标反熔丝器件的存储数据。

需要说明的是，在目标反熔丝器件被击穿的情况下，流经目标反熔丝器件的电流较大；在目标反熔丝器件未击穿的情况下，流经目标反熔丝器件的电流较小。因此，电流大小可以代表目标反熔丝器件存储的二进制数据。此外，将与目标反熔丝单元电连接同一位线BL和同一字线WL的另一个反熔丝单元对应的编程导线AF设置为浮置状态，是为了避免读取到该反熔丝单元存储的数据，从而保证读取的准确性。

下面将结合不同的反熔丝阵列结构对读取方法进行举例说明。

示例一，参考图6-图8，同一反熔丝集成单元2的第一选择晶体管的栅极G1和第二选择晶体管的栅极G2连接同一字线WL。将与目标反熔丝单元电连接同一位线BL和同一字线WL的另一个反熔丝单元对应的编程导线AF设置为浮置状态，包括：将与目标反熔丝单元同在一个反熔丝集成单元2中的另一个反熔丝单元对应的编程导线AF设置为浮置状态。这样可以避免读取到同一反熔丝集成单元2中的另一个非目标反熔丝器件所存储的数据，从而保证数据读取的准确性。

举例而言，参考图8，以目标反熔丝单元为第一行第一列的集成反熔丝单元的第一反熔丝单元21为例。在读取时，第一字线WL1施加开启电压，第一位线BL1施加零电压，第一编程导线AF1施加读取电压，第二编程导线AF2要设置为浮置状态(高阻态)。

示例二，参考图9-图10，同一反熔丝集成单元2的第一选择晶体管的栅极G1和第二选择晶体管的栅极G2分别连接两条不同字线WL；对于在第二方向Y相邻设置的两个反熔丝集成单元2，其中一个反熔丝集成单元2的第一选择晶体管T1与另一反熔丝集成单元2的第二选择晶体管T2错开设置并连接同一字线WL。也就是说，连接同一字线WL和同一位线BL的目标反熔丝单元和非目标反熔丝单元分别属于同一列相邻两个反熔丝集成单元2，且目标反熔丝单元与该非目标反熔丝单元连接不同的编程导线AF，即二者在第二方向Y错开设置。

将与目标反熔丝单元电连接同一位线BL和同一字线WL的另一个反熔丝单元对应的编程导线AF设置为浮置状态，包括：将位于目标反熔丝单元相邻行且与所述目标反熔丝单元错开设置的反熔丝单元对应的编程导线AF设置为浮置状态。这样可以避免读取到非目标反熔丝单元存储的数据，从而保证数据读取的准确性。

举例而言，参考图10，假设目标反熔丝单元为第一行第一列的集成反熔丝单元的第一反熔丝单元21，目标反熔丝单元与第二行第一列的集成反熔丝单元的第二反熔丝单元22连接同一字线WL和同一位线BL。在读取时，第二字线WL2施加开启电压，第一位线BL1施加零电压，第一编程导线AF1施加读取电压，第二编程导线AF2要设置为浮置状态(高阻态)。

综上所述，本公开实施例调整了字线WL和位线BL与反熔丝集成单元2的连接关系，从而有利于减少位线BL和字线WL的总数。因此一条位线BL和一条字线WL共同对应连接两个反熔丝单元。在读取时，可以将与目标反熔丝单元连接同一位线BL和同一字线WL的非目标反熔丝单元对应的编程导线AF的电压设置为浮置状态，从而避免发生读取错错的问题。

本公开再一实施例还提供一种存储器，存储器包括前述实施例提供的反熔丝阵列结构，以降低反熔丝阵列结构中的寄生电容，提高存储器的运行速率。

具体地，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存储存储器MRAM、电阻式随机存取存储器RRAM。

在本说明书的描述中，参考术语“一些实施例”、“示例地”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型，故但凡依本公开的权利要求和说明书所做的变化或修饰，皆应属于本公开专利涵盖的范围之内。

Claims (15)

1.一种反熔丝阵列结构，其特征在于，包括：

基底，以及位于所述基底上呈阵列排布的多个反熔丝集成单元；

所述反熔丝集成单元包括：第一反熔丝单元和第二反熔丝单元；所述第一反熔丝单元包括第一选择晶体管和第一反熔丝器件，二者共用第一掺杂区；所述第二反熔丝单元包括第二选择晶体管和第二反熔丝器件，二者共用第二掺杂区；所述第一选择晶体管与所述第二选择晶体管共用第三掺杂区；所述第一反熔丝器件的编程电极、所述第一选择晶体管的栅极、所述第二选择晶体管的栅极和所述第二反熔丝器件的编程电极沿第一方向布置；

多条字线，沿第一方向延伸，每条字线与至少一行所述反熔丝集成单元中的所述第一选择晶体管的栅极和/或第二选择晶体管的栅极连接；

多条位线，沿第二方向延伸，每条所述位线与同一列所述反熔丝集成单元中的第三掺杂区电连接；

多条编程导线，沿所述第二方向延伸，每条所述编程导线与同一列所述反熔丝集成单元中的所述第一反熔丝器件的编程电极电连接，或与同一列所述反熔丝集成单元中的所述第二反熔丝器件的编程电极电连接；

所述第一方向与所述第二方向相交。

2.根据权利要求1所述的反熔丝阵列结构，其特征在于，

同一所述反熔丝集成单元的所述第一选择晶体管的栅极和所述第二选择晶体管的栅极连接同一所述字线。

3.根据权利要求2所述反熔丝阵列结构，其特征在于，

在所述第二方向排列的相邻两行所述反熔丝集成单元之间具有一条所述字线。

4.根据权利要求3所述的反熔丝阵列结构，其特征在于，多条所述字线等间距排列。

5.根据权利要求1所述的反熔丝阵列结构，其特征在于，

同一所述反熔丝集成单元的所述第一选择晶体管的栅极和所述第二选择晶体管的栅极连接不同所述字线；

对于在所述第二方向相邻设置的两个所述反熔丝集成单元，其中一个所述反熔丝集成单元的所述第一选择晶体管与另一所述反熔丝集成单元的所述第二选择晶体管错开设置连接同一所述字线。

6.根据权利要求5所述的反熔丝阵列结构，其特征在于，

在所述第一方向上的同一行所有所述第一选择晶体管单元的栅极与同一所述字线相连；

在所述第一方向上的同一行所有所述第二选择晶体管单元的栅极与同一所述字线相连。

7.根据权利要求5或6所述的反熔丝阵列结构，其特征在于，

所述字线与位于其相对两侧的所述反熔丝集成单元的距离相等。

8.根据权利要求1所述的反熔丝阵列结构，其特征在于，还包括：

多个第一导电插塞，每一所述第一导电插塞电连接在一所述第一反熔丝器件的编程电极和一所述编程导线之间；

多个第二导电插塞，每一所述第二导电插塞电连接在一所述第二反熔丝器件的编程电极和一所述编程导线之间；

多个第三导电插塞，每一所述第三导电插塞电连接在一所述第三掺杂区与一所述位线之间。

9.根据权利要求1所述的反熔丝阵列结构，其特征在于，所述第一选择晶体管与所述第二选择晶体管呈中心对称设置，所述第一反熔丝器件与所述第二反熔丝器件呈中心对称设置。

10.根据权利要求1所述反熔丝阵列结构，其特征在于，所述第三掺杂区包括所述第一选择晶体管的源极或者漏极中的一者以及所述第二选择晶体管的源极或漏极中的一者，所述第一掺杂区包括所述第一选择晶体管的源极或者漏极中的另一者，所述第二掺杂区包括所述第二选择晶体管的源极或者漏极中的另一者。

11.一种编程方法，应用于如权利要求1～10中任一项所述的反熔丝阵列结构，其特征在于，包括：

获取所述反熔丝阵列结构中所需编程的目标反熔丝单元，以及所述目标反熔丝单元对应的字线、编程导线和位线；

在所述目标反熔丝单元对应的所述字线上施加开启电压以导通所述目标反熔丝单元的选择晶体管，在所述目标反熔丝单元对应的所述编程导线上施加编程电压，在所述目标反熔丝单元对应的所述位线上施加零电压，以击穿所述目标反熔丝单元中的所述反熔丝器件。

12.一种读取方法，应用于如权利要求1～10中任一项所述的反熔丝阵列结构，其特征在于，包括：

获取所述反熔丝阵列结构中所需读取的目标反熔丝单元，以及所述目标反熔丝单元对应的字线、编程导线和位线；

在所述目标反熔丝单元对应的所述字线上施加开启电压以导通所述目标反熔丝单元中的选择晶体管，在所述目标反熔丝单元对应的所述编程导线上施加读取电压，在所述目标反熔丝单元对应的所述位线上施加零电压，并将与所述目标反熔丝单元电连接同一所述位线和同一所述字线的另一个所述反熔丝单元对应的所述编程导线设置为浮置状态；

读取流经所述目标反熔丝器件的电流；

基于所述电流的大小，确定所述目标反熔丝器件的存储数据。

13.根据权利要求12所述的读取方法，其特征在于，

同一所述反熔丝集成单元的所述第一选择晶体管的栅极和所述第二选择晶体管的栅极连接同一所述字线；

将与所述目标反熔丝单元电连接同一所述位线和同一所述字线的另一个所述反熔丝单元对应的所述编程导线设置为浮置状态，包括：将与所述目标反熔丝单元同在一个所述反熔丝集成单元中的另一个所述反熔丝单元对应的所述编程导线设置为浮置状态。

14.根据权利要求12所述的读取方法，其特征在于，

同一所述反熔丝集成单元的所述第一选择晶体管的栅极和所述第二选择晶体管的栅极分别连接两条不同所述字线；

对于在所述第二方向相邻设置的两个所述反熔丝集成单元，其中一个所述反熔丝集成单元的所述第一选择晶体管与另一所述反熔丝集成单元的所述第二选择晶体管错开设置并连接同一所述字线；

将与所述目标反熔丝单元电连接同一所述位线和同一所述字线的另一个所述反熔丝单元对应的所述编程导线设置为浮置状态，包括：将位于所述目标反熔丝单元相邻行且与所述目标反熔丝单元错开设置的所述反熔丝单元对应的所述编程导线设置为浮置状态。

15.一种存储器，其特征在于，包括权利要求1～10中任一项所述的反熔丝阵列结构。