CN118898956A - 图像处理电路以及图像处理方法 - Google Patents

Abstract

一种图像处理电路包含第一处理电路以及第二处理电路。在双像素模式下，第一处理电路用以处理第一输入数据的第一部分且第二处理电路用以处理第一输入数据的第二部分以产生输出数据供显示面板显示。第一输入数据包含K列。第一部分包含第一输入数据中的第1列至第M列。第二部分包含第一输入数据中的第N列至第K列。N小于K/2且M大于K/2。

Description

图像处理电路以及图像处理方法

技术领域

本公开是关于图像处理的技术。特别关于一种图像处理电路以及图像处理方法。

背景技术

随着科技的发展，各种图像处理技术已被发展出来。在一些应用中，若显示系统要支持双像素模式，需在显示系统中设置两组相同的图像处理电路以分别处理两相邻像素。这种方式不仅会增加电路面积也无法同时考虑此两相邻像素。

发明内容

本公开的一些实施例是关于一种图像处理电路。图像处理电路包含第一处理电路以及第二处理电路。在双像素模式下，第一处理电路用以处理第一输入数据的第一部分且第二处理电路用以处理第一输入数据的第二部分以产生输出数据供显示面板显示。第一输入数据包含K列。第一部分包含第一输入数据中的第1列至第M列。第二部分包含第一输入数据中的第N列至第K列。N小于K/2且M大于K/2。

本公开的一些实施例是关于一种图像处理方法。图像处理方法包含以下操作：在双像素模式下，由第一处理电路接收第一输入数据的第一部分且由第二处理电路接收第一输入数据的第二部分；以及由第一处理电路处理第一部分且由第二处理电路处理第二部分以产生输出数据供显示面板显示。第一输入数据包含K列。第一部分包含第1列至第M列。第二部分包含第N列至第K列。N小于K/2且M大于K/2。

附图说明

为使本公开的上述和其他目的、特征、优点与实施例能够更显而易见，所附图式的说明如下：

图1是依照本公开的一些实施例所描绘的显示系统在双像素模式下的示意图；

图2是依照本公开的一些实施例所描绘的图1中输入数据的第一部分与第二部分的示意图；

图3是依照本公开的一些实施例所描绘的图1中显示系统在子母画面模式下的示意图

图4是依照本公开的一些实施例所描绘的图1中时钟选择电路的示意图；以及

图5是依照本公开的一些实施例所描绘的图像处理方法的流程图。

具体实施方式

在本文中所使用的用词“耦接”也可指“电性耦接”，且用词“连接”也可指“电性连接”。“耦接”及“连接”也可指二个或多个组件相互配合或相互互动。

参考图1。图1是依照本公开的一些实施例所描绘的显示系统SYS在双像素模式下的示意图。

以图1示例而言，显示系统SYS包含图像处理电路100以及显示面板DP。图像处理电路100耦接显示面板DP。图像处理电路100可对图像输入数据执行图像处理以产生图像输出数据供显示面板DP显示。举例而言，显示系统SYS可运作在双像素模式下或子母画面模式下。

在双像素模式下，图像处理电路100可在一个周期内同时处理高像素率(pixelrate)的输入数据IN1中的两个像素以产生高像素率的输出数据OUT1。高像素率的数据可指高分辨率或高帧率(frame rate)的图像数据。也就是说，图像处理电路100可处理像素率(分辨率或帧率)较高的数据。

以图1示例而言，图像处理电路100包含缓冲电路B1、处理电路110、处理电路120、设定电路130、存储器电路140、时钟选择电路150以及缓冲电路B2。处理电路110以及处理电路120耦接缓冲电路B1、设定电路130、存储器电路140、时钟选择电路150以及缓冲电路B2。

缓冲电路B1可接收输入数据IN1。在一些实施例中，缓冲电路B1可为线缓冲器(line buffer)，但本公开不以此为限。缓冲电路B1可将输入数据IN1的第一部分P1传送至处理电路110，且将输入数据IN1的第二部分P2传送至处理电路120。

一并参考图1以及图2。图2是依照本公开的一些实施例所描绘的图1中输入数据IN1的第一部分P1与第二部分P2的示意图。

输入数据IN1可来自图像源。举例而言，输入数据IN1例如为分辨率为4K、帧率为120赫兹且时钟频率为600M赫兹的图像数据为例。4K的尺寸为3840×2160。第一部分P1的尺寸以及第二部分P2的尺寸中的每个可为2016(3840/2+96)×2160，其中补偿列数96可依实际需求调整。也就是说，第一部分P1的尺寸相同于第二部分P2的尺寸。以图2示例而言，第一部分P1包含输入数据IN1中第1列至第2016列的数据，且第二部分P2包含输入数据IN1中第1825列至第3840列的数据。换个方式解释，若输入数据IN1包含K列，第一部分P1为输入数据IN1中第1列至第M列的数据(例如：显示画面左侧的数据)，且第二部分P2为输入数据IN1中第N列至第K列数据(例如：显示画面右侧的数据)，其中K、M以及N为大于1的正整数，N小于M，N小于K/2，且M大于K/2。也就是说，第一部分P1包含输入数据IN1中超过一半的数据，第二部分P2包含输入数据IN1中超过一半的数据，且第一部分P1中的部分数据与第二部分P2中的部分数据为相同数据。

再次参考图1。处理电路110可对第一部分P1执行图像处理而处理电路120可对第二部分P2执行图像处理。

处理电路110包含暂存电路111、存储器存取接口112以及功能电路113。功能电路113耦接暂存电路111以及存储器存取接口112。处理电路120包含暂存电路121、存储器存取接口122以及功能电路123。功能电路123耦接暂存电路121以及存储器存取接口122。

在一些实施例中，暂存电路111或暂存电路121中可包含一或多个缓存器。这些缓存器可储存来自设定电路130的数据。此数据例如为配置文件SF1。配置文件SF1可记录图像尺寸或其他与图像处理相关的设定值。在一些实施例中，设定电路130可为总线封套(Rbuswrapper)电路，但本公开不以此为限。

在一些实施例中，存储器存取接口112或存储器存取接口122可例如为远程直接存储器访问接口。存储器存取接口112或存储器存取接口122可存取来自存储器电路140的数据。此数据例如为查找表(look-up table)LUT1。查找表LUT1可记录颜色转换关系或其他与图像处理相关的对应关系。在一些实施例中，存储器电路140可为双倍数据率同步动态随机存取存储器(DDR SRAM)，但本公开不以此为限。

在一些实施例中，功能电路113或功能电路123可包含一或多个子功能电路。这些子功能电路用以执行各种图像处理功能。

由于处理电路110与处理电路120在双像素模式下是分别处理同一个输入数据IN1中的两个像素，因此时钟选择电路150可产生两个相同的时钟信号CLK1(例如：600M赫兹)且将两个相同的时钟信号CLK1分别传至处理电路110以及处理电路120。接着，处理电路110以及处理电路120会依据相同的时钟信号CLK1分别对第一部分P1以及第二部分P2执行图像处理。

另外，由于处理电路110以及处理电路120在双像素模式下是分别处理同一个输入数据IN1中的两个像素，因此固件(firmware)可下指令以使设定电路130先将配置文件SF1传送至暂存电路111且硬件可利用广播(broadcast)方式将暂存电路111中的是否写有效信息(例如：write_reg)、写入地址信息(例如：write_add)以及配置文件SF1(例如：write_data)复制至暂存电路121。也就是说，在双像素模式下，暂存电路111中的配置文件SF1会相同于暂存电路121中的配置文件SF1。在实际应用上，暂存电路111或暂存电路121中可能包含多个缓存器，采用广播方式复制配置文件SF1是较有效率的方式且易于设计。

在写入方面，假若写入暂存电路111的配置文件SF1是被写入地址0x181252xx且写入暂存电路121的配置文件SF1是被写入地址0x181352xx(高位元用以区分是写入暂存电路111或写入暂存电路121，低位元用以区分是写入暂存电路111中的哪一个缓存器或写入暂存电路121中的哪一个缓存器)。如上所述，可将写入暂存电路111中的配置文件SF1与写入暂存电路121中的配置文件SF1设置为相同。

然而，在读取方面，系统需要可分辨是自地址0x181252xx读取档案还是自地址0x181352xx读取档案。也就是说，上述的广播方式不会影响到读取功能。

另外，由于存储器存取接口112或存储器存取接口122的端口较少，因此在一些实施例中，处理电路120可还包含选择电路124。选择电路124耦接存储器存取接口112以及存储器存取接口122。在双像素模式下，存储器电路140可先将查找表LUT1传送至存储器存取接口112。接着，选择电路124可选择且接收来自存储器存取接口112的查找表LUT1且将查找表LUT1传送至功能电路123。此时，存储器存取接口122可处于关闭状态。

因此，在双像素模式下，处理电路110可基于时钟信号CLK1运作且功能电路113可依据配置文件SF1以及查找表LUT1对第一部分P1执行图像处理以产生第三部分P3。同时，处理电路120可基于时钟信号CLK1运作且功能电路123可依据相同的配置文件SF1以及相同的查找表LUT1对第二部分P2执行图像处理以产生第四部分P4。接着，缓冲电路B2可接收第三部分P3以及第四部分P4。在一些实施例中，缓冲电路B2亦可为线缓冲器，但本公开不以此为限。第三部分P3与第四部分P4的结合可输出为输出数据OUT1。

以输入数据IN1为分辨率为4K、帧率为120赫兹且时钟频率为600M赫兹的图像数据为例，输出数据OUT1也为分辨率为4K、帧率为120赫兹且时钟频率为600M的图像数据。也就是说，图像处理电路100可同时处理两个像素以处理高像素率的图像。输出数据OUT1可被传送至显示面板DP且显示面板DP可依据输出数据OUT1显示高像素率的图像。

由于第一部分P1或第二部分P2中皆包含有水平相邻像素的数据，因此图像处理电路100可满足水平滤波器或考虑水平相邻像素的需求。

参考图3。图3是依照本公开的一些实施例所描绘的图1中显示系统SYS在子母画面模式下的示意图。

在子母画面模式下，图像处理电路100可在一个周期内同时处理两个不同的输入数据IN2以及输入数据IN3以产生母画面输出数据OUT2以及子画面输出数据OUT3。据此，显示面板DP可依据母画面输出数据OUT2以及子画面输出数据OUT3同时显示母画面图像以及子画面图像。

输入数据IN2以及输入数据IN3可来自不同的图像源。举例而言，输入数据IN2例如为分辨率为4K、帧率为60赫兹且时钟频率为600M赫兹的图像数据，且输入数据IN3例如为分辨率为2K、帧率为60赫兹且时钟频率为150M赫兹的图像数据，但本公开不以此为限。

在子母画面模式下，缓冲电路B1将输入数据IN2以及输入数据IN3分别旁路(bypass)至处理电路110以及处理电路120。由于处理电路110与处理电路120在子母画面模式下是分别处理不同的输入数据IN2以及输入数据IN3，因此时钟选择电路150可产生两个不同的时钟信号CLK1(例如：600M赫兹)以及时钟信号CLK2(例如：150M赫兹)且将时钟信号CLK1以及时钟信号CLK2分别传至处理电路110以及处理电路120。接着，处理电路110会依据时钟信号CLK1对输入数据IN2执行图像处理且处理电路120会依据时钟信号CLK2对输入数据IN3执行图像处理。

由于处理电路110与处理电路120在子母画面模式下是分别处理不同的输入数据IN2以及输入数据IN3，因此设定电路130可将配置文件SF2传送至暂存电路111且将另一配置文件SF3传送至暂存电路121。也就是说，在子母画面模式下，暂存电路111中的配置文件SF2可能会相异于暂存电路121中的配置文件SF3。

另外，存储器电路140可将查找表LUT2传送至存储器存取接口112且将另一查找表LUT3传送至存储器存取接口122。也就是说，在子母画面模式下，存储器存取接口112所存取的查找表LUT2可能会相异于存储器存取接口122所存取的查找表LUT3。

因此，在子母画面模式下，处理电路110可基于时钟信号CLK1运作且功能电路113可依据配置文件SF2以及查找表LUT2对输入数据IN2执行图像处理以产生母画面输出数据OUT2。同时，处理电路120可基于时钟信号CLK2运作且功能电路123可依据配置文件SF3以及查找表LUT3对输入数据IN3执行图像处理以产生子画面输出数据OUT3。以输入数据IN2为分辨率为4K、帧率为60赫兹且时钟频率为600M赫兹的图像数据，母画面输出数据OUT2亦为分辨率为4K、帧率为60赫兹且时钟频率为600M赫兹的图像数据。以输入数据IN3为分辨率为2K、帧率为60赫兹且时钟频率为150M赫兹的图像数据为例，子画面输出数据OUT3也为分辨率为2K、帧率为60赫兹且时钟频率为150M赫兹的图像数据。母画面输出数据OUT2以及子画面输出数据OUT3可被传送至显示面板DP且显示面板DP可依据母画面输出数据OUT2显示母画面图像且依据子画面输出数据OUT3显示子画面图像。也就是说，显示面板DP可同时显示两个独立的图像(母画面图像以及子画面图像)。

参考图4。图4是依照本公开的一些实施例所描绘的图1中时钟选择电路150的示意图。

以图4示例而言，时钟选择电路150是以多任务器实现，但本公开不以此为限。时钟选择电路150包含第一输入端(对应于值1)、第二输入端(对应于值0)、控制端以及输出端。第一输入端用以接收时钟信号CLK1且将时钟信号CLK1传送至图1或图2中的处理电路110。第二输入端用以接收时钟信号CLK2。控制端用以接收模式信号MODE。输出端耦接至图1或图2中的处理电路120。

在双像素模式下(图1)，图4的模式信号MODE可对应于值1。据此，除了时钟信号CLK1会直接传送至图1中的处理电路110外，时钟选择电路150会选择时钟信号CLK1且输出时钟信号CLK1至图1中的处理电路120，以使图1中的处理电路110以及处理电路120基于相同的时钟运作。

在子母画面模式下(图3)，图4的模式信号MODE可对应于值0。据此，除了时钟信号CLK1会直接传送至图3中的处理电路110外，时钟选择电路150会选择时钟信号CLK2且输出时钟信号CLK2至图3中的处理电路120，以使图3中的处理电路110以及处理电路120基于不同的时钟运作。

在一些相关技术中，若显示系统要支持双像素模式，需在显示系统中设置两组相同的图像处理电路以分别处理两相邻像素。这种方式不仅会增加电路面积也无法同时考虑此两相邻像素。

相较于上述相关技术，本公开中仅需设置一套图像处理电路100，即可在双像素模式下同时处理两个像素。另外，由于第一部分P1或第二部分P2中皆包含有水平相邻像素的数据，因此本公开的图像处理电路100可满足水平滤波器或考虑水平相邻像素的需求。另外，本公开可在子母画面模式下同时处理母画面数据以及子画面数据。因此，不会过度增加(或仅些微增加)电路面积且不会闲置电路。

参考图5。图5是依照本公开的一些实施例所描绘图像处理方法500的流程图。以图5示例而言，图像处理方法500包含操作S510以及操作S520。

在一些实施例中，图像处理方法500可应用于图1与图3中的图像处理电路100，但本公开不以此为限。为了易于了解，以下段落将搭配图1与图3中的图像处理电路100对图像处理方法500进行描述。

在操作S510中，在双像素模式下，由处理电路110接收输入数据IN1的第一部分P1且由处理电路120接收输入数据IN1的第二部分P2。在一些实施例中，如图2所示，输入数据IN1包含3840列，第一部分P1包含输入数据IN1中第1列至第2016列的数据，且第二部分P2包含输入数据IN1中第1825列至第3840列的数据。

在操作S520中，由处理电路110处理第一部分P1且由处理电路120处理第二部分P2以产生输出数据OUT1供显示面板DP显示。

由于操作S510以及操作S520的详细内容已描述于前面与图1至图2相关的段落，故于此不再赘述。

综上所述，在本公开中，由于输入数据的第一部分或第二部分中皆包含有水平相邻像素的数据，因此本公开的图像处理电路可满足水平滤波器或考虑水平相邻像素的需求。

虽然本公开已以实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作各种的变化与修改，因此本公开的保护范围当视所附申请专利范围所界定者为准。

符号说明

100:图像处理电路

110,120:处理电路

111,121:暂存电路

112,122:存储器存取接口

113,123:功能电路

124:选择电路

130:设定电路

140:内存电路

150:时钟选择电路

500:图像处理方法

SYS:显示系统

DP:显示面板

IN1,IN2,IN3:输入数据

P1:第一部分

P2:第二部分

P3:第三部分

P4:第四部分

OUT1,OUT2,OUT3:输出数据

SF1,SF2,SF3:配置文件

LUT1,LUT2,LUT3:查找表

CLK1,CLK2:时钟信号

B1,B2:缓冲电路

MODE:模式信号

S510,S520:操作

Claims (10)

1.一种图像处理电路，包含：

第一处理电路；以及

第二处理电路，

其中在双像素模式下，所述第一处理电路用以处理第一输入数据的第一部分且所述第二处理电路用以处理所述第一输入数据的第二部分以产生输出数据供显示面板显示，

其中所述第一输入数据包含K列，所述第一部分包含所述第一输入数据中的第1列至第M列，且所述第二部分包含所述第一输入数据中的第N列至第K列，其中N小于K/2且M大于K/2。

2.如权利要求1所述的图像处理电路，还包含：

第一缓冲电路，用以接收所述第一输入数据，将所述第一部分传送至所述第一处理电路，且将所述第二部分传送至所述第二处理电路。

3.如权利要求2所述的图像处理电路，还包含：

第二缓冲电路，用以接收来自所述第一处理电路且对应所述第一部分的第三部分以及来自所述第二处理电路且对应所述第二部分的第四部分，其中所述第三部分以及所述第四部分的结合为所述输出数据。

4.如权利要求1所述的图像处理电路，其中，在子母画面模式下，所述第一处理电路用以处理第二输入数据以产生母画面输出数据，且所述第二处理电路用以处理第三输入数据以产生子画面输出数据。

5.如权利要求4所述的图像处理电路，其中，所述第一处理电路接收第一时钟信号，其中，所述图像处理电路还包含：

时钟选择电路，用以接收所述第一时钟信号以及第二时钟信号且受模式信号控制，

其中当所述模式信号对应于所述双像素模式时，所述时钟选择电路输出所述第一时钟信号至所述第二处理电路，

其中当所述模式信号对应于所述子母画面模式时，所述时钟选择电路输出所述第二时钟信号至所述第二处理电路。

6.如权利要求4所述的图像处理电路，其中，所述第一处理电路包含：

第一暂存电路，用以储存第一配置文件；

第一存储器存取接口，用以存取第一查找表；以及

第一功能电路，耦接所述第一暂存电路以及所述第一存储器存取接口。

7.如权利要求6所述的图像处理电路，其中，所述第二处理电路包含：

第二暂存电路，用以储存第二配置文件；

第二存储器存取接口，用以存取第二查找表；以及

第二功能电路，耦接所述第二暂存电路以及所述第二存储器存取接口。

8.如权利要求7所述的图像处理电路，还包含：

设定电路，其中在所述双像素模式下，所述设定电路用以将所述第一配置文件传送至所述第一暂存电路且利用广播方式将所述第一配置文件复制至所述第二暂存电路以作为所述第二配置文件；以及

存储器电路，其中，在上述双像素模式下，所述存储器电路用以将所述第一查找表传送至所述第一存储器存取接口，

其中所述第二处理电路还包含：

选择电路，其中在所述双像素模式下，所述选择电路用以接收来自所述第一存储器存取接口的所述第一查找表且将所述第一查找表传送至所述第二功能电路。

9.如权利要求8所述的图像处理电路，其中，在所述子母画面模式下，所述设定电路用以将所述第一配置文件以及所述第二配置文件分别传送至所述第一暂存电路以及所述第二暂存电路，其中在所述子母画面模式下，所述存储器电路用以将所述第一查找表以及所述第二查找表分别传送至所述第一存储器存取接口以及所述第二存储器存取接口。

10.一种图像处理方法，包含：

在双像素模式下，由第一处理电路接收第一输入数据的第一部分且由第二处理电路接收第一输入数据的第二部分；以及

由所述第一处理电路处理所述第一部分且由所述第二处理电路处理所述第二部分以产生输出数据供显示面板显示，

其中所述第一输入数据包含K列，所述第一部分包含所述第一输入数据中的第1列至第M列，且所述第二部分包含是第一输入数据中的第N列至第K列，其中N小于K/2且M大于K/2。