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CN118868934A - 连续时间adc校准技术 - Google Patents

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CN118868934A
CN118868934A CN202310786600.4A CN202310786600A CN118868934A CN 118868934 A CN118868934 A CN 118868934A CN 202310786600 A CN202310786600 A CN 202310786600A CN 118868934 A CN118868934 A CN 118868934A
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adc
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A·甘尼桑
D·W·帕特森
S·P·帕蒂尔
N·拉库理纪克
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Original Assignee
Analog Devices International ULC
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Publication date
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Abstract

本公开涉及连续时间ADC校准技术。基于连续时间残差生成系统的CT ADC需要精确估计模拟传递函数。这是通过使用伪随机比特序列来完成的，该伪随机比特序列使用DAC注入，该DAC遍历要测量的传递函数。注入DAC中的失配在传递函数估计中引入误差，并导致ADC输出处的不良NSD。描述了尽管DAC失配并且尽管存在输入信号而提高传递函数估计的准确性的技术。

Description

连续时间ADC校准技术
技术领域
本公开一般涉及电子电路领域，更具体地，涉及用于数据转换的系统和方法。
背景技术
模拟信号和/或值可以在各种电路元件中产生，例如信号发生器、传感器和天线。然而，在许多情况下，具有数字信号或值可能是有益的，例如用于信号或值的进一步处理或存储。为了在产生模拟信号或值时利用具有数字信号或值的优点，已经开发了用于将模拟信号或数值转换为数字信号或数值的模数转换器(ADC)。
ADC可以在许多地方找到，如宽带通信系统、音频系统、接收器系统等，并用于广泛的应用，包括通信、能源、医疗保健、仪器和测量、电机和功率控制、工业自动化以及航空航天/国防。例如，在精密测量系统中，电子器件可以设置有一个或多个传感器来进行测量，并且这些传感器可以产生模拟信号。模拟信号然后将被提供给ADC作为输入，以生成用于进一步处理的数字输出信号。在另一个示例中，天线可以基于在空中携带信息/信号的电磁波来生成模拟信号。由天线产生的模拟信号然后被提供作为ADC的输入，以产生用于进一步处理的数字输出信号。
设计ADC是一项不平凡的任务，因为每个应用程序可能在速度、性能、功率、成本和大小方面有不同的需求。随着需要ADC的应用程序的增长，对准确可靠的转换性能的需求也在增长。
发明内容
基于连续时间残差生成系统的CT ADC需要精确估计模拟传递函数。这是通过使用伪随机比特序列来完成的，该伪随机比特序列使用DAC注入，该DAC遍历要测量的传递函数。本发明人已经认识到，注入DAC中的失配在传递函数估计中引入误差，并导致ADC输出处的不良NSD。本公开描述了尽管DAC失配并且尽管存在输入信号，但仍提高传递函数估计的准确性的各种技术。
在一些方面，本公开涉及一种连续时间(CT)模数转换器(ADC),包括：延迟电路，被配置为通过向模拟输入信号应用延迟来生成延迟电路输出信号；子ADC电路，被配置为基于所述模拟输入信号生成子ADC电路输出信号；第一子DAC电路，耦合以接收所述子ADC电路输出信号并产生所述子ADC电路输出信号的模拟表示,其中所述第一子ADC电路输出信号的模拟表示与所述延迟电路输出信号组合以产生残差信号；误差估计电路，被配置为接收ADC输出信号并生成误差估计电路信号；误差校正电路，被配置为接收所述误差估计电路信号并生成数字误差校正信号；和输出节点，耦合到所述误差估计电路的输入，并且被配置为使用下列来生成所述ADC输出信号：1)所述残差信号、2)所述子ADC电路输出信号以及3)所述数字误差校正信号。
在一些方面，本公开涉及一种操作连续时间(CT)模数转换器(ADC)的方法,该方法包括：对模拟输入信号应用延迟以产生延迟电路输出信号；基于所述模拟输入信号生成子ADC电路输出信号；经由第一子DAC电路接收所述子ADC电路输出信号，并生成所述子ADC电路输出信号的模拟表示；通过将所述子ADC电路输出信号的模拟表示与所述延迟电路输出信号相组合来生成残差信号；接收ADC输出信号并产生误差估计电路信号；接收所述误差估计电路信号并产生数字误差校正信号；和使用1)所述残差信号、2)所述子ADC电路输出信号和3)所述数字误差校正信号，在输出节点处生成所述ADC输出信号。
在一些方面，本公开涉及一种连续时间(CT)模数转换器(ADC),包括：延迟电路，被配置为通过向模拟输入信号应用延迟来生成延迟电路输出信号；子ADC电路，被配置为基于所述模拟输入信号生成子ADC电路输出信号；第一子DAC电路，耦合以接收所述子ADC电路输出信号并产生所述子ADC电路输出信号的模拟表示，其中所述第一子ADC电路输出信号的模拟表示与所述延迟电路输出信号组合以产生残差信号；用于接收ADC输出信号并产生误差估计电路信号的构件；用于接收所述误差估计电路信号并产生数字误差校正信号的构件；和输出节点，耦合到所述误差估计电路的输入，并且被配置为使用下列来生成所述ADC输出信号：1)所述残差信号、2)所述子ADC电路输出信号以及3)所述数字误差校正信号。
附图说明
在不一定按比例绘制的附图中，相似的数字可以在不同的视图中描述相似的部件。具有不同字母后缀的相似数字可以表示相似组件的不同实例。附图以示例的方式但不以限制的方式概括地示出了本文档中讨论的各种实施例。
图1是CT ADC的示例的示意图。
图2是图1的CT ADC的示例的示意图，进一步示出了数字重建电路的示例细节。
图3是类似于图2中所示的CT ADC的示例的示意图，其进一步被配置为使用测试信号。
图4是被配置为执行数字校正以提高传递函数精度的CT ADC的示例的示意图。
图5是被配置为执行数字校正以提高传递函数精度的CT ADC的另一示例的示意图。
图6是被配置为执行数字误差估计和校正以提高传递函数精度的CT ADC的另一示例的示意图。
图7是示出测量带外信号的功率的技术的框图。
图8是CT ADC传递函数估计的替代技术的示意图。
图9是被配置为执行图4-7的数字校正技术中的一个或多个以提高传递函数精度的CT ADC的示例的示意图。
图10是图8的CT ADC的示意图。
图11是一种操作连续时间(CT)模数转换器(ADC)的示例方法的流程图。
具体实施方式
ADC是将模拟信号携带的连续物理量转换为代表该量幅度的数字(或转换为携带该数字的数字信号)的电子设备。转换涉及模拟输入信号的量化，即将输入值从一组连续的模拟值映射到一组可计数的较小数字值中的输出值的过程，因此会引入少量误差。通常，量化是通过模拟输入信号的周期性采样来进行的。结果是表示连续时间(CT)和连续幅度模拟输入信号到离散时间(DT)和离散幅度数字信号的转换的数字值序列(即，数字信号)。ADC可以由以下应用要求定义：它的带宽(它可以正确转换为数字信号的模拟信号的频率范围)和分辨率(最大模拟信号可以划分并在数字信号中表示的离散电平的数量)。ADC还具有用于量化ADC动态性能的各种规格，包括噪声谱密度(NSD)、信噪比(SNR)、信噪声和失真比(SNDR)、有效比特数(ENOB)、总谐波失真(THD)、总的谐波失真加噪声(THD+N)和无杂散动态范围(SFDR)。
ADC有许多不同的设计，可以根据应用要求和性能规范进行选择。CT ADC(有时也称为CT流水线(CTP)ADC)是指基于CT残差生成的ADC设计。CT ADC在高性能和高速数据转换器中越来越受欢迎，部分原因是其固有的抗混叠以及在前馈架构的驱动下实现高采样率的潜力。在ADC的CT流水线级中，CT模拟输入信号被发送到两个不同的路径。第一路径，通常被称为“前馈”路径，包括量化器(在本文中也称为“子ADC”)和前馈DAC(在下文中称为“子DAC”)的级联。第二路径，通常被称为“正向”路径，包括模拟延迟电路，以在前馈路径和正向路径中对准输入信号的延迟。
组合器然后可以减去前馈路径中的子DAC的输出，以从正向路径的模拟延迟的输出生成残差信号。该残差信号然后可以被处理，例如，被放大器滤波和放大，并且处理后的残差信号可以被提供给ADC的后续级或后端ADC，用于基于残差信号和基于前馈路径的子ADC的数字输出生成CT ADC的最终输出信号。例如，子ADC可以输出输入信号值的较低分辨率和较不精确的数字表示(例如，5位数字值)，而指示子ADC对输入值的粗略转换与实际输入值之间的差的残差信号可以允许生成输入信号值的更高分辨率和更精确的数字表示(例如10位或16位数字值)。
CT ADC的子DAC包括多个单元元件(UE)，这些单元元件被配置为将它们在输入端接收的数字比特转换为模拟值。尽管设计为彼此相同，但单个子DAC的实际UE可能因制造变化而彼此不同，从而导致所谓的“失配误差”。更一般地说，单个子DAC中的UE可能因工艺、电压或温度(PVT)变化而彼此不同，从而导致大量潜在的子DAC误差。因此，将CT ADC的失真保持在可接受的限度内，例如，相对于满标度(dBFS)低于-80分贝，是非常具有挑战性的。
基于连续时间残差生成系统的CT ADC需要精确估计模拟传递函数。这是通过使用伪随机比特序列来完成的，该伪随机比特序列使用DAC注入，该DAC遍历要测量的传递函数。本发明人已经认识到，注入DAC中的失配在传递函数估计中引入误差，并导致ADC输出处的不良NSD。本公开描述了尽管DAC失配并且尽管存在输入信号，但仍提高传递函数估计的准确性的各种技术。
图1是CT ADC的示例的示意图。如图1所示，ADC 100可以被配置为接收CT模拟输入信号x(t)102，例如模拟电压Vin(t)。
模拟输入信号x(t)的值被发送到两个不同的路径：前馈路径和正向路径。前馈路径包括量化器104和前馈DAC 106的级联。正向路径包括模拟延迟电路108，被配置为将模拟延迟应用到输入信号102。因此，CT模拟输入x(t)102(即，输入信号x(t)的给定模拟值)被应用到正向路径中的延迟电路108，并且被应用到实现量化器104的N位ADC和实现前馈DAC106的N位DAC的级联，它们中的每一个可以在前馈路径中以fck的采样率被计时。
量化器104可以被配置为导出并输出(输出信号230)表示向其提供的输入信号x(t)的模拟值的数字值(例如CODE1)。例如，CODE1可以是X的相对低分辨率数字表示，例如VIN(即，在采样时刻t＝T0处保持的模拟值)。ADC 100可以被配置为导出并处理相对于CODE1的X(例如VIN)的残差，作为方法的步骤来导出X(例如VIN)的更高分辨率和更精确的数字表示。具体地，前馈DAC 106可以被配置为导出并输出(输出信号xq(t)，114)CODE1的模拟表示，并且X与CODE1的该模拟表示之间的差是残差值VRES(即，残差信号116的值)。
例如，组合器(例如，减法器)110可以基于延迟的输入信号112(其是正向路径的输出)和DAC 106的输出xq(t)114(其是前馈路径的输出)来生成残差信号116。例如，在一些实施例中，组合器110可以通过从正向路径输出112减去前馈路径输出114，或者以其他方式产生残差信号116。残差信号116可以被视为指示由量化器104执行的量化处理引起的量化误差的信号。因此，在随后的一些附图中，残差信号116被标记为“eq”(其中“e”代表“误差”，并且“q”代表“量化”)。
然后可以通过放大器/滤波器AMP1 118对残差信号116进行处理，例如滤波和放大，并且可以将处理后的残差信号110提供给可以在ADC 100中实现的后续流水线级(图2中未具体示出的后续流水线阶段)。最终(例如，在ADC 100的最后流水线级之后)，基于处理后的残差信号110的信号可以被提供给后端ADC 122，由后端ADC 122数字化以生成数字残差信号124。例如，后端ADC 122可以被配置为生成残差值VRES的数字表示CODE2，该残差值VRES考虑由放大器118提供的增益因子A。
ADC 100还可以包括数字重建电路126，被配置为基于由后端ADC 122输出的数字残差信号124、由量化器104输出的数字信号130(例如，在一些后续附图中标记的信号s1[n])、以及由ADC(图2中未示出)中的其它流水线级中的量化器生成的任何数字信号来生成ADC输出xout[n]128。例如，数字重建电路126可以被配置为基于CODE1和CODE2的组合导出输入信号102的给定值(例如，值VIN)的高分辨率表示。
量化器104、DAC 106、延迟电路108、组合器110和放大器118可以被认为是ADC 100的第一级或残差生成装置。在一些实施例中，ADC 100可以包括串联耦合的多个这样的级(即，多个CT级)，即，用于级i+1的输入信号102可以基于(例如，可以基本上与)级i的放大残差信号110，其中i可以是指示ADC 100的一系列连续级中的级的位置的正整数(例如，如果ADC 100包括M个残差生成级，则为1和M之间的整数)。
在一些实施例中，这样的级中的每一级可以包括各自的(即，自己的)数字重建电路126，其中级i的数字重建电路126可以被配置为基于由级i的量化器104输出的数字信号130和由级i+1的数字重建电路126生成的ADC输出来生成ADC输出，并且最后级M的数字重建电路126可以被配置为基于由级M的量化器104输出的数字信号130和由后端ADC122输出的数字残差信号124来生成其ADC输出，被配置为接收指示由级M组合器110输出的残差信号116的信号(例如，接收信号110)。
在其他实施例中，ADC 100的第一级可以耦合到第二级，被配置为基于由第一级输出的残差信号来处理信号，但是第二级可以是DT级。
图2是图1的CT ADC 100的示例的示意图，进一步示出数字重建电路126的示例细节。如上所述，由前馈路径的量化器，例如量化器104(在此也称为子ADC)执行的量化过程可导致由残差信号116(即，组合器110的输出信号)表示的量化误差。因此，图2将组合器110的输出信号标记为信号“-eq”。尽管残差信号116是指示量化器104的量化误差的模拟信号，但量化器104输出信号130是数字信号，并且还指示量化器104的量化误差，如图2所示，量化器输出信号130为数字信号s1[n]＝x[n]+eq[n]，其中x[n]是模拟输入信号x(t)(即，信号102)的采样版本(例如X[n]可以表示在实例n*Ts处采样的模拟信号，其中Ts是采样周期，并且n是指示采样实例的整数)，并且eq[n]是由量化器104的操作生成的量化误差信号。
图2中用虚线箭头示出的路径210指示前馈DAC 106的输入和后端ADC 122的输出之间的信号的路径。通过路径210传播的信号所经历的传递函数可以被标记为“-H(z)”，如图2所示，该标记被放置在路径210内。数字重建电路126然后可以被配置为基于传递函数H(z)的估计来生成输出信号128，该估计被图示为传递函数(根据使用帽号来指示函数是估计的常用数学符号)。
数字重建电路126可以被配置为基于传递函数H(z)的估计来生成输出信号128。在一些实施例中，数字重建电路126可以包括传递函数应用电路212和组合器216。图2中示出了一个这样的实施例，示出了传递函数应用电路212可以被配置为将估计应用于基于量化器输出130的信号，以生成输出信号214，并且组合器216然后可以被配置为通过组合(例如相加)指示输出信号214的信号和基于后端ADC输出124的信号sv[n]来生成输出信号128。在这样的实施例中，输出信号128可以表示为其中X是模拟时域输入信号x(t)的采样版本x[n]的频域表示，并且EQ是时域量化误差信号eq的频域表示。
如前所述，对于在数字重建中要消除的量化误差eq，估计应该准确地表示实际传递函数H(z)。换言之，如果估计准确地表示实际传递函数H(z)，使得图2中所示的输出信号128的第二项(即)将被抵消并且输出信号128将仅包括第一项(即)。
图3是类似于图2中所示的CT ADC的示例的示意图，其进一步被配置为使用测试信号。在图3中，与图2中使用的那些相同的附图标记和字母旨在示出与参考ADC 100描述的那些相同或类似的特征，从而为了简洁起见，不必针对图3重复它们的描述。ADC 300类似于ADC 100，不同之处在于ADC 300进一步被配置为使用测试信号，例如伪随机比特序列(PRBS)。
如图3所示，数字测试信号的模拟版本prbs[n]可以作为模拟测试信号304提供给组合器110。在一些实施例中，测试信号prbs[n]的数字版本可以由测试信号生成器(图3中未示出)生成并提供给DAC 302，DAC 302被配置为将数字测试信号prbs[n]转换为模拟测试信号304。然后，组合器110可以被配置为将模拟测试信号304与模拟延迟输入信号112(即正向路径的输出)和DAC 106的输出xq(t)114(即前馈路径的输出)进行组合。例如，在一些实施例中，组合器110可以被配置为通过将模拟测试信号304添加到模拟延迟输入信号112并从正向路径输出112减去前馈路径输出114，或者相反，来生成可以被称为“测试残差信号”的信号316。
测试残差信号316可以被视为指示由量化器104执行的量化过程产生的量化误差的信号，以及指示注入残差信号116中的测试信号的信号，以便提高传递函数估计的准确性。因此，残差信号316被标记为“-prbs-eq”。
图3中用点划线箭头示出的路径310指示测试信号prbs[n]通过组合器110和后端ADC 122到输出信号128的路径。如果DAC 302与前馈DAC 106匹配，则理想情况下，信号eq和信号prbs在后端ADC 122的输出124处出现之前都经历相同的传递函数-H(z)。将该输出124与-prbs互相关，然后提供H(z)的估计，即其可以由数字重建电路126的传递函数应用电路212以上述方式使用。
为了有效地消除从ADC输出128注入到残差信号116中的测试信号，可以将测试信号的数字版本注入量化器104的输出130中。如图3所示，这可以使用组合器306来完成，组合器306被配置为将数字测试信号prbs[n]添加到量化器输出信号130以生成修改的数字信号308，该修改的数字信息308可以例如是s1[n]+prbs[n]＝x[n]+eq[n]+prbs[n]。修改的数字信号308然后可以被提供给数字重建电路126，以便如上面针对量化器输出信号130所讨论的那样进行处理，不同之处在于，现在信号308在由数字重建电路126处理时代替量化器输出信号130。将数字测试信号prbs[n]添加到量化器输出信号130以生成将由数字重建电路126处理的修改的数字信号308可以帮助减少或消除输出信号128中数字测试信号prbs[n]的存在，从而减少噪声。
当以这种方式使用测试信号prbs[n]时，理想地，输出信号128可以表示为其中PRBS是数字时域测试信号prbs[n]或其模拟版本的频域表示。类似于图2，对于图3所示的实施例，如果估计精确地表示实际传递函数H(z)，使得图3中所示的输出信号128的第二项(即)将被取消，并且输出信号128将仅包括第一项(即)。
CT ADC 300的前馈架构要求精确估计流水线级的子ADC量化误差所经历的传递函数。如上所述，可以使用遍历与量化误差几乎相同的传递函数的PRBS来执行传递函数估计。两者之间唯一的区别是通过DAC将它们注入后端：PRBS通过PRBS-DAC 302注入，而量化误差通过流水线级的主子DAC 106。两个DAC之间的任何失配都将导致传递函数(DRF)估计中的误差，导致量化误差从流水线级的子ADC泄漏到输出中，从而限制可实现的NSD和抗混叠。子ADC数据所经历的传递函数以及PRBS DAC失配项随着温度和电路老化而漂移。因此，可以执行前景和/或背景校准，以确保DRF尽可能准确。
本公开描述了实现更好的DRF精度的四种技术，这又提供了更低的NSD。前三种技术涉及对基于PRBS DAC的传递函数估计的增强，而最后一种技术描述了在没有PRBS DAC参与的情况下的传递函数估算。
第一种技术是前景校准，其中在没有输入信号的情况下输出噪声功率/NSD的测量可以用作传递函数估计误差的测量。第二种技术利用这样的事实，即如果将已知信号源添加到子ADC的输入信号，则在重构的ADC输出处的已知信号的测量值是传递函数估计误差和相关联的量化误差泄漏的表示。第三种技术提出了带外(OOB)NSD的测量作为传递函数估计误差的测量。最后，第四种技术在子ADC的输入端使用已知的信号源，并使用基于反馈的方法进行精确的传递函数估计。
图4是被配置为执行数字校正以提高传递函数精度的CT ADC 400的示例的示意图。图4示出了第一种技术，其是前景校准，其中在没有输入信号(x(t)＝0)的情况下输出噪声功率/NSD的测量被用作传递函数估计误差的测量。
图4的方法基于这样的实现，即错误估计的传递函数F(1+Gr)(z)可以通过将其除以1+Gr(z)来校正。这需要PRBS-DAC的误差传递函数Gr的先验知识。CTADC 400可以按照以下程序进行迭代估计Gr为(见图4)：
1.使输入x(t)＝0，应用PRBS信号dr，并使用互相关来执行DRF估计(XCORR 402)。这将给出误差传递函数的脉冲响应：F(1+Gr)(z)。
2.对PRBS-DAC片的静态误差和定时误差进行起始估计：和
3.生成(经由抖动电路406，例如包括线性反馈移位寄存器(LFSR))并将抖动序列信号fdit应用到子ADC。
4.将PRBS-DAC误差滤波器估计导出为：由此得出以下结果：
5.使用时域去卷积块404，利用来校正估计的DRF(相当于频域中的除法)。
6.在将数字FIR滤波器添加到子ADC的(求和)输出之前，将其应用于dr。这确保了DRF校正不会导致dr信号能量泄漏到ADC输出。
7.使用校正的DRF执行重建，并测量ADC输出NSD(或RMS噪声)。抖动序列信号将量化误差EQ注入到子ADC输出中，如果其将泄漏到ADC输出中并增加噪声。迭代直到ADC的输出噪声最小化，这将在时发生。
8.更新和(例如使用梯度下降或线性搜索)并重复步骤3-6。
9.如果则在重构期间消除dr和子ADC抖动引起的量化误差，并且使输出噪声最小化。当输出噪声最小化时为最佳和ADC输出408产生ADC输出信号。
可以使用PRBS-DAC相对于“平均”子DAC UE的静态(es)、定时(et)和切换误差(esw)来建模PRBS-DDC的失配误差(假定没有失配)。es和et两者都通过修改由dr遍历并使用互相关估计的净传递函数来影响DRF估计。然而，esw并不影响它。
图5是被配置为执行数字校正以提高传递函数精度的CT ADC 500的另一示例的示意图。图5示出了用于执行去卷积的替代方法。
PRBS-DAC输入dr经历并估计与子ADC量化误差经历的传递函数相比略微不同的传递函数。关于图4描述的去卷积方法试图校正这个估计的传递函数。或者，CT ADC 500可以使用以下步骤来调整子ADC量化误差所经历的传递函数，使得其可以匹配(不匹配的)PRBS-DAC输入所经历的传输函数：
1.使输入x(t)＝0，应用dr，并使用互相关进行DRF估计，这将给出误差传递函数的脉冲响应：F(1+Gr)(z)。
2.对PRBS-DAC片的静态误差和定时误差进行起始估计：和
3.将PRBS-DAC误差滤波器估计导出为：
4.将数字FIR滤波器应用于来自子ADC的每个输出位di。
5.将抖动序列信号fdit应用到子ADC，执行重建并测量ADC输出NSD(或RMS噪声)。抖动序列信号将量化误差EQ注入到子ADC输出中。它通过附加滤波器(来自步骤5)，使得在求和时，净输出在s0为在产生最终ADC输出的组合器502(例如求和器)处，我们现在在左侧路径看到和顶部路径上看到(Dr被取消被忽略。)因为组合器502的输出是量化误差将因此泄漏到ADC输出中，并且如果增加噪声。CT ADC 500可以迭代直到ADC的输出噪声被最小化，这将在时发生。
6.更新和(例如使用梯度下降或线性搜索)并重复步骤3-5。
7.如果则在重构期间消除dr和子ADC抖动引起的量化误差，并且使输出噪声最小化。当输出噪声最小化时为最佳和ADC输出504产生ADC输出信号。
图6是被配置为执行数字误差估计和校正以提高传递函数精度的CT ADC 600的另一示例的示意图。图6示出了第二种技术，其利用了这样一个事实，即如果将已知信号源添加到子ADC的输入信号，则在重构的ADC输出处的已知信号的测量是传递函数估计误差和相关联的量化误差泄漏的表示。
抖动电路可以生成已知的抖动信号fdit，例如PRBS序列，其可以被注入量化器104(也称为子ADC)的输入处。为了限制其对STG0残差的贡献，抖动序列信号fdit可以通过传输特性已知的模拟高通滤波器(HPF)。精确等效的离散时间传递函数表示为HPF(z)。抖动序列信号的幅度可以是可调谐的，以处理前景和背景校准。
图6示出了在重构输出处泄漏的抖动序列信号fdit的表示。假设没有应用任何校正(即为0)。抖动序列信号fdit通过两个信号路径：第一路径包括子ADC 104、子DAC 106、放大器118(也称为CT滤波器)、后端ADC 122和数字重建滤波器(DRF)126，而第二路径仅包括子ADC 104。
在不失一般性的情况下，假设子ADC传递函数是单位的并且不具有非理想性。通过第一路径的抖动序列信号fdit的传递函数可以表示为HPF(z)×-F(z)/F′(z)，而第二路径的传递函数为HPF(z)。
因为两个路径的输出被求和以生成最终ADC输出，所以抖动序列信号所经历的净传递函数是两个路径传递函数的和。假设闪光灯的传递函数是完全线性的，则净传递函数可以表示为：
HPF(z)-HPF(z).F(z)/F′(z)＝HPF(z)-HPF(z).F(z)./F′(z)＝HPF(z).[F′(z)-F(z)]./F′(z)＝HPF(z).Gr(z)/(1+Gr(z))≈HPF(z).Gr(z)
ADC的重构输出604与抖动序列信号fdit的互相关602给出了该传递函数的脉冲响应。
如果DAC中不存在失配，则Gr(z)＝0，并且互相关结果为0。另一方面，非零输出揭示了失配和传递函数估计误差，然后可以对其进行校正，直到互相关602的XCORR输出变为零。ADC输出604产生ADC输出信号。
上面关于图4和图5提出的前景校准(输入信号设置为0)技术还涉及在子ADC 104的输入处注入抖动序列信号fdit，但是那里的目标是通过使用NSD作为泄漏测量来最小化输出处的量化误差泄漏。然而，由于图6中的目标是最小化抖动序列信号fdit和最终ADC输出604之间的相关性，因此该技术可以适用于前景和背景校准(输入信号不设置为0)。
CT ADC 600可以使用以上关于图4或图5描述的步骤来调整子ADC量化误差所经历的传递函数，使得其可以匹配(失配)PRBS-DAC输入所经历的传输函数。然而，在该技术中测量的误差度量不是输出噪声功率，而是最终输出与注入的抖动序列信号fdit的互相关。抖动序列信号fdit的幅度应该增加，以便使Flash代码切换。
在一些示例中，可能希望包括可选的高通滤波器606，被配置为接收抖动序列信号fdit，，并将抖动序列信号fdit，的滤波表示应用于子ADC 104的输入。
现在描述用于执行静态和定时误差背景估计的替代方法。PRBS-DAC输入dr经历并估计与子ADC量化误差经历的传递函数相比略微不同的传递函数。图6中的技术不关注带内或带外内容，而是主要关注相关结果。相反，另一种方法基于这样一个事实，即如果带内NSD由于PRBS DAC失配而变得更糟，则带外NSD也会变得更糟。
在以下关于图7描述的替代方法中，可以基于带外NSD来调整校正因子，该带外NSD可以在芯片上或芯片外测量。该技术假设在ADC的输入处不存在任何带外内容。在一些实现中，测量芯片上的NSD可能是不可行的，因此，对重构的输出进行高通滤波，然后测量均方将是一个等效因素。需要注意的是，这个问题不能通过梯度下降来解决，因为测量的RMS具有es和et的叉积。
图7是示出测量带外信号的功率的技术的框图。图7示出了第三种技术，其利用带外(OOB)NSD的测量作为传递函数估计误差的测量。
如图7所示，诸如来自图6的ADC输出604的ADC输出信号被耦合到高通滤波器(HPF)700。HPF 700输出ADC输出信号的滤波表示，该滤波表示被应用到均方电路702，均方电路测量并输出均方作为输出信号704。CT ADC电路的校准可以如下执行：
1.应用PRSB序列dr，并使用互相关来执行DRF估计。这将给出误差传递函数的脉冲响应：F(1+Gr)(z)。
2.对PRBS-DAC片的静态误差和定时误差进行起始估计：和
3.将PRBS-DAC误差滤波器估计导出为：
4.将数字FIR滤波器应用于数字端的PRBS DAC校正块。
5.测量HPF之后重构的ADC输出的RMS，例如在图7中。
6.如果量化误差将泄漏到ADC输出中并增加噪声。针对步骤et在es的范围内扫描并重复步骤3-5，然后找到输出RMS最小的es和et的值。
图8是CT ADC传递函数估计的替代技术的示意图。图8示出了第四种技术，其在子ADC的输入处使用已知的信号源并且使用基于反馈的技术来进行精确的传递函数估计。
在以上关于图4-7描述的技术中，DRF估计的基础是通过注入PRBS DAC 302并将后端ADC输出与PRBS序列互相关，以估计其已经穿过的路径，从而将其等同于子ADC 104穿过的路径。作为替代解决方案，抖动序列信号fdit所经过的路径可以用作DRF传递函数的估计。这可以通过重构输出与抖动序列信号fdit的互相关来实现。当估计的传递函数接近实际传递函数时，互相关达到最小。
在一些示例中，可能希望包括可选的高通滤波器606，被配置为接收抖动序列信号fdit，并将抖动序列信号的滤波表示应用于子ADC 104的输入。假设高通滤波器606为二阶FIR HPF hhp(z))，并且假设应用于路径的传递函数为F’(z)，则ADC输出804处的重构数据与抖动序列信号fdit的互相关(XCORR 802)提供以下等式：
HPF(z)(F′(z)-F(z))＝(hhp[0]+hhp[1]z-1)(F′(z)-F(z))
＝(hhp[0]+hhp[1]z-1)((f′[0]-f[0])+(f′[1]-f[1])z-1+(f′[2]-f[2])z-2+…(1)
CTADC 800可以针对该估计技术执行以下步骤：
1：假设f[n]的五阶响应，那么在第一次迭代中，f′[n]可以是[1，0，0，0，0]。
2：将增量变量“i”设置为0。
3：使用互相关器电路802将最终重构的ADC输出804与抖动序列信号fdit进行互相关。
4：根据等式(1)计算f’[i]，使互相关器的抽头′i′为0。
5：递增“i”并重复步骤3至5，直到计算出f’[n]的所有抽头。
第一抽头测量f[0]和f′[0]之间的差值。使用相关器的第一抽头最小化f′[0]-f[0]将有助于使用第二抽头最小化f′[1]-f[1]等等。算法可以更新到所需的抽头数量。选择5的抽头计数作为示例。可以在最后添加均衡器，以补偿子ADC输出所经历的F’(z)传递函数。
图9是被配置为执行图4-7的数字校正技术中的一个或多个以提高传递函数精度的CT ADC的示例的示意图。为了便于解释，图4-7的技术已经合并为单个图，即图9。图9描绘CT ADC 900，经配置以执行上文关于图4-7所描述的第一至第三技术中的一个或多个。
CT ADC 900被配置为接收模拟输入信号102。CT ADC 900包括延迟电路108，延迟电路108被配置为通过向模拟输入信号102应用延迟来生成延迟电路输出信号904。CT ADC900还包括子ADC电路104(例如量化器)，被配置为基于模拟输入信号102生成子ADC电路输出信号906(di[n])。
子DAC电路106被耦合以接收子ADC电路输出信号906并生成子ADC电路的输出信号104的模拟表示908。组合器电路910(例如，减法器)从延迟电路输出信号904减去第一子ADC电路输出信号的模拟表示908，以生成残差信号912。
根据本公开的技术，CT ADC 900包括一个或多个误差估计电路EB1-EB3，每个误差估计电路被配置为在输出节点902处接收ADC输出信号Dout并生成相应的误差估计电路信号。CT ADC 900还包括一个或多个误差校正电路CB1-CB3，被配置为接收相应的误差估计电路信号并生成数字误差校正信号。输出节点902耦合到一个或多个误差估计电路EB1-EB3的输入，并且输出节点902被配置为使用：1)残差信号912，2)子ADC电路输出信号906，以及3)由一个或多个误差校正电路CB1-CB3生成的数字误差校正信号来生成ADC输出信号Dout。
首先参考误差估计块EB1和误差校正块CB1的示例，CTADC 900可以包括抖动电路406，抖动电路406被配置为生成抖动序列信号fdit。子ADC电路104耦合到抖动电路406，并且被配置为基于模拟输入信号102和抖动序列信号的表示来生成子ADC电路输出信号906。例如，滤波器，例如可选的高通滤波器606，可以耦合在抖动电路406和子ADC电路104之间，以对抖动序列信号fdit进行滤波。子ADC输出s0和dr彼此求和，然后在其被DRF处理以生成最终ADC输出之后求和s1。
误差估计电路EB1被配置为至少接收抖动序列信号，并产生误差估计电路信号913到误差校正电路CB1(并且如果还存在，则到误差校正电路CB2和/或误差校正电路CB3)。
如图9所示，CT ADC 900还包括第二子DAC电路302，被配置为接收伪随机比特序列信号dr[n]，其中第二子ADC电路302的输出914通过组合器电路910与残差信号912相加，并被应用到CT滤波器电路118。后端ADC电路122耦合在CT滤波器电路118的输出916和数字重建滤波器(DRF)电路918的输入之间。后端ADC电路122被配置为接收CT滤波器电路118的输出并生成后端ADC电路输出信号920(s1[n])。
后端ADC输出，s1[n]与dr[n]互相关以生成滤波器的脉冲响应-F(z)。然后，该滤波器被用于将数字重建滤波器(DRF)918实现为1/F(z)。重建滤波器也可以被实现为两个独立的FIR滤波器A(z)和B(z)(F(z)＝A(z)/B(z))，其中A(z)位于子ADC路径(s0[n])中，而B(z)位于后端ADC路径(s1[n])中。
互相关器电路402被配置为接收后端ADC电路输出信号920和伪随机比特序列信号dr[n]并进行互相关，并且生成第一互相关器输出922。第一互相关器电路输出922表示CT滤波器电路916、后端ADC电路122和第一子DAC电路106的脉冲响应。
误差校正电路CB1被配置为接收第一互相关器电路输出922，并将数字误差校正信号924(例如，滤波器系数)应用到数字重建滤波器电路918，其中数字重建滤波电路918的输出926耦合到输出节点902。此外，误差校正电路CB1被配置为从误差估计电路EB1接收误差估计电路信号913。误差校正块CB1的输出用于导出DRF。
在一些示例中，误差校正电路CB1被配置为执行时域去卷积，例如上面关于图6所描述的。在一些示例中，误差估计电路EB1被配置为执行抖动序列信号fdit和ADC输出信号Dout的互相关，例如上面关于图6所描述的，以估计PRBS DAC的静态和定时误差失配项，即
误差校正电路CB1取自由DRF互相关器402生成的传递函数，并有效地将其除以具有脉冲响应的传递函数这里，和表示第二子DAC电路302片的静态(es)和定时(et)误差的估计。由于互相关器输出时域脉冲响应，所以执行传递函数除法作为互相关器的输出和滤波器的时域去卷积
在一些示例中，测量电路930可以接收ADC输出信号Dout，并在不存在输入信号(前景校准)但存在抖动序列信号fdit的情况下测量NSD，以估计第二子DAC电路302的静态和定时误差失配项(即)。
在一些示例中，测量电路930可以接收ADC输出信号Dout并测量均方根(RMS)以估计第二子DAC电路302的静态和定时误差失配项(即)。
接下来参考误差估计块EB2和误差校正块CB2的示例，CT ADC 900可以包括抖动电路406，抖动电路406被配置为生成抖动序列信号fdit。子ADC电路104耦合到抖动电路406，并且被配置为基于模拟输入信号102和抖动序列信号的表示来生成子ADC电路输出信号906。例如，滤波器，例如可选的高通滤波器606，可以耦合在抖动电路406和子ADC电路104之间，以对抖动序列信号fdit进行滤波。误差估计电路EB1被配置为至少接收抖动序列信号，并产生误差估计电路信号913到误差校正电路CB1(并且如果还存在，则到误差校正电路CB2和/或误差校正电路CB3)。
如图9所示，CT ADC 900还包括第二子DAC电路302，被配置为接收伪随机比特序列信号dr[n]，其中第二子ADC电路302的输出914通过组合器电路910与残差信号912相加，并被应用到CT滤波器电路118。后端ADC电路122耦合在CT滤波器电路118的输出916和数字重建滤波器(DRF)电路918的输入之间。后端ADC电路122被配置为接收CT滤波器电路118的输出并生成后端ADC电路输出信号920(s1[n])。
误差估计电路EB2耦合到输出节点并且被配置为接收ADC输出信号Dout并且生成误差估计电路信号928。误差校正电路CB2被配置为接收伪随机比特序列信号dr[n]和误差估计电路信号928，并基于伪随机比特串信号dr[n]和误差估计信号928生成数字误差校正信号931。
在一些示例中，误差校正电路CB2可以包括第一有限脉冲响应滤波器(FIR)电路。例如，误差校正电路CB2可以包括具有脉冲响应并且具有伪随机比特信号的函数的两抽头FIR滤波器，从而实现函数
在一些示例中，误差估计电路EB2被配置为执行ADC输出信号和伪随机比特序列信号的函数(例如dr[n]乘以dr[n-1])的互相关。
在一些示例中，误差估计电路EB2和误差校正电路CB2可以与误差估计电路EB1和误差校正回路CB1组合使用。这样的系统可以执行ADC输出Dout与抖动序列信号fdit的互相关，以估计第二子DAC电路302的静态和定时误差失配项(即)。
在一些示例中，测量电路930可以接收ADC输出信号Dout，并且在不存在输入信号(前景校准)但存在抖动序列信号fdit的情况下测量NSD，以估计第二子DAC电路302的静态和定时误差失配项(即)。
在一些示例中，测量电路930可以接收ADC输出信号Dout并测量均方根(RMS)以估计第二子DAC电路302的静态和定时误差失配项(即)。
在一些示例中，误差校正电路CB2可以实现该函数
在一些示例中，误差估计电路EB2执行校准过程，以在没有输入信号的情况下使用与乘积(dr[n]*dr[n-1]的互相关(作为测量度量)进行估计
在一些示例中，误差估计电路EB2使用NSD作为测量度量来执行校准过程以在没有输入信号的情况下进行估计
在一些示例中，误差估计电路EB2和误差校正电路CB2可以与误差估计电路EB1和误差校正回路CB1组合使用。因此，除非在其他地方有相反的说明，否则上文关于每种技术描述的技术可以一起使用。
接下来参考误差估计块EB3和误差校正块CB3的示例，CT ADC 900可以包括被配置为接收伪随机比特序列信号dr[n]的第二子DAC电路302，其中第二子ADC电路302的输出914通过组合器电路910与残差信号912求和，并且被应用到CT滤波器电路118。后端ADC电路122耦合在CT滤波器电路118的输出916和数字重建滤波器(DRF)电路918的输入之间。后端ADC电路122被配置为接收CT滤波器电路118的输出并生成后端ADC电路输出信号920(s1[n])。
误差估计电路EB3耦合到输出节点902并且被配置为接收ADC输出信号Dout并且生成误差估计电路信号932。误差校正电路CB3被配置为接收子ADC电路输出信号906和误差估计电路信号932，并基于子ADC电路输出906信号和误差估计信号932生成数字误差校正信号934。
子ADC电路104的每个输出位di可以被应用到误差校正电路CB3，其输出与各个di位相加，然后由组合器电路934相加在一起以产生输出s0。然后将该输出与PRBSdr和数字重建滤波器电路918的输出926相加。
在一些示例中，误差估计电路EB3可以与误差校正电路CB1和/或CB2组合使用。误差估计电路EB1也可以与误差校正电路CB1和/或CB2组合使用。误差估计电路EB1和EB3可以与CB3组合使用。误差估计电路EB2可以与CB2结合使用。除非在其他地方有相反的说明，否则上面关于每个描述的技术可以一起使用。这样，误差估计电路信号932可以被应用到误差校正电路CB1和/或误差校正电路CB2(如果存在的话)。
在一些示例中，误差校正电路CB3包括有限脉冲响应滤波器(FIR)电路。例如，误差校正电路CB3可以实现具有脉冲响应的两抽头FIR滤波器的阵列(由子ADC电路104输出的每个比特一个)，从而实现该函数
在一些示例中，误差估计电路EB3包括低通滤波器或高通滤波器。
在一些示例中，测量电路930可以接收ADC输出信号Dout，并且在不存在输入信号(前景校准)但存在抖动序列信号fdit的情况下测量NSD，以估计第二子DAC电路302的静态和定时误差失配项(即)。
在一些示例中，测量电路930可以接收ADC输出信号Dout并测量均方根(RMS)以估计第二子DAC电路302的静态和定时误差失配项(即)。
图10是图8的CT ADC的示意图。图10示出了第四种技术，其在子ADC的输入处使用已知的信号源并且使用基于反馈的技术来进行精确的传递函数估计。类似于图9，图10的CTADC 1000包括误差估计电路EB4，其被配置为在输出节点902处接收ADC输出信号Dout并生成相应的误差估计电路信号1002。CTADC 1000还包括误差校正电路CB4，被配置为接收误差估计电路信号1002并生成数字误差校正信号1004。
CT ADC 1000被配置为接收模拟输入信号102。CT ADC 1000可以包括抖动电路406，抖动电路406被配置为生成抖动序列信号fdit。子ADC电路104耦合到抖动电路406，并且被配置为基于模拟输入信号102和抖动序列信号的表示来生成子ADC电路输出信号906。例如，滤波器，例如可选的高通滤波器606，可以耦合在抖动电路406和子ADC电路104之间，以对抖动序列信号fdit进行滤波。对子ADC的各个测温位di求和以生成二进制输出s0。位s0和dr彼此相加，然后在由DRF处理后和s1相加，以生成最终ADC输出。
CT ADC 1000包括延迟电路108，延迟电路108被配置为通过向模拟输入信号102应用延迟来生成延迟电路输出信号904。组合器电路910(例如，减法器)从延迟电路输出信号904减去第一子ADC电路输出信号906的模拟表示908，以生成残差信号912。与图9不同，CTADC 1000不包括被配置为接收伪随机比特序列信号dr[n]的第二子DAC电路302。
残差信号912被应用到CT滤波器电路118。后端ADC电路122耦合在CT滤波器电路118的输出916和数字重建滤波器(DRF)电路918的输入之间。后端ADC电路122被配置为接收CT滤波器电路118的输出并生成后端ADC电路输出信号920(s1[n])。
输出节点902耦合到误差估计电路EB4的输入，并且误差估计电路被配置为生成误差估计电路信号1002。在一些示例中，误差估计电路EB4被配置为执行抖动序列信号fdit与ADC输出信号Dout的互相关，例如估计子ADC数据所经历的传递函数。
误差校正电路CB4被配置为接收子ADC电路输出信号906和误差估计电路信号1002，并基于子ADC电路输出来信号906以及误差估计电路的信号1002生成数字误差校正信号1004。
输出节点902被配置为使用：1)残差信号912，2)子ADC电路输出信号906，以及3)由误差校正电路CB4生成的数字误差校正信号来生成ADC输出信号Dout。
图11是操作一种连续时间(CT)模数转换器(ADC)的示例方法1100的流程图。在框1102，方法1100包括：对模拟输入信号应用延迟以产生延迟电路输出信号。例如，延迟电路108可以向模拟输入信号102应用延迟以产生延迟电路输出信号904，例如图9或图10所示。
在框1104，方法1100包括：基于所述模拟输入信号生成子ADC电路输出信号。例如，子ADC电路104可以基于模拟输入信号102生成子ADC电路输出信号906，例如图9或图10所示。
在框1106，方法1100包括：接收所述子ADC电路输出信号并生成所述子模数转换器电路输出信号的模拟表示。例如，子DAC电路106可以接收子ADC电路输出信号906并生成模拟表示908，例如图9或图10所示。
在框1108，方法1100包括：通过将所述子ADC电路输出信号的模拟表示与所述延迟电路输出信号相组合来生成残差信号。例如，组合器电路910可以通过将模拟表示908与延迟电路输出信号904组合来生成残差信号912，例如图9或图10所示。
在框1110，方法1100包括：接收ADC输出信号并产生误差估计电路信号。例如，误差估计电路EB1-EB4中的一个或多个可以接收ADC输出Dout并生成相应的误差估计电路信号，例如图9或图10所示。
在框1112，方法1100包括：接收所述误差估计电路信号并产生数字误差校正信号。例如，误差校正电路CB1-CB4中的一个或多个可以接收相应的误差估计电路信号并生成数字误差校正信号，例如图9或10所示。
在框1114，方法1100包括使用：1)所述残差信号，2)所述子ADC电路输出信号，以及3)所述数字误差校正信号来生成所述ADC输出信号。例如，图9的CT ADC 900或CT ADC 1000可以使用：1)残差信号912，2)子ADC电路输出信号906以及3)数字误差校正信号来生成ADC输出信号DOUT。
在一些示例中，方法1100还可以包括生成抖动序列信号，其中生成所述子ADC电路输出信号是基于所述模拟输入信号和所述抖动序列信号的表示；接收伪随机比特序列信号，其中第二子DAC电路的输出与所述残差信号求和并应用到CT滤波器电路；接收所述CT滤波器电路的输出并生成后端ADC电路输出；将所述后端ADC电路输出与所述伪随机位序列信号互相关，并生成表示所述CT滤波器电路、所述后端ADC电路和所述第一子DAC电路的脉冲响应的第一互相关器电路输出；和经由误差校正电路接收所述第一互相关器电路输出，并将所述数字误差校正信号应用到数字重建滤波器电路，其中所述数字重构滤波器电路的输出耦合到所述输出节点。
在一些示例中，方法1100还可以包括生成抖动序列信号，其中生成所述子ADC电路输出信号是基于所述模拟输入信号和所述抖动序列信号的表示；接收伪随机比特序列信号；将第二子DAC电路的输出与所述残差信号相加并应用到CT滤波器电路；接收所述CT滤波器电路的输出并生成后端ADC电路输出；将所述误差估计电路耦合到所述输出节点以接收所述ADC输出信号并产生所述误差估计电路信号；经由误差校正电路接收所述伪随机比特序列信号和所述误差估计电路信号，并基于所述伪随机比特序列信号和误差估计电路信号生成所述数字误差校正信号。
在一些示例中，方法1100还可以包括接收伪随机比特序列信号，其中第二子DAC电路的输出与所述残差信号求和并应用到CT滤波器电路；接收所述CT滤波器电路的输出并生成后端ADC电路输出；将所述误差估计电路耦合到所述输出节点以接收所述ADC输出信号并产生所述误差估计电路信号；经由误差校正电路接收所述子ADC电路输出信号和所述误差估计电路信号，并基于所述子ADC电路输出信号与所述误差估计电路信号产生所述数字误差校正信号。
在一些示例中，方法1100可以进一步包括生成抖动序列信号，其中生成子ADC电路输出信号是基于模拟输入信号和抖动序列信号的表示；接收所述残差信号并产生CT滤波器电路输出信号；接收所述CT滤波器电路的输出，并产生应用到所述输出节点的后端ADC电路输出；经由误差校正电路接收所述子ADC电路输出信号和所述误差估计电路信号，并基于所述子ADC电路输出信号与所述误差估计电路信号产生所述数字误差校正信号。
各种注释
本文所描述的非限制性方面或实例中的每一者可独立存在，或可与其它实例中的一者或一者以上组合成各种排列或组合。
以上详细描述包括对附图的参考，附图形成详细描述的一部分。附图以图解的方式示出了可以实践本发明的具体实施例。这些实施例在本文中也被称为“实例”。这些实例可以包括除了所示或所描述的那些之外的元件。然而，本发明人还考虑了仅提供所示或描述的那些元件的示例。此外，本发明人还考虑使用关于特定示例(或其一个或多个方面)或关于本文所示或所述的其它示例(或其中一个或更多个方面)所示或描述的那些元件(或其的一个或更少个方面)的任何组合或排列的示例。
如果本文件与通过引用并入的任何文件之间的用法不一致，则以本文件中的用法为准。
在本文件中，术语“一个”或“一种”用于包括一个或多个，与“至少一个”或“一个或更多”的任何其他实例或用法无关，这在专利文件中是常见的，除非另有说明，否则“A或B”包括“A但不包括B”、“B但不包括A”和“A和B”。在本文件中，术语“包括”和“其”用作各自术语“包含”和“其中”的简明英语等价物。此外，在以下方面，术语“包括”和“包含”是开放式的，即系统、装置、物品、组合物、配方，或者在一个方面中包括除了在这样的术语之后列出的那些元素之外的元素的过程仍然被认为落在该方面的范围内。此外，在以下方面，术语“第一”、“第二”和“第三”等仅用作标签，并不旨在对其对象应用数字要求。
本文描述的方法示例可以是至少部分地由机器或计算机实现的。一些示例可以包括计算机可读介质或用指令编码的机器可读介质，所述指令可操作来配置电子设备以执行如以上示例中所描述的方法。这种方法的实现可以包括代码，例如微代码、汇编语言代码、更高级的语言代码等。这样的代码可以包括用于执行各种方法的计算机可读指令。该代码可以形成计算机程序产品的一部分。此外，在一个示例中，代码可以有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上，例如在执行期间或在其他时间。这些有形计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如，光盘和数字视盘)、磁带盒、存储卡或记忆棒、随机存取存储器(RAM)、只读存储器(ROM)等。
以上描述旨在说明，而不是限制性的。例如，上述实例(或其一个或多个方面)可以彼此组合使用。可以使用其他实施例，例如由本领域普通技术人员在回顾以上描述时使用。提供摘要是为了符合《美国联邦法规》第37卷第1.72(b)节的规定，使读者能够快速确定技术披露的性质。提交本文件时有一项谅解，即本文件不用于解释或限制各方面的范围或含义。此外，在以上详细描述中，可以将各种特征分组在一起以简化本公开。这不应被解释为意图使无人认领的公开特征对任何方面都是必不可少的。相反，本发明的主题可以在于特定公开的实施例的少于所有的特征。因此，以下方面在此被作为示例或实施例并入到详细描述中，每个方面独立地作为单独的实施例，并且可以设想这样的实施例可以以各种组合或排列彼此组合。本发明的范围应当参考所附方面以及这些方面所享有的等同物的全部范围来确定。

Claims (20)

1.一种连续时间(CT)模数转换器(ADC)，包括：
延迟电路，被配置为通过向模拟输入信号应用延迟来生成延迟电路输出信号；
子ADC电路，被配置为基于所述模拟输入信号生成子ADC电路输出信号；
第一子DAC电路，耦合以接收所述子ADC电路输出信号并产生所述子ADC电路输出信号的模拟表示，其中所述第一子ADC电路输出信号的模拟表示与所述延迟电路输出信号组合以产生残差信号；
误差估计电路，被配置为接收ADC输出信号并生成误差估计电路信号；
误差校正电路，被配置为接收所述误差估计电路信号并生成数字误差校正信号；和
输出节点，耦合到所述误差估计电路的输入，并且被配置为使用下列来生成所述ADC输出信号：1)所述残差信号、2)所述子ADC电路输出信号以及3)所述数字误差校正信号。
2.根据权利要求1所述的CT ADC，还包括：
抖动电路，被配置为生成抖动序列信号，其中所述子ADC电路耦合到所述抖动电路，其中所述子ADC电路被配置为基于所述模拟输入信号和所述抖动序列信号的表示生成所述子ADC电路输出信号，并且其中所述误差估计电路被配置为至少接收所述抖动序列信号；
第二子DAC电路，被配置为接收伪随机比特序列信号，其中所述第二子ADC电路的输出与所述残差信号求和，并且被应用到CT滤波器电路；
后端ADC电路，耦合在所述CT滤波器电路的输出与数字重建滤波器电路的输入之间，所述后端ADC电路被配置为接收所述CT滤波器电路的输出并生成后端ADC电路输出；和
第一互相关器电路，被配置为接收所述后端ADC电路输出和所述伪随机比特序列信号并将其互相关，并且生成表示所述CT滤波器电路、所述后端ADC电路和所述第一子DAC电路的冲激响应的第一互相关电路输出，
其中所述误差校正电路被配置为接收所述第一互相关器电路的输出，并将所述数字误差校正信号应用到所述数字重建滤波器电路，其中所述数字重构滤波器电路的输出耦合到所述输出节点。
3.根据权利要求2所述的CT ADC，其中所述第一误差校正电路被配置为执行时域去卷积。
4.根据权利要求2所述的CT ADC，其中所述误差估计电路被配置为执行所述抖动序列信号和所述ADC输出信号的互相关。
5.根据权利要求1所述的CT ADC，还包括：
抖动电路，被配置为生成伪随机比特序列信号；
第二子DAC电路，耦合到所述抖动电路并且被配置为接收所述伪随机比特序列信号，其中所述第二子ADC电路的输出与所述残差信号求和，并且被应用到CT滤波器电路；
后端ADC电路，耦合在所述CT滤波器电路的输出与数字重建滤波器电路的输入之间，所述后端ADC电路被配置为接收所述CT滤波器电路的输出并生成后端ADC电路输出，其中所述数字重构滤波器电路的输出耦合到所述输出节点，
其中所述误差估计电路耦合到所述输出节点，并且被配置为接收所述ADC输出信号并生成所述误差估计电路信号，和
所述误差校正电路被配置为接收所述伪随机比特序列信号和所述误差估计电路信号，并基于所述伪随意比特序列信号与所述误差估计电路信号生成所述数字误差校正信号。
6.根据权利要求5所述的CT ADC，其中所述误差校正电路被配置为连同所述伪随机比特信号的函数一起实现第一有限脉冲响应滤波器(FIR)电路。
7.根据权利要求5所述的CT ADC，其中所述误差估计电路被配置为执行所述ADC输出信号与伪随机比特序列信号的函数的互相关。
8.根据权利要求1所述的CT ADC，还包括：
抖动电路，被配置为生成抖动序列信号，其中所述子ADC电路耦合到所述抖动电路，其中所述子ADC电路被配置为基于所述模拟输入信号和所述抖动序列信号的表示生成所述子ADC电路输出信号，并且其中所述误差估计电路被配置为至少接收所述抖动序列信号；
第二子DAC电路，被配置为接收伪随机比特序列信号，其中所述第二子ADC电路的输出与所述残差信号求和，并且被应用到CT滤波器电路；
后端ADC电路，耦合在所述CT滤波器电路的输出与数字重建滤波器电路的输入之间，所述后端ADC电路被配置为接收所述CT滤波器电路的输出并生成后端ADC电路输出，其中所述数字重构滤波器电路的输出耦合到所述输出节点，
其中所述误差估计电路耦合到所述输出节点，并且被配置为接收所述ADC输出信号并生成所述误差估计电路信号，和
其中所述误差校正电路被配置为接收所述子ADC电路输出信号和所述误差估计电路信号，并且基于所述子ADC电路输出信号和所述误差估计电路信号生成所述数字误差校正信号。
9.根据权利要求8所述的CT ADC，其中所述误差校正电路包括有限脉冲响应滤波器(FIR)电路。
10.根据权利要求8所述的CT ADC，其中所述误差估计电路被配置为包括滤波器。
11.根据权利要求1所述的CT ADC，还包括：
抖动电路，被配置为生成抖动序列信号，其中所述子ADC电路耦合到所述抖动电路，其中所述子ADC电路被配置为基于所述模拟输入信号和所述抖动序列信号的表示生成所述子ADC电路输出信号，并且其中所述误差估计电路被配置为至少接收所述抖动序列信号；
CT滤波器电路，被配置为接收所述残差信号并生成CT滤波器电路输出信号；
后端ADC电路，耦合在所述CT滤波器电路和所述输出节点之间，所述后端ADC电路被配置为接收所述CT滤波电路输出信号并产生后端ADC电路输出并将其应用到所述输出节点，
其中所述误差校正电路被配置为接收所述子ADC电路输出信号和所述误差估计电路信号，并且基于所述子ADC电路输出信号和所述误差估计电路信号生成所述数字误差校正信号。
12.根据权利要求11所述的CT ADC，其中所述误差估计电路被配置为执行所述抖动序列信号与所述ADC输出信号的互相关。
13.一种操作连续时间(CT)模数转换器(ADC)的方法，该方法包括：
对模拟输入信号应用延迟以产生延迟电路输出信号；
基于所述模拟输入信号生成子ADC电路输出信号；
经由第一子DAC电路接收所述子ADC电路输出信号，并生成所述子ADC电路输出信号的模拟表示；
通过将所述子ADC电路输出信号的模拟表示与所述延迟电路输出信号相组合来生成残差信号；
接收ADC输出信号并产生误差估计电路信号；
接收所述误差估计电路信号并产生数字误差校正信号；和
使用1)所述残差信号、2)所述子ADC电路输出信号和3)所述数字误差校正信号，在输出节点处生成所述ADC输出信号。
14.根据权利要求13所述的方法，包括：
生成抖动序列信号，其中生成所述子ADC电路输出信号是基于所述模拟输入信号和所述抖动序列信号的表示；
经由第二子DAC电路接收伪随机比特序列信号，其中所述第二子ADC电路的输出与所述残差信号求和，并且被应用到CT滤波器电路；
接收所述CT滤波器电路的输出并生成后端ADC电路输出；
将所述后端ADC电路输出与所述伪随机位序列信号互相关，并生成表示所述CT滤波器电路、所述后端ADC电路和所述第一子DAC电路的脉冲响应的第一互相关器电路输出；和
经由误差校正电路接收所述第一互相关器电路输出，并将所述数字误差校正信号应用到数字重建滤波器电路，其中所述数字重构滤波器电路的输出耦合到所述输出节点。
15.根据权利要求13所述的方法，包括：
生成抖动序列信号，其中生成所述子ADC电路输出信号是基于所述模拟输入信号和所述抖动序列信号的表示；
接收伪随机比特序列信号；
将第二子DAC电路的输出与所述残差信号相加并应用到CT滤波器电路；
接收所述CT滤波器电路的输出并生成后端ADC电路输出；
将所述误差估计电路耦合到所述输出节点以接收所述ADC输出信号并产生所述误差估计电路信号；和
经由误差校正电路接收所述伪随机比特序列信号和所述误差估计电路信号，并基于所述伪随机比特序列信号和误差估计电路信号生成所述数字误差校正信号。
16.根据权利要求13所述的方法，包括：
接收伪随机比特序列信号,其中第二子DAC电路的输出与所述残差信号求和并应用到CT滤波器电路；
接收所述CT滤波器电路的输出并生成后端ADC电路输出；
将所述误差估计电路耦合到所述输出节点以接收所述ADC输出信号并产生所述误差估计电路信号；和
经由误差校正电路接收所述子ADC电路输出信号和所述误差估计电路信号，并基于所述子ADC电路输出信号与所述误差估计电路信号产生所述数字误差校正信号。
17.根据权利要求13所述的方法，还包括：
生成抖动序列信号，其中生成所述子ADC电路输出信号是基于所述模拟输入信号和所述抖动序列信号的表示；
接收所述残差信号并产生CT滤波器电路输出信号；
接收所述CT滤波器电路的输出，并产生应用到所述输出节点的后端ADC电路输出；和
经由误差校正电路接收所述子ADC电路输出信号和所述误差估计电路信号，并基于所述子ADC电路输出信号与所述误差估计电路信号产生所述数字误差校正信号。
18.一种连续时间(CT)模数转换器(ADC)，包括：
延迟电路，被配置为通过向模拟输入信号应用延迟来生成延迟电路输出信号；
子ADC电路，被配置为基于所述模拟输入信号生成子ADC电路输出信号；
第一子DAC电路，耦合以接收所述子ADC电路输出信号并产生所述子ADC电路输出信号的模拟表示，其中所述第一子ADC电路输出信号的模拟表示与所述延迟电路输出信号组合以产生残差信号；
用于接收ADC输出信号并产生误差估计电路信号的构件；
用于接收所述误差估计电路信号并产生数字误差校正信号的构件；和
输出节点，耦合到所述误差估计电路的输入，并且被配置为使用下列来生成所述ADC输出信号：1)所述残差信号、2)所述子ADC电路输出信号以及3)所述数字误差校正信号。
19.根据权利要求18所述的CT ADC，还包括：
抖动电路，被配置为生成抖动序列信号，其中所述子ADC电路耦合到所述抖动电路，其中所述子ADC电路被配置为基于所述模拟输入信号和所述抖动序列信号的表示生成所述子ADC电路输出信号，并且其中所述误差估计电路被配置为至少接收所述抖动序列信号。
20.根据权利要求18所述的CT ADC，还包括：
抖动电路，被配置为生成伪随机比特序列信号；
第二子DAC电路，耦合到所述抖动电路并且被配置为接收所述伪随机比特序列信号，其中所述第二子ADC电路的输出与所述残差信号求和，并且被应用到CT滤波器电路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896475B2 (en) 2013-03-15 2014-11-25 Analog Devices Technology Continuous-time oversampling pipeline analog-to-digital converter
US9203426B2 (en) 2014-04-07 2015-12-01 Analog Devices Global Estimation of digital-to-analog converter static mismatch errors
US9735797B2 (en) 2015-12-15 2017-08-15 Analog Devices, Inc. Digital measurement of DAC timing mismatch error
US10432210B1 (en) 2018-07-05 2019-10-01 Analog Devices Global Unlimited Company Oversampled continuous-time pipeline ADC with digital signal reconstruction
US10965302B1 (en) 2019-10-12 2021-03-30 Analog Devices International Unlimited Company Background static error measurement and timing skew error measurement for RF DAC
US11075643B2 (en) 2019-12-20 2021-07-27 Analog Devices International Unlimited Company Background timing skew error measurement for RF DAC
US11218158B1 (en) 2021-01-21 2022-01-04 Analog Devices International Unlimited Company Digital estimation of transfer functions in continuous-time analog-to-digital converters
US12107590B2 (en) * 2022-09-06 2024-10-01 Analog Devices International Unlimited Company Digital correction of digital-to-analog converter errors in continuous-time analog-to-digital converters

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN120074514A (zh) * 2025-01-15 2025-05-30 西安电子科技大学 基于多路交织时间域的连续时间流水线模数转换器

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