CN118866894A - 静电放电器件 - Google Patents

Abstract

本公开涉及半导体结构，更具体地涉及高电压静电放电(ESD)器件及制造方法。该结构包括：第一掺杂剂类型的半导体材料；位于半导体材料中的具有第二掺杂剂类型的第一阱；位于第一阱中的浮置阱，第二阱具有第一掺杂剂类型；以及第二掺杂剂类型的扩散区，其与浮置阱相邻并与第一阱电接触。

Description

静电放电器件

技术领域

本公开涉及半导体结构，更具体地涉及静电放电器件和制造方法。

背景技术

静电放电(ESD)器件保护集成电路免受由例如接触、电气短路或电介质击穿引起的突发电流的影响。ESD器件因此可以保护集成电路免于故障。ESD器件有多种不同的结构，例如电阻器、熔丝等。

ESD器件需要针对高电压应用处于具有高电流性能和高保持电压(Vh)的ESD安全窗口中。例如，保持电压需要高于工作电压，否则器件将不会在克服ESD应力导通之后关断并且在正常操作期间释放ESD应力。在这种情况下，电流将放电，集成电路可能会损坏。

然而，针对高电压ESD需求同时满足高电流性能和高保持电压非常具有挑战性。例如，一般在高电流性能和高保持电压之间存在折衷。也就是，常规器件通常提供或者高电流性能或者高保持电压。示例性地，高电压PNP可以提供相对较高的保持电压控制，但不能提供高电流性能，而低电压/高电压可控硅整流器(SCR)可以提供相对较高的电流性能，但不能提供高保持电压控制。

发明内容

在本公开的一方面，一种结构包括：第一掺杂剂类型的半导体材料；位于所述半导体材料中的包括第二掺杂剂类型的第一阱；位于所述第一阱中的浮置阱，所述浮置阱包括所述第一掺杂剂类型；以及所述第二掺杂剂类型的扩散区，其与所述浮置阱相邻并与所述第一阱电接触。

在本公开的一方面，一种结构包括：位于衬底材料中的竖直NPN器件，所述竖直NPN器件包括位于所述NPN器件的p+阱内的内部电阻器；以及竖直PNPN器件，其位于所述衬底中并且通过半导体层的掩埋层电连接到所述NPN器件。

在本公开的一方面，一种方法包括：在包括第一掺杂剂类型的半导体材料中形成包括第二掺杂剂类型的第一阱；在所述第一阱中形成浮置阱，所述浮置阱包括所述第一掺杂剂类型；以及形成与所述浮置阱相邻并与所述第一阱电接触的所述第二掺杂剂类型的扩散区。

附图说明

在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。

图1示出了根据本公开的方面的静电放电器件(ESD)以及相应的制造工艺。

图2示出了根据本公开的另外方面的ESD器件以及相应的制造工艺。

图3示出了根据本公开的另外方面的ESD器件。

图4示出了根据本公开的其他另外方面的ESD器件。

图5示出了根据本公开的另外方面的ESD器件。

具体实施方式

本公开涉及半导体结构，更具体地涉及静电放电器件(ESD)及制造方法。更具体地，在示例性实施例中，(一个或多个)ESD器件是高性能ESD器件，其包括与竖直NPN器件结合的竖直可控硅整流器(SCR)。在实施例中，在NPN的p阱内设置内部电阻器。有利地，ESD器件为高电压应用提供高电流性能，在保持高电流性能的同时为高电压应用提供相对高的保持电压。此外，ESD器件以较低触发电压提供快速导通时间(例如，降低导通电压)，同时保持高DC击穿电压。此外，与具有同等性能的结构相比，该ESD器件提供了显著的芯片面积节省。

本公开的ESD器件可以使用多种不同的工具，以多种方式来制造。然而，一般地，使用方法和工具来形成具有微米和纳米级尺寸的结构。已经根据集成电路(IC)技术采用了用于制造本公开的ESD器件的方法(即，技术)。例如，这些结构建立在晶片上，并在晶片顶部上借助光刻工艺而图案化的材料膜中实现。具体地，ESD器件的制造使用三个基本构造块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部上施加图案化的掩模；以及(iii)对掩模选择性地蚀刻所述膜。

图1示出了根据本公开的方面的ESD器件。具体而言，图1的ESD器件10包括形成在p阱14内并与阴极48电接触的电阻器12(例如p阱电阻器)。例如，电阻器12可以设置在p阱14中并由p+扩散区15偏置。这样，电阻器12是作为ESD器件一部分的NPN器件的内部p有源电阻器。在实施例中，电阻器12可以具有例如10kohm的电阻，这使得能够快速触发并降低导通电压。此外，由于电阻器12在内部被提供给结构10的事实，实现了器件的显著占用面积(footprint)减少(与使用外部电阻器相比)。

更具体地，结构10包括半导体衬底16。在实施例中，半导体衬底16可以是由任何合适的半导体材料构成的p+衬底，该半导体材料包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其他III/V或II/VI化合物半导体。可以在半导体衬底16中设置n+区18，在n+区18上方设置n外延半导体层16a。这样，n+区18可以是掩埋n+区。在实施例中，n+掩埋区18可以是例如连续层(如图1所示)或不连续层(如图2所示)。

在实施例中，n+掩埋区18可以是通过例如使用离子注入工艺引入n+掺杂剂而形成。在离子注入工艺中，可以在使用图案化注入掩模限定为注入而暴露的选定区域的同时引入n+掺杂剂类型。在n+掩埋区18中使用的n型掺杂剂可以包括例如砷(As)、磷(P)和锑(Sb)以及其他合适的例子，掺杂剂剂量浓度为约1E18cm^-3至5E20cm^-3。注入掩模可以包括光敏材料层，例如有机光致抗蚀剂层，其通过旋涂工艺施加，被预烘烤，暴露于通过光掩模投射的光下，曝光后被烘烤，并用化学显影剂显影。注入掩模具有足以阻止被掩蔽区域接收一定剂量的注入离子的厚度和阻止能力。

图1还示出了远离n+掩埋阱18(NBL)定位的形成在半导体衬底16中的p阱14。在实施例中，p阱14是可以使用p型掺杂剂(例如，硼(B))形成的高电压p阱。与本文描述的任何阱区和扩散区一样，高电压p阱14可以借助如本文所述的离子注入工艺通过以下方式形成：沉积注入掩模(类似于上述掩模)，接着执行图案化工艺以形成开口，之后执行特定掺杂剂类型(例如，用于p阱的p型掺杂剂)的离子注入工艺。用于p阱14的掺杂剂的浓度可以为约4E16cm^-3至2E18cm^-3。

p阱20可以形成在p阱14中。在实施例中，p阱20可以是p型高电压双扩散漏极(HVPDDD)，其如本文已经描述的通过适当的注入掩模使用离子注入工艺形成，因此不需要进一步的解释来完全理解本公开。在实施例中，p阱20可以具有例如约1E16cm^-3至4E18cm^-3的掺杂剂剂量浓度。p阱22可以形成在p阱20中。此外，p阱22可以通过常规的离子注入工艺形成，其中适当的掺杂剂类型的掺杂剂剂量浓度为例如约1E17cm^-3至1E19cm^-3。

可以在n外延半导体层16a中远离p阱14、20、22形成n阱24。换言之，n阱24可以通过n外延半导体层16a而与p阱14、20、22分隔开。在实施例中，n阱24可以是通过适当的注入掩模，使用离子注入工艺形成的n型高电压双扩散漏极(HVNDDD)，如本文已经描述的。在实施例中，n阱24可以具有例如约5E15cm^-3至4E18cm^-3的较低的掺杂剂剂量浓度以控制击穿电压。

可以在n阱24下方形成p掩埋层26。在实施例中，p掩埋层26可以远离n+掩埋区18定位。p掩埋层26可以使用掺杂剂剂量浓度为例如约1E16cm^-3至1E19cm^-3的离子注入工艺形成。可以使用适当的掺杂剂类型以例如约1E17cm^-3至1E19cm^-3的掺杂剂剂量浓度的常规的离子注入工艺在n阱24中形成n阱28。

图1进一步示出了在p阱22和n阱28中形成的p+掺杂扩散区30、30a和n+掺杂扩散区32。扩散区30、30a、32可以使用相应的p型掺杂剂和n型掺杂剂形成。浮置n阱34可以形成在p阱14中和/或与p阱14重叠。在实施例中，浮置n阱34也可以部分地与p阱20、22重叠或邻接p阱20、22。p+扩散区15可以形成为与n阱34和阴极48电接触。在这种配置中，电阻器12在p阱14内部形成，从而消除对外部电阻器的需要，并由此显著减小了结构10的占用面积。

p+掺杂扩散区30、30a、15和n+掺杂扩散区32的掺杂剂浓度可以为例如5E19cm^-3至5E21cm^-3。n阱34的掺杂剂浓度可以为例如1E17cm^-3至1E19cm^-3。n阱34和n阱28可以在同一注入工艺中形成。结构10可以经历用于掺杂剂激活和扩散的热处理(例如快速热处理)。

仍参考图1，浅沟槽隔离结构35可以形成在阱14、20、22、24、28中，其中浅沟槽隔离结构35a横跨在阱14、24之间。除了隔离扩散区15、30、32之外，浅沟槽隔离结构35、35a还可以用于隔离p阱与n阱。在实施例中，横跨在阱14、24之间的浅沟槽隔离结构35a的横向尺寸可以被调整以提供高DC击穿电压并防止横向SCR。此外，在实施例中，浅沟槽隔离结构35、35a可以由LOCOS(硅的局部氧化)代替。还可以在阴极区42的边缘处形成深沟槽隔离结构36以用于进一步隔离，该深沟槽隔离结构36穿透n+掩埋区18。

浅沟槽隔离结构35、35a和深沟槽隔离结构36可以通过本领域技术人员已知的常规光刻、蚀刻和沉积方法形成。通过示例的方式，使形成在半导体衬底16上方的抗蚀剂暴露于能量(光)下以形成图案(开口)。使用具有选择性化学作用的蚀刻工艺，例如反应离子蚀刻(RIE)，通过抗蚀剂的开口在半导体衬底16中形成一个或多个沟槽。在通过常规氧灰化工艺或其他已知剥离剂去除抗蚀剂之后，可以通过任何常规沉积工艺，例如化学气相沉积(CVD)工艺，在沟槽中沉积绝缘体材料，例如氧化物，以形成浅沟槽隔离结构35、35a和深沟槽隔离结构36。半导体衬底16的表面上的任何残留绝缘体材料可以通过常规化学机械抛光(CMP)工艺去除。

如图1进一步所示，阴极48连接至竖直NPN器件42，阳极50连接至竖直PNPN SCR器件44。也就是说，竖直NPN区42可以在器件的阴极侧；而竖直PNPN SCR 44可以在器件的阳极侧50。应该认识到，竖直NPN器件42包括区域32、22、20、16a的组合；而竖直PNPN SCR器件44包括区域30、28、24、26、16a的组合。此外，器件42、44两者将通过n+掩埋区18电连接在一起。

在实施例中，NPN器件42和PNPN SCR器件44由浅沟槽隔离结构(或LOCOS)35a分隔开。在另外的实施例中，浅沟槽隔离结构35a之间的空间可以很大，例如约4至10μm或更大，以提供高DC击穿电压并防止横向SCR。在实施例中，由于窄的电流路径，横向SCR可导致高密度电流。并且，通过使用p掩埋层26，PNPN SCR器件44可以具有约80mA/um的电流性能，这是相对高的电流以提供与常规的高电压NPN SCR相比改善的性能和高保持电压(Vh)。

在器件的阳极侧，可以在n+掩埋区18和p掩埋层26之间的n外延半导体层16a中形成电阻路径(例如电阻器)。此外，在器件的阳极侧，可以串联形成第一二极管和第二二极管。第一二极管可以由p+掩埋层26和n外延半导体层16a形成；而第二二极管可以由n阱28中的n+掺杂扩散区32和p+掺杂扩散区30形成。在阴极侧，可以由掺杂扩散区15中n+掺杂扩散区32之间的p阱14和n外延半导体层16a形成二极管。第一二极管和第二二极管可以与该结构的阴极侧的二极管并联。此外，电阻器12可以在该结构的阴极侧与二极管串联。

阴极48和阳极50的接触52由金属接触构成。在形成到阴极48和阳极50的接触52之前，可以在该结构的部分上方形成硅化物阻挡层46(例如，SiN)，包括例如完全阻挡p+掺杂扩散区30a。在实施例中，掩模防止p+掺杂区30a被硅化，并且将会防止用于高电压(Vh)控制的横向SCR的形成。未硅化的扩散区30a将是阴极48和浅沟槽隔离结构35a之间的浮置p型区。浮置p型区的尺寸(例如，宽度)可以被调整以防止横向SCR使电流在竖直方向上流经PNPN和NPN并增加保持电压。

可以执行硅化物工艺以在剩余的有源扩散区15、30、32上形成硅化物。本领域技术人员应该理解，硅化物工艺开始于在完全形成和图案化的器件(例如，扩散区)上方沉积薄过渡金属层，例如镍、钴或钛。在材料沉积之后，加热该结构，使过渡金属与器件的有源区中暴露的硅(或本文所述的其他半导体材料)发生反应，从而形成低电阻过渡金属硅化物。在反应之后，通过化学蚀刻去除任何剩余的过渡金属，在器件的有源区中留下硅化物接触。

在硅化物工艺之后，可以使用氧化物材料的常规沉积工艺，例如化学气相沉积(CVD)工艺，在结构上方形成绝缘体材料54。绝缘体材料54经历常规蚀刻(RIE)工艺以形成暴露硅化物区域的开口。之后，可以将(一种或多种)接触金属(例如，铝、钨等)沉积在绝缘体材料54的开口内以形成用于阴极48和阳极50的接触52。在实施例中，阴极48的接触52可以与掺杂扩散区15、32直接接触，阳极50的接触54可以与n阱28中的p+掺杂扩散区30直接接触。

图2示出了根据本公开的另外方面的ESD器件。在图2的ESD器件10a中，n+掩埋区18是不连续层，其中可选的p+掩埋区56将半导体衬底16内的n+掩埋区18的不同分段分开。在实施例中，利用p+掩埋区56(例如p隔离区)使n+掩埋区18分离实现了高保持电压。其余特征类似于图1的结构10。

图3示出了根据本公开的另外方面的ESD器件。在图3的ESD器件10c中，可以消除阴极48处的深沟槽隔离结构。其余特征可类似于关于图1或图2所示和所述的结构10和10a。

图4示出了根据本公开的另外方面的ESD器件。在该实施例中，结构10c包括高电压ESD NPN/MOSFET和ESD SCR。例如，在结构10c中，n阱24a、24b形成在高电压p阱14a中。n+掺杂扩散区32可以形成在n阱24a、24b中并电连接到集电极60。硅化物阻挡层46(例如，SiN)可以形成在结构中的部分上方，包括例如在器件集电极侧的n阱24a上方。p+扩散区30可以设置在高电压p阱14a中并电连接到基极62。在实施例中，电阻器12可以形成在连接到p+扩散区30的高电压p阱14a中。浮置n阱34可以形成在高电压p阱14a和p+扩散区30中和/或与高电压p阱14a和p+扩散区30重叠。二极管66可以形成为与电阻器12串联，电阻器12形成在n+扩散区32a和n阱24a、24b之间的高电压p阱14a中。n+扩散区32a可以电连接到发射极64。

图5示出了另一高电压ESD NPN/MOSFET和ESD SCR器件。在该结构10d中，n+扩散区32a和n阱24a、24b之间的浅沟槽隔离结构可以用高电压p阱14a的表面上的多晶硅材料66代替。其余特征类似于图4的结构10c。

可以在片上系统(SoC)技术中利用这些ESD器件。SoC是将电子系统的所有部件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于部件被集成在单个衬底上，因此与具有等效功能的多芯片设计相比，SoC消耗的功率少得多，占用的面积也小得多。因此，SoC正成为移动计算(例如在智能手机中)和边缘计算市场中的主导力量。SoC也用于嵌入式系统和物联网中。

上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连或掩埋互连中的一者或两者)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。

本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种结构，包括：

第一掺杂剂类型的半导体材料；

位于所述半导体材料中的包括第二掺杂剂类型的第一阱；

位于所述第一阱中的浮置阱，所述浮置阱包括所述第一掺杂剂类型；以及

所述第二掺杂剂类型的扩散区，其与所述浮置阱相邻并与所述第一阱电接触。

2.根据权利要求1所述的结构，其中，所述第一掺杂剂类型是n+掺杂剂，所述第二掺杂剂类型是p+掺杂剂。

3.根据权利要求1所述的结构，其中，所述第一阱包括电连接到阴极的内部阱电阻和与所述浮置阱相邻的所述扩散区。

4.根据权利要求3所述的结构，还包括：位于所述第一阱下方的n+型掩埋层。

5.根据权利要求4所述的结构，其中，所述掩埋层是被掺杂剂类型与所述掩埋层相反的区域分开的不连续掩埋层。

6.根据权利要求3所述的结构，还包括：位于所述第一阱内的n+扩散区，所述n+扩散区和所述第一扩散区连接到所述阴极。

7.根据权利要求6所述的结构，还包括：位于所述n+扩散区和所述第一扩散区之间的浅沟槽隔离结构，其中，所述n+扩散区、所述第一阱和所述半导体材料形成竖直NPN器件。

8.根据权利要求6所述的结构，还包括：与所述内部阱电阻串联的二极管，所述二极管形成在所述n+扩散区和所述第一阱之间。

9.根据权利要求4所述的结构，还包括：PNPN器件，其连接到阳极并通过所述n+型掩埋层电连接到所述第一阱。

10.根据权利要求9所述的结构，其中，所述PNPN器件是竖直可控硅整流器(SCR)PNPN器件。

11.根据权利要求2所述的结构，其中，所述第一阱包括内部电阻，所述内部电阻电连接到与所述浮置阱相邻的所述扩散区和基极，其中所述第一阱中的第二扩散区连接到发射极，第三扩散区连接到集电极。

12.根据权利要求11所述的结构，还包括：位于所述发射极和n+阱之间的浅沟槽隔离结构，其中连接到所述集电极的所述第三扩散区位于所述n+阱中。

13.根据权利要求11所述的结构，还包括：位于所述发射极和n+阱之间的多晶硅材料，其中连接到所述集电极的所述第三扩散区位于所述n+阱中。

14.一种结构，包括：

位于衬底材料中的竖直NPN器件，所述竖直NPN器件包括位于所述NPN器件的p+阱内的内部电阻器；以及

竖直PNPN器件，其位于所述衬底中并且通过半导体层的掩埋层电连接到所述NPN器件。

15.根据权利要求14所述的结构，其中，所述竖直NPN器件包括电连接在所述p+阱内的所述内部电阻器和阴极之间的p+扩散区，以及所述竖直PNPN器件电连接到阳极。

16.根据权利要求15所述的结构，其中，所述半导体层的掩埋层包括由p+掺杂剂类型分隔开的n+掺杂剂类型的不连续层。

17.根据权利要求15所述的结构，其中，所述竖直NPN器件包括位于所述p+阱内并且与所述p+扩散区相邻的n阱。

18.根据权利要求15所述的结构，还包括：将连接到所述阴极和所述阳极的阱分隔开的浅沟槽隔离结构。

19.根据权利要求15所述的结构，还包括：位于所述p+阱内的浮置p+扩散区和位于所述浮置p+扩散区之上的硅化物阻挡层。

20.一种方法，包括：

在包括第一掺杂剂类型的半导体材料中形成包括第二掺杂剂类型的第一阱；

在所述第一阱中形成浮置阱，所述第二阱包括所述第一掺杂剂类型；以及

形成与所述浮置阱相邻并与所述第一阱电接触的所述第二掺杂剂类型的扩散区。