CN118824975A - 半导体封装和用于制造该半导体封装的方法 - Google Patents

Abstract

一种半导体封装可以包括：重分布层结构；半导体结构，在重分布层结构上；印刷电路板，在重分布层结构上并绕半导体结构的侧表面延伸；模制材料，重分布层结构上绕半导体结构延伸；以及硅中介层，在印刷电路板和模制材料上。

Description

半导体封装和用于制造该半导体封装的方法

相关申请的交叉引用

本申请要求于2023年4月19日向韩国知识产权局提交的韩国专利申请No.10-2023-0051537的优先权，其全部内容通过引用并入本文。

技术领域

本公开涉及一种半导体封装和用于制造该半导体封装的方法。

背景技术

半导体工业界寻求改善集成密度，以便在给定区域内可以集成更多的无源或有源器件。然而，用于使前端半导体工艺的电路线宽度小型化的技术的发展已经逐渐面临限制，使得半导体工业界正在通过开发一种半导体封装来弥补前端半导体工艺的限制，该半导体封装保护形成有集成电路的半导体芯片，变得轻型化、薄型化、小型化、高速化且多功能化，并且具有高集成度。

当半导体封装变得轻型化、薄型化、小型化、高速化且多功能化时，半导体封装每单位体积消耗更多的电力，使得半导体封装内部的温度升高。具体地，由于模制材料和背侧重分布层(BRDL)结构设置在包括三维集成电路(3D IC)结构的封装叠层(PoP)中的3D IC结构上，难以在向上方向上排出在3D IC结构中产生的热量。

另外，在PoP中，作为上封装的存储器结构堆叠在BRDL结构上。因此，考虑到要附加堆叠的存储器结构的厚度，因为下封装的厚度不能大于或等于一定水平，因此难以将另一散热结构包括在下封装中，并且难以设计由硅材料制成并具有一定厚度或更大厚度的3DIC结构，其中硅材料具有比模制材料的导热率更高的导热率。

如上所述，如果半导体封装中产生的热量由于集成密度的改善而不能有效地响应于半导体封装的温度升高被排出，特别是在PoP中，则PoP的结构之间的热应力差异可能在封装中引起翘曲，并且半导体封装的运行速度可能变慢，从而引起产品可靠性问题。

发明内容

本公开的实施例提供了一种半导体封装，其中，硅中介层代替常规PoP的背侧重分布层(BRDL)结构以改善PoP的热特性。

本公开的另一实施例提供了一种半导体封装，其中，三维集成电路(3D IC)结构使用导电粘合构件附接到硅中介层以便改善PoP的热特性。

本公开的另一实施例提供了一种半导体封装，其中，散热结构设置在硅中介层的与三维集成电路(3D IC)结构相邻的部分处，以便改善PoP的热特性。

本公开的另一实施例提供了一种半导体封装，通过用印刷电路板代替常规PoP的导电柱，印刷电路板可以在结构上和在电学上连接在硅中介层和前侧重分布层(FRDL)结构之间，以便提高PoP结构的刚性。

根据本公开的实施例的半导体封装可以包括：重分布层结构；半导体结构，在重分布层结构上；印刷电路板，在重分布层结构上并绕半导体结构的侧表面延伸；模制材料，对重分布层结构上的半导体结构进行塑模；以及硅中介层，在印刷电路板和模制材料上。

根据另一实施例的半导体封装可以包括：重分布层结构；第一半导体结构，在重分布层结构上；导电粘合构件，在第一半导体结构上；印刷电路板，在重分布层结构上并绕半导体结构的侧表面延伸；模制材料，对重分布层结构上的半导体结构进行塑模；硅中介层，在导电粘合构件、印刷电路板和模制材料上；以及第二半导体结构，在硅中介层上。

根据实施例的用于制造半导体封装的方法可以包括：将包括贯通开口在内的印刷电路板附接到硅中介层的第一表面；使用导电粘合构件将半导体结构附接到硅中介层的第一表面并且在贯通开口内；使用模制材料对半导体结构塑模；以及在模制材料和印刷电路板上形成重分布层结构。

根据实施例，可以用硅中介层代替常规PoP的背侧重分布层(BRDL)结构，使得改善PoP的热特性和翘曲，减少重分布层工艺中的步骤数量，并且降低了制造成本。

根据另一实施例，3D IC结构可以使用导电膏附接到硅中介层，并且散热结构可以设置在硅中介层的与3D IC结构相邻的部分处。因此，可以改善PoP的热特性。

根据另一实施例，可以用印刷电路板代替常规PoP的导电柱，使得印刷电路板在结构上并在电学上连接在硅中介层和FRDL结构之间。因此，可以改善PoP结构的刚性。

附图说明

附图被包括以提供对本发明的进一步理解，并且被并入且构成本申请的一部分，附图仅以示例的方式呈现而非限制，其中，贯穿若干个图，相似的附图标记(当使用时)指示相应的元件，并且在附图中：

图1是示出了半导体封装的截面图，在该半导体封装中，三维集成电路(3D IC)结构通过连接端子设置在前侧重分布层结构上，3D IC结构设置在具有两层过孔的印刷电路板的贯通开口内，并且硅中介层设置在3D IC结构和印刷电路板上。

图2是示出了半导体封装的截面图，在该半导体封装中，3D IC结构通过连接端子设置在前侧重分布层结构上，3D IC结构设置在具有三层过孔的印刷电路板的贯通开口内，并且硅中介层设置在3D IC结构和印刷电路板上。

图3是示出了半导体封装的截面图，在该半导体封装中，3D IC结构直接设置在前侧重分布层结构上而没有连接端子，3D IC结构设置在具有两层过孔的印刷电路板的贯通开口内，并且硅中介层设置在3D IC结构和印刷电路板上。

图4是示出了包括其中第一半导体管芯和第二半导体管芯通过混合接合而接合的3D IC结构的半导体封装的截面图，在该半导体封装中，3D IC结构通过连接端子设置在前侧重分布层结构上，3D IC结构设置在具有两层过孔的印刷电路板的贯通开口内，并且硅中介层设置在3D IC结构和印刷电路板上。

图5至图7以及图10至图13是示出了用于制造3D IC结构的示例方法中的中间过程的截面图，在该3D IC结构中，第一半导体管芯和第二半导体管芯通过倒装芯片接合而接合。图5是示出了作为用于制造3D IC结构的方法的步骤之一的将第一半导体管芯附接在第一载体上的步骤的截面图。

图6是示出了作为用于制造3D IC结构的方法的步骤之一的将绝缘构件附接在第一半导体管芯上的步骤的截面图。

图7是示出了作为用于制造3D IC结构的方法的步骤之一的将第二半导体管芯安装在第一半导体管芯上的步骤的截面图。

图8和图9是示出了用于制造3D IC结构的方法的截面图，在该3D IC结构中，第一半导体管芯和第二半导体管芯通过混合接合而接合。图8是示出了作为用于制造3D IC结构的方法的步骤之一的将第一半导体管芯附接在第一载体上的步骤的截面图。

图9是示出了作为用于制造3D IC结构的方法的步骤之一的通过混合接合而接合第一半导体管芯和第二半导体管芯的步骤的截面图。

图10至图13的用于制造通过倒装芯片接合来接合第一半导体管芯和第二半导体管芯的3D IC结构的方法可以同样地应用于用于制造通过混合接合的3D IC结构的方法之中的图9之后的制造方法。

图10是示出了作为用于制造3D IC结构的方法的步骤之一的使用第二模制材料对第一半导体管芯上的第二半导体管芯进行塑模的步骤的截面图。

图11是示出了作为用于制造3D IC结构的方法的步骤之一的对第二模制材料的上表面进行平坦化的步骤的截面图。

图12是示出了作为用于制造3D IC结构的方法的步骤之一的从3D IC结构中解除接合第一载体的步骤的截面图。

图13是示出了作为用于制造3D IC结构的方法的步骤之一的在第一半导体管芯的下表面上形成连接端子的步骤的截面图。

图14是示出了作为用于制造半导体封装的方法的步骤之一的将硅中介层附接在第二载体上的步骤的截面图。

图15是示出了作为用于制造半导体封装的方法的步骤之一的将印刷电路板附接在硅中介层上的步骤的截面图。

图16是示出了作为用于制造半导体封装的方法的步骤之一的使用导电粘合构件将包括连接端子在内的3D IC结构附接在硅中介层上方的步骤的截面图，并且图16接续图15。

图17是示出了作为用于制造半导体封装的方法的步骤之一的使用导电粘合构件将不包括连接端子在内的3D IC结构附接在硅中介层上的步骤的截面图，并且图17接续图15。

图18是示出了作为用于制造半导体封装的方法的步骤之一的使用导电粘合构件将其中第一半导体管芯和第二半导体管芯通过混合接合而接合的3D IC结构附接在硅中介层上的步骤的截面图，并且图18接续图15。

图19至图24的制造方法可以同样地应用于用于制造包括通过混合接合而接合的3D IC结构在内的半导体封装的方法之中的图18之后的制造方法。

图19是示出了作为用于制造半导体封装的方法的步骤之一的使用第一模制材料对包括连接端子在内的3D IC结构进行塑模的步骤的截面图，并且图19接续图16。

图20是示出了作为用于制造半导体封装的方法的步骤之一的使用第一模制材料对不包括连接端子的3D IC结构进行塑模的步骤的截面图，并且图20接续图17。

图21是示出了作为用于制造半导体封装的方法的步骤之一的在第一模制材料和印刷电路板上形成前侧重分布层结构的步骤的截面图，并且图21接续图19。

图22是示出了作为用于制造半导体封装的方法的步骤之一的在第一模制材料和印刷电路板上形成要与3D IC结构的下表面直接接合的前侧重分布层结构的步骤的截面图，并且图22接续图20。图23和图24的制造方法可以同样地应用于用于制造包括不含连接端子的3D IC结构在内的半导体封装的方法之中的图22之后的制造方法。

图23是示出了作为用于制造半导体封装的方法的步骤之一的在前侧重分布层结构上形成外部连接结构的步骤的截面图，并且图23接续图21。

图24是示出了作为用于制造半导体封装的方法的步骤之一的从硅中介层解除接合第二载体的步骤的截面图。

具体实施方式

将在下文中参考示出了本公开的实施例的附图来更全面地描述本公开。如本领域技术人员将认识到的，所描述的实施例可以以各种不同的方式进行修改，所有这些均不脱离本公开的精神或范围。

为了清楚地描述本公开，省略了与描述无关的部件或部分，并且贯穿说明书，相同或相似的组成元件由相同的附图标记表示。

此外，在附图中，为了便于描述，任意示出了每个元件的尺寸和厚度，并且本公开不一定限于附图所示的这些尺寸。

贯穿说明书，当部件“连接”到另一部件时，不仅包括该部件“直接连接”的情况，还包括该部件通过它们之间的另一部件“间接连接”的情况。此外，除非明确地相反地描述，否则词语“包括”和诸如“含有”或“包含”的变型词将被理解为意味着包括所阐述的元件，但不排除任何其他元件。

将理解，当诸如层、膜、区、区域或衬底之类的元件被称为在另一元件“上”或“上方”时，该元件可以直接在该另一元件上，或者也可以存在中间元件。相比之下，当元件被称为“直接在另一元件上”时，不存在中间元件。此外，在本说明书中，词语“上”或“上方”意味着设置在对象部分上或其下方，并且不一定意味着设置在对象部分的基于重力方向的上侧。

此外，在贯穿说明书中，短语“在平面图中”或“在平面上”意味着从顶部观察目标部分，并且短语“在截面图中”或“在截面上”意味着观察通过从侧面竖直地切割目标部分而形成的截面。

在下文中，将参考附图描述根据实施例的半导体封装和用于制造该半导体封装的方法。

图1是示出了半导体封装100的截面图，在该半导体封装100中，三维集成电路(3DIC)结构130使用至少一个连接端子141设置在前侧重分布层结构110上，3D IC结构设置在具有两层过孔的印刷电路板170的贯通开口内，并且硅中介层190设置在3D IC结构130和印刷电路板170上。

参考图1，半导体封装100可以包括前侧重分布层结构110、外部连接结构120、至少包括第一半导体管芯140和第二半导体管芯150在内的3D IC结构130、印刷电路板170、第一模制材料180、硅中介层190和存储器结构(第三半导体管芯)210。

在实施例中，半导体封装100可以包括封装叠层(P0P)。在实施例中，半导体封装100可以包括扇出晶片级封装(FOWLP)或扇出面板级封装(FOPLP)。

前侧重分布层结构110可以包括介电层111、介电层111内的第一重分布层过孔112、第一重分布层线113和第二重分布层过孔114。在另一实施例中，包括更少或更多数量的重分布层线以及更少或更多数量的重分布层过孔在内的重分布层结构包括在本公开的范围内。

介电层111保护第一重分布层过孔112、第一重分布层线113和第二重分布层过孔114并使它们绝缘。包括第一半导体管芯140和第二半导体管芯150在内的3D IC结构130以及印刷电路板170可以设置在介电层111的上表面上。外部连接结构120可以设置在介电层111的下表面上。

第一重分布层过孔112可以设置在第一重分布层线113与外部连接结构120的导电焊盘121之间。第一重分布层过孔112可以在竖直方向上将第一重分布层线113和导电焊盘121电连接。第一重分布层线113可以设置在第一重分布层过孔112和第二重分布层过孔114之间。第一重分布层线113可以在垂直于竖直方向的水平方向上将第一重分布层过孔112和第二重分布层过孔114电连接。第二重分布层过孔114可以设置在第一重分布层线113与印刷电路板170的第一布线层171之间。第二重分布层过孔114可以在竖直方向上将第一重分布层线113与印刷电路板170的第一布线层171电连接。

外部连接结构120可以设置在前侧重分布层结构110的下表面上。外部连接结构120可以包括导电焊盘121、绝缘层122和外部连接构件123。导电焊盘121可以将前侧重分布层结构110的第一重分布层过孔112与外部连接构件123电连接。绝缘层122可以包括用于焊接的多个开口。绝缘层122防止外部连接构件123彼此短路。外部连接构件123可以将半导体封装100电连接到外部设备。

3D IC结构(半导体结构)130可以设置在前侧重分布层结构110的上表面上。3D IC结构130可以包括第一半导体管芯140和第二半导体管芯150。在实施例中，3D IC结构130可以包括片上系统(SoC)。

第一半导体管芯140可以设置在前侧重分布层结构110的上表面上。在实施例中，第一半导体管芯140可以包括中央处理单元(CPU)或图形处理单元(GPU)。第一半导体管芯140可以包括连接端子141，并且可以通过连接端子141电连接到前侧重分布层结构110的第二重分布层过孔114。

在包括第一半导体管芯140和位于第一半导体管芯140上的第二半导体管芯150在内的3D IC结构130中，第二半导体管芯150可以被设置为在竖直方向上与传输信号和电力的前侧重分布层结构110间隔开。因此，硅通孔(TSV)(未明确示出，但隐含示出)可以设置在第一半导体管芯140内，并且硅通孔(TSV)可以连接到第二半导体管芯150，使得第二半导体管芯150接收信号和电力并对该信号和电力作出响应的速度得以提高。

第二半导体管芯150可以设置在第一半导体管芯140的上表面上。在实施例中，第二半导体管芯150可以包括通信芯片或传感器。第二半导体管芯150可以包括连接构件151，并且可以通过连接构件151电连接到第一半导体管芯140。在实施例中，连接构件151可以包括微凸块。绝缘构件152可以设置在第一半导体管芯140和第二半导体管芯150之间以及相邻的连接构件151之间。绝缘构件152用于绕第一半导体管芯140和第二半导体管芯150之间的连接构件151(即，绕第一半导体管芯140和第二半导体管芯150之间的连接构件151延伸)并使其绝缘。在实施例中，绝缘构件152可以包括非导电膜(NCF)。

第二模制材料181可以对第二半导体管芯150和第一半导体管芯140上的绝缘构件152进行塑模(即，进行封装或绕第二半导体管芯150和第一半导体管芯140上的绝缘构件152延伸)。在实施例中，第二模制材料181可以包括环氧模制化合物(EMC)。

导电粘合构件160可以设置在3D IC结构130的第二半导体管芯150与硅中介层190之间，并且可以附接到第二半导体管芯150和硅中介层190。导电粘合构件160可以由导热率比第一模制材料180和第二模制材料181的导热率高的材料制成。导热率可以被定义为当温度梯度垂直于一区域时通过单位截面区域的材料(例如，通过传导)传递热量的速率。在实施例中，导电粘合构件160可以包括导电膏。在实施例中，导电膏可以包括导电粉末、热固性树脂、溶剂等。在实施例中，导电粉末可以包括铜、镍、银、金、铝、钛、钽和钨中的至少一种。在实施例中，热固性树脂可以包括环氧树脂、酚醛树脂或丙烯酸树脂。

在实施例中，导电粘合构件160可以包括热界面材料(TIM)。热界面材料(TIM)是插入在排热器件(例如，第二半导体管芯150)和散热器件(例如，硅中介层190)之间以改善热耦合的材料。热界面材料(TIM)用于通过填充排热设备和散热设备之间的接触表面的空气层来降低接触热阻。在实施例中，热界面材料(TIM)可以包括导热膏、导热焊盘、相变材料(PCM)或金属材料。在实施例中，热界面材料(TIM)可以包括油脂(grease)。

导电粘合构件160可以设置在第二半导体管芯150上以排出从第二半导体管芯150产生的热量。在3D IC结构130中，热量可以累积在第二半导体管芯150的上表面上。因此，导电粘合构件160可以设置在第二半导体管芯150的上表面上以排出在第二半导体管芯150处累积的热量。

导电粘合构件160的第一表面可以物理地接触第二半导体管芯150的上表面，并且导电粘合构件160的与导电粘合构件160的第一表面相对的第二表面可以接触硅中介层190的下表面。因此，可以通过要传导到导电粘合构件160的与第二半导体管芯150物理接触的第一表面的路径排出在第二半导体管芯150中累积的热量，并且所传导的热量可以穿过导电粘合构件160，然后经由导电粘合构件160的第二表面被传导到硅柱190。

印刷电路板170可以设置在前侧重分布层结构110的上表面上。印刷电路板170可以包括贯通开口，并且3D IC结构130可以设置在贯通开口内。印刷电路板170可以围绕3DIC结构130的侧表面。在实施例中，印刷电路板170可以包括嵌入式迹线衬底(ETS)。

印刷电路板170可以包括第一布线层171、第一过孔172、第二布线层173、第二过孔174、第三布线层175和绝缘层178。印刷电路板170可以设置在前侧重分布层结构110和硅中介层190之间，并且可以将前侧重分布层结构110和硅中介层190电连接。如上所述，根据本公开，可以通过用印刷电路板170代替常规封装叠层(PoP)的导电柱来提供具有改善的刚性和高可靠性的半导体封装100。

第一模制材料180可以对前侧重分布层结构上的3D IC结构130和导电粘合构件160进行塑模(即，进行封装或绕前侧重分布层结构上的3D IC结构130和导电粘合构件160延伸)。在实施例中，第一模制材料180可以包括环氧模制化合物(EMC)。

硅中介层190可以设置在导电粘合构件160、印刷电路板170和第一模制材料180上。硅中介层190可以包括基底衬底191、贯穿基底衬底191的第一硅通孔(TSV)192和第二硅通孔(TSV)193、以及连接焊盘194。基底衬底191可以是由硅制成的晶片级衬底。第一硅通孔(TSV)192可以设置在印刷电路板170的第三布线层175与连接焊盘194之间，并且可以将印刷电路板170的第三布线层175与连接焊盘194电连接。

第二硅通孔(TSV)193或其的至少子集可以用作散热结构。第二硅通孔(TSV)193的第一端可以物理地接触导电粘合构件160，并且第二硅通孔(TSV)193的与第一端相对的第二端可以暴露于外部。从第二半导体管芯150传递到导电粘合构件160的热量可以被传导到第二硅通孔(TSV)193的第一端，并且所传导的热量可以穿过第二硅通孔(TSV)193以通过第二硅通孔(TSV)193的第二端来排出。第二硅通孔(TSV)193的至少子集中的每个第二TSV可以电绝缘。在另一实施例中，硅中介层190可以不包括第二硅通孔(TSV)193。

连接焊盘194可以设置在第一硅通孔(TSV)192与存储器结构(第三半导体管芯)210的外部连接构件212之间，并且可以将第一硅通孔(TSV)192与存储器结构(第三半导体管芯)210的外部连接构件212电连接。

背侧重分布层(BRDL)结构包括使用可光成像电介质(PID)作为主要材料的介电层。诸如可光成像电介质(PID)之类的聚合物复合材料具有小于约1W/mk的导热率。相比之下，硅中介层190的硅具有约83.7W/mK的导热率。因此，硅的导热率的值大于可光成像电介质(PID)的导热率。因此，根据本公开，通过用硅中介层190代替常规封装叠层(PoP)的背侧重分布层结构，可以经由硅中介层190更有效地排出在3D IC结构130处累积的热量。

另外，贯穿基底衬底191并包括金属的第二硅通孔(TSV)193可以在硅中介层190内设置在导电粘合构件(或导电膏)160上，使得在3D IC结构130处累积的热量通过第二硅通孔(TSV)193有效地排出到外部。在这种情况下，第二硅通孔(TSV)193用作散热结构。

另外，根据本公开，可以用硅中介层190代替常规封装叠层(PoP)的背侧重分布层结构，使得省略了用于形成多个精细图案的背侧重分布层结构的制造工艺。因此，可以减少重分布层工艺中的步骤的数量，并且可以降低制造成本。

存储器结构(第三半导体管芯)210可以设置在硅中介层190上。存储器结构210可以包括诸如DRAM之类的单芯片或诸如高带宽存储器(HBM)之类的多芯片。存储器结构210可以包括连接构件212和绝缘层213。连接构件212可以设置在存储器结构210和硅中介层190之间，并且可以将存储器结构210和硅中介层190电连接。在实施例中，连接构件212可以包括微凸块或焊球。绝缘层213可以包括用于焊接的多个开口。可以设置在相邻连接构件212之间的绝缘层213防止连接构件212彼此短路。在实施例中，绝缘层213可以包括阻焊剂。

图2是示出了半导体封装100的截面图，在该半导体封装100中，3D IC结构130通过连接端子141设置在前侧重分布层结构110上，3D IC结构130设置在具有三层过孔的印刷电路板170的贯通开口内，并且硅中介层190设置在3D IC结构130和印刷电路板170上。应当理解，本公开的实施例不限于任何特定数量的布线层或过孔。

参考图2，除了第一布线层171、第一过孔172、第二布线层173、第二过孔174、第三布线层175和绝缘层178之外，印刷电路板170还可以包括第三过孔176和第四布线层177。在图1的实施例中，印刷电路板170包括两层过孔，但在图2的实施例中，印刷电路板170包括三层过孔。在另一实施例中，包括更少或更多数量的布线层以及更少或更多数量的过孔的印刷电路板170包括在本公开的范围内。

除了图2的其中印刷电路板170包括三层过孔的示例配置之外的另一配置与参考图1描述的配置相同。因此，参考图1描述的内容可以同样地应用于除了图2的其中印刷电路板170包括三层过孔的配置之外的其他配置。

图3是示出了半导体封装100的截面图，在该半导体封装100中，3D IC结构130直接设置在前侧重分布层结构110上而没有连接端子，3D IC结构设置在具有两层过孔的印刷电路板170的贯通开口内，并且硅中介层190设置在3D IC结构130和印刷电路板170上。

参考图3，3D IC结构130可以直接设置在前侧重分布层结构110上而没有连接端子141(图1)。在图1的实施例中，3D IC结构130通过连接端子141设置在前侧重分布层结构110上，但在图3的实施例中，3D IC结构130直接设置在前侧重分布层结构110上而没有连接端子。3D IC结构130的第一半导体管芯140的下表面、印刷电路板170的下表面、以及第一模制材料180的下表面可以在竖直方向上设置在相同高度处(即，共面)。设置在前侧重分布层结构110的最上方高度处的第二重分布层过孔114可以直接接触3D IC结构130。

除了图3的其中3D IC结构130直接设置在前侧重分布层结构110上而没有连接端子的配置之外的另一配置与参考图1描述的配置相同。因此，参考图1描述的内容可以同样地应用于除了图3的其中3D IC结构130直接设置在前侧重分布层结构110上而没有连接端子的配置之外的其他配置。

图4是示出了包括其中第一半导体管芯140和第二半导体管芯150通过混合接合而接合的3D IC结构130的半导体封装100的截面图，在该半导体封装100中，3D IC结构130通过连接端子141设置在前侧重分布层结构110上，3D IC结构设置在具有两层过孔的印刷电路板170的贯通开口内，并且硅中介层190设置在3D IC结构130和印刷电路板170上。

参见图4，半导体封装100可以包括3D IC结构130，其中第一半导体管芯140和第二半导体管芯150通过混合接合而接合。第一半导体管芯140可以包括第一半导体管芯的上表面上的第一接合焊盘153和第一硅绝缘层156，第一硅绝缘层156设置在相邻的第一接合焊盘153之间，用于使第一接合焊盘153彼此绝缘。第二半导体管芯150可以包括第二半导体管芯的下表面上的第二接合焊盘154和第二硅绝缘层157，第二硅绝缘层157设置在相邻的第二接合焊盘154之间，用于使第二接合焊盘154彼此绝缘。第一半导体管芯140的第一接合焊盘153可以通过金属-金属混合接合与第二半导体管芯150的对应第二接合焊盘154(在竖直方向上)对齐并与之直接接合，并且第一半导体管芯140的第一硅绝缘层156可以通过非金属-非金属混合接合来直接接合到第二半导体管芯150的第二硅绝缘层157。

除了图4的其中第一半导体芯片140和第二半导体管芯150通过混合接合而接合的配置之外的另一配置与参考图1描述的配置相同。因此，参考图1描述的内容可以同样地应用于除了图4的其中第一半导体管芯140和第二半导体管芯150通过混合接合而接合的配置之外的其他配置。

图5至图7以及图10至图13是示出了根据一个或多个实施例的用于制造3D IC结构130的示例方法中的中间过程步骤的截面图，在该3D IC结构130中，第一半导体管芯140和第二半导体管芯150通过倒装芯片接合而接合。图5是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的将第一半导体管芯140附接在第一载体240上的步骤的截面图。

参考图5，第一半导体管芯140附接在第一载体240上。第一载体240可以包括诸如玻璃或氧化硅之类的硅基材料、诸如有机材料或氧化铝的另一材料、它们的任意组合等。

硅通孔(未明确示出，但隐含示出)可以形成在第一半导体管芯140中。硅通孔在第一半导体管芯140内形成穿透绝缘材料的孔，并且用导电材料填充该孔。本文中可使用的术语“填充”(或“填有”、“被填充”或类似术语)旨在广义上指代完全地填充限定空间(例如，硅通孔)或部分地填充限定空间；即，所限定的空间不需要被完全填充，而是例如可以被部分填充或者具有遍布的空隙或其他空间。在实施例中，形成在第一半导体管芯140中的孔可以通过深蚀刻来形成。在另一实施例中，形成在第一半导体管芯140中的孔可以通过激光来形成。在实施例中，可以通过电解电镀，来用导电材料填充形成在第一半导体管芯140中的孔。在实施例中，硅通孔可以包括钨、铝、铜及其合金中的至少一种。

阻挡层(未明确示出)可以形成在硅通孔和第一半导体管芯140的绝缘材料之间。在实施例中，阻挡层可以包括钛、钽、氮化钛、氮化钽及其合金中的至少一种。

图6是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的将绝缘构件152附接在第一半导体管芯140上的步骤的截面图。

参考图6，绝缘构件152可以附接在第一半导体管芯140上。因此，可以通过设置绝缘构件152来缓解第一半导体管芯140和第二半导体管芯150之间的应力。在实施例中，绝缘构件152可以包括非导电膜(NCF)。

非导电膜(NCF)可以具有粘合性，并且被附接在第一半导体管芯140上。非导电膜(NCF)可以具有可能因外力而变形的未固化状态。可以通过在约170℃至约300℃的温度下加热非导电膜(NCF)约1秒至约20秒来附接非导电膜(NCF)。

图7是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的将第二半导体管芯150安装在第一半导体管芯140上的步骤的截面图。

参考图7，第二半导体管芯150安装在第一半导体管芯140上。设置在第二半导体管芯150中的连接构件151贯穿绝缘构件152以接触第一半导体管芯140。

图8是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的将第一半导体管芯140附接在第一载体240上的步骤的截面图。图8和图9是示出了用于制造3D IC结构130的方法的截面图，在该3D IC结构130中，第一半导体管芯140和第二半导体管芯150通过混合接合而接合。

参考图8，第一半导体管芯140附接在第一载体240上。第一载体240可以包括诸如玻璃或氧化硅之类的硅基材料、诸如有机材料或氧化铝的另一材料、它们的任意组合等。第一半导体管芯140可以包括第一半导体管芯140的上表面上的第一接合焊盘153和第一硅绝缘层156，第一硅绝缘层156设置在相邻的第一接合焊盘153之间。

图9是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的通过混合接合来接合第一半导体管芯140和第二半导体管芯150的步骤的截面图。

参见图9，通过执行混合接合来接合第一半导体管芯140和第二半导体管芯150。第二半导体管芯150可以包括第二半导体管芯150的下表面上的第二接合焊盘154和第二硅绝缘层157。第一半导体管芯140的上表面上的第一接合焊盘153和第二半导体管芯150的下表面上的对应第二接合焊盘154可以在竖直方向上彼此对齐，并且通过金属-金属混合接合而直接接合。通过金属-金属混合接合，在第一半导体管芯140的上表面上的第一接合焊盘153与第二半导体管芯150的下表面上的对应第二接合焊盘154之间的界面处执行金属接合。在实施例中，第一接合焊盘153和第二接合焊盘154可以包括铜。在另一实施例中，第一接合焊盘153和第二接合焊盘154可以是能够应用混合接合的金属材料。

第一半导体管芯140的上表面上的第一接合焊盘153和第二半导体管芯150的下表面上的第二接合焊盘154可以由相同的材料制成，使得在混合接合之后，第一半导体管芯140的上表面上的第一接合焊盘153与第二半导体管芯150的下表面上的对应第二接合焊盘154之间可以没有界面。第一半导体管芯140和第二半导体管芯150可以通过第一半导体管芯140的上表面上的第一接合焊盘153和第二半导体管芯150的下表面上的第二接合焊盘154彼此电连接。

第一半导体管芯140的上表面上的第一硅绝缘层156和第二半导体管芯150的下表面上的第二硅绝缘层157可以通过非金属-非金属混合接合而直接接合。通过非金属-非金属混合接合，可以在第一半导体管芯140的上表面上的第一硅绝缘层156和第二半导体管芯150的下表面上的第二硅绝缘层157之间的界面处执行共价接合。

在实施例中，第一硅绝缘层156和第二硅绝缘层157可以包括氧化硅或TEOS形成的氧化物。在实施例中，第一硅绝缘层156和第二硅绝缘层157可以包括SiO₂。在另一实施例中，第一硅绝缘层156和第二硅绝缘层157可以是氮化硅、氮氧化硅或另一合适的介电材料。在另一实施例中，第一硅绝缘层156和第二硅绝缘层157可以包括SiN或SiCN。

第一半导体管芯140的上表面上的第一硅绝缘层156和第二半导体管芯150的下表面上的第二硅绝缘层157可以由相同的材料制成，使得在混合接合之后，第一半导体管芯140的上表面上的第一硅绝缘层156和第二半导体管芯150的下表面上的第二硅绝缘层157之间可以没有界面。

图10至图13的用于制造通过倒装芯片接合来接合第一半导体管芯140和第二半导体管芯150的3D IC结构130的方法可以同样地应用于用于制造通过混合接合的3D IC结构130的方法之中的图9之后的制造方法。

图10是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的使用第二模制材料181来对第一半导体管芯140上的第二半导体管芯150进行塑模(即，进行封装)的步骤的截面图。

参见图10，使用第二模制材料181在第一半导体管芯140上对第二半导体管芯150进行塑模，使得第二模制材料181对第二半导体管芯150进行封装或以其他方式绕第二半导体管芯150延伸。在实施例中，使用第二模制材料181进行塑模的工艺可以包括压缩模制或转印模制工艺。

图11是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的对第二模制材料181的上表面进行平坦化的步骤的截面图。

参考图11，可以执行化学机械抛光(CMP)以调整第二模制材料181的上表面的高度，使得第二模制材料181的上表面与第二半导体管芯150的上表面共面。可以通过应用CMP工艺来对第二模制材料181的上表面进行平坦化，但本公开的实施例不限于此。

图12是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的从3D IC结构130中解除接合(即，分离)第一载体240的步骤的截面图。

参考图12，从3D IC结构130的第一半导体管芯140中解除接合第一载体240。

图13是示出了作为用于制造3D IC结构130的示例方法的中间步骤之一的在第一半导体管芯140的下表面上形成连接端子141的步骤的截面图。

参见图13，连接端子141可以形成在第一半导体管芯140的下表面上。

在实施例中，可以使用光刻胶来形成连接端子141。首先，将光刻胶涂覆在第一半导体管芯140的下表面上。在实施例中，可以通过旋涂来形成光刻胶。在实施例中，光刻胶可以包括含光敏材料的有机聚合物树脂。接下来，对光刻胶进行曝光和显影以形成光刻胶的图案。然后，在光刻胶的图案处形成种子金属层。在实施例中，可以通过化学电镀或溅射来形成种子金属层。接下来，使用种子金属层来沉积连接端子141。在实施例中，可以通过电解电镀来形成连接端子141。在实施例中，连接端子141可以包括铜、铝、银、锡、金、镍、铅、钛及其合金中的至少一种，但实施例不限于此。

图14是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的将硅中介层190附接在第二载体250上的步骤的截面图。

参考图14，硅中介层190附接在第二载体250上，使得硅中介层190的底(下)表面面对第二载体250的上表面。在将硅中介层190附接在第二载体250上时，硅中介层190中的第一硅通孔192与第二载体250的上表面中的对应连接焊盘194对齐并与其接触。

图15是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的将印刷电路板170附接在硅中介层190上的步骤的截面图。

参考图15，印刷电路板170附接在硅中介层190上，使得硅中介层190的上表面面对印刷电路板170的底(下)表面。根据实施例，可以通过以下方法来执行硅中介层190和印刷电路板170之间的附接工艺：在硅中介层190上形成具有通过其暴露第一硅通孔(TSV)192的开口的掩模之后，通过用导电材料填充开口来形成浮动导电焊盘(或导电焊盘)，并且将印刷电路板170的第三布线层175附接到导电焊盘。在实施例中，导电焊盘可以包括铜、铝、银、锡、金、镍、铅、钛及其合金中的至少一种。

根据另一实施例，代替参考图14描述的将硅中介层190附接到第二载体250上的步骤，可以通过以下方法在印刷电路板170上形成硅中介层190：执行将第二载体250附接在印刷电路板170下方的步骤，然后在印刷电路板170上形成硅层，然后形成贯穿该硅层的孔，并且用导电材料填充该孔。在实施例中，形成在硅层中的孔可以通过深蚀刻来形成。在另一实施例中，形成在硅层中的孔可以通过激光来形成。在实施例中，可以通过电解电镀，来用导电材料填充形成在硅层处的孔，以形成第一硅通孔(TSV)192和第二硅通孔(TSV)193。在实施例中，第一硅通孔(TSV)192和第二硅通孔(TSV)193可以包括钨、铝、铜及其合金中的至少一种。

图16是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的使用导电粘合构件160将包括连接端子141在内的3D IC结构130附接在硅中介层190上的步骤的截面图，并且图16接续图15。

参考图16，包括连接端子141在内的3D IC结构130可以附接在硅中介层190上。第二半导体管芯150和第二模制材料181可以通过导电粘合构件160附接在硅中介层190上方。

图17是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的使用导电粘合构件160将不包括连接端子141在内的3D IC结构130(参见图16)附接在硅中介层190上的步骤的截面图，并且图17接续图15。

参考图17，不包括连接端子141(图16)并且包括连接焊盘142的3D IC结构130可以附接在硅中介层190上。在实施例中，连接焊盘142可以包括铜、铝、银、锡、金、镍、铅、钛及其合金中的至少一种。

除了图17的其中将不包括连接端子141并且包括连接焊盘142的3D IC结构130附接在硅中介层190上的配置之外的另一配置与参考图16描述的配置相同。因此，参考图1 6描述的内容可以同样地应用于除了图17的其中将不包括连接端子141并且包括连接焊盘142的3D IC结构130附接在硅中介层190上的配置之外的其他配置。

图18是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的使用导电粘合构件160将其中第一半导体管芯140和第二半导体管芯150通过混合接合而接合的3DIC结构130附接在硅中介层190上的步骤的截面图，并且图18接续图15。

参考图18，其中第一半导体管芯140和第二半导体管芯150通过混合接合而接合的3D IC结构130可以附接在硅中介层190上。

除了图18的其中第一半导体管芯140和第二半导体管芯150通过混合接合而接合的3D IC结构130附接在硅中介层190上方的配置之外的另一配置与参考图16描述的配置相同。因此，参考图16描述的内容可以同样地应用于除了图18的其中第一半导体管芯140和第二半导体管芯150通过混合接合而接合的3D IC结构130附接在硅中介层190上方的配置之外的其他配置。

另外，图19至图24的制造方法可以同样地应用于用于制造包括通过混合接合而接合的3D IC结构在内的半导体封装的方法之中的图18之后的制造方法。

图19是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的使用第一模制材料180对包括连接端子141在内的3D IC结构130进行塑模(即，进行封装)的步骤的截面图，并且图19接续图16。

参考图19，使用第一模制材料180在硅中介层190上并在印刷电路板170的贯通开口内对3D IC结构130进行塑模(即，进行封装)。在实施例中，使用第一模制材料180进行塑模的工艺可以包括压缩模制或转印模制工艺。

图20是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的使用第一模制材料180对不包括连接端子141的3D IC结构(图16)进行塑模的步骤的截面图，并且图20接续图17。

参考图20，在硅中介层190上并在印刷电路板170的贯通开口内，通过第一模制材料180来对3D IC结构130的第一半导体管芯140的侧表面和第二模制材料181的侧表面进行塑模。在实施例中，使用第一模制材料180进行塑模的工艺可以包括压缩模制或转印模制工艺。

图21是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的在第一模制材料180和印刷电路板170上形成前侧重分布层结构110的步骤的截面图，并且图21接续图19。

参考图21，前侧重分布层结构110可以形成在第一模制材料180和印刷电路板170上。

首先，介电层111形成在第一模制材料180和印刷电路板170上。在实施例中，介电层111可以包括光敏聚合物层。光敏聚合物可以是能够通过应用光刻工艺来形成精细图案的材料。在实施例中，介电层111可以包括在重分布层工艺中使用的可光成像电介质(PID)。作为实施例，可光成像电介质(PID)可以包括聚酰亚胺基光敏聚合物、酚醛清漆基光敏聚合物、聚苯并恶唑、硅酮基聚合物、丙烯酸酯基聚合物或环氧基聚合物。在另一实施例中，介电层111可以由诸如PBO、聚酰亚胺等的聚合物形成。在另一实施例中，介电层111可以由诸如氮化硅、氧化硅等的无机介电材料形成。在实施例中，可以通过化学气相沉积(CVD)、原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD)工艺来形成介电层111。

在形成介电层111之后，通过选择性地刻蚀介电层111来形成过孔，并且用导电材料填充该过孔来形成第二重分布层过孔114。第二重分布层过孔114之中的每个第二重分布层过孔的最上方部分在水平方向上的宽度可以大于每个第二重分布层过孔的最下方部分的宽度。由于在后续工艺中将其上形成有前侧重分布层结构110的第一半导体管芯140翻转(即，上下翻转)以制造最终产品，因此第二重分布层过孔114之中的每个第二重分布层过孔的最上方部分在水平方向上的宽度可以小于最终产品中的每个第二重分布层过孔的最下方部分的宽度。

接下来，在第二重分布层过孔114和介电层111上附加地沉积介电层111，通过选择性地刻蚀附加沉积的介电层111来形成开口，并且通过用导电材料填充这些开口来形成第一重分布层线113。

然后，在第一重分布层线113和介电层111上附加地沉积介电层111，选择性地刻蚀附加沉积的介电层111以形成过孔，并且用导电材料填充这些过孔以形成第一重分布层过孔112。出于第二重分布层过孔114之中的每个第二重分布层过孔的最上方部分的宽度可以小于每个第二重分布层过孔的最下方部分的宽度的相同原因，第一重分布层过孔112之中的每个第一重分布层过孔112的最上方部分的宽度可以小于最终产品中的每个第一重分布层过孔112的最下方部分的宽度。

在实施例中，第一重分布层过孔112、第一重分布层线113和第二重分布层过孔114可以包括铜、铝、钨、镍、金、锡、钛及其合金中的至少一种。在实施例中，可以通过执行溅射工艺来形成第一重分布层过孔112、第一重分布层线113和第二重分布层过孔114。在另一实施例中，在形成种子金属层之后，可以通过执行电镀工艺来形成第一重分布层过孔112、第一重分布层线113和第二重分布层过孔114。

图22是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的在第一模制材料180和印刷电路板170上形成要与3D IC结构130的下表面直接接合的前侧重分布层结构110的步骤的截面图，并且图22接续图20。

参考图22，前侧重分布层结构110可以形成在第一半导体管芯140、印刷电路板170和第一模制材料180上。根据图22的实施例，由于介电层111直接形成在第一半导体管芯140上，因此在第一半导体管芯140和前侧重分布层结构110之间可以不需要诸如微凸块、焊料凸块等的连接构件，因此可以省略该连接构件。设置在前侧重分布层结构110的最上方部分的高度处(即，与其共面)的第二重分布层过孔114可以直接接合3D IC结构130。

除了图22的其中将不包括连接端子141(图16)且包括连接焊盘142的3D IC结构130附接在硅中介层190上方的配置之外的另一配置与参考图21描述的配置相同。因此，参考图21描述的内容可以同样地应用于除了图22的其中将不包括连接端子141(图16)且包括连接焊盘142的3D IC结构130附接在硅中介层190上方的配置之外的其他配置。

另一方面，图23和图24的制造方法可以同样地应用于用于制造包括不包含连接端子141的3D IC结构(图16)的半导体封装的方法之中的在图22之后的制造方法。

图23是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的在前侧重分布层结构110上形成外部连接结构120的步骤的截面图，并且图23接续图21。

参考图23，外部连接结构120可以形成在前侧重分布层结构110上。绝缘层122可以形成在前侧重分布层结构110的介电层111上，并且导电焊盘121可以形成在第一重分布层过孔112上。在实施例中，导电焊盘121可以包括铜、镍、锌、金、银、铂、钯、铬、钛及其合金中的至少一种。在实施例中，绝缘层122可以包括阻焊剂。在实施例中，外部连接构件123可以包括锡、银、铅、镍、铜或其合金中的至少一种。在实施例中，可以通过执行溅射工艺来形成导电焊盘121，或者可以通过在形成种子金属层之后执行电镀工艺来形成导电焊盘121。在实施例中，可以通过CVD、ALD或PECVD工艺来形成绝缘层122。

图24是示出了作为用于制造半导体封装100的示例方法的中间步骤之一的从硅中介层190解除接合第二载体250的步骤的截面图。

参考图24，从硅中介层190解除接合(即，分离)第二载体250。

之后，将存储器结构210安装在硅中介层190上。

虽然已经结合当前被认为是实际实施例的内容描述了本公开，但应当理解，本公开不限于所公开的实施例，而是相反，旨在涵盖所附权利要求的精神和范围内包括的各种修改和等同布置。

Claims (20)

1.一种半导体封装，包括：

重分布层结构；

在所述重分布层结构上的半导体结构；

印刷电路板，在所述重分布层结构上并绕所述半导体结构的侧表面延伸；

模制材料，在所述重分布层结构上绕所述半导体结构延伸；以及

硅中介层，在所述印刷电路板和所述模制材料上。

2.根据权利要求1所述的半导体封装，其中，所述硅中介层的导热率高于所述重分布层结构的导热率。

3.根据权利要求1所述的半导体封装，其中，所述硅中介层包括多个第一硅通孔。

4.根据权利要求3所述的半导体封装，其中，所述印刷电路板被配置为将所述重分布层结构和所述多个第一硅通孔电连接。

5.根据权利要求3所述的半导体封装，其中，所述硅中介层包括散热结构，所述散热结构包括多个第二硅通孔。

6.根据权利要求5所述的半导体封装，其中，所述多个第二硅通孔的至少子集中的每个第二硅通孔电绝缘。

7.根据权利要求1所述的半导体封装，其中，所述印刷电路板包括嵌入式迹线衬底ETS。

8.根据权利要求1所述的半导体封装，其中，所述印刷电路板包括开口，并且所述半导体结构在所述开口内。

9.根据权利要求1所述的半导体封装，其中，所述半导体结构包括三维集成电路3DIC结构，所述3DIC结构包括第一半导体管芯和在所述第一半导体管芯上的第二半导体管芯。

10.根据权利要求9所述的半导体封装，还包括：

连接构件，在所述第一半导体管芯和所述第二半导体管芯之间；以及

绝缘构件，在所述第一半导体管芯和所述第二半导体管芯之间并绕所述连接构件延伸。

11.根据权利要求10所述的半导体封装，其中，所述连接构件包括微凸块。

12.根据权利要求10所述的半导体封装，其中，所述绝缘构件包括非导电膜NCF。

13.根据权利要求1所述的半导体封装，其中，所述重分布层结构包括多个重分布层过孔，所述重分布层过孔的在所述重分布层结构的最上方部分的高度处的至少子集直接接合到所述半导体结构。

14.根据权利要求13所述的半导体封装，其中，所述多个重分布层过孔中的每个重分布层过孔的在与所述重分布层结构的上表面平行的水平方向上的宽度如下：所述重分布层过孔的最上方部分的宽度小于所述重分布层过孔的最下方部分的宽度。

15.一种半导体封装，包括：

重分布层结构；

在所述重分布层结构上的第一半导体结构；

在所述第一半导体结构上的导电粘合构件；

印刷电路板，在所述重分布层结构上并绕所述第一半导体结构的侧表面延伸；

模制材料，在所述重分布层结构上绕所述第一半导体结构延伸；

硅中介层，在所述导电粘合构件、所述印刷电路板和所述模制材料上；以及

在所述硅中介层上的第二半导体结构。

16.根据权利要求15所述的半导体封装，其中，所述导电粘合构件包括热界面材料TIM。

17.根据权利要求15所述的半导体封装，其中，所述第一半导体结构包括片上系统SoC。

18.根据权利要求15所述的半导体封装，其中，所述第二半导体结构包括动态随机存取存储器DRAM和高带宽存储器HBM中的至少一种。

19.一种用于制造半导体封装的方法，包括：

将包括贯通开口的印刷电路板附接到硅中介层的第一表面；

使用导电粘合构件将半导体结构附接到所述硅中介层的第一表面并且在所述贯通开口内；

使用模制材料对所述半导体结构进行封装；以及

在所述模制材料和所述印刷电路板上形成重分布层结构。

20.根据权利要求19所述的方法，还包括将存储器结构安装在所述硅中介层的与所述硅中介层的第一表面相对的第二表面上。