CN118800721A - 半导体结构的制备方法及其半导体结构 - Google Patents

Abstract

本公开提供一种半导体结构的制备方法及其半导体结构。该半导体结构包括一基底、一残留氮、一第一介电层、多个第一接触点以及多个第二接触点。该基底包括多个柱体，位在该基底的一阵列区中，其中每一个柱体的一上表面是一大致平坦表面。该残留氮部分地设置在靠近多个柱体的各该上表面的多个柱体的各侧壁上。该第一介电层围绕每一个柱体。该多个第一接触点从多个柱体的各该上表面而延伸到多个柱体中。该多个第二接触点从该第一介电层的该上表面延伸到该第一介电层中。

Description

半导体结构的制备方法及其半导体结构

本发明主张美国第18/133,061号专利申请案的优先权(即优先权日为“2023年4月11日”)，其内容以全文引用的方式并入本发明中。

技术领域

本公开涉及一种半导体结构的制备方法以及通过该制备方法所形成的半导体结构。尤其涉及一种包括一氮处理的制备方法以防止在一氧化材料的形期间发生圆弧角。

背景技术

半导体元件用于各种电子应用，例如个人电脑、移动电话、数字相机以及其他电子设备。半导体元件通常通过在一半导体基底上依序沉积绝缘或介电层、导电层以及半导体材料层来制造，以及使用光刻而图案化各种材料层以在其上形成电路组件与元件。随着半导体产业在追求更高的元件密度、更高的效能以及更低的成本方面已经发展到先进的技术工艺节点，已经出现精确控制一元件的配置的挑战。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本发明的任一部分。

发明内容

本公开的一实施例提供一种半导体结构的制备方法。该制备方法包括数个步骤。提供一基底，其中该基底包括多个柱体，且每一个柱体的一上表面是一大致平坦表面。在多个柱体上执行一氮处理。一氧化层形成在与该多个柱体共形的该基底上。一第一介电层形成在该基底上以及在多个柱体之间。暴露多个柱体的各该上表面。一第二介电层形成在该多个柱体上，其中该第二介电层的一上表面是一大致平坦表面。多个第一沟槽形成在该多个主体中以及多个第二沟槽形成在多个柱体之间的该第一介电层中。以一导电材料填充该多个第一沟槽以及该多个第二沟槽以形成多个字元线接触点。

本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括数个步骤。提供一基底，其中该基板包括多个柱体，且每一个柱体的ㄧ上表面是一大致平坦表面。在多个柱体上执行一氮化。一第一氧化层形成在与该多个柱体共形的该基底上。一第一介电层形成在多个柱体之间。暴露多个柱体的各该上表面。一第二介电层形成在该多个柱体上，其中该第二介电层的一上表面是一大致平坦表面。多个第一沟槽形成在该多个柱体中，以及多个第二沟槽形成在多个柱体之间的该第一介电层中。以一导电材料填充该多个第一沟槽与该多个第二沟槽以形成多个字元线接触点。

本公开的另一实施例提供一种半导体结构。该半导体结构包括一基底、一残留氮、一第一介电层、多个第一接触点以及多个第二接触点。该基底包括多个柱体，设置在该基底的一阵列区中，其中每一个柱体的一上表面是一大致平坦表面。该残留氮部分设置在多个柱体的各侧壁上以接近多个柱体的各该上表面。该第一介电层围绕每一个柱体。该多个第一接触点从多个柱体的各该上表面延伸到多个柱体中。该多个第二接触点从该第一介电层的该上表面延伸到该第一介电层中。

上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。

附图说明

通过参考详细描述以及权利要求而可以获得对本公开更完整的理解。本公开还应理解为与附图的元件编号相关联，而附图的元件编号在整个描述中代表类似的元件。

图1是3D示意图，例示本公开一些实施例制备半导体结构的中间阶段。

图2是3D示意图，例示本公开一些实施例制备半导体结构的中间阶段。

图3是放大示意图，例示本公开一些实施例在如图2所示制备半导体结构的中间阶段的一部分。

图4到图21是剖视示意图，例示本公开一些实施例如图2所示制备半导体结构的各中间阶段而剖线A-A'的剖面。

图22是流程示意图，例示本公开一些实施例的半导体结构的制备方法。

图23是流程示意图，例示本公开一些实施例的半导体结构的制备方法。

附图标记如下：

12:基底

12A:上表面

12B:表面

13:介电层

13A:上表面

13B:表面

14:绝缘层

14A:上表面

16:氧化层

16A:上表面

16B:上表面

17:介电层

17A:上表面

17B:表面

17C:上表面

20:残留膜

21:水平部分

22:垂直部分

23:虚线

44:开口

45:沟槽

46:沟槽

51:介电层

51A:上表面

52:导电材料

53:第一介电层

54:第二介电层

61:空间

71:氮处理

72:平坦化

121:柱状硅部分

121A:上表面

121B:侧壁

121S:边角

122:岛状硅部分

123:条状硅部分

123A:上表面

123B:侧壁

123C:侧壁

123S:边角

151:介电层

152:介电层

161:氧化物部分

171:介电部分

172:凹陷

451:深度

461:深度

521:接触点

522:接触点

523:高度

524:高度

525:虚线

526:距离

R1:阵列区

R2:周围区

S1:制备方法

S2:制备方法

S11:步骤

S12:步骤

S13:步骤

S14:步骤

S15:步骤

S16:步骤

S17:步骤

S21:步骤

S22:步骤

S23:步骤

S24:步骤

S25:步骤

S26:步骤

S27:步骤

S28:步骤

具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，多个术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

随着半导体产业在追求更大的元件密度方面已经发展到先进的技术工艺节点，重要的是达到对元件中所形成的元件的一配置的一高级控制精度。举例来说，在一存储器元件的一阵列区中的一基底的一硅柱的一配置会受到后续工艺期间所执行的操作的影响。当硅柱上发生未期望的氧化时，硅柱的配置发生变化。硅柱的边缘变圆弧或形成不平坦的表面导致硅柱与着陆垫之间的接触面积减小，并且硅柱与着陆垫之间发生电性断开连接或高电阻。本公开关于一种半导体结构的制备方法。在一些实施例中，本公开的制备方法能够提供平坦的硅柱表面以避免电性断开连接与高电阻的问题。由此可以改善根据该制备方法所形成的一元件的效与产品良率。

图1到图21是根据本公开的一些实施例的一或多种制造半导体结构的方法的各个制造阶段的不同视角的示意图。在图22的制备方法S1与图23的制备方法S2的处理程序中也示意性地示出出图1到图21所示的各阶段。

请参考图1，一或多个介电层形成在一基底12上。在一些实施例中，在形成介电层之前，提供、接收或形成基底12。

在一些实施例中，基底12可以具有一多层结构，或者基底12可以包括一多层化合物半导体结构。在一些实施例中，基底12包括半导体元件、电子部件、电子元件或其组合。在一些实施例中，基底12包括晶体管或晶体管的功能单元。在一些实施例中，基底12包括有源元件、无源元件及/或导电元件。有源元件可以包括一存储器裸片(例如动态随机存取存储器(DRAM)裸片、静态随机存取存储器(SRAM)裸片等)、一电源管理裸片(例如电源管理集成电路(PMIC)裸片)、一逻辑裸片(例如芯片上系统(SoC)、一中央处理器(CPU)、一图形处理单元(GPU)、一应用处理器(AP)、一微控制器等)、一射频(RF)裸片、一感测器裸片、一微机电系统(MEMS)裸片、一信号处理裸片(例如一数字信号处理(DSP)裸片)、一前端裸片(例如一模拟前端(AFE)裸片)或其他有源元件。每一个有源元件可以包括多个晶体管。晶体管可包括平面晶体管、多栅极晶体管、全环绕栅极场效晶体管(GAAFET)、鳍式场效晶体管(FinFET)、垂直晶体管、纳米片晶体管、纳米线晶体管或其组合。无源元件可以包括一电容器、一电阻器、一电感器、一熔丝或其他无源元件。导电元件可以包括金属线、金属区块、导电通孔、接触点或其他导电元件。

如上所述的有源元件、无源元件及/或导电元件可以形成在一半导体基底中及/或上方。半导体基底可以是一块状半导体、一绝缘体上覆半导体(SOI)基底或类似物。半导体积底可以包括一元素半导体，其呈一单晶形式、一多晶形式或非晶形式，且包含硅或锗；一化合物半导体材料，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟与锑化铟中的至少一种；一合金半导体材料，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP与GaInAsP中的至少一种；任何其他合适的材料；或其组合。在一些实施例中，合金半导体基底可以是具有梯度Si:Ge特征的SiGe合金，其中Si与Ge组成从梯度SiGe特征的一个位置处的一个比率变化到另一个位置处的另一个比率。在另一个实施例中，SiGe合金形成在一硅基底上。在一些实施例中，SiGe合金可以被与SiGe合金接触的另一种材料机械应变。

为了简单起见，图1中描绘的基底12可以仅是基底12的一多层结构的一最顶部分。基底12可以包括一阵列区R1以及一周围区R2，周围区R2围绕阵列区R1。在一些实施例中，有源元件或晶体管主要形成在阵列区R1中，而周围区R2用于电路走线且可包括无源元件。在一些实施例中，基底12包括一硅材料。

存储器单元或元件(图未示)可以形成在基底12的阵列区Rl中。为了说明的目的，附图示出出在存储器单元或存储器元件上的基底12的一部分。位元线(BL)金属以及字元线(WL)金属(图未示)在随后的处理程序期间形成在图1所示的基底12的最顶部之上与之中。

一介电层151以及一介电层152可形成在基底12上方。在一些实施例中，介电层151与介电层152包括不同的介电材料。在一些实施例中，介电材料包括氧化硅(SiO_x)、氮化硅(Si_xN_y)、氮氧化硅(SiON)或其组合。在一些实施例中，介电材料包括一高k介电材料。高k介电材料可以具有大于4的介电常数(k值)。高k介电材料可以包括二氧化锆(ZrO₂)、氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化钇(Y₂O₃)、氧化镧(La₂O₃)、ZrO₂、HfO₂、Al₂O₃、Y₂O₃以及La2O3中的一种或多种的硅酸盐、ZrO₂、HfO₂、Y₂O₃以及La2O3中一种或多种的铝酸盐、氧化钽(Ta₂O₅)、钛酸钡(BaTiO₃)、二氧化钛(TiO₂)、氧化铈(CeO₂)，氧化铝镧(LaAlO₃)、钛酸铅(PbTiO₃)、钛酸锶(SrTiO₃)、锆酸铅(PbZrO₃)、氧化钨(WO₃)、氧化硅铋(Bi₄Si₂O₁₂)、钛酸锶钡(BST)(Ba_{1- x}Sr_xTiO₃)、PMN(PbMg_xNb_1-xO₃)、PZT(PbZr_xTi_1-xO₃)、PZN(PbZn_xNb_1-xO₃)、PST(PbSc_xTa_1-xO₃)、氧化铪锆(Hf_xZr_yO_z)、氧化铪锆铝(Hf_wZr_xAl_yO_z)、氧化锂(Li₂O)、氧化铪硅(HfSiO₄)、氧化锶(SrO)、氧化钪(Sc₂O₃)、三氧化钼(MoO₃)、氧化钡(BaO)或其组合。其他合适的材料在本公开的预期范围内。

在一些实施例中，介电层151与152包括上面列出的不同氧化物材料。在一些实施例中，介电层151与152的制作技术包含不同的沉积。在一些实施例中，介电层151的一厚度小于介电层152的一厚度。介电层151与152可以用于保护基底12免受随后执行的一图案化操作的影响。示出两个介电层151与152是为了说明的目的。在其他实施例中，仅一个介电层形成在基底12上。在其他可选实施例中，多于两个介电层形成在基底12上。

请参考图2、图3及图4，图2为立体示意图，图3为图2中虚线所指的阵列区R1的一部分的放大图，图4是根据本公开一些实施例的一或多种半导体结构的制备方法阶段沿图2中剖线A-A'的剖视示意图。可以在介电层151、152与基底12上执行一图案化操作。在一些实施例中，多个柱状硅部分121形成在阵列区R1中。在一些实施例中，多个岛状硅部分122形成于周围区R2中。在一些实施例中，形成一条状硅部分123以围绕阵列区R1中的柱状硅部分121。在一些实施例中，介电层151与152中的每一个被图案化成多个部分。在一些实施例中，每一个柱状硅部分121具有设置在其上的介电层151的一部分以及介电层152的一部分。在一些实施例中，每一个岛状硅部分122具有设置在其上的介电层151的一部分以及介电层152的一部分。在一些实施例中，条状硅部分123具有设置在其上的介电层151的一部分以及介电层152的一部分。

条状硅部分123可以沿着阵列区Rl的一周围延伸。条状硅部分123可以是后续工艺形成的一存储器元件中的一虚拟结构。在一些实施例中，条状硅部分123不被认为是存储器元件的存储器单元的一阵列的一部分。在一些实施例中，硅部分123用于界定存储器元件的存储器单元的阵列的一区域。为便于说明，条状硅部分123界定在阵列区R1内。然而，在另一实施例中，条状硅部分123界定在周围区R2中，而阵列区R1仅包括柱状硅部分121。

在介电层151与152以及基底12上所执行的图案化操作可以包括一或多次蚀刻操作。在一些实施例中，介电层151与152以及基底12通过不同的蚀刻操作顺序地图案化。在一些实施例中，执行对介电层151及/或介电层152的介电材料具有一高选择性并且对基底12的一硅材料具有一低选择性的一个或多个蚀刻操作。取决于介电层151与152的介电材料，介电层151与152可以通过一或多次蚀刻操作来图案化。可以采用公知的图案化方法，在此不作限制。在一些实施例中，接下来执行对基底12的硅材料具有一低选择性的一蚀刻操作。在一些实施例中，介电层151与152以及基底12通过一次蚀刻操作而同时被图案化。在一些实施例中，执行一非选择性蚀刻操作，并且通过一次蚀刻操作同时图案化介电层151与152以及基底12。

图5到图21是根据本公开一些实施例的制备方法S1或制备方法S2的一阶段沿图2中剖线A-A'的剖视示意图。为了便于说明，图5到图21所示的剖面示意图均集中在阵列区R1。然而，这样的说明并不意旨在限制本公开。在周围区R2中可以同时执行类似或相同的操作。在一些实施例中，以下描述的所有操作或工艺在阵列区R1与周围区R2中同时进行。在一些实施例中，以下描述的所有操作或工艺在整个基底12上执行。

请参考图5，在形成柱状硅部分121与岛状硅部分122之后移除介电层151与152。类似于上述工艺，可根据介电层151与152的材料执行一或多次蚀刻操作。用于移除介电层151与152的一或多个蚀刻操作应该包括对基底12的硅材料的一低选择性。在一些实施例中，在移除介电层151与152之后暴露每一个柱状硅部分121的一上表面121A。在一些实施例中，上表面121A是一大致平坦表面。每一个柱状硅部分121可以具有一侧壁121B。在一些实施例中，柱状硅部分121的一边角121S是一尖角。在一些实施例中，边角121S是上表面121A与侧壁121B的一相交处。阵列区R1中的柱状硅部分121的侧壁121B之间界定有多个空间61。

在一些实施例中，在移除介电层151与152之后，暴露条状硅部分123的上表面123A。在一些实施例中，上表面123A是一大致平坦表面。在一些实施例中，硅部分121与123的上表面121A与123A大致呈共面。在一些实施例中，硅部分121与123的上表面121A与123A一起界定基底12的上表面12A。在一些实施例中，上表面12A是一大致平坦表面。

条状硅部分123可以具有两个相对的侧壁123B与123C。在一些实施例中，侧壁123B朝向周围区R2并远离柱状硅部121。在一些实施例中，条状硅部分123的边角123S是一尖角。在一些实施例中，边角123S是上表面123A与侧壁123B或123C的一交叉处。在一些实施例中，条状硅部分123与柱状硅部分121之间的一距离大致等于两个相邻的柱状硅部分121之间的一距离。

请参考图6，在基底12上执行一氮处理71。在一些实施例中，对整个基底12进行氮处理71。在一些实施例中，氮处理71是在基底12的阵列区R1与周围区R2中执行。在一些实施例中，氮处理71是为基底12提供氮。来自氮处理71的氮可以与基底12的硅进行反应。在一些实施例中，来自氮处理71的氮结合到基底12的一暴露表面的一部分。在一些实施例中，基底12的暴露表面通过氮处理71而被部分氮化。在一些实施例中，氮处理71被称为一氮化。

氮处理71是为了保护硅部分121在后续处理期间免于氧化。应当理解，氮处理71中使用氮气只是为了说明的例子，也可以使用其他元素代替氮气来达到同样的效果。

请参考图7，图7显示由氮处理71所产生的一结构。如图6所示的来自氮处理71的氮保留在基底12上或结合到基底12，如一虚线圆圈指示的硅部分121的一部分的放大图中所示。在一些实施例中，基底12上的残留氮形成覆盖每一个硅部分121的一保护膜或一残留膜。为了说明的目的，基底12上的残留氮被称为一残留膜20。残留膜20也可以形成在周围区R2中。

残留膜20至少覆盖硅部分121的上表面121A与边角121S。在一些实施例中，残留膜20覆盖硅部分121的整个上表面121A。在一些实施例中，残留膜20覆盖硅部分123的整个上表面123A。在一些实施例中，残留膜20延伸到硅部分121或123的上表面121A或123A之下。然而，由于柱状硅部分121之间的小间距，残留膜20可能无法沿一垂直方向(即Z方向)覆盖柱状硅部分121的整个侧壁121B。换句话说，空间61的一宽度可能不足以让图7所示的氮处理71的氮沿垂直方向到达柱状硅部分121的整个侧壁121B。

残留膜20可以包括一水平部分21以及一垂直部分22，水平部分21设置在硅部分121的上表面121A上，垂直部分22设置在硅部分121的每一个侧壁121B的一上部。在一些实施例中，侧壁121B的上部被残留膜20的垂直部分22所围绕。在一些实施例中，硅部分121的每一个侧壁121B的一顶部通过残留膜20而暴露。为了便于说明，图7中以虚线23表示覆盖硅部分121的残留膜20的一底部的一水平位面(意即侧壁121B的上部和下部相交的一水平位面)。

硅部分121、122或123上的残留膜20的垂直部分22的一深度取决于距一相邻硅部分121、122或123的一距离。举例来说，如图7所示，垂直部分22在侧壁123B上的一深度可大于垂直部分22在侧壁123C上的一深度。在一些实施例中，侧壁123B上的垂直部分22延伸到虚线23下方。

应当理解，为了便于说明，图7中仅示出阵列区R1中的硅部分121与123。可以理解，残留膜20也覆盖周围区R2中的硅部分122。在一些实施例中，残留膜20覆盖在周围区R2中的基底12的水平部分。在一些实施例中，残留膜20根据非水平部分的一仰角与一深度而部分地覆盖在周围区R2中的基底2的非水平部分。在以下描述中，可以对整个基底12进行后续操作，并且可以将类似的一元件配置与一操作特性应用于周围区R2。

参考图8，氧化层16形成在基底12上并且共形于基底12。在一些实施例中，氧化层16的一架构共形于基底12的硅部分121、122与123的一架构。在一些实施例中，氧化层16的制作技术包含一沉积。在一些实施例中，氧化层16共形于硅部分121与123而不填充硅部分121之间以及硅部分121与123之间的空间61。

硅部分121与122可以在氧化层16的形成期间被氧化，并且经由残留膜20而暴露的基底12可以被部分氧化。然而，由于残留膜20的存在，上表面121A与123A以及边角121S与123S在氧化层16的形成期间没有被氧化。如图8所示，硅部分121与123的上表面121A与123A保持平坦，硅部分121与123的边角121B与123B保持尖锐。

在一些实施例中，氧化层16接触在残留膜20下方的硅部分121的侧壁121B的下部。在一些实施例中，氧化层16则与硅部分121的上表面121A以及侧壁121B的一上部分离。在一些实施例中，氧化层16接触在残留膜20下方的硅部分123的侧壁123C的下部。在一些实施例中，氧化层16则与上表面123A以及在虚线23上方的硅部分123的侧壁123C的上部分离。在一些实施例中，氧化层16则与在虚线23上方以及下方的侧壁123B分离。在一些实施例中，氧化层16包括一上表面16A。在一些实施例中，上表面16A是一大致平坦表面。在一些实施例中，氧化层16的一厚度在整个基底12上基本是一致的。在一些实施例中，氧化层16覆盖整个基底12。

请参考图9，一介电层17形成在基底12与硅部分121上并共形于基底12与硅部分121。在一些实施例中，介电层17的一厚度显著大于氧化层16的一厚度。介电层17可以包括一或多种介电材料，所述介电材料选自参考介电层151与152所描述的介电材料，在此不再重复描述。在一些实施例中，介电层17包括不同于氧化层16的一介电材料。在一些实施例中，介电层17不包括氧化物。在一些实施例中，介电层17包括氮化硅。

在一些实施例中，介电层17的制作技术包括一毯覆沉积。在一些实施例中，介电层17的形成包括一化学气相沉积(CVD)、一物理气相沉积(PVD)或其组合。在一些实施例中，介电层17至少填充在阵列区R1中的硅部分121之间以及在硅部分121与123之间的空间61。在一些实施例中，介电层17设置在氧化层16上以及在硅部分121与123的侧壁121B与123B上的氧化层16的垂直部分之间。在一些实施例中，为了填充空间61，介电层17的一厚度显著大于硅部分12之间的一距离的二分之一。在一些实施例中，介电层17的一上表面17A不是一平坦表面。在一些实施例中，上表面17A在硅部分121与123的上表面121A与123A之上的部分是平坦的。在一些实施例中，介电层17的上表面17A因沉积特性而包括多个凹陷172，其对应于空间61的位置。

请参考图10，一介电层13形成在介电层17上。在一些实施例中，介电层13与介电层17的上表面17A物理接触。在一些实施例中，介电层13填充介电层17的凹陷172。介电层13与介电层17是为了元件之间的电性隔离。在一些实施例中，介电层13与17可以被认为是一介电结构。在一些实施例中，介电层13与17可以被认为是一介电层的两个子层。在一些实施例中，介电层13的一上表面13A是大致平坦的。在一些实施例中，介电层13经配置以提供一平坦表面以给在后续处理期间执行的一蚀刻操作或一研磨操作而提供一更好的移除结果。在一些实施例中，介电层13包括一介电材料、一抗反射涂布材料、一含氧化物材料或其他合适的材料。介电层13可包括一或多种介电材料，其选自介电层151与152所述的介电材料，在此不再赘述。在一些实施例中，介电层13包括不同于介电层17的介电材料以用于刻蚀(或研磨)选择性的目的。

请参考图11，移除介电层13在介电层17上的的一部分。在一些实施例中，研磨操作是在介电层13上执行并在介电层17处停止。在一些实施例中，研磨操作包括一化学机械研磨(CMP)操作。在一些实施例中，研磨操作的一浆料对介电层13的介电材料具有一高选择性并且对介电层17的介电材料具有一低选择性。在其他实施例中，执行一蚀刻操作而不是研磨操作，并且蚀刻操作在介电层17暴露时停止。在一些实施例中，蚀刻操作的一蚀刻剂对介电层13的介电材料具有一高选择性，对介电层17的介电材料具有一低选择性。在一些实施例中，移除介电层13在介电层17上的部分包括一研磨操作、一蚀刻操作或其组合。在一些实施例中，在研磨(或蚀刻)操作之后界定介电层13的一表面13B。在一些实施例中，介电层17的上表面17A的多个部分经由介电层13而暴露。在一些实施例中，介电层13的表面13B与介电层17的上表面17A的暴露部分大致呈共面。

请参考图12，移除介电层17在氧化层16与硅部分121上的部分。在一些实施例中，在介电层17上执行研磨操作并在氧化层16处停止。在一些实施例中，研磨操作包括一CMP操作。在一些实施例中，研磨操作的一浆料对介电层17的介电材料具有一高选择性并且对氧化层16的氧化物材料具有一低选择性。在其他实施例中，执行蚀刻操作而不是研磨操作，并且蚀刻操作在氧化层16暴露时停止。在一些实施例中，蚀刻操作的蚀刻剂对介电层17的介电材料具有一高选择性并且对氧化层16的氧化物材料具有一低选择性。在一些实施例中，移除介电层17在氧化层16上的部分包括一研磨操作、一蚀刻操作或其组合。

在一些实施例中，介电层13包括类似于或相同于氧化物层16的一氧化物材料。在一些实施例中，研磨操作的浆料或蚀刻操作的蚀刻剂对介电层13的材料具有一低选择性。因此，介电层17在氧化层16与硅部分121上的部分移除期间与之后，保留周围区R2中的介电层13的表面13B。

在一些实施例中，在研磨(或蚀刻)操作之后界定介电层17的表面17B。在一些实施例中，介电层17的多个介电部分171界定在硅部分121之间。在一些实施例中，介电部分171的各上表面一起界定介电层17的表面17B。取决于硅部分121的图案，图12中所示的多个介电部分171可以在3D图或顶视图(图未示)中看起来是连接的。氧化层16在硅部分121之上的部分可以经由介电层17而暴露。在一些实施例中，氧化层16的暴露部分与介电层17(图未示)的表面17B大致呈共面。在一些实施例中，氧化层16的暴露部分从介电层17的表面17B突伸，如图12所示。取决于图12所示的介电层17的移除操作，表面17B可以与氧化物层16的上表面16A大致呈共面或在其下方。在一些实施例中，介电层17的表面17B与氧化物层16的暴露部分(图未示)大致呈共面。在一些实施例中，介电层17的表面17B位在虚线23之上。

请参考图13，在介电层13、16与17上执行一平坦化72。平坦化72用于移除介电层13、16与17在硅部分121与123上的部分。在一些实施例中，平坦化72包括一蚀刻操作，例如离子束蚀刻、各向同性干蚀刻、反应性离子蚀刻、溶液湿蚀刻或其组合。在一些实施例中，平坦化72包括一低选择性蚀刻操作。在一些实施例中，低选择性蚀刻操作包括介电层13、16与17的材料之间的一低蚀刻选择性。在一些实施例中，平坦化包括一研磨操作(例如一CMP操作)。在一些实施例中，平坦化包括一研磨抛光操作以及一蚀刻操作。在一些实施例中，研磨操作与刻操作包括对硅具有一低选择性的一溶剂。在一些实施例中，平坦化72在硅部分121与123暴露时停止。在一些实施例中，平坦化72停止在硅部分121与123的上表面121A与123A(或基底12的上表面12A)上。

请参考图14，图14显示平坦化72的一最终结构。在一些实施例中，降低介电层17的介电部171的一高度。在一些实施例中，介电部分171的一上表面17C处于或低于虚线23的一高度。取决于硅部分121的图案，图14中所示的多个介电部分171可以在3D图中或从顶视图(图未示)看起来是连接的。在一些实施例中，氧化层16在虚线23上的部分通过平坦化72被移除以形成围绕每一个硅部分121的多个氧化物部分161。取决于硅部分121的图案，图14中所示的多个氧化物部分161可以在3D图中或从顶视透视图(图未示)看起来是连接的。

在一些实施例中，在图13中的平坦化72之后界定介电层16的一上表面16B。在一些实施例中，上表面16B由氧化物部分161的各上表面所界定。在一些实施例中，在平坦化72之后暴露硅部分121与123的上表面121A与123A(或基底12的上表面12A)。在一些实施例中，在图13中的平坦化72之后，介电层13的上表面13C界定在周围区R2中。

在一些实施例中，介电层13的上表面13C、硅部分121的上表面121A、硅部分123的上表面123A、氧化物部分161的上表面16B以及介电部分171的上表面17C大致呈共面。介电层13的上表面13C、硅部分121的上表面121A、硅部分123的上表面123A、氧化物部分161的上表面16B、介电部分171的上表面17C一起界定一表面12B，其是图14中所示的中间结构的一上表面。在一些实施例中，表面12B是一平坦表面。在一些实施例中，表面12B处于一水平位面，其大致相等于图13中所示的表面12A的一水平位面。在一些实施例中，表面12B大致在表面12A下方以确保完全移除硅部分121上方的氧化层16。

应当理解，即使蚀刻剂/浆液对氮的选择性不高，也可以通过图13中所示的平坦化72而移除图7中所示的残留膜20的水平部分21。在一些实施例中，残留膜20的垂直部分22保留在原位。取决于平坦化72，可以部分地或完全地保留垂直部分22。

请参考图15，一绝缘层14可以形成在介电部分171、氧化物部分161、硅部分121以及介电层13上方的表面12B上。绝缘层14包括一或多种介电材料。在一些实施例中，绝缘层14被称为一介电层14。在一些实施例中，绝缘层14接触介电部分171、氧化物部分161、硅部分121以及介电层13。在一些实施例中，绝缘层14接触残留膜20的垂直部分22。在一些实施例中，绝缘层14形成在阵列区R1与周围区R2中。由于表面12B是一大致平坦表面，因此形成在表面12B上的绝缘层14的一上表面14A是一大致平坦表面。在一些实施例中，绝缘层14包括氮化物，例如氮化硅。在一些实施例中，绝缘层14的制作技术包括一CVD工艺、一PVD或任何其他合适的工艺。在一些实施例中，绝缘层14的一厚度在5到30nm的一范围内。

请参考图16，执行一图案化操作。通过图案化操作以移除硅部分121在阵列区R1中的部分以及介电部分171。图案化操作可以包括一或多个步骤，而且绝缘层14、介电层17以及硅部分121可以根据绝缘层14、介电层17以及硅部分121的材料，通过一次刻蚀步骤同时进行图案化，也可以依序通过不同的刻蚀步骤进行图案化。在一些实施例中，通过图案化操作形成多个开口44、多个沟槽45以及多个沟槽46。在一些实施例中，每个开口44穿透绝缘层14并被绝缘层14所围绕。在一些实施例中，开口44通过绝缘层14所界定。在一些实施例中，沟槽45通过基底12的硅部分121所界定。在一些实施例中，每一个沟槽45形成在硅部分121中。在一些实施例中，沟槽46通过介电部分171所界定。在一些实施例中，每一个沟槽46形成在介电部分171中。在一些实施例中，沟槽45被氧化物部分161所围绕。在一些实施例中，沟槽45通过氧化物部分161而与相邻的硅部分121分开。

各沟槽45的深度可以大致相等，各沟槽46的深度可以大致相等。在一些实施例中，从表面12B所测量的沟槽45的深度451不同于从表面12B所测量的沟槽46的深度461。在一些实施例中，沟槽45的深度451显著小于沟槽46的深度461。在一些实施例中，深度451与深度461之间的差异是由于在图案化操作的一个蚀刻步骤期间对不同材料的不同蚀刻速率。在一些实施例中，沟槽45与沟槽46的制作技术包括不同的蚀刻步骤，而且控制深度451与深度461不同，以便后续加工形成WL金属。

请参考图17，形成加衬每一个沟槽45的一介电层51。在一些实施例中，介电层51仅形成在沟槽45中。在一些实施例中，介电层51接触硅部分121。在一些实施例中，介电层51的制作技术包括一热氧化。在一些实施例中，介电层51包括氧化硅。在一些实施例中，介电层51通过硅部分121而与残留膜20的相邻垂直部分22分开。在一些实施例中，介电层51的一上表面51A与柱体121的上表面121A大致呈共面。

请参考图18，一导电材料52形成在基底12与图案化绝缘层14上。导电材料52可以填充开口44以及沟槽45与46。在一些实施例中，导电材料52填充整个沟槽45与46。在一些实施例中，导电材料52的制作技术包括一沉积。在一些实施例中，导电材料52包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、钛铝合金(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、氮化碳钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)、氮化钛硅(TiSiN)、其他合适的材料或其组合。在一些实施例中，导电材料52是W、TiN或其组合。

请参考图19，移除导电材料52的一上部。在一些实施例中，多个接触点521形成在沟槽45中并且多个接触点522形成在沟槽46中。在一些实施例中，接触点521与522被称为WL金属。在一些实施例中，接触点521与接触点522交替设置。

请往回参考图18，元件编号为525的虚线表示图19中所示的接触点521与522的一设计上表面。为了电性连接的目的，设计的上表面525应低于表面12B(或图17所示的介电层51的上表面51A)。换句话说，从表面12B到设计的上表面525的一距离526应该大于零。然而，距离526的一范围可根据不同的应用而调整，且距离526并不以此为限。另外，需要说明的是，附图只是为了说明，不同接触点521及/或522的顶部可以大致处于同一高度，但不一定处于同一水平位面。在一些实施例中，由于图14中所示的沟槽45与46的不同深度451与461，接触点521的一高度523以及接触点522距设计的上表面525的一高度524不同。在一些实施例中，接触点521的高度523显著小于接触点522距设计的上表面525的高度524。

请参考图20及图21，一第一介电层53以及一第二介电层54依序形成在基底12上。第一介电层53与第二介电层54分别覆盖接触点521与522以及图案化绝缘层14。在一些实施例中，第一介电层53与第二介电层54包括不同的介电材料。在一些实施例中，第一介电层53包括氮化物(例如氮化硅)，而第二介电层54包括氧化物(例如氧化硅)。在一些实施例中，第一介电层53填充在接触点521上的沟槽45。在一些实施例中，第一介电层53填充在接触点522上的沟槽46。在一些实施例中，第一介电层53填充开口44。在一些实施例中，第一介电层53覆盖整个图案化绝缘层14。在一些实施例中，第二介电层54覆盖整个第一介电层53。由此形成半导体结构10。

位线(BL)金属可以形成在图21所示的半导体结构10上。在一些实施例中，多个着陆垫形成在BL金属之后以与在阵列区R1中的硅部分121电性连接。本公开提供分别具有平坦上表面的硅部分121，因此可以避免由于一硅柱被圆弧化而导致的硅柱与焊垫之间的电性断开或高电阻的问题。由此可以提高根据该制备方法所形成的元件的效能与产品良率。

为总结上述图1到图21所示的操作，提出本公开同一构思的制备方法S1以及制备方法S2。

图22是流程示意图，例示本公开一些实施例的半导体结构的制备方法S1。制备方法S1包括多个步骤(S11、S12、S13、S14、S15、S16以及S17)，描述与附图并不视为对步骤顺序的限制。在步骤S11中，提供一基底，其中该基底包括多个柱体，且每一个柱体的一上表面唯一大致平坦表面。在步骤S12中，在多个柱体上执行一氮处理。在步骤S13中，一氧化层形成在与该多个柱体共形的该基底上。在步骤S14中，一第一介电层形成在该基底上以及在多个柱体之间。在步骤S15中，一第二介电层形成在该多个柱体上。在步骤S16中，多个第一沟槽形成在该多个柱体中并且多个第二沟槽形成在该多个柱体之间的该第一介电层中。在操作S17中，以一导电材料填充该多个第一沟槽与该多个第二沟槽以形成多个字元线接触。应当理解，制备方法S1的步骤可以在各个方面的范围内被重新安排或以其他方式改良。在制备方法S1之前、期间以及之后可以提供额外的工艺，并且一些其他工艺可以在此仅简要描述。因此，在本文描述的各个方面的范围内，其他实现是有可能的。

图23是流程示意图，例示本公开一些实施例的半导体结构的制备方法S2。制备方法S2包括多个步骤(S21、S22、S23、S24、S25、S26、S27以及S28)，描述与附图并不视为对步骤顺序的限制。在步骤S21中，提供一基底，其中该基底包括多个柱体，且每一个柱体的一上表面是一大致平坦表面。在步骤S22中，在多个柱体上执行一氮化。在步骤S23中，一氧化层形成在与该多个柱体共形的该基底上。在步骤S24中，一第一介电层形成在该多个柱体之间。在步骤S25中，暴露该多个柱体的各上表面。在步骤S26中，一第二介电层形成在该多个柱体上，其中该第二介电层的一上表面是一大致平坦表面。在步骤S27中，多个第一沟槽形成在该多个柱体中并且多个第二沟槽形成在该多个柱体之间的该第一介电层中。在步骤S28中，以一导电材料填充该多个第一沟槽与该多个第二沟槽以形成多个字元线接触。应当理解，制备方法S2的步骤可以在各个方面的范围内被重新安排或以其他方式改良。在制备方法S2之前、期间以及之后可以提供额外的工艺，并且一些其他工艺可以在此仅简要描述。因此，在本文描述的各个方面的范围内，其他实现是有可能的。

制备方法S1以及制备方法S2属于本公开的同一构思，为了进一步说明制备方法S1以及制备方法S2的细节，以及本公开的构思，以上经由本公开的实施例对制备方法S1以及制备方法S2进行了全面的描述。

因此，本公开提供一种制备方法及其半导体结构。本公开的制备方法能够提供一硅柱的一平坦表面，以避免电性断开连接以及高电阻的问题。由此可以提高根据该制备方法所形成的元件的效能以及产品良率。

本公开的一实施例提供一种半导体结构的制备方法。该制备方法包括数个步骤。提供一基底，其中该基底包括多个柱体，且每一个柱体的一上表面是一大致平坦表面。在多个柱体上执行一氮处理。一氧化层形成在与该多个柱体共形的该基底上。一第一介电层形成在该基底上以及在多个柱体之间。暴露多个柱体的各该上表面。一第二介电层形成在该多个柱体上，其中该第二介电层的一上表面是一大致平坦表面。多个第一沟槽形成在该多个主体中以及多个第二沟槽形成在多个柱体之间的该第一介电层中。以一导电材料填充该多个第一沟槽以及该多个第二沟槽以形成多个字元线接触点。

在一些实施例中，该第一介电层的形成包括：形成一第一子层在该氧化层上以及在多个柱体之间；形成一第二子层在该第一子层上；以及移除该第一子层与该第二子层位在该氧化层上的多个部分。

在一些实施例中，该第一子层与该第二子层包括不同的介电材料。

在一些实施例中，该第一子层包括氮化物，而该第二子层包括氧化物。

在一些实施例中，移除该第一子层与该第二子层的多个部分包括：在该第二子层上执行一研磨操作，直到暴露该第一子层为止；以及在该第一子层上执行一蚀刻操作，直到暴露该氧化层为止。

在一些实施例中，该研磨操作包括一浆料，其对该第二子层具有一高选择性。

在一些实施例中，该蚀刻操作包括一蚀刻剂，其对该第一子层具有一高选择性以及对该第二子层具有一低选择性。

在一些实施例中，该制备方法还包括：在该氧化层与该第一介电层上执行一平坦化。

在一些实施例中，该氧化层的一上表面以及该第一介电层的一上表面则与多个柱体的各上表面大致呈共面。

在一些实施例中，该第二介电层包括氮化物。

在一些实施例中，该制备方法还包括：在该导电材料上执行一蚀刻操作，直到该导电材料的一上表面低于多个柱体的各该上表面为止。

在一些实施例中，多个字元线接触点的一上表面低于多个柱体的各该上表面。

在一些实施例中，该制备方法还包括：形成一第三介电层在该多个字线接触点上；以及形成一第四介电层在该第三介电层上。

在一些实施例中，该第三介电层接触该多个字元线接触点的一上表面。

在一些实施例中，该第三介电层覆盖多个柱体的各该上表面并且填充该多个位元线接触点上的该多个第一沟槽与该多个第二沟槽。

本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括数个步骤。提供一基底，其中该基板包括多个柱体，且每一个柱体的ㄧ上表面是一大致平坦表面。在多个柱体上执行一氮化。一第一氧化层形成在与该多个柱体共形的该基底上。一第一介电层形成在多个柱体之间。暴露多个柱体的各该上表面。一第二介电层形成在该多个柱体上，其中该第二介电层的一上表面是一大致平坦表面。多个第一沟槽形成在该多个柱体中，以及多个第二沟槽形成在多个柱体之间的该第一介电层中。以一导电材料填充该多个第一沟槽与该多个第二沟槽以形成多个字元线接触点。

在一些实施例中，该第一介电层为一多层结构，该第一介电层的形成包括：形成一第一介电材料在该底上以及在多个柱体之间；形成一第二介电材料在该第一介电材料上；以及移除该第一介电材料与该第二介电材料位在该第一氧化层上的多个部分。

在一些实施例中，该第一介电材料与该第二介电材料包括不同的介电材料。

在一些实施例中，该第一介电材料包括氮化物，而该第二介电材料包括氧化物。

在一些实施例中，移除该第一介电材料与该第二介电材料的多个部分包括：在该第二介电材料上执行一第一操作，以移除该第二介电材料位在该第一介电材料上的一部分；以及在该第一介电材料上执行一第二操作，以移除该第一介电材料位在该第一氧化层上的一部分。

在一些实施例中，该第一操作包括一研磨操作，其对该第二介电材料具有一高选择性。

在一些实施例中，该第二操作包括一研磨操作、一蚀刻操作或其组合，而该第二操作对该第一介电材料具有一高选择性。

在一些实施例中，该制备方法还包括：在该第一介电材料、该第二介电材料以及该第一氧化层上执行一平坦化。

在一些实施例中，该多个柱体的各该上表面则与该第一氧化层、该第一介电材料以及该第二介电材料的各上表面在该平坦化之后大致呈共面。

在一些实施例中，提供该基底包括：接收一块体基底；形成一第三介电层在该块体基底上；形成一第四介电层在该第三介电层上方；图案化该第三介电层、该第四介电层以及该块体基底以形成该多个柱体以及该第三介电层与该第四介电层在每一个柱体上的的多个剩余部分；以及移除该第三介电层与该第四介电层的多个剩余部分。

在一些实施例中，该第二介电层包括氮化物。

在一些实施例中，该制备方法还包括：形成一第二氧化层在多个柱体通过该多个第一沟槽而暴露的多个部分上。

在一些实施例中，该第二氧化层的制作技术包括一氧化。

在一些实施例中，该多个字元线接触点的一上表面低于该第二氧化层的一上表面。

在一些实施例中，该多个字元线接触点通过该第一氧化层而与该多个柱体分开。

本公开的另一实施例提供一种半导体结构。该半导体结构包括一基底、一残留氮、一第一介电层、多个第一接触点以及多个第二接触点。该基底包括多个柱体，设置在该基底的一阵列区中，其中每一个柱体的一上表面是一大致平坦表面。该残留氮部分设置在多个柱体的各侧壁上以接近多个柱体的各该上表面。该第一介电层围绕每一个柱体。该多个第一接触点从多个柱体的各该上表面延伸到多个柱体中。该多个第二接触点从该第一介电层的该上表面延伸到该第一介电层中。

在一些实施例中，该基底还包括一硅部分，其围绕该多个柱体，而该残留氮位在该硅部分远离该多个柱体的一侧壁上。

在一些实施例中，多个第二接触点与多个第一接触点交替设置。

在一些实施例中，该半导体结构还包括一第二介电层，设置在该多个第一接触点与多个柱体之间。

在一些实施例中，该基底包括一周围区，其邻近该阵列区，并且该残留氮部分地接合在该周围区中的该基底上。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本发明的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。

Claims (20)

1.一种半导体结构的制备方法，包括：

提供一基底，该基底包括多个柱体，其中每一个柱体的一上表面是一平坦表面；

在多个所述柱体上执行一氮处理；

形成一氧化层在与该多个柱体共形的该基底上；

形成一第一介电层在该基底上以及在多个所述柱体之间；

形成一第二介电层在该多个柱体上；

形成多个第一沟槽在该多个主体中以及形成多个第二沟槽在多个所述柱体之间的该第一介电层中；以及

以一导电材料填充该多个第一沟槽以及该多个第二沟槽以形成多个字元线接触点。

2.如权利要求1所述的半导体结构的制备方法，其中该第一介电层的形成包括：

形成一第一子层在该氧化层上以及在多个所述柱体之间；

形成一第二子层在该第一子层上；以及

移除设置在该氧化层上的该第一子层与该第二子层。

3.如权利要求2所述的半导体结构的制备方法，其中该第一子层与该第二子层包括不同介电材料。

4.如权利要求3所述的半导体结构的制备方法，其中该第一子层包括氮化物，而该第二子层包括氧化物。

5.如权利要求2所述的半导体结构的制备方法，其中该第一子层与该第二子层的移除包括：

在该第二子层上执行一研磨操作，直到该第一子层暴露为止；以及

在该第一子层上执行一蚀刻操作，直到该氧化层暴露为止。

6.如权利要求5所述的半导体结构的制备方法，其中该研磨操作包括一研磨液，其具有相对该第二子层的一高选择性。

7.如权利要求5所述的半导体结构的制备方法，其中该蚀刻操作包括一蚀刻剂，其具有相对该第一子层的一高选择性以及相对该第二子层的一低选择性。

8.如权利要求1所述的半导体结构的制备方法，还包括：

在该氧化层与该第一介电层上执行一平坦化。

9.如权利要求8所述的半导体结构的制备方法，其中该氧化层的一上表面与该第一介电层的一上表面与多个所述柱体的各该上表面呈共面。

10.如权利要求1所述的半导体结构的制备方法，其中该第二介电层包括氮化物。

11.如权利要求1所述的半导体结构的制备方法，还包括：

在该导电材料上执行一蚀刻操作，直到该导电材料的一上表面在多个所述柱体的各该上表面的下方为止。

12.如权利要求1所述的半导体结构的制备方法，其中该多个字元线接触点的一上表面在多个所述柱体的各该上表面的下方。

13.如权利要求1所述的半导体结构的制备方法，还包括：

形成一第三介电层在该多个字元线接触点上；以及

形成一第四介电层在该第三介电层。

14.如权利要求13所述的半导体结构的制备方法，其中该第三介电层接触该多个字元线接触点的一上表面。

15.如权利要求13所述的半导体结构的制备方法，其中该第三介电层覆盖多个所述柱体的各该上表面并填充在该多个字元线接触点上的该多个第一沟槽与该多个第二沟槽。

16.一种半导体结构，包括：

一基底，包括多个柱体，设置在该基底的一阵列区中，其中每一个柱体的一上表面是一平坦表面；

一残留氮，部分设置在多个所述柱体的各侧壁上以接近多个所述柱体的各该上表面；

一第一介电层，围绕每一个柱体；

多个第一接触点，从多个所述柱体的各该上表面延伸到多个所述柱体中；以及

多个第二接触点，从该第一介电层的该上表面延伸到该第一介电层中。

17.如权利要求16所述的半导体结构，其中该基底还包括一硅部，其围绕该多个柱体，而该残留氮位在该硅部背向该多个柱体的一侧壁上。

18.如权利要求16所述的半导体结构，其中多个所述第二接触点与多个所述第一接触点交替设置。

19.如权利要求16所述的半导体结构，还包括：

一第二介电层，设置在该多个第一接处点与多个所述柱体之间。

20.如权利要求16所述的半导体结构，其中该基底包括一周围区，其邻近该阵列区，而该残留氮部分接合到在该周围区中的该基底上。