CN118647203A - 半导体结构的制作方法、半导体结构及其半导体器件 - Google Patents

Abstract

本公开实施例公开了一种半导体结构的制作方法、半导体结构及其半导体器件。所述制作方法包括：提供基底结构，所述基底结构包括位于所述外围区的第一有源区和第一介质层以及位于所述阵列区的第二有源区和接触插塞；其中，所述第一介质层覆盖所述第一有源区，所述接触插塞位于所述第二有源区之上且与所述第二有源区连接；形成覆盖所述接触插塞的第二介质层；其中，所述第二介质层的刻蚀速率大于所述第一介质层的刻蚀速率；形成贯穿所述第一介质层的第一接触孔，所述第一接触孔的底部显露所述第一有源区；在形成所述第一接触孔之后，去除所述第二介质层。

Description

半导体结构的制作方法、半导体结构及其半导体器件

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构的制作方法、半导体结构及其半导体器件。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)的存储单元包括晶体管和电容器，晶体管的栅极与字线连接、漏极与位线连接、源极与电容器连接。通过对字线施加电压可控制晶体管的导通或关断，从而通过位线读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

DRAM通常划分为阵列区和外围区，阵列区用于设置存储单元，外围区用于设置外围电路。在形成显露外围区的有源区的接触孔之后，需去除覆盖阵列区的保护层。然而，在去除保护层时，会使得已形成的接触孔的特征尺寸(Critical Dimension，CD)增大，影响器件的性能。

发明内容

根据本公开实施例的第一方面，提供一种半导体结构的制作方法，所述半导体结构包括阵列区和外围区，所述制作方法包括：

提供基底结构，所述基底结构包括位于所述外围区的第一有源区和第一介质层以及位于所述阵列区的第二有源区和接触插塞；其中，所述第一介质层覆盖所述第一有源区，所述接触插塞位于所述第二有源区之上且与所述第二有源区连接；

形成覆盖所述接触插塞的第二介质层；其中，所述第二介质层的刻蚀速率大于所述第一介质层的刻蚀速率；

形成贯穿所述第一介质层的第一接触孔，所述第一接触孔的底部显露所述第一有源区；

在形成所述第一接触孔之后，去除所述第二介质层。

在一些实施例中，所述形成贯穿所述第一介质层的第一接触孔，包括：

对所述第一介质层执行第一刻蚀，形成所述第一接触孔；

所述去除所述第二介质层，包括：

对所述第二介质层执行第二刻蚀，以去除所述第二介质层；其中，所述第二刻蚀和所述第一刻蚀不同。

在一些实施例中，所述第一刻蚀包括：干法刻蚀；所述第二刻蚀包括：湿法刻蚀。

在一些实施例中，所述制作方法还包括：对所述第一接触孔底部显露的所述第一有源区的表面执行清洗处理。

在一些实施例中，所述清洗处理的溶液包括：DHF溶液、DSP溶液或ADM溶液。

在一些实施例中，所述提供基底结构，包括：

提供衬底，所述衬底包括所述第一有源区和所述第二有源区；

在所述第二有源区上形成位线结构，所述位线结构与所述第二有源区的漏极连接；

形成覆盖所述衬底和所述位线结构的第一介质材料层；

图案化所述第一介质材料层，在所述第二有源区形成贯穿所述第一介质材料层的第二接触孔，所述第二接触孔的底部显露所述第二有源区的源极；其中，位于所述外围区的所述第一介质材料层构成所述第一介质层；

在所述第二接触孔中形成所述接触插塞。

在一些实施例中，所述在所述第二接触孔中形成所述接触插塞，包括：

向所述第二接触孔中填充接触插塞材料，

回蚀去除部分接触插塞材料形成第三接触孔；剩余的所述接触插塞材料作为接触插塞；其中，所述第三接触孔的底部显露所述接触插塞的顶部；

在一些实施例中，在去除所述第二介质层之后，所述制作方法还包括：

在所述第一接触孔中形成第一接触，所述第一接触与所述第一有源区连接；

在所述第三接触孔中形成第二接触，所述第二接触与所述接触插塞连接。

在一些实施例中，所述在所述第一接触孔中形成第一接触，包括：

在所述第一接触孔的底部形成连接层；

形成覆盖所述第一接触孔侧壁和所述连接层的粘接层；

在形成有所述粘接层的所述第一接触孔中形成导电层，所述第一接触包括所述连接层、所述粘接层和所述导电层。

在一些实施例中，所述连接层的材料包括：金属硅化物；所述粘接层的材料包括：金属氮化物。

在一些实施例中，所述第一接触和所述第二接触同时形成。

在一些实施例中，所述第二介质层的刻蚀速率和所述第一介质层的刻蚀速率之比大于10。

在一些实施例中，所述第一介质层的材料包括：硅氮化物；所述第二介质层的材料包括：硅氧化物。

根据本公开实施例的第二方面，提供一种半导体结构，所述半导体结构采用上述任一实施例所述的制作方法制作而成。

根据本公开实施例的第三方面，提供一种半导体器件，所述半导体器件包括上述实施例所述的半导体结构。

在一些实施例中，所述半导体器件包括：动态随机存取存储器。

本公开实施例中，通过形成覆盖接触插塞的第二介质层，在形成贯穿第一介质层的第一接触孔之后，去除第二介质层，由于第二介质层的刻蚀速率大于第一介质层的刻蚀速率，在去除第二介质层时，第一介质层被去除的非常少或者几乎不被去除，对第一接触孔特征尺寸的影响较小，有利于增大第一接触孔的设计窗口。

此外，由于第一接触孔不会被扩孔，可减小刻蚀气体到达第一接触孔底部的概率，有利于保持第一接触孔底部表面的平整度，使得后续形成的第一接触与第一有源区之间的接触较好，有利于减小接触电阻，提升器件的性能。

附图说明

图1a至图1j是根据一示例性实施例示出的一种半导体结构的制作方法；

图2是根据本公开实施例示出的一种半导体结构的制作方法的流程图；

图3是根据本公开实施例示出的一种半导体结构的俯视图；

图4至图7是根据本公开实施例示出的一种半导体结构的制作过程的示意图。

具体实施方式

下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。

需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

图1a至图1j是根据一示例性实施例示出的一种半导体结构的制作方法。

参照图1a至图1j所示，该制作方法至少包括以下步骤：

步骤一：形成覆盖基底结构的第一介质层；基底结构包括阵列区和外围区，如图1a所示，有源区101、栅极结构102以及覆盖有源区101和栅极结构102的绝缘层103位于外围区中，第一介质层104覆盖绝缘层103；

步骤二：形成贯穿第一介质层和绝缘层的第一源极接触孔，第一源极接触孔的底部显露有源区的源极；例如，形成覆盖第一介质层104的第一掩膜结构，第一掩膜结构包括第一掩膜层105和第二掩膜层106；形成覆盖第一掩膜结构的图案化的第一光刻胶层107，如图1a所示；根据第一光刻胶层107的开口向下刻蚀形成第一源极接触孔108，在形成第一源极接触孔108之后，还可去除第一掩膜结构和第一光刻胶层107，如图1b所示；

步骤三：形成贯穿第一介质层和绝缘层的第一漏极接触孔，第一漏极接触孔的底部显露有源区的漏极；例如，形成覆盖第一介质层104和第一源极接触孔108的第二掩膜结构，第二掩膜结构包括第三掩膜层109和第四掩膜层110，如图1c所示；形成覆盖第二掩膜结构的图案化的第二光刻胶层111，如图1d所示；根据第二光刻胶层111的开口向下刻蚀形成第一漏极接触孔112，在形成第一漏极接触孔112之后，去除第二掩膜结构和第二光刻胶层111，如图1e所示；第一源极接触孔108和第一漏极接触孔112构成外围区的第一接触孔；

步骤四：在第一源极接触孔108和第一漏极接触孔112中分别形成第一源极接触和第一漏极接触；例如，在第一源极接触孔108和第一漏极接触孔112中依次形成连接层113、粘接层114和导电层115，如图1g至1i所示，对导电层115和粘接层114进行平坦化处理，直至显露第一介质层的表面，位于第一源极接触孔中的连接层113、粘接层114和导电层115构成第一源极接触，位于第一漏极接触孔中的连接层113、粘接层114和导电层115构成第一漏极接触；第一源极接触和第一漏极接触共同构成外围区的接触结构。

通过执行上述步骤一至步骤五，可将位于外围区的有源区通过第一源极接触和第一漏极接触引出。覆盖阵列区的第一介质层用于在形成第一源极接触孔和第一漏极接触孔的过程中，保护阵列区已形成的接触插塞，在形成第一源极接触孔和第一漏极接触孔之后，采用干法刻蚀去除覆盖阵列区的第一介质层；在形成第一源极接触和第一漏极接触时，形成与接触插塞连接的导电结构。这里，接触插塞与阵列区的有源区连接。

需要说明的是，在干法刻蚀去除覆盖阵列区的第一介质层时，第一源极接触孔和第一漏极接触孔侧壁显露的第一介质层同时被刻蚀；并且，由于第一源极接触孔和第一漏极接触孔暴露于刻蚀环境中，第一源极接触孔和第一漏极接触孔不可避免的会被刻蚀，使得第一源极接触孔和第一漏极接触孔的特征尺寸增大，例如，由图1e所示的第一源极接触孔108和第一漏极接触孔112变为图1f所示的第一源极接触孔108’和第一漏极接触孔112’。这里，第一源极接触孔108和第一漏极接触孔112的特征尺寸记为d，第一源极接触孔108’和第一漏极接触孔112’的特征尺寸记为D，其中，d小于D。

由于上述扩孔现象的存在，在进行器件设计时，通常将第一接触孔(包括第一源极接触孔和第一漏极接触孔)的尺寸设计为小于目标尺寸。然而，这将导致第一接触孔的工艺窗口减小。并且，随着半导体器件的特征尺寸微缩，第一接触孔的目标尺寸逐渐减小，这将导致第一接触孔的工艺窗口进一步减小。

例如，第一接触孔的目标尺寸为5nm，由于扩孔的存在，第一接触孔的尺寸可能增加至10nm，所以在设计时通常将第一接触孔的尺寸设计为小于5nm(例如，1nm)，使得最终形成的第一接触孔的尺寸接近5nm。然而，这将导致接触孔的工艺窗口减小并且工艺难度增加，使得半导体器件的良率降低。

此外，在去除覆盖阵列区的第一介质层时，衬底材料(例如，硅)会受到高强等离子体的轰击，使得第一接触孔的底部显露的硅的表面不平整，并且表面硅的晶格发生变化形成一层无定型的硅(amorphous Si)，无定型的硅会阻挡连接层的源气体(例如，包括钴元素的源气体)的反应，使得生成的连接层的晶相不纯，如式(1)所示；连接层包括至少两种晶相113a和113b，如图1j所示，进而阻挡导电层和有源区之间的连接，导致后续形成的接触结构与有源区之间的接触电阻增加，影响器件的性能。

Co+Si→CoSi_x (1)

有鉴于此，本公开实施例提供一种半导体结构的制作方法。

图2是根据本公开实施例示出的一种半导体结构的制作方法的流程图，半导体结构包括阵列区和外围区。参照图2所示，该制作方法至少包括以下步骤：

S210：提供基底结构，基底结构包括位于外围区的第一有源区和第一介质层以及位于阵列区的第二有源区和接触插塞；其中，第一介质层覆盖第一有源区，接触插塞位于第二有源区之上且与第二有源区连接；

S220：形成覆盖接触插塞的第二介质层；其中，第二介质层的刻蚀速率大于第一介质层的刻蚀速率；

S230：形成贯穿第一介质层的第一接触孔，第一接触孔的底部显露第一有源区；

S240：在形成第一接触孔之后，去除第二介质层。

本公开实施例中，通过形成覆盖接触插塞的第二介质层，在形成贯穿第一介质层的第一接触孔之后，去除第二介质层，由于第二介质层的刻蚀速率大于第一介质层的刻蚀速率，在去除第二介质层时，第一介质层被去除的非常少或者几乎不被去除，对第一接触孔特征尺寸的影响较小，有利于增大第一接触孔的设计窗口。

此外，由于第一接触孔不会被扩孔，可减小刻蚀气体到达第一接触孔底部的概率，有利于保持第一接触孔底部表面的平整度，使得后续形成的第一接触与第一有源区之间的接触较好，有利于减小接触电阻，提升器件的性能。

需要说明的是，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。

图3是根据本公开实施例示出的一种半导体结构3000的俯视图。参照图3所示，半导体结构3000可划分为阵列区3000a和外围区3000b；半导体结构3000包括衬底3001、多条字线3300和多条位线3400；衬底3001内形成有多个第一有源区(图3中未示出)和多个第二有源区3201，第一有源区位于外围区3000b内，第二有源区3201位于阵列区3000a内；多条字线3300平行设置在阵列区3000a内，多条位线3400平行设置在阵列区3000a内，多条字线3300在衬底3001上的正投影与多条位线3400在衬底3001上的正投影交叉设置。

图4至图7是根据本公开实施例示出的一种半导体结构的制作过程的示意图；其中，图4至图7中分别示出了本公开实施例提供的制作方法所得的结构分别在图3中aa’、bb’、cc’、dd’和ee’位置处的剖面图。

在步骤S210中，提供基底结构，基底结构包括位于外围区的第一有源区和第一介质层以及位于阵列区的第二有源区和接触插塞；其中，第一介质层覆盖第一有源区，接触插塞位于第二有源区之上且与第二有源区连接。

参照图4所示，基底结构包括衬底3001，第一有源区3101和第二有源区3201位于衬底3001中。衬底3001的材料包括单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。

在一具体示例中，衬底可以是P型衬底，通过注入N型离子以形成N型第一有源区和/或N型第二有源区，N型有源区可以形成P型金属氧化物半导体(Positive channelMetal Oxide Semiconductor，PMOS)晶体管；在另一具体示例中，衬底可以是N型衬底，通过注入P型离子以形成P型第一有源区和/或P型第二有源区，P型有源区可以形成N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)晶体管。这里，第一有源区和第二有源区的导电类型可以相同或者不同，本公开对此并无特殊限制。

参照图4所示，基底结构还包括位于外围区的第一栅极结构3102和绝缘层3103；第一栅极结构3102位于第一有源区3101之上且位于第一有源区3101的源极和漏极之间，第一栅极结构3102包括第一栅介质层和第一栅极，第一栅介质层位于第一有源区3101和第一栅极之间；绝缘层3103覆盖第一栅极结构3102。这里，第一栅极结构和第一有源区可构成外围电路中的晶体管。

第一栅介质层的材料包括电介质材料，例如，硅氧化物、硅氮化物或者硅氮氧化物等。本示例中，第一栅介质层为氧化硅。

第一栅极的材料包括导电材料，例如，硅、多晶硅、掺杂硅、掺杂多晶硅、钨、钽、钛、镍、铂、氮化钨、氮化钽或氮化钛中的一种或其任意组合。本示例中，第一栅极为多晶硅-氮化钛-钨的复合膜层。

参照图4所示，基底结构还包括覆盖第一栅极结构3102的侧壁和顶部的第一隔离结构，第一隔离结构的材料包括电介质材料，例如，硅氧化物、硅氮化物或者硅氮氧化物等。本示例中，第一隔离结构为氮化硅-氧化硅-氮化硅的复合膜层，绝缘层3103覆盖至少部分第一隔离结构，绝缘层3103的顶面与第一隔离结构的顶面平齐。

参照图4所示，第一介质层3104覆盖绝缘层3103，第一介质层3104的材料包括电介质材料，例如，硅氧化物、硅氮化物或者硅氮氧化物等。本示例中，第一介质层3104为氮化硅。

参照图4所示，基底结构还包括位于阵列区的第二有源区3201和接触插塞3205，接触插塞3205位于第二有源区3201之上且与第二有源区3201连接，例如，接触插塞3205与第二有源区3201的源极连接。接触插塞的材料包括硅、多晶硅、掺杂硅或掺杂多晶硅。本示例中，接触插塞3205为多晶硅。

基底结构还包括位于阵列区的第二栅极结构3202和第二隔离结构3203；第二栅极结构位于衬底中且位于的第二有源区的源极和漏极之间，第二栅极结构包括第二栅介质层和第二栅极，第二栅介质层位于第二有源区和第二栅极之间；第二隔离结构位于相邻的两个第二栅极之间。这里，第二栅极结构和第二有源区可构成存储单元中的晶体管，第二栅极为埋入式栅极，第二隔离结构为浅沟槽隔离；第二栅极结构的材料与第一栅极结构的材料、第二隔离结构的材料与第一隔离结构的材料类似，此处不再赘述。

在一些实施例中，上述步骤S210，包括：提供衬底，衬底包括第一有源区和第二有源区；在第二有源区上形成位线结构，位线结构与第二有源区的漏极连接；形成覆盖衬底和位线结构的第一介质材料层；图案化第一介质材料层，在第二有源区形成贯穿第一介质材料层的第二接触孔，第二接触孔的底部显露第二有源区的源极；其中，位于外围区的第一介质材料层构成第一介质层；在第二接触孔中形成接触插塞。

结合图4所示，第二有源区包括源极和漏极，在漏极上形成位线结构3204，位线结构3204与漏极连接；位线结构3204包括位线接触插塞和位线，位线接触插塞位于漏极和位线之间，用于减小漏极和位线之间的接触电阻。位线接触插塞的材料包括硅、多晶硅、掺杂硅或掺杂多晶硅。本示例中，位线接触插塞为多晶硅。位线的材料包括导电材料，例如，钨、钽、钛、镍、铂、氮化钨、氮化钽或氮化钛中的一种或其任意组合。

结合图4所示，形成覆盖衬底和位线结构的第一介质材料层，第一介质材料层同时覆盖绝缘层3103，向下刻蚀位于阵列区的第一介质材料层，形成第二接触孔，位于外围区的第一介质层未被刻蚀，构成第一介质层，在第二接触孔中形成接触插塞3205，如图4所示。

在一些实施例中，上述在第二接触孔中形成接触插塞，包括：向第二接触孔中填充接触插塞材料，回蚀去除部分接触插塞材料形成第三接触孔；剩余的接触插塞材料作为接触插塞；其中，第三接触孔的底部显露接触插塞的顶部。

结合图4所示，向第二接触孔中填充接触插塞材料，接触插塞材料同时覆盖第一介质材料层，回蚀去除部分接触插塞材料，剩余的接触插塞材料构成接触插塞3205，第二接触孔中被回蚀去除的接触插塞材料部分构成第三接触孔。这里，第二接触孔包括第三接触孔。

在步骤S220中，形成覆盖接触插塞的第二介质层；其中，第二介质层的刻蚀速率大于第一介质层的刻蚀速率。

参照图5所示，形成覆盖位线结构的顶部、第三接触孔侧壁和底部的第二介质层3206，第二介质层3206同时覆盖外围区的第一介质层3104。第二介质层3206的材料包括电介质材料，例如，硅氧化物、硅氮化物或者硅氮氧化物等。本示例中，第二介质层3206为氧化硅。需要说明的是，在相同刻蚀剂或相同刻蚀溶液的条件下，第二介质层3206的刻蚀选择比大于第一介质层3104的刻蚀选择比。这里，第二介质层用于在后续刻蚀形成第一接触孔时，保护已形成的接触插塞，避免接触插塞的表面受到损伤。

本实施例中，第二介质层的厚度可以是2纳米。在其它实施例中，第二介质层的厚度可以大于或小于2纳米，取决于实际的生产需求，本公开实施例对第二介质层的厚度并无特殊限制。

在步骤S230中，形成贯穿第一介质层的第一接触孔，第一接触孔的底部显露第一有源区。这里，第一接触孔的数量可以是一个或多个，本公开实施例对此并无特殊限制，下面将对第一接触孔的形成过程进行说明。

在一些实施例中，上述步骤S230，包括：对第一介质层执行第一刻蚀，形成第一接触孔。结合图6所示，第一接触孔贯穿第一介质层3104和绝缘层3103，且底部延伸至第一有源区3101内。在其它实施例中，第一接触孔的底部显露第一有源区的表面。第一刻蚀包括干法刻蚀，例如，反应离子刻蚀、电感耦合等离子体刻蚀中的至少一种。

在一些实施例中，参照图6所示，第一接触孔包括第一源极接触孔3105和第一漏极接触孔3106；上述步骤S230，包括：根据第一掩膜图案刻蚀第一介质层3104，形成第一源极接触孔，第一源极接触孔的底部显露第一有源区的第一源极；根据第二掩膜图案刻蚀第一介质层3104，形成第一漏极接触孔，第一漏极接触孔的底部显露第一有源区的第一漏极。

在一具体示例中，可依次形成覆盖第一介质层的掩膜结构和光刻胶层，通过曝光和显影工艺在光刻胶层中形成第一掩膜图案和第二掩膜图案，根据第一掩膜图案和第二掩膜图案向下刻蚀掩膜结构、第一介质层3104和绝缘层3103，形成如图6所示的第一源极接触孔3105和第一漏极接触孔3106。可以理解的是，在本公开实施例中，第一源极接触孔3105和第一漏极接触孔3106可同时形成。这里，掩膜结构和光刻胶层同时覆盖位于阵列区中已形成的结构，例如，覆盖第二介质层，从而避免位于阵列区中已形成的结构被刻蚀。

在一些实施例中，上述制作方法还包括：在形成第一源极接触孔之前，在第一介质层上依次形成第一掩膜层和图案化的第一光刻胶层；根据图案化的第一光刻胶层刻蚀第一掩膜层，形成第一掩膜图案；在形成第一漏极接触孔之前，形成覆盖第一介质层和第一源极接触孔的第二掩膜层；在第二掩膜层上形成图案化的第二光刻胶层；根据图案化的第二光刻胶层刻蚀第二掩膜层，形成第二掩膜图案。

在一具体示例中，可依次形成覆盖第一介质层的第一掩膜层和第一光刻胶层，通过曝光和显影工艺在第一光刻胶层中形成第一光刻图案，并将第一光刻图案转移至第一掩膜层中，形成第一掩膜图案，根据第一掩膜图案向下刻蚀第一介质层3104和绝缘层3103，形成如图6所示的第一源极接触孔3105；依次形成覆盖第一介质层和第一源极接触孔3105的第二掩膜层和第二光刻胶层，通过曝光和显影工艺在第二光刻胶层中形成第二光刻图案，并将第二光刻图案转移至第二掩膜层中，形成第二掩膜图案，根据第二掩膜图案向下刻蚀第一介质层3104和绝缘层3103，形成如图6所示的第一漏极接触孔3106。可以理解的是，在本公开实施例中，第一源极接触孔3105和第一漏极接触孔3106可分开形成。

在步骤S240中，在形成第一接触孔之后，去除第二介质层，如图6所示，去除第二介质层后，可显露接触插塞3205的表面。

在一些实施例中，上述步骤S240，包括：对第二介质层执行第二刻蚀，以去除第二介质层；其中，第二刻蚀和第一刻蚀不同。第二刻蚀包括：湿法刻蚀。例如，可选择对第二介质层刻蚀选择比更大的湿法刻蚀剂去除第二介质层，由于湿法刻蚀的各向同性，可以较均匀的去除第二介质层，并且在湿法去除第二介质层时，第一介质层被去除的非常少或者几乎不被去除，对已形成的第一接触孔特征尺寸的影响较小，有利于增大第一接触孔的工艺窗口。

需要说明的是，在图1a至图1j的示例中，在干法刻蚀去除覆盖阵列区的第一介质层时，位于外围区的第一介质层和有源区均存在一定程度的刻蚀，在一具体示例中，采用干法刻蚀时，第一介质层的刻蚀速率约为21纳米/分钟，有源区的刻蚀速率约为28纳米/分钟。

本公开实施例通过采用湿法刻蚀，第二介质层的刻蚀速率约为2.5纳米/分钟，第一介质层和第一有源区的刻蚀速率几乎为零，有利于保证已形成的第一接触孔不被扩孔，进而增大第一接触孔的工艺窗口；并且有利于保证第一有源区表面的平整，减小后续形成的第一接触和第一有源区之间的接触电阻。

在一些实施例中，第二介质层的刻蚀速率和第一介质层的刻蚀速率之比大于10。本公开实施例通过控制第二介质层的刻蚀速率和第一介质层的刻蚀速率之比大于10，可在去除第二介质层的同时，保证第一介质层不被刻蚀，减小第接触孔扩孔的概率，有利于进一步增大第一接触孔的工艺窗口。

在一些实施例中，上述制作方法还包括：对第一接触孔底部显露的第一有源区的表面执行清洗处理。清洗处理的溶液包括：DHF溶液、DSP溶液或ADM溶液等。这里，可同时对第一源极接触孔3105和第一漏极接触孔3106进行清洗处理，清洗处理可去除第一有源区表面的杂质或副产物，使得后续形成的第一接触与第一有源区之间的接触较好，有利于减小接触电阻，提升器件的性能。

在一具体示例中，可采用稀释的氟化氢(Dilute HydroFluoric，DHF)溶液、稀释的硫酸和双氧水(Dilute Sulfuric Peroxide，DSP)溶液中的至少一种去除第二介质层，并进行清洗处理。例如，在形成第一接触孔之后，先采用DHF溶液浸泡60s，接着采用DSP溶液浸泡60s，再采用ADM溶液浸泡20s，以完全去除第二介质层。这里，每种溶液浸泡的时间取决于第二介质层的厚度和/或溶液的浓度。

在一具体示例中，DHF溶液中水和氟化氢的体积之比为100:1，在其它实施例中，DHF溶液中水和氟化氢的体积之比可以大于或小于100:1，取决于实际的需求，本公开对此并无特殊限制。

需要说明的是，在图1a至图1j的示例中，在干法刻蚀去除覆盖阵列区的第一介质层之后，通常先进行氧气灰化(O₂ Ash)处理，再进行清洗处理，本公开实施例中，通过采用湿法刻蚀，可省略O₂ Ash处理，从而能够减小工艺步骤，节约生产成本，且保护第一接触孔底部的硅不受O₂ Ash处理的氧化或损伤。

在一些实施例中，在去除第二介质层之后，上述制作方法还包括：在第一接触孔中形成第一接触，第一接触与第一有源区连接；在第三接触孔中形成第二接触，第二接触与接触插塞连接。例如，在第一源极接触孔3105中形成第一源极接触，在第一漏极接触孔3106中形成第一漏极接触，第一接触包括第一源极接触和第一漏极接触。这里，第一接触和第二接触可同时形成，也可分开形成。在一具体示例中，第一接触和第二接触同时形成，有利于降低制作成本。

在一些实施例中，在形成第一接触之前，上述制作方法还包括：对第一接触孔底部显露的第一有源区的表面进行预清洗，预清洗的溶液包括DHF溶液。例如，在形成第一接触之前，将形成有第一接触孔的半导体结构置于DHF溶液中浸泡30s，可去除第一有源区的表面因氧化而生成的二氧化硅，有利于减小第一接触和第一有源区之间的接触电阻。

在一些实施例中，参照图7所示，上述在第一接触孔中形成第一接触，包括：在第一接触孔的底部形成连接层3107；形成覆盖第一接触孔侧壁和连接层的粘接层3108；在形成有粘接层的第一接触孔中形成导电层3109，第一接触包括连接层3107、粘接层3108和导电层3109。

连接层3107的材料包括金属硅化物，例如，硅化钴、硅化钛或硅化钨等，连接层用于减小第一有源区和第一接触之间的接触电阻。

粘接层3108的材料包括金属氮化物，例如，氮化钛、氮化钨或氮化钽等，粘接层用于增大连接层和导电层之间的附着力。

导电层3109的材料包括导电材料，例如，钨、钽、钛、镍或铂等。

基于上述半导体结构的制作方法，本公开实施例还提供一种半导体结构，半导体结构采用上述任一实施例的制作方法制作而成。

基于上述半导体结构，本公开实施例还提供一种半导体器件，半导体器件包括上述实施例的半导体结构。

在一些实施例中，半导体器件包括：动态随机存取存储器。存储器还可以是本领域已知的存储器，例如，相变存储器或铁电存储器等。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种半导体结构的制作方法，其特征在于，所述半导体结构包括阵列区和外围区，所述制作方法包括：

提供基底结构，所述基底结构包括位于所述外围区的第一有源区和第一介质层以及位于所述阵列区的第二有源区和接触插塞；其中，所述第一介质层覆盖所述第一有源区，所述接触插塞位于所述第二有源区之上且与所述第二有源区连接；

形成覆盖所述接触插塞的第二介质层；其中，所述第二介质层的刻蚀速率大于所述第一介质层的刻蚀速率；

形成贯穿所述第一介质层的第一接触孔，所述第一接触孔的底部显露所述第一有源区；

在形成所述第一接触孔之后，去除所述第二介质层。

2.根据权利要求1所述的制作方法，其特征在于，所述形成贯穿所述第一介质层的第一接触孔，包括：

对所述第一介质层执行第一刻蚀，形成所述第一接触孔；

所述去除所述第二介质层，包括：

对所述第二介质层执行第二刻蚀，以去除所述第二介质层；其中，所述第二刻蚀和所述第一刻蚀不同。

3.根据权利要求2所述的制作方法，其特征在于，

所述第一刻蚀包括：干法刻蚀；

所述第二刻蚀包括：湿法刻蚀。

4.根据权利要求1所述的制作方法，其特征在于，所述制作方法还包括：

对所述第一接触孔底部显露的所述第一有源区的表面执行清洗处理。

5.根据权利要求4所述的制作方法，其特征在于，所述清洗处理的溶液包括：DHF溶液、DSP溶液或ADM溶液。

6.根据权利要求1所述的制作方法，其特征在于，所述提供基底结构，包括：

提供衬底，所述衬底包括所述第一有源区和所述第二有源区；

在所述第二有源区上形成位线结构，所述位线结构与所述第二有源区的漏极连接；

形成覆盖所述衬底和所述位线结构的第一介质材料层；

图案化所述第一介质材料层，在所述第二有源区形成贯穿所述第一介质材料层的第二接触孔，所述第二接触孔的底部显露所述第二有源区的源极；其中，位于所述外围区的所述第一介质材料层构成所述第一介质层；

在所述第二接触孔中形成所述接触插塞。

7.根据权利要求6所述的制作方法，其特征在于，所述在所述第二接触孔中形成所述接触插塞，包括：

向所述第二接触孔中填充接触插塞材料，

回蚀去除部分接触插塞材料形成第三接触孔；剩余的所述接触插塞材料作为接触插塞；其中，所述第三接触孔的底部显露所述接触插塞的顶部。

8.根据权利要求7所述的制作方法，其特征在于，在去除所述第二介质层之后，所述制作方法还包括：

在所述第一接触孔中形成第一接触，所述第一接触与所述第一有源区连接；

在所述第三接触孔中形成第二接触，所述第二接触与所述接触插塞连接。

9.根据权利要求8所述的制作方法，其特征在于，所述在所述第一接触孔中形成第一接触，包括：

在所述第一接触孔的底部形成连接层；

形成覆盖所述第一接触孔侧壁和所述连接层的粘接层；

在形成有所述粘接层的所述第一接触孔中形成导电层，所述第一接触包括所述连接层、所述粘接层和所述导电层。

10.根据权利要求9所述的制作方法，其特征在于，

所述连接层的材料包括：金属硅化物；

所述粘接层的材料包括：金属氮化物。

11.根据权利要求8或9所述的制作方法，其特征在于，所述第一接触和所述第二接触同时形成。

12.根据权利要求1所述的制作方法，其特征在于，所述第二介质层的刻蚀速率和所述第一介质层的刻蚀速率之比大于10。

13.根据权利要求1所述的制作方法，其特征在于，

所述第一介质层的材料包括：硅氮化物；

所述第二介质层的材料包括：硅氧化物。

14.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1至13任一项所述的制作方法制作而成。

15.一种半导体器件，其特征在于，所述半导体器件包括如权利要求14所述的半导体结构。

16.根据权利要求15所述的半导体器件，其特征在于，所述半导体器件包括：动态随机存取存储器。