CN118471836A - 包括电接触层的半导体晶体管封装及其制造方法 - Google Patents

Abstract

本文公开了包括电接触层的半导体晶体管封装及其制造方法。一种用于制造半导体封装的方法(100)包括：提供管芯载体(110)；将半导体管芯设置在管芯载体上，该半导体管芯包括位于其第一主面上的一个或多个接触焊盘(120)；将包封体至少部分地施加到半导体管芯，该包封体嵌入至少一个电连接器，该电连接器与接触焊盘或管芯载体连接并且延伸到包封体的主面(130)；以及将至少一个电层沉积到包封体的主面或至少一个电连接器的暴露端上(140)。

Description

包括电接触层的半导体晶体管封装及其制造方法

技术领域

本公开一般涉及半导体装置，具体地涉及半导体功率装置。本公开具体地涉及一种用于制造半导体封装的方法、用于制造半导体装置的方法、半导体封装以及半导体装置。

背景技术

芯片嵌入是一种有源或无源部件被放置于封装载体(具体地，印刷电路板(PCB))的核心层的开口中的解决方案。直到最近，此技术还普遍用于低电压系统，具体地，用于将嵌入应用于具有＜100V的低电压的功率电路。对于高电压，预期会遇到与高电场相关的特殊的挑战。嵌入高电压半导体封装的动机是多方面的，例如，增加功率密度、极低的寄生电感、更好的EMI屏蔽、以及高可靠性和高功率循环稳健性。

对于将高电压应用嵌入到PCB中，必须通过预封装(也称为嵌体)来保护半导体管芯，其然后可以被嵌入在封装载体中。该保护应当避免机械损坏，为PCB中的激光钻出的过孔连接提供较大的电接触面积，并且必须避免半导体管芯在操作期间与非最优的层合材料(例如，高离子含量的层合物)接触。嵌体本身应当具有标准化尺寸，以便以低成本适应任何封装载体。一般地，本公开的嵌体本身应当在低成本的基础上制造，以成功替代先前的选项方案。在此方面，当前实践的嵌体的制造是不利的，因为其通常涉及使用昂贵的化学镀覆(具体地，电镀)来制造电互连。

出于这些原因和其他原因，存在对本公开的需求。

发明内容

本公开的第一方面涉及一种用于制造半导体封装的方法，包括：提供管芯载体；将半导体管芯设置在管芯载体上，该半导体管芯包括位于其第一主面上的一个或多个接触焊盘；将至少一个电连接器施加到接触焊盘中的每一个接触焊盘；将包封体至少部分地施加到半导体管芯和管芯载体，使得至少一个电连接器延伸到包封体的主面；以及将至少一个电层沉积到包封体的主面以及至少一个电连接器的暴露端上。

半导体封装的制造的一个方面是提供也充当用于激光钻孔的停止层的尽可能大的电层。有成本效益地制造这些层是整个工艺的重要方面，并且经常占总封装成本的大部分。本公开提出了制造嵌体的低成本版本，其中，目标是特别低成本地提供电层。印刷或分配电层通常被认为是有成本效益的沉积层的方法。

根据本公开制造的半导体封装的另一方面是其允许对其中所含有的半导体管芯进行高电压测试。因此，有可能的是，只有具有功能管芯(KGD，已知良好管芯)的封装被进一步加工以进行芯片嵌入。这对于复杂的多芯片应用板而言尤其有意义。

根据第一方面的方法的实施例，沉积电层包括：印刷或分配包括烧结膏或混合烧结膏的层，并且随后使层固化。

印刷或分配已经是有成本效益的沉积工艺。根据上文提及的实施例，通过使如此沉积的电层含有烧结材料(具体地，烧结膏或混合烧结膏)、焊料材料(尤其是高熔点焊料材料)、胶材料或任何其他膏材料可以使沉积工艺更具成本效益。

根据第一方面的方法的实施例，至少一个电连接器包括接合导线、接合导线环、竖直导线、金属柱、铜柱或柱形凸块中的一种或多种。

根据第一方面的方法的实施例，至少一个电层的厚度处于从1μm至50μm的范围内。在此背景下，应当提及的是，因为对于在此工艺中将要执行的层合层的施加而言，嵌体的表面拓扑结构通常不是所期望的，所以最小可能的层厚度对于后续将嵌体嵌入PCB是有利的。然而，根据进一步的实施例，将电层沉积到包封体上可以以电层至少部分地嵌入包封体中的这样的方式来执行。

根据第一方面的方法的实施例，至少两个电连接器与接触焊盘中的一个或多个接触焊盘或管芯载体连接，并且延伸到包封体的主面，其中，电连接器的暴露端彼此间隔大于0.5mm或大于1mm。

根据第一方面的方法的实施例，至少一个电层包括沿至少一个方向的大于1mm、2mm或3mm的延伸部。根据其示例，至少一个电层沿电连接器的暴露端彼此间隔开的方向具有大于1mm、2mm或3mm的延伸部。

根据第一方面的方法的实施例，半导体管芯包括竖直结构，该竖直结构包括位于第一主面上的源极焊盘以及位于与第一主面相对的第二主面上的漏极焊盘，其中，电连接器包括第一电连接器和第二电连接器，其中，第一电连接器与源极焊盘连接，并且第二电连接器与管芯载体连接。根据其示例，半导体管芯包括半导体功率晶体管、IGBT管芯、SiCMOS晶体管、GaN晶体管或CoolMOS晶体管中的一种或多种。

根据第一方面的方法的实施例，半导体管芯包括位于第一主面上的栅极焊盘，其中，电连接器包括第三电连接器，该第三电连接器与栅极焊盘连接。根据其示例，栅极焊盘不与第三电连接器直接连接，而是替代地与引线直接连接，引线本身与第三电连接器连接。其示例将在下文中更详细地示出和描述。

本公开的第二方面涉及一种用于制造半导体装置的方法，该方法包括：提供封装载体，该封装载体包括核心层，该核心层包括开口；以及将根据第一方面制造的半导体封装设置在开口中。

根据第二方面的方法的实施例，该方法还包括：将层合层施加到封装载体，钻出穿过层合层到达电层的通孔，以及采用导电材料填充通孔。根据其示例，钻出孔可以通过激光钻孔来完成。

本公开的第三方面涉及一种半导体封装，该半导体封装包括：管芯载体；半导体管芯，该半导体管芯设置在管芯载体上，半导体管芯包括位于其第一主面上的一个或多个接触焊盘；包封体，该包封体被至少部分地施加到半导体管芯，包封体嵌入至少一个电连接器，该电连接器与接触焊盘或管芯载体连接并且延伸到包封体的主面；至少一个电层；该至少一个电层设置在包封体的主面以及至少一个电连接器的暴露端上。

根据第三方面的半导体封装的实施例可以沿根据第一方面的用于制造半导体封装的方法的实施例来形成。

本公开的第四方面涉及一种半导体装置，该半导体装置包括：封装载体，该封装载体包括核心层，该核心层包括开口；以及根据第三方面的半导体封装，该半导体封装设置在开口中。

根据第四方面的半导体装置的实施例可以沿根据第三方面的用于制造半导体装置的方法的实施例来形成。

本公开的第五方面涉及一种用于制造多个半导体封装的方法，包括：提供面板，该面板包括多个互连的管芯载体；将多个半导体管芯设置在管芯载体上，每个半导体管芯包括位于其第一主面上的一个或多个接触焊盘；将至少一个电连接器施加到半导体管芯的接触焊盘中的每一个接触焊盘；沿管芯载体之间的分隔线将面板单个化成多个中间产品；将中间产品设置在临时载体上；通过将包封体至少部分地施加到半导体管芯和管芯载体来制造多个半导体封装，使得至少一个电连接器延伸到半导体封装的包封体的主面；将至少一个电层沉积到半导体封装的包封体的主面以及至少一个电连接器的暴露端上；使半导体封装彼此分隔；以及去除临时载体。

根据第五方面的方法的实施例，该方法可以采用上文以及下文结合根据第一方面的方法描述的任何特征来执行。

附图说明

附图被包括进来以提供对实施例的进一步理解，并且被并入本说明书并构成本说明书的一部分。附图示出了实施例并且与说明书一起用于解释实施例的原理。其他实施例和实施例的许多预期的优点将容易理解，因为通过参考以下的详细描述它们变得更好理解。

附图中的元件不一定相对于彼此成比例。类似的附图标记指代对应的相似部分。

图1示出了流程图，该流程图示出了根据第一方面的用于制造半导体封装的方法的示例。

图2A至图2H示出了用于示出根据第一方面的用于制造半导体封装的方法的示例的横截面侧视图。

图3A和图3B示出了根据第三方面的半导体封装的示例的横截面侧视图，第一示例(A)通过图2A至图2H中的方法制造并且对应于图2H，并且第二示例(B)对应于另一制造工艺的最终产品。

图4示出了根据第四方面的半导体装置的示例的横截面侧视图。

图5A至图5J示出了用于示出根据第二方面的用于制造多个半导体封装的方法的示例的横截面侧视图，在该示例中，在将半导体管芯放置在管芯载体上之后施加电连接器。

图6A至图6I示出了用于示出根据第二方面的用于制造多个半导体封装的方法的示例的横截面侧视图，在该示例中，在将中间产品放置在临时载体上之后施加电连接器。

图7示出了通过图5A至图5J中的方法或图6A至图6I中的方法中的任一种方法制造的半导体封装的横截面侧视图。

具体实施方式

在以下详细描述中，参考了附图，附图形成了详细描述的一部分，并且其中以说明的方式示出了在其中可以实践本公开的具体实施例。就此而言，参考所描述的(多个)附图的取向来使用方向性术语，例如“顶部”、“底部”、“前”、“后”、“前导”、“尾随”等。因为实施例中的部件可以放置于多个不同的取向上，所以方向性术语用于说明的目的，并且决不是限制性的。应当理解的是，可以利用其他实施例，并且可以做出结构改变或逻辑改变，而不脱离本公开的范围。因此，不应从限制的意义上理解以下详细描述，并且本公开的范围由所附权利要求来限定。

应当理解，除非另外特别指出，否则本文中描述的各种示例性实施例的特征可以彼此组合。

如在本说明书中所采用的，术语“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”不意在表示元件或层必须直接接触在一起；在“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间可以分别提供居间元件或层。然而，根据本公开，以上提及的术语可以可选地还具有元件或层直接接触在一起的特定含义，即，在“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间分别不提供居间元件或层。

此外，关于形成于或位于表面“之上”的部件、元件或材料层所使用的词语“之上”在本文中可以用于表示部件、元件或材料层“间接”位于(例如，放置、形成、沉积等)所暗示的表面“上”，其中一个或多个额外的部件、元件或层布置在所暗示的表面与部件、元件或材料层之间。然而，关于形成于或位于表面“之上”的部件、元件或材料层所使用的词语“之上”可以可选地还具有部件、元件或材料层“直接”位于(例如，放置、形成、沉积等)所暗示的表面“上”(例如，与所暗示的表面直接接触)的特定含义。

此外，词语“示例性”在本文中用于表示充当示例、实例或说明。本文中描述为“示例性”的任何方面或设计不一定被解释为相比于其他方面或设计是有利的。相反，使用词语“示例性”旨在以具体的形式呈现概念。如本申请中所使用的，术语“或”旨在表示包容性“或”，而不是排他性“或”。就是说，除非另有指定，或者从上下文中明确得出，否则“X采用A或B”旨在表示自然包容性排列中的任何自然包容性排列。就是说，如果X采用A；X采用B；或X采用A和B两者，则在前述实例中的任何实例下，满足“X采用A或B”。另外，在本申请以及所附权利要求中使用的冠词“一”一般可以被解释为表示“一个或多个”，除非另有指定或者从上下文中明确为针对单数形式。而且，A和B等中的至少一者一般表示A或B或A和B两者。

另外，虽然可能仅针对若干实施方式中的一个实施方式公开了本公开的实施例的特定特征或方面，但是这样的特征或方面可以与其他实施方式的一个或多个其他特征或方面组合，这对于任何给定的或特定的应用可能是期望的和有利的。此外，就在详细描述或权利要求中使用的术语“包括”、“具有”、“带有”或其其他变型而言，这样的术语旨在以类似于术语“包含”的方式是包括性的。此外，应当理解，本公开的实施例可以以分立电路、部分集成电路或完全集成电路或编程模块来实施。此外，术语“示例性”仅表示示例，而不是最佳的或最优的。还应当理解，出于简单和易于理解的目的，在本文中描绘的特征和/或元件以相对于彼此的特定尺寸来图示，并且实际尺寸可能与在本文中图示的显著不同。

详细描述

图1示出了流程图，该流程图示出了根据第一方面的用于制造半导体封装的方法的示例。

图1中的方法100包括：提供管芯载体(110)；将半导体管芯设置在管芯载体上，该半导体管芯包括位于其第一主面上的一个或多个接触焊盘(120)；将包封体至少部分地施加到半导体管芯，该包封体嵌入至少一个电连接器，该电连接器与接触焊盘或管芯载体连接并且延伸到包封体的主面(130)；以及将至少一个电层印刷或分配到包封体的主面或至少一个电连接器的暴露端上(140)。

对于本公开的嵌体的制造，有两种可能的方式可用。从外部供应商购买引线框架(完全蚀刻或冲压的)，然后使用标准工艺步骤；或者根据工艺流程生成封装，其中，顶侧蚀刻和底侧蚀刻是分隔开的。图2A至图2H中的工艺流程表明了这种变型，最后的图还示出了采用标准引线框架和工艺流程的潜在解决方案。出于热原因，非常厚的铜引线框架作为用于嵌体的目标。而且，本公开的目标是提供不含有具有低温稳定性的任何材料的嵌体，以避免任何可靠性问题。所有互连都是扩散焊接的，或者是直接铜互连。压力烧结层的传导率可能低于体材料的传导率，但是由于较薄的层厚度，影响较小。

图2A至图2H示出了用于示出作为根据第一方面的用于制造半导体封装的方法的示例的MPPL变型的横截面侧视图。

图2A示出了提供管芯载体11的第一步骤。例如，管芯载体11可以是铜片，更具体地说是引线框架的一部分。铜片可以具有处于从100μm至2000μm的范围内的厚度。

管芯载体11也可以是直接铜接合(DCB)、活性金属钎焊(AMB)或隔离金属衬底(IMS)中的一种。

图2B示出了施加适合于后续将半导体管芯13附接到管芯载体11的层12的后续步骤。半导体管芯13可以通过焊接(具体地，扩散焊接)附接到管芯载体11，在该情况下，例如，层12可以作为载体的背侧金属化部是半导体管芯的一部分。层12可以是NiNiP层12。半导体管芯13还可以通过烧结(在该情况下，层12可以是烧结层)，或通过胶合(在该情况下，层12可以是胶层，具体地，包括导电胶(例如，银胶)的层)附接。层12的横向尺寸可以适合于将要连接的半导体管芯13的横向尺寸。

图2B中还示出了(具体地，通过蚀刻)在管芯载体11的上层中形成凹陷11A。凹陷11A随后将充当管芯载体11的左手部分与右手部分之间的空间分隔的一部分。管芯载体11的右手部分然后将转换成栅极接触部。

图2C示出了将半导体晶体管管芯13附接(具体地，扩散焊接)到层12上的后续步骤。

半导体晶体管管芯13可以是竖直晶体管管芯、MOSFET管芯、IGBT管芯、SiC-MOS管芯、Cool-MOS管芯或S-FET管芯中的一种或多种。此外，半导体管芯13可以是Si管芯、宽能带间隙半导体管芯、SiC管芯或GaN管芯中的一种或多种。

半导体晶体管管芯12可以被配置为分立功率晶体管。分立功率晶体管是开关装置，该开关装置被额定为容纳至少100V(伏特)以及更普遍的大约600V、1200V、2000V、3300V或更高的量级的电压，和/或被额定为容纳至少1A(安培)以及更普遍的大约10A、50A、100A、1000A或更高的量级的电流。例如，分立功率晶体管的示例性装置类型包括MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅极双极晶体管)。

半导体管芯13可以包括源极焊盘13A、位于上主面上的栅极焊盘13B、以及位于下主面上的漏极焊盘。

图2D示出了将电连接器14附接到管芯焊盘11的上主面、源极焊盘13A以及栅极焊盘13B的后续步骤。电连接器14包括导线环14。在本实施例中，两个导线环14连接到管芯载体11的上主面，三个导线环14连接到源极焊盘13A，并且一个导线环14连接到管芯载体11的右手部分，管芯载体11本身通过接合导线连接到栅极焊盘。除此之外，与管芯焊盘、源极焊盘或栅极焊盘中的每一者连接的电连接器14的数量可以是一个、两个、三个或者甚至多于三个。如果使用两个或多于两个电连接器14，它们的上尖端可以彼此间隔大于0.5mm或大于1mm的距离。这允许独立于芯片布局的标准外部接触部布局。

电连接器14还可以包括单一接合导线、竖直导线、金属柱、铜柱或柱形凸块中的一种或多种。

图2E.1和图2E.2示出了将包封体15施加到管芯载体11和半导体管芯13的后续步骤。包封体15包括树脂、环氧树脂、聚酰亚胺和硅酮中的一种或多种。包封体15可以含有填料材料，例如采用其可以增加热导率的填料颗粒。具体地，可以根据半导体管芯13的特性(具体地，半导体管芯12的电压范围)选择包封体15的材料的类型。因此，通过选择具有充分的隔离特性的适当的包封体材料，有可能采用具有高于100V的电压的半导体管芯。包封体15可以以不同的聚集状态(例如，以液体形式，作为球粒，作为团粒，或作为任何种类的塑料材料的层合物)来施加。此外，包封体15可以由导热材料制成，以允许具体地到底部的高效散热。具体地，包封体15的材料可以包括树脂，例如环氧树脂，以及更具体地填充有导热颗粒的材料，所述导热颗粒例如由AlO、BNi、AlNi、SiN、金刚石或任何其他导热颗粒制成。

包封体15可以通过例如传递模制、压缩模制、MAP模制、面板模制中的一种或多种或通过层合来沉积。包封体15还填充到管芯焊盘11的凹陷11A中。

将施加包封体15使得导线环14的上端暴露。这可以由以下两种不同的方式来完成。

图2E.1示出了通过膜辅助的模制来施加包封体15的第一变型的结果，通过该膜辅助的模制，导线环14的尖端然后不含需要后续的清理步骤的模制化合物。在导线不含任何树脂的情况下，不需要清理步骤。结果，导线环14的尖端没有被去除，而是替代地延伸超过包封体15的上表面。

图2E.2示出了导线环14首先完全嵌入包封体15并且稍后通过去除步骤与包封体15的表面层一起去除的第二变型的结果。例如，可以通过研磨来完成去除。具体地，可以使用低成本的竖直研磨轮来减少成本和铜污染。其他种类的去除也是可能的，例如，去毛边(具体地，激光去毛边或化学去毛边)、喷砂或铣削等。结果，导线环14的尖端被去除，并且导线环14的上部两端向上延伸到包封体15的上表面。接着可以是例如通过铜蚀刻进行的清理步骤。

作为图2E.1和图2E.2的进一步的替代方案，膜辅助的模制与去除步骤的组合也是可行的。

图2F示出了将电层16印刷或分配到包封体15的主面以及电连接器14的暴露端上的后续步骤。在本实施例中，使用如图2E.2所示的中间产品，并且将三个电层16沉积在包封体15的上表面上，三个电层16中的一个电层与管芯焊盘11的导线环14连接，三个电层16中的一个电层与源极焊盘13A的导线环14连接，三个电层16中的一个电层与栅极焊盘13B的导线环14连接。

具体地，可以通过将包括烧结膏、混合烧结膏或导电粘合剂的层印刷或分配到包封体15的上表面上来制造电层16。在导电粘合剂的情况下，层随后(具体地，在处于从150℃至280℃的范围内的温度下)被固化。导电粘合剂可以填充有导电颗粒(例如，Ag或Cu颗粒)。混合烧结膏通常包括烧结膏以及填充其孔隙的粘合剂。除温度固化之外，也可以将压力和/或真空施加到烧结层上。

具体地，电层16可以通过使用狭缝喷嘴以非常高效的方式来分配。这样的狭缝喷嘴可以以这样的方式来设计，即仅一次运动就可以已经产生电层16的所需要的布局。

电层16的特征可以是其可以具有较大面积，这可以促进钻出穿过印刷电路板的层合层的通孔的后续工艺，该工艺将在后文中示出。具体地，电层16可以包括沿至少一个方向的大于1mm、2mm或3mm的延伸部以及沿另一方向的类似延伸部。更具体地说，电层16可以沿电连接器14的暴露端彼此间隔开的方向具有大于1mm、2mm或3mm的延伸部。取决于电压域和测试能力，需要定义的最小距离。

图2G示出了(具体地，通过蚀刻)在管芯载体11的下表面中形成凹陷11B的后续步骤。凹陷11B将与凹陷11A(同时由包封体15填充的)一起充当管芯载体11的左手部分与右手部分之间的电隔离。管芯载体11的右手部分然后将转换成栅极接触部。

图2H示出了采用绝缘材料11C填充凹陷11B从而产生金属衬底11D和11E的后续步骤，其中，金属衬底11D现在形成漏极接触部，并且金属衬底11E现在形成栅极接触部。

此外可能的是，至少在半导体封装的顶侧和底侧上并且可能地也在四个侧表面上产生粗糙化/处理的表面。粗糙化可以通过对制造的半导体封装的至少部分表面进行人工粗糙化来完成，具体地通过(具体地，对Cu的)激光处理或蚀刻、在表面上原子层沉积(ALD)或产生任何枝状结构。另外，可以提及采用氧气或氩气的(化学和物理的)等离子体处理。对此其原因在于，对于稍后将半导体封装嵌入到包括层合层的封装载体(例如PCB)中，通常层合物或预浸料仅具有有限的粘合特性，因此层合物或预浸料还需要经处理的表面来实现在应力(例如，MSL/TC/HTS/等)后无分层的一定可靠性水平。例如，人工粗糙化可以被执行直到以RA或RMS值测量的粗糙程度大于50nm、100nm、200nm、500nm、1μm、5μm、10μm或者甚至更大。

图3A和图3B示出了根据第三方面的半导体封装的示例的横截面侧视图，第一示例(A)对应于图2H，并且第二示例(B)对应于另一制造工艺的最终产品。

图3A示出了上文已经详细描述的上述MPPL工艺的结果的示例。

应当补充的是，半导体管芯13的源极焊盘与电连接器14直接连接，而漏极焊盘经由金属衬底11D连接到电连接器14，并且栅极焊盘经由接合导线和金属件11E连接到电连接器14。

另一方面，图3B示出了使用购买的标准冲压或蚀刻的引线框架的另一工艺的示例。在此情况下，制成的结构尤其有益于高电压应用。除特殊的基于MPPL的工艺(例如底侧填充物的铜蚀刻)外，所有其他主要工艺步骤保持不变。在购买的引线框架的情况下，与MPPL方法不同，最终的封装将具有封装侧壁的外部连接，例如连接杆。

更具体地说，图3B示出了半导体封装20，半导体封装20包括管芯载体21D；半导体管芯23，半导体管芯23设置在管芯载体21D上，半导体管芯23包括位于其第一主面上的一个或多个接触焊盘(这里未示出)；包封体25，包封体25被至少部分地施加到半导体管芯23，包封体25嵌入至少一个电连接器24，电连接器24与接触焊盘或管芯载体21D连接并且延伸到包封体25的主面；以及至少一个电层26，至少一个电层26设置在包封体25的主面以及至少一个电连接器24的暴露端上。

半导体封装20可以包括与上文结合半导体封装10已经描述的特征类似或相同的另外的特征。

具体地，半导体管芯23的源极焊盘与电连接器24直接连接，而漏极焊盘经由金属衬底21D连接到电连接器24，并且栅极焊盘经由接合导线和金属件21E连接到电连接器24。

如上文所提及的，此外可能的是，半导体封装10或20的至少顶表面和底表面包括半导体封装的粗糙化/处理的表面，并且还可能包括四个侧表面。粗糙化可以通过对制造的半导体封装的至少部分表面进行粗糙化来完成，具体地通过(具体地，对Cu的)激光处理或蚀刻、在表面上原子层沉积(ALD)或产生任何枝状结构。另外，可以提及采用氧气或氩气的(化学和物理的)等离子体处理。对此其原因在于，对于稍后将半导体封装嵌入到包括层合层的封装载体(例如PCB)中，通常层合物或预浸料不具有良好的粘合特性，因此层合物或预浸料还需要经处理的表面来实现在应力(例如，MSL/TC/HTS/等)后无分层的一定可靠性水平。例如，表面粗糙度可以是使得以RA或RMS值测量的粗糙程度大于50nm、100nm、200nm、500nm、1μm、5μm、10μm或者甚至更大。

图4示出了根据第四方面的半导体装置的示例的横截面侧视图。

更具体地说，图4中的半导体装置30包括：封装载体31，封装载体31包括核心层31.1，核心层31.1包括开口31.1A；以及半导体封装10，半导体封装10设置在开口31.1A中。

如图4所示，半导体封装10是上文结合图3A所示和描述的半导体封装。然而，也可能的是，使用上文结合图3B所描述的半导体封装20。

如图4中进一步所示，半导体装置30的封装载体31还包括施加到封装载体10的层合层31.2，层合层31.2包括电过孔连接31.2A，电过孔连接31.2A延伸穿过层合层31.2并且到达半导体封装10的电层16。过孔连接31.2A可以通过钻出(具体地，激光钻孔)穿过层合层31.2的过孔并且随后将隔离或导电材料(具体地，铜)填充到过孔中来获得。在填充之前，可能需要镀覆工艺，例如电镀或无电镀覆工艺。现在显而易见的是，较大的电层16提供了较大的优势。较大的电层16不仅使得能够产生横截面相对宽的电过孔连接31.2A，而且两个或甚至更多个电过孔连接31.2A被布置成彼此横向靠近。

图5A至图5J示出了用于示出根据第五方面的用于制造多个半导体封装的方法的示例的横截面侧视图，在该方法中，在将中间产品连接到临时载体之前施加电连接器。

图5A示出了提供包括多个互连的管芯载体的面板40。管芯载体中的每一个管芯载体包括DCB(直接铜接合)40，DCB(直接铜接合)40包括底部Cu层40A、内部陶瓷层40B和顶部Cu层40C。顶部Cu层40C包括：第一层40C.1，半导体管芯42将设置到第一层40C.1上；以及第二层40C.2，半导体管芯42的栅极焊盘将连接到第二层40C.2。DCB 40中的每一个DCB的内部陶瓷层40B彼此互连。内部陶瓷层40B还可以垂直于图像面板彼此连接。从上方或下方观察时，内部陶瓷层40B可以因此具有规则的(具体地，矩阵形状的)布置。

还可以使用其他管芯载体，例如AMB(活性金属钎焊)或IMS(绝缘金属衬底)，而不是DCB。多层衬底作为管芯载体也是可行的。

图5B示出了将管芯附接材料层41施加到DCB 40的顶部Cu层40C的上主面上。例如，管芯附接材料层41可以包括焊料层(具体地，扩散焊料层、烧结膏层)，或者可以是芯片背侧金属化部的一部分。

图5C示出了将多个半导体管芯42设置在管芯附接材料层41上。每个半导体管芯42包括位于其第一主面上的一个或多个接触焊盘。半导体晶体管管芯42可以是竖直晶体管管芯、MOSFET管芯、IGBT管芯、SiC-MOS管芯、Cool-MOS管芯或S-FET管芯中的一种或多种。此外，半导体管芯13可以是Si管芯、宽能带间隙半导体管芯、SiC管芯或GaN管芯中的一种或多种。半导体晶体管管芯42可以被配置为分立功率晶体管。分立功率晶体管是开关装置，该开关装置被额定为容纳至少100V(伏特)以及更普遍的大约600V、1200V、2000V、3300V或更高的量级的电压，和/或被额定为容纳至少1A(安培)以及更普遍的大约10A、50A、100A、1000A或更高的量级的电流。例如，分立功率晶体管的示例性装置类型包括MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅极双极晶体管)。

图5D示出了将至少一个电连接器43施加到半导体管芯42的接触焊盘中的每一个接触焊盘以及DCB 40的顶部Cu层40C。在本实施例中，电连接器43包括导线环43。此外，在本实施例中，四个导线环43连接到半导体管芯42的源极焊盘，一个导线环43连接到DCB 40的顶部Cu层40C的第一层40C.1，并且一个导线环43连接到DCB 40的顶部Cu层40C的第二层40C.2，第二层40C.2通过接合导线连接到半导体管芯42的栅极焊盘。

如果如四个电连接器43连接到半导体管芯42的源极焊盘的情况一样使用两个或多于两个电连接器43，它们的上尖端可以彼此间隔大于0.1mm或大于1mm的距离。

图5E示出了沿管芯载体40之间的分隔线将面板单个化成多个中间产品。单个化可以通过不同的方法来完成，具体地通过机械断裂、切割、蚀刻或激光烧蚀。

如上文结合本公开的第一至第四方面已经解释的，电连接器43还可以包括单一接合导线、竖直导线、金属柱、铜柱或柱形凸块中的一种或多种。

图5F示出了经由粘合层44将中间产品设置在临时载体45上。临时载体45可以在顶部上提供有粘合层44，并且然后可以通过拾取放置设备或采用模板将中间产品放置在粘合层44上。

图5G和图5H示出了通过将包封体46至少部分地施加到半导体管芯42和管芯载体40来制造多个半导体封装。将以电连接器43至少延伸到半导体封装的包封体46的主面的这样的方式来施加包封体46。这可以通过不同的方式来实现。第一种方式在图5G中示出，其中以导线环43的尖端保持不被模制化合物覆盖的方式来执行膜辅助的模制(具体地，膜辅助的压缩模制)。第二种方式在图5H中示出，其中，执行常规的压缩模制，接着是研磨/铣削步骤，在研磨/铣削步骤中，去除包封体46的上层47，以便释放导线环43。在此情况下，将通过研磨/铣削步骤去除尖端，并且导线环的仅两个开口端将保留在包封体46的暴露于外部的上表面上。

图5I示出了将电层48印刷或分配到包封体46的主面以及电连接器43的暴露端上的后续步骤。关于方法步骤以及电层48的特征，上文关于电层16结合图2F所描述的同样适用。

图5J示出了将半导体封装彼此分隔并且随后去除临时载体。例如，分隔半导体封装可以通过机械划片来执行。

图6A至图6I示出了用于示出根据第五方面的用于制造多个半导体封装的方法的示例的横截面侧视图，在该方法中，在将中间产品连接到临时载体之后施加电连接器。

图6A至图6C与图5A至图5C相同，从而使用相同的附图标记，并由此参考了上文的描述。

图6D示出了沿管芯载体40之间的分隔线将面板单个化成多个中间产品。单个化可以通过不同的方法来完成，具体地通过机械断裂、切割、蚀刻或激光烧蚀。

图6E示出了经由粘合层44将中间产品设置在临时载体45上。临时载体45可以在顶部上提供有粘合层44，并且然后可以通过拾取放置设备或采用模板将中间产品放置在粘合层44上。

图6F示出了将至少一个电连接器43施加到半导体管芯的接触焊盘中的每一个接触焊盘。关于方法步骤以及电连接器43的特征，上文关于电连接器43结合图5D所描述的同样适用。

图6G至图6I与图5G、图5I以及图5J至图5C相同，从而使用相同的附图标记，并由此参考了上文的描述。

图7示出了通过图5A至图5J中的方法或图6A至图6I中的方法中的任一种方法制造的半导体封装的横截面侧视图。

如图7中所示的半导体封装50包括：管芯载体40，管芯载体40呈DCB 40的形式；半导体管芯42，半导体管芯42设置在管芯载体40上，半导体管芯42包括位于其第一主面上的一个或多个接触焊盘；包封体46，包封体46至少部分地施加到半导体管芯42，包封体46嵌入多个电连接器43，电连接器43部分地与接触焊盘连接并部分地与管芯载体40连接并且延伸到包封体46的主面；以及电层48，电层48设置在包封体46的主面上并且设置到电连接器43的暴露端。

半导体封装50因此类似于如图3A和图3B中所示和描述的半导体封装10和20，其中，一个差异在于，在图7中管芯载体包括DCB 40。

图7中的半导体封装50可以以与结合图4所示和描述的相同的方式嵌入到封装载体(例如PCB)中。

为此，可以以与上文结合图2A至图2H中的方法以及图3A和图3B中的半导体封装所描述的相同的方式执行人工表面粗糙化。

示例

在下文中，描述了本公开的具体示例。

示例1是一种用于制造半导体封装的方法，该方法包括：提供管芯载体；将半导体管芯设置在管芯载体上，该半导体管芯包括位于其第一主面上的一个或多个接触焊盘；将至少一个电连接器连接到接触焊盘中的每一个接触焊盘；将包封体至少部分地施加到半导体管芯和管芯载体，使得至少一个电连接器延伸到包封体的主面；以及将至少一个电层沉积到包封体的主面以及至少一个电连接器的暴露端上。

示例2是根据示例1的方法，其中，沉积电层包括：印刷或分配层。

示例3是根据示例2的方法，还包括：印刷或分配烧结膏层、混合烧结膏层、或者包括导电膏、胶或金属-树脂复合物膏的层，并且随后使层固化。

示例4是根据示例2或3的方法，还包括：通过使用狭缝喷嘴来印刷或分配层。

示例5是根据上述示例中的任何一项的方法，其中，至少一个电连接器包括接合导线、接合导线环、竖直导线、金属柱、铜柱或柱形凸块中的一种或多种。

示例6是根据上述示例中的任何一项的方法，其中，至少一个电层至少部分地嵌入包封体中。

示例7是根据上述示例中的任何一项的方法，其中，至少一个电层的厚度处于从1μm到100μm的范围内。

示例8是根据上述示例中的任何一项的方法，其中，至少两个电连接器与接触焊盘中的一个或多个接触焊盘或管芯载体连接，并且延伸到包封体的主面，其中，电连接器的暴露端彼此间隔大于0.1mm或大于1mm。

示例9是根据上述示例中的任何一项的方法，其中，至少一个电层包括沿至少一个方向的大于1mm、2mm或3mm的延伸部。

示例10是根据示例8和9的方法，其中，至少一个电层沿电连接器的暴露端彼此间隔开的方向具有大于1mm、2mm或3mm的延伸部。

示例11是根据上述示例中的任何一项的方法，其中，半导体管芯包括竖直结构，该竖直结构包括位于第一主面上的源极焊盘以及位于与第一主面相对的第二主面上的漏极焊盘，其中，电连接器包括第一电连接器和第二电连接器，其中，第一电连接器与源极焊盘连接，并且第二电连接器与管芯载体连接。

示例12是根据示例11的方法，其中，半导体管芯包括位于第一主面上的栅极焊盘，其中，电连接器包括第三电连接器，该第三电连接器与栅极焊盘连接。

示例13是根据上述示例中的任何一项的方法，还包括：对制造的半导体封装的至少部分表面进行人工粗糙化。

示例14是根据上述示例中的任何一项的方法，其中，管芯载体是直接铜接合(DCB)、活性金属钎焊(AMB)或绝缘金属衬底(IMS)中的一种。

示例15是一种用于制造多个半导体封装的方法，包括：提供面板，该面板包括多个互连的管芯载体；将多个半导体管芯设置在管芯载体上，每个半导体管芯包括位于其第一主面上的一个或多个接触焊盘；将至少一个电连接器连接到半导体管芯的接触焊盘中的每一个接触焊盘；沿管芯载体之间的分隔线将面板单个化成多个中间产品；将中间产品设置在临时载体上；通过将包封体至少部分地施加到半导体管芯和管芯载体来制造多个半导体封装，使得至少一个电连接器延伸到半导体封装的包封体的主面；将至少一个电层沉积到半导体封装的包封体的主面以及至少一个电连接器的暴露端上；使半导体封装彼此分隔；以及去除临时载体。

示例16是根据示例15的方法，包括根据示例1至14中的特征中的任一特征。

示例17是一种用于制造半导体装置的方法，该方法包括：提供封装载体，该封装载体包括核心层，该核心层包括开口；以及将根据上述示例中的任何一项制造的半导体封装设置在开口中。

示例18是根据示例17的方法，还包括：将层合层施加到封装载体；钻出穿过层合层到达电层的通孔；以及采用导电材料填充通孔。

示例19是一种半导体封装，包括：管芯载体；半导体管芯，该半导体管芯设置在管芯载体上，半导体管芯包括位于其第一主面上的一个或多个接触焊盘；包封体，该包封体被至少部分地施加到半导体管芯，包封体嵌入至少一个电连接器，该电连接器与接触焊盘或管芯载体连接并且延伸到包封体的主面；以及至少一个电层，该至少一个电层设置在包封体的主面以及至少一个电连接器的暴露端上。

示例20是根据示例19的半导体封装，其中，电层包括烧结膏、混合烧结膏、焊料膏、导电膏、金属-树脂复合物膏或胶中的一种或多种。

示例21是根据示例19或20的半导体封装，其中，至少一个电连接器包括接合导线、接合导线环、竖直导线、金属柱、铜柱或柱形凸块中的一种或多种。

示例22是根据示例19至21中的任何一项的半导体封装，其中，至少一个电层至少部分地嵌入包封体中。

示例23是根据示例中的任何一项的半导体封装，其中，至少一个电层的厚度处于从1μm到100μm的范围内。

示例24是根据示例19至23中的任何一项的半导体封装，其中，至少两个电连接器与接触焊盘中的一个或多个接触焊盘或管芯载体连接，并且延伸到包封体的主面，其中，电连接器的暴露端彼此间隔大于0.5mm或大于1mm。

示例25是根据示例19至24中的任何一项的半导体封装，其中，至少一个电层包括沿至少一个方向的大于1mm、2mm或3mm的延伸部。

示例26是根据示例25的半导体封装，其中，至少一个电层沿电连接器的暴露端彼此间隔开的方向具有大于1mm、2mm或3mm的延伸部。

示例27是根据示例19至26中的任何一项的半导体封装，其中，半导体管芯包括竖直结构，该竖直结构包括位于第一主面上的源极焊盘以及位于与第一主面相对的第二主面上的漏极焊盘，其中，电连接器包括第一电连接器和第二电连接器，其中，第一电连接器与源极焊盘连接，并且第二电连接器与管芯载体连接。

示例28是根据示例26或27的半导体封装，其中，半导体管芯包括位于第一主面上的栅极焊盘，其中，电连接器包括第三电连接器，该第三电连接器与栅极焊盘连接。

示例29是根据示例19至28中的任何一项的半导体封装，其中，管芯载体是直接铜接合(DCB)、活性金属钎焊(AMB)或绝缘金属衬底(IMS)中的一种。

示例30是一种半导体装置，包括：封装载体，该封装载体包括核心层，该核心层包括开口；以及根据示例19至29中的任何一项的半导体封装，该半导体封装设置在开口(31.1A)中。

示例31是根据示例30的半导体装置，还包括施加到封装载体的层合层，该层合层包括到半导体封装的电层的电过孔连接。

另外，虽然可能仅针对若干实施方式中的一个实施方式公开了本公开的实施例的特定特征或方面，但是这样的特征或方面可以与其他实施方式的一个或多个其他特征或方面组合，这对于任何给定的或特定的应用而言可能是期望的和有利的。此外，就在详细描述或权利要求中使用的术语“包括”、“具有”、“带有”或其其他变型而言，这样的术语旨在以类似于术语“包含”的方式是包括性的。此外，应当理解，本公开的实施例可以以分立电路、部分集成电路或完全集成电路或编程模块来实施。此外，术语“示例性”仅表示示例，而不是最佳的或最优的。还应当理解，出于简单和易于理解的目的，在本文中描绘的特征和/或元件以相对于彼此的特定尺寸来图示，并且实际尺寸可能与在本文中图示的显著不同。

尽管本文中已经图示和描述了特定实施例，但是本领域普通技术人员将理解，各种替代和/或等同实施方式可以替代所示出和描述的特定实施例，而不脱离本公开的范围。本申请旨在覆盖本文中讨论的特定实施例的任何改编或变型。因此，旨在使本公开仅由权利要求及其等同物限制。

Claims (31)

1.一种用于制造半导体封装的方法(100)，所述方法包括：

提供管芯载体(110)；

将半导体管芯设置在所述管芯载体上，所述半导体管芯包括位于其第一主面上的一个或多个接触焊盘(120)；

将至少一个电连接器连接到所述接触焊盘中的每一个接触焊盘(130)；

将包封体至少部分地施加到所述半导体管芯和所述管芯载体，使得所述至少一个电连接器延伸到所述包封体的主面(140)；以及

将至少一个电层沉积到所述包封体的所述主面以及所述至少一个电连接器的暴露端上(150)。

2.根据权利要求1所述的方法，其中，

沉积所述电层包括：印刷或分配层。

3.根据权利要求2所述的方法，还包括：

印刷或分配烧结膏层、混合烧结膏层、或者包括导电膏、胶或金属-树脂复合物膏的层，并且随后使所述层固化。

4.根据权利要求2或3所述的方法，还包括：

通过使用狭缝喷嘴来印刷或分配所述层。

5.根据前述权利要求中的任何一项所述的方法，其中，

所述至少一个电连接器包括接合导线、接合导线环、竖直导线、金属柱、铜柱或柱形凸块中的一种或多种。

6.根据前述权利要求中的任何一项所述的方法，其中，

所述至少一个电层至少部分地嵌入所述包封体中。

7.根据前述权利要求中的任何一项所述的方法，其中，

所述至少一个电层的厚度处于从1μm到100μm的范围内。

8.根据前述权利要求中的任何一项所述的方法，其中，

至少两个电连接器与所述接触焊盘中的一个或多个接触焊盘或所述管芯载体连接，并且延伸到所述包封体的主面，其中，

所述电连接器的所述暴露端彼此间隔大于0.1mm或大于1mm。

9.根据前述权利要求中的任何一项所述的方法，其中，

所述至少一个电层包括沿至少一个方向的大于1mm、2mm或3mm的延伸部。

10.根据权利要求8或9所述的方法，其中，

所述至少一个电层沿所述电连接器的所述暴露端彼此间隔开的方向具有大于1mm、2mm或3mm的延伸部。

11.根据前述权利要求中的任何一项所述的方法，其中，

所述半导体管芯包括竖直结构，所述竖直结构包括位于所述第一主面上的源极焊盘以及位于与所述第一主面相对的第二主面上的漏极焊盘，其中，

所述电连接器包括第一电连接器和第二电连接器，其中，所述第一电连接器与所述源极焊盘连接，并且所述第二电连接器与所述管芯载体连接。

12.根据权利要求11所述的方法，其中，

所述半导体管芯包括位于所述第一主面上的栅极焊盘，其中，

所述电连接器包括第三电连接器，所述第三电连接器与所述栅极焊盘连接。

13.根据前述权利要求中的任何一项所述的方法，还包括：

对制造的半导体封装的至少部分表面进行人工粗糙化。

14.根据前述权利要求中的任何一项所述的方法，其中，

所述管芯载体是直接铜接合(DCB)、活性金属钎焊(AMB)或绝缘金属衬底(IMS)中的一种。

15.一种用于制造多个半导体封装的方法(200)，包括：

提供面板，所述面板包括多个互连的管芯载体(210)；

将多个半导体管芯设置在所述管芯载体上，每个所述半导体管芯包括位于其第一主面上的一个或多个接触焊盘(220)；

将至少一个电连接器连接到所述半导体管芯的所述接触焊盘中的每一个接触焊盘(230)；

沿所述管芯载体之间的分隔线将所述面板单个化成多个中间产品(240)；

将所述中间产品设置在临时载体上(250)；

通过将包封体至少部分地施加到所述半导体管芯和所述管芯载体来制造多个半导体封装，使得所述至少一个电连接器延伸到所述半导体封装的所述包封体的主面(260)；

将至少一个电层沉积到所述半导体封装的所述包封体的所述主面以及所述至少一个电连接器的暴露端上(270)；

将所述半导体封装彼此分隔(280)；以及

去除所述临时载体(290)。

16.根据权利要求15所述的方法，包括根据权利要求1至14中的特征中的任一特征。

17.一种用于制造半导体装置的方法，所述方法包括：

提供封装载体，所述封装载体包括核心层，所述核心层包括开口；以及

将根据前述权利要求中的任何一项制造的所述半导体封装设置在所述开口中。

18.根据权利要求17所述的方法，还包括：

将层合层施加到所述封装载体；

钻出穿过所述层合层到达所述电层的通孔；以及

采用导电材料填充所述通孔。

19.一种半导体封装(10；20；50)，包括：

管芯载体(11D；21D)；

半导体管芯(13；23；42)，所述半导体管芯(13；23；42)设置在所述管芯载体(11D；21D；40)上，所述半导体管芯(13；23；42)包括位于其第一主面上的一个或多个接触焊盘(13A、13B)；

包封体(15；25；46)，所述包封体(15；25；46)被至少部分地施加到所述半导体管芯(13；23；42)，所述包封体(15；25；46)嵌入至少一个电连接器(14；24)，所述电连接器(14；24；43)与接触焊盘(13A、13B)或所述管芯载体(11D；21D；40)连接，并且延伸到所述包封体(15；25；46)的主面；以及

至少一个电层(16；26；48)，所述至少一个电层(16；26；48)设置在所述包封体(15；25；46)的主面以及所述至少一个电连接器(14；24；43)的暴露端上。

20.根据权利要求19所述的半导体封装(10；20；50)，其中，

所述电层(16；26；48)包括烧结膏、混合烧结膏、焊料膏、导电膏、金属-树脂复合物膏或胶中的一种或多种。

21.根据权利要求19或20所述的半导体封装(10；20；50)，其中，

所述至少一个电连接器(14；24；43)包括接合导线、接合导线环、竖直导线、金属柱、铜柱或柱形凸块中的一种或多种。

22.根据权利要求19至21中的任何一项所述的半导体封装(10；20；50)，其中，

所述至少一个电层(16；26；48)至少部分地嵌入所述包封体(15；25；46)中。

23.根据权利要求19至22中的任何一项所述的半导体封装(10；20；50)，其中，

所述至少一个电层(16；26；48)的厚度处于从1μm到100μm的范围内。

24.根据权利要求19至23中的任何一项所述的半导体封装(10；20；50)，其中，

至少两个电连接器(14；24；43)与所述接触焊盘中的一个或多个接触焊盘(13A、13B)或所述管芯载体(11D；21D；40)连接，并且延伸到所述包封体(15；25；46)的主面，其中，

所述电连接器(14；24；43)的所述暴露端彼此间隔大于0.5mm或大于1mm。

25.根据权利要求19至24中的任何一项所述的半导体封装(10；20；50)，其中，

所述至少一个电层(16；26；43)包括沿至少一个方向的大于1mm、2mm或3mm的延伸部。

26.根据权利要求25所述的半导体封装(10；20；50)，其中，

所述至少一个电层(16；26；43)沿所述电连接器的所述暴露端彼此间隔开的方向具有大于1mm、2mm或3mm的延伸部。

27.根据权利要求19至26中的任何一项所述的半导体封装(10；20；50)，其中，

所述半导体管芯(13；23；42)包括竖直结构，所述竖直结构包括位于所述第一主面上的源极焊盘(13A)以及位于与所述第一主面相对的第二主面上的漏极焊盘，其中，

所述电连接器(14；24；43)包括第一电连接器和第二电连接器，其中，所述第一电连接器(14；24；43)与所述源极焊盘(13A)连接，并且所述第二电连接器(14；24；43)与所述管芯载体(11D；21D)连接。

28.根据权利要求26或27所述的半导体封装(10；20；50)，其中，

所述半导体管芯(13；23；42)包括位于所述第一主面上的栅极焊盘(13B)，其中，

所述电连接器(14；24；43)包括第三电连接器(14；24；43)，所述第三电连接器(14；24；43)与所述栅极焊盘(11B)连接。

29.根据权利要求19至28中的任何一项所述的半导体封装(50)，其中，

所述管芯载体(40)是直接铜接合(DCB)、活性金属钎焊(AMB)或绝缘金属衬底(IMS)中的一种。

30.一种半导体装置(30)，包括：

封装载体(31)，所述封装载体(31)包括核心层(31.1)，所述核心层(31.1)包括开口(31.1A)；以及

根据权利要求19至29中的任何一项所述的半导体封装(10；20；50)，所述半导体封装(10；20；50)设置在所述开口(31.1A)中。

31.根据权利要求30所述的半导体装置(30)，还包括：

层合层(31.2)，所述层合层(31.2)被施加到所述封装载体(31)，

所述层合层(31.2)包括到所述半导体封装(10；20；50)的所述电层(16；26；48)的电过孔连接(31.2A)。