CN118266026A

CN118266026A - 存储器件及其操作方法

Info

Publication number: CN118266026A
Application number: CN202280005000.3A
Authority: CN
Inventors: 李建平
Original assignee: Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Current assignee: Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority date: 2022-10-28
Filing date: 2022-10-28
Publication date: 2024-06-28
Also published as: WO2024087140A1

Abstract

一种存储器件，包括第一字线、包括电连接到第一字线的第一组相变存储器(PCM)单元的存储单元阵列、以及通过所述第一字线电连接到第一组PCM单元的字线驱动器。字线驱动器被配置为，在时钟周期中，在时钟周期的开始之后通过第一字线向第一组PCM单元施加第一电压以重置第一组PCM单元。时钟周期的持续时间长于第一电压的持续时间。

Description

存储器件及其操作方法

技术领域

本公开涉及存储器件及其操作方法。

背景技术

相变存储器(Phase-change memory，PCM)单元是使用相变材料存储数据的非易失性存储器件。基于电热加热和淬火相变材料，PCM可以利用相变材料(例如硫属化物合金)中非晶相和结晶相的电阻率之间的差异。PCM单元中的相变材料可以位于两个电极之间，并且可以施加电流以在两个相之间重复切换材料(或至少一部分阻挡电流路径的材料)以存储数据。“设置”状态(也称为“开启”状态)是PCM单元的低电阻状态，其可以通过在硫族化物材料中创建结晶区域来获得。当硫族化物材料在结晶温度下加热足够长的时间时发生结晶。相反，“重置”状态(也称为“关闭”状态)是PCM单元的高电阻状态，其可以通过在硫族化物材料中创建非晶区域来获得。当硫属化物材料被加热到其熔化温度以上且然后快速淬火以创建非晶构造时，可以产生非晶形。

发明内容

在一个方面，一种存储器件包括：第一字线；存储单元阵列，所述存储单元阵列包括电连接到所述第一字线的第一组相变存储器(phase-change memory，PCM)单元；以及字线驱动器，所述字线驱动器通过所述第一字线与所述第一组PCM单元电连接。字线被配置为，在时钟周期中，在所述时钟周期的开始之后通过所述第一字线向所述第一组PCM单元施加第一电压以重置所述第一组PCM单元。所述时钟周期的持续时间长于所述第一电压的持续时间。

在一些实施方式中，所述字线驱动器进一步被配置为在所述时钟周期的结束之前终止所述第一电压。

在一些实施方式中，存储器件还包括第二字线，并且所述存储单元阵列还包括与所述第二字线电连接的第二组PCM单元。所述字线驱动器通过所述第二字线与所述第二组PCM单元电连接，并且还被配置为，在施加所述第一电压的同一时钟周期中，通过所述第二字线向所述第二组PCM单元施加第二电压以设置所述第二组PCM单元。

在一些实施方式中，所述第二电压的持续时间等于所述时钟周期的持续时间，并且所述字线驱动器被配置为从所述时钟周期的开始到所述时钟周期的结束向所述第二组PCM单元施加所述第二电压。

在一些实施方式中，存储器件还包括第三字线，并且所述存储单元阵列还包括与所述第三字线电连接的第三组PCM单元。所述字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，在所述时钟周期的开始之后通过所述第三字线向所述第三组PCM单元施加第三电压以重置所述第三组PCM单元。所述时钟周期的持续时间长于所述第三电压的持续时间。时钟周期的开始和所述第一电压的开始之间的第一时间延迟不同于所述时钟周期的开始和所述第三电压的开始之间的第二时间延迟。

在一些实施方式中，要设置的第二组PCM单元的数量小于要重置的第一组PCM单元和第三组PCM单元的总和。

在一些实施方式中，存储器件包括第三字线，并且所述存储单元阵列还包括与所述第三字线电连接的第三组PCM单元。字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，在所述时钟周期的开始之后通过所述第三字线向所述第三组PCM单元施加第三电压以重置所述第三组PCM单元。时钟周期的持续时间长于所述第三电压的持续时间。时钟周期的开始和所述第一电压的开始之间的第一时间延迟与所述时钟周期的开始和所述第三电压的开始之间的第二时间延迟相同。

在一些实施方式中，要设置的第二组PCM单元的数量大于要重置的第一组PCM单元和第三组PCM单元的总和。

在一些实施方式中，存储器件还包括电连接到字线驱动器的控制逻辑，并且被配置为确定所述第一时间延迟和所述第二时间延迟。

在一些实施方式中，第一组PCM单元中的每个PCM单元包括PCM元件和选择器。

在另一方面，一种存储器系统包括存储器件，该存储器件被配置为存储数据。存储器件包括：第一字线；存储单元阵列，所述存储单元阵列包括与第一字线电连接的第一组PCM单元；以及字线驱动器，所述字线驱动器通过所述第一字线与所述第一组PCM单元电连接。字线驱动器被配置为，在时钟周期中，在所述时钟周期的开始之后通过所述第一字线向所述第一组PCM单元施加第一电压以重置所述第一组PCM单元。所述时钟周期的持续时间长于所述第一电压的持续时间。存储器系统还包括存储器控制器，所述存储器控制器电连接到所述存储器件并且被配置为控制所述存储器件。

在一些实施方式中，字线驱动器进一步被配置为在时钟周期的结束之前终止第一电压。

在一些实施方式中，所述存储器件还包括第二字线，并且所述存储单元阵列还包括与所述第二字线电连接的第二组PCM单元。字线驱动器通过所述第二字线电连接到所述第二组PCM单元。字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，通过所述第二字线向所述第二组PCM单元施加第二电压以设置所述第二组PCM单元。

在一些实施方式中，第二电压的持续时间等于所述时钟周期的持续时间。字线驱动器被配置为从所述时钟周期的开始到所述时钟周期的结束向所述第二组PCM单元施加所述第二电压。

在一些实施方式中，存储器件还包括第三字线，并且存储单元阵列还包括与所述第三字线电连接的第三组PCM单元。字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，在所述时钟周期的开始之后通过所述第三字线向所述第三组PCM单元施加第三电压以重置所述第三组PCM单元。时钟周期的持续时间长于第三电压的持续时间。时钟周期的开始和所述第一电压的开始之间的第一时间延迟不同于所述时钟周期的开始和所述第三电压的开始之间的第二时间延迟。

在一些实施方式中，要设置的所述第二组PCM单元的数量小于要重置的第一组PCM单元和第三组PCM单元的总和。

在一些实施方式中，存储器系统还包括第三字线，并且存储单元阵列还包括与所述第三字线电连接的第三组PCM单元。字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，在所述时钟周期的开始之后通过所述第三字线向所述第三组PCM单元施加第三电压以重置所述第三组PCM单元。时钟周期的持续时间长于所述第三电压的持续时间。时钟周期的开始和所述第一电压的开始之间的第一时间延迟与所述时钟周期的开始和所述第三电压的开始之间的第二时间延迟相同。

在又一方面，一种用于操作包括第一组PCM单元的存储器件的方法，该方法包括：在时钟周期中，在所述时钟周期的开始之后向所述第一组PCM单元施加第一电压以重置所述第一组PCM单元。时钟周期的持续时间长于第一电压的持续时间。

在一些实施方式中，该方法还包括：在施加所述第一电压的同一时钟周期中，向第二组PCM单元施加第二电压，以设置所述第二组PCM单元。

在一些实施方式中，第二电压的持续时间等于时钟周期的持续时间。从时钟周期的开始到时钟周期的结束第二电压被施加到第二组PCM单元。

在一些实施方式中，该方法还包括：在施加所述第一电压的同一时钟周期中，向第三组PCM单元施加第三电压，以重置所述第三组PCM单元。所述时钟周期的持续时间长于所述第三电压的持续时间，并且时钟周期的开始和第一电压的开始之间的第一时间延迟不同于时钟周期的开始和第三电压的开始之间的第二时间延迟。

在一些实施方式中，要设置的所述第二组PCM单元的数量小于要重置的所述第一组PCM单元和第三组PCM单元的总和。

在一些实施方式中，该方法还包括：在施加所述第一电压的同一时钟周期中，向第三组PCM单元施加第三电压，以重置所述第三组PCM单元。时钟周期的持续时间长于第三电压的持续时间。时钟周期的开始和所述第一电压的开始之间的第一时间延迟与所述时钟周期的开始和所述第三电压的开始之间的第二时间延迟相同。

在一些实施方式中，要设置的所述第二组PCM单元的数量大于要重置的所述第一组PCM单元和第三组PCM单元的总和。

在又一方面，一种用于操作包括第一组PCM单元和第二组PCM单元的存储器件的方法。该方法包括：在时钟周期中，向所述第一组PCM单元施加第一电压以重置所述PCM单元。所述时钟周期的持续时间为T，所述第一电压的持续时间为T₁，且T₁<T。该方法还包括：在施加所述第一电压的同一时钟周期中，在施加所述第一电压之后，向所述第二组PCM单元施加第二电压以设置所述PCM单元。第二电压的持续时间为T₂，并且T₂＝T。

附图说明

并入本文并形成说明书一部分的附图说明了本公开的各个方面，并且与描述一起进一步解释了本公开的原理并使相关领域的技术人员能够制作和使用本公开。

图1示出了根据本公开的一些方面的具有存储器件的示例性系统的框图。

图2示出了根据本公开的一些方面的包括外围电路的示例性存储器件的示意图。

图3示出了根据本公开的一些方面的包括相变存储器(phase-change memory，PCM)单元的示例性存储器件的示意图。

图4示出了根据本公开的一些方面的包括存储单元阵列和外围电路的示例性存储器件的框图。

图5示出了根据本公开的一些方面的包括多个存储单元阵列和外围电路的示例性存储器件的电路图。

图6A示出了根据现有技术，在相同时钟周期下操作的两个PCM单元的所需电压图。

图6B示出了对应于图6A的两个PCM单元的所需电流图。

图6C示出了对应于图6A的两个PCM单元的实际电流和电压图。

图7A示出了根据本公开的第一实施例的在相同时钟周期中操作的两个PCM单元的所需电压图。

图7B示出了对应于图7A的两个PCM单元的实际电流和电压图。

图8A示出了根据本公开的第二实施例的在相同时钟周期中操作的四个PCM单元208的所需电压图。

图8B示出了对应于图8A的四个PCM单元的实际电流和电压图。

图9A示出了根据本公开的第三实施例的在相同时钟周期中操作的五个PCM单元的所需电压图。

图9B示出了对应于图9A的五个PCM单元的实际电流和电压图。

图10示出了根据本公开的一些方面的用于操作存储器件的示例性方法的流程图。

图11示出了根据本公开的一些方面的用于操作存储器件的示例性方法的流程图。

将参照附图描述本公开。

具体实施方式

尽管讨论了具体的配置和布置，但应当理解，这样做只是为了说明的目的。因此，在不脱离本公开的范围的情况下，可以使用其他配置和布置。此外，本公开可用于多种其他应用。本公开中描述的功能和结构特征可以以附图中未具体描述的方式相互组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。

通常，术语可以至少部分地从上下文中的使用来理解。例如，本文使用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一个(a)”、“一个(an)”或“所述(the)”之类的术语也可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以相反地允许存在不一定明确描述的附加因素，这再次至少部分地取决于上下文。

多个PCM存储单元的设置和重置操作通常在同一时钟周期内执行以节省编程时间。实际上，在写操作的开始处的状态切换过程中会产生很大的浪涌电流。当数百个单元同时操作时，会出现很大的峰值电流并导致电压急剧下降，由于瞬态峰值电流，总写入电压将大幅下降，如图6C所示。由于存储器件的寄生电阻，较长的电源布线路径会引入额外的压降，使压降更加严重。实际写入电压随阵列中存储单元的位置而变化，因为寄生电阻在不同的位置变化。对于阵列远端的单元，电压降会导致写入电压不足，写入电流不足，并且将导致写入操作不成功。

为了解决上述问题中的一个或多个，本公开介绍了一种解决方案，其中提供了一种存储器件及其操作方法。写入操作中的重置过程被推迟，而没有效率折衷，因为重置过程比PCM单元的设置过程花费的时间要短得多。由于设置过程和重置过程产生的电流是分开的，因此写入操作中的总峰值电流可以大大降低。通过引入时间延迟和延迟重置电压，总的瞬态电流大大降低，电压降也大大降低。因此，较小尺寸的内部电容将足以为存储器件保持稳定的写入电压。写入功率将较少依赖于存储单元的位置，并且可以保证大容量存储单元的编程成功率。此外，电源总线的峰值电流也减半，电源总线的规模也将缩小，这有助于最小化管芯的尺寸。

图1示出了根据本公开的一些方面的具有存储器件的示例性系统100的框图。系统100可以是手机、台式电脑、膝上型电脑、平板电脑、车载电脑、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，VR)设备、增强现实(argmentreality，AR)设备或其中具有存储的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和具有一个或多个存储器件104和存储器控制器106的存储器系统102。主机108可以是电子设备的处理器，例如中央处理单元(central processing unit，CPU)，或片上系统(system-on-chip，SoC)，例如应用处理器(application processor，AP)。在一些实施方式中，主机108可以被配置为向存储器件104发送数据或从存储器件104接收数据。在一些实施方式中，主机可以是用户逻辑或用户接口，使得用户可以向主机发出指令并发送对存储器件或存储单元阵列的指令。

存储器件104可以是本公开中公开的任何存储器件。如以下详细公开的，根据一些实施方式，诸如相变随机存取存储器(phase change random access memory，PCRAM)、动态随机存取存储器(dynamic random access memory，DRAM)或NAND闪存器件的存储器件104可以包括时钟输入、命令总线、控制逻辑、地址寄存器、行解码器/字线驱动器、具有存储单元的存储单元阵列、电压发生器、页缓冲器/读出放大器、列解码器/位线驱动器、输入/输出电路(input/output circuit，I/O电路)/读数据锁存器和数据寄存器/数据I/O。

根据一些实施方式，存储器控制器106耦合到存储器件104和主机108并且被配置为控制存储器件104。存储器控制器106可以管理存储在存储器件104中的数据并与主机108通信。在一些实施方式中，存储器控制器106被设计用于在低占空比环境中操作，例如安全数字(secure digital，SD)卡、紧凑型闪存(compact Flash，CF)卡、通用串行总线(universal serial bus，USB)闪存驱动器或用于电子设备的其他介质，例如个人计算机、数码相机、移动电话等。在一些实施方式中，存储器控制器106被设计用于在高占空比环境中操作用作移动设备(如智能手机、平板电脑、笔记本电脑等)和企业存储阵列的数据存储的固态驱动器(solid-state drive，SSD)或嵌入式多媒体卡(embedded multi-media-card，eMMC)。存储器控制器106可被配置为控制存储器件104的操作，例如读取、擦除和写入操作。存储器控制器106还可以被配置为管理关于存储或要存储在存储器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损平衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器件104读取或写入到存储器件104的数据的纠错码(error correction code，ECC)。任何其他合适的功能也可以由存储器控制器106执行，例如，格式化存储器件104。存储器控制器106可以根据特定的通信协议与外部设备(例如，主机108)进行通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，例如USB协议、MMC协议、外围组件互连(peripheral componentinterconnection，PCI)协议、PCI快速(PCI-express，PCI-E)协议、高级技术附件(advancedtechnology attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子(integrated drive electronics，IDE)协议、火线(Firewire)协议等。此外，存储器控制器106还可以被配置为控制存储器件104的操作以执行根据本公开的一些实施方式的方法。例如，在一些实施方式中，存储器控制器106可以基于存储单元阵列中的PCM单元208的设定阈值电压分布来确定初始读取电压V_{read_1}。在一些实施方式中，存储器控制器106可以确定读取电压V_read是否高于多个存储单元中的一个存储单元的阈值电压V_th。在一些实施方式中，存储器控制器106可以响应于读取电压V_read高于阈值电压V_th而确定存储单元的状态是“设置”状态。在一些实施方式中，存储器控制器106可以将读取电压V_read设置为初始读取电压V_{read_1}加上步长电压V_dac。在一些实施方式中，存储器控制器106可响应于读取电压V_read等于或高于最大读取电压V_{read_max}而确定存储单元的状态为“重置”状态。在一些实施方式中，存储器控制器106可响应于读取电压V_read低于最大读取电压V_{read_max}而重复或迭代地向多个PCM单元208中的一个PCM单元施加读取电压V_read。注意，根据本发明的一些实施方式，存储器件104的这些操作中的一者或一者以上也可由控制逻辑部分或全部地执行。

图2示出了根据本公开的一些方面的包括外围电路的示例性存储器件200的示意性电路图。存储器件200可以是图1中的存储器件104的示例。存储器件200可以包括存储单元阵列201和耦合到存储单元阵列201的外围电路202。存储单元阵列201可以包括字线214、位线216以及形成在字线214和位线216之间的存储单元。在一些实施方式中，每个存储单元可以包括与选择器(未示出)串联的PCM元件(未示出)。在当前公开中，存储单元是PCM单元。在一些实施方式中，存储单元也可以是包括成对晶体管和电容器的DRAM单元。为了操作存储单元阵列201，字线电压(V_w)可以被施加到每条字线214，并且位线电压(V_b)可以被施加到每条位线216。

图3示出了具有与选择器串联的PCM元件的存储器件300的横截面的侧视图。存储器件300包括位于衬底302上方的多条平行位线304(即，对应于图2中的位线216)和位于位线304上方的多条平行字线316(即，对应于图2中的字线214)。存储器件300还包括多个PCM单元301(即，对应于图2中的存储单元208)，每个PCM单元设置在相应的一对位线304和字线316的交叉点处。相邻的PCM单元301由绝缘结构322分开。每个PCM单元301包括选择器308和选择器308上方的PCM元件312。每个PCM单元301还包括分别垂直地位于相应位线304、选择器308、PCM元件312和相应的字线316之间的三个电极306、310和314。如上所述，存储单元的读取操作可能会降低存储单元的寿命。这种现象尤其在具有与选择器(例如，308)串联的PCM元件(例如，312)的PCM单元(例如，301)中观察到，因为PCM单元对读取电压更敏感并且当读取电压过高时可能卡在“重置”状态的几率更高。

应当注意，PCM元件312可以基于电热加热和淬火相变材料(例如硫属化物合金)来利用相变材料中非晶相和结晶相的电阻率之间的差异。相变元件可以位于两个电极之间，并且可以施加电流以在两个相之间重复切换材料(或至少一部分阻挡电流路径的材料)以存储数据。

选择器308可以包括具有诸如碲化锌(ZnTe)之类的OTS材料的双向阈值开关(ovonic threshold switch，OTS)选择器，其在施加高于阈值电压(Vth)的外部偏压(Va)时表现出场相关的易失性电阻切换行为(称为“OTS现象”)。在较低电压(|Va|<Vth)下，OTS选择器在其关闭状态下的高电阻保持关闭状态电流(Ioff)较低。在较高电压下(|Va|>Vth)，OTS选择器会经历OTS现象并切换到具有低电阻的导通状态；因此，通过OTS选择器的导通状态(Ion)的电流会增加。只要提供高电压，就会保持易失性导通状态。

图4示出了根据本公开的一些方面的包括存储单元阵列401(例如，对应于图2中的201)和外围电路的示例性存储器件400(例如，对应于图1中的104)的框图。在一些实施方式中，存储单元阵列401的存储单元包括PCM单元301，如图3所示。

如图4所示，页缓冲器/读出放大器404可以被配置为根据来自控制逻辑412的控制信号从存储单元阵列401读取数据以及向存储单元阵列401编程(写入)数据。在一个示例中，页缓冲器/读出放大器404可以存储将被编程到存储单元阵列201(例如，图2中)的一页中的一页编程数据(写数据)。在另一个示例中，页缓冲器/读出放大器404可以执行编程验证操作以确保数据已经被正确地编程到耦合到选定字线214的PCM单元208中。在又一个示例中，页缓冲器/读出放大器404还可以感测来自位线216的表示存储在PCM单元208中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。在一些实施方式中，页缓冲器/读出放大器404可以包括比较器(例如，电压比较器)以将电压信号(例如，读取电压)与参考电压信号(例如，处于“设置”状态的存储单元的预定阈值电压)进行比较。

列解码器/位线驱动器/数据锁存器406可以被配置为由控制逻辑412控制并且选择一个或多个PCM单元208和位线216。列解码器/位线驱动器/数据锁存器406可以被进一步配置以驱动选定的位线216。列解码器/位线驱动器/数据锁存器406可以进一步配置为使用从电压发生器410产生的位线电压来驱动位线216。列解码器/位线驱动器/数据锁存器406可以是用于存储位的临时二进制数据存储设施。在一些实施方式中，列解码器/位线驱动器/数据锁存器406可以包括用于临时存储读取数据的读取数据锁存器。

数据寄存器/数据I/O 416可以耦合到页缓冲器/读出放大器404和/或列解码器/位线驱动器/数据锁存器406并且被配置为将数据输入从数据总线423引导(路由)到存储单元阵列201的所需PCM单元208，以及将来自所需PCM单元208的数据输出引导(路由)到数据总线423。

行解码器/字线驱动器408可以被配置为由控制逻辑412控制并且选择存储单元阵列201的一个或多个PCM单元208和字线214。行解码器/字线驱动器408可以被进一步被配置为驱动选定的字线214。行解码器/字线驱动器408可以进一步被配置为使用从电压发生器410产生的字线电压来驱动字线214。

电压发生器410可以被配置为由控制逻辑412根据来自控制逻辑412的控制信号来控制并且产生字线电压(例如，读取电压、编程电压、通过电压、本地电压、验证电压等)、位线电压和要提供给存储单元阵列401的源极线电压。在一些实施方式中，电压发生器410被配置为向存储单元阵列401中的PCM单元208中的一个产生读取电压V_read，并且响应于新的增量读取电压V_read低于最大读取电压V_{read_max}，重复地向存储单元阵列401中的存储单元产生另一个读取电压V_read。

控制逻辑412可以耦合到上述每个外围电路并且被配置为控制每个外围电路的操作。控制逻辑412被配置为从主机(例如，图1中的108)接收时钟信号、命令信号、地址信号和数据信号。命令信号经由命令总线421接收。数据信号经由数据总线423接收。在一些实施方式中，控制逻辑412可以由微处理器、微控制器(又名微控制器单元(microcontrollerunit，MCU))、数字信号处理器(digital signal processor，DSP)、专用集成电路(application-specific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)、可编程逻辑器件(programmable logic device，PLD)、状态机、门控逻辑、分立硬件电路和配置为执行描述的各种功能的其他合适的硬件、固件和/或软件来实施。在一些实施方式中，控制逻辑412被配置为将一个或多个增量读取电压引导到存储单元阵列401中的PCM单元208中的一个PCM单元中。也就是说，控制逻辑412可以指示电压发生器410生成一个或多个增量读取电压并引导字线驱动器408向存储单元阵列401中的PCM单元208中的一个PCM单元施加一个或多个增量读取电压。在一些实施方式中，控制逻辑412还被配置为从数据寄存器416接收反馈信号以确定是否将另一个增量读取电压引导到存储单元阵列401中的PCM单元208中的一个PCM单元中。基于是否已经确定存储单元阵列401中的PCM单元208中的一个PCM单元的状态的反馈信号可以由控制逻辑412处理。地址寄存器414可以耦合到控制逻辑412或包括在控制逻辑412中。地址寄存器414可以包括状态寄存器、命令寄存器和地址寄存器，用于存储状态信息、命令操作码(OP码)和命令地址，用于控制每个外围电路的操作。

图5示出了包括图4中的多个存储单元阵列401和外围电路的示例性存储器件500的电路图。如图2和图4中所示，存储器件500包括第一字线214、包括电连接到第一字线214的第一组PCM单元301的存储单元阵列401、以及通过第一字线214电连接到第一组PCM单元208的字线驱动器408。字线驱动器408被配置为，在时钟周期中，在时钟周期的开始之后通过第一字线214向第一组PCM单元208施加第一电压以重置第一组PCM单元208。字线驱动器408与存储单元阵列401电连接，并通过字线214执行写入操作。同一组中的PCM单元208通过同一条字线214连接。存储单元阵列401中的多组PCM单元208并联连接到不同的字线214。外围电路202包括电压发生器410，其被配置为向存储单元阵列401中的多个PCM单元208输出用于写入操作的电压。在图5中，存储阵列401从阵列1(Array-1)到阵列n(Array-n)编号，并且每个存储单元阵列401分别连接到电压发生器410。电压发生器410包括放大器、通过金属氧化物半导体场效应晶体管(metal–oxide–semiconductor field-effect transistor，MOSFET)连接到放大器的存储单元阵列401。MOSFET通过两个电阻R₁和R₂接地。存储单元阵列彼此独立且平行。电压发生器410和每个存储单元阵列之间的寄生电阻等于R_line。每个存储单元阵列的寄生电阻值与阵列的位置有关；由于在大峰值电流耐受期间的线电阻，电源路由路径末端的存储单元阵列将引入额外的电压降。远端处的存储单元上的写入电压可能下降更严重，无法根据需要提供足够的写入电流。

在PCM存储器件中，数百个PCM单元在同一个时钟周期中写入。在大多数情况下，部分PCM单元被设置，而其他PCM单元被重置。图6A示出了在时钟周期内施加到两个不同组的PCM单元208的所需电压，第一电压V₁用于重置一组PCM单元208，第二电压V₂用于设置一组PCM单元208。图6B示出了对应于所需电压的电流，I₁是第一组PCM单元208在被施加第一电压V₁时产生的电流，I₂是第二组PCM单元在被施加第二电压V₂时产生的电流。T₁是第一电压V₁的持续时间，T₂是第二电压V₂的持续时间。时钟周期的持续时间为T，T₁＜T且T₂＝T。

在一些实施方式中，重置PCM单元包括非晶化PCM单元内的相变材料。在这个过程中需要施加高电压或具有尖锐边缘的电流脉冲。一旦相变材料熔化，它必须迅速冷却，以将原子结构“冻结”成无序状态。重置过程可以快到几十皮秒。要设置PCM单元，应施加电压或电流脉冲以使PCM单元内的温度达到快速结晶状态内的温度。脉冲的长度必须足够长，以使任何先前产生的非晶区发生完全结晶。设置过程通常比重置过程花费更长的时间，大约几十到几百纳秒。因此，第一电压V₁的持续时间T₁远短于时钟周期的持续时间T。如果在时钟周期的开始处第一电压V₁被施加到第一组PCM单元，则第一电压V₁将在时钟周期的结束之前终止。时钟周期的持续时间T至少等于第二电压V₂的持续时间T₂，即，从时钟周期的开始到时钟周期的结束，第二电压V₂被施加到第二组PCM单元208，如图6A所示。时钟周期的开始是时钟信号从零开始增加的点，时钟周期的结束是时钟信号减小到零的点。

图6C示出了对应于图6A的两组PCM单元208的实际电流和电压图。实际上，写入电压由内部电压发生器410产生并通过字线214施加到各组PCM单元208。在每个时钟周期的开始处，每个PCM单元208中将产生很大的浪涌电流，每组PCM单元208的写入电压由于存储阵列的寄生电阻而将在该电流情况下下降，并且存储器件的总写入电压将由于瞬态峰值电流而大幅下降，如图6C所示。由于存储器件的寄生电阻，长的电源路由路径引入额外的压降，使压降更加严重。实际写入电压随阵列中存储单元的位置而变化，因为寄生电阻在不同的位置变化。对于阵列远端处的单元，电压降会导致写入电压不足，写入电流不足，并将导致写入操作不成功。

为解决上述问题，本公开提供一种存储器件，包括图4中的多个存储单元阵列401和外围电路。如图2和图4中所示，存储器件包括第一字线214和第二字线216，存储单元阵列401包括电连接到第一字线214和第二字线216的第一组和第二组PCM单元208，以及通过第一字线214和第二字线216电连接到第一组和第二组PCM单元208的字线驱动器408。字线驱动器408被配置为，在时钟周期中，在时钟周期的开始之后通过第一字线214向第一组PCM单元208施加第一电压V₁以重置第一组PCM单元208，并在时钟周期的结束之前终止第一电压V₁。字线驱动器408还被配置为，在施加第一电压V₁的同一时钟周期中，通过第二字线216向第二组PCM单元208施加第二电压V₂以设置第二组PCM单元208。字线驱动器408被配置为从时钟周期的开始到时钟周期的结束向第二组PCM单元208施加第二电压V₂。同一存储单元阵列401中的不同组PCM单元208并联连接到不同的字线。同一组中的PCM单元208由同一字线连接。时钟周期的持续时间长于第一电压V₁的持续时间，第二电压V₂的持续时间等于时钟周期的持续时间。

本公开的第一实施例将参照图7A和图7B进行详细说明。字线驱动器408被配置为将第一电压V₁和第二电压V₂驱动到电压发生器410中，然后在写入操作的相同时钟周期中向字线214施加第一电压V₁和第二电压V₂。第一字线214被配置为重置第一组PCM单元208，并且第二字线216被配置为设置第二组PCM单元。第一组PCM单元208将被施加第一电压V₁以被重置，并且第二组PCM单元208将被施加第二电压V₂以被设置。在施加第二电压V₂之后引导第一电压V₁。

图7A示出了根据本公开的第一实施例的在相同时钟周期T中操作的第一组和第二组PCM单元208的所需电压图。第一电压V₁被配置用于重置第一组PCM单元208，第二电压V₂被配置用于设置第二组PCM单元208。在本公开中，重置操作在设置操作之后启动，即时间延迟T_delay施加在第一电压V₁和第二电压V₂之间。第二电压V₂的持续时间T₂等于时钟周期T。时间延迟T_delay的最大值小于时钟周期T与第一电压V₁的持续时间T₁之间的差。

在该实施例中，时钟周期T被设置为等于设置过程的所需时间以最大化写入操作的效率，即第二电压V₂的持续时间T₂等于时钟周期T。因为设置过程通常比重置过程花费更长的时间，第一电压V₁的持续时间T₁远短于第二电压V₂的持续时间T₂。为了避免在每次写入操作的开始处第一电压V₁和第二电压V₂产生的瞬态电流叠加，在从时钟周期的开始起的时间延迟T_delay之后，第一电压V₁被施加到第一组PCM单元208，如图7A所示。时间延迟T_delay由外围电路确定。例如，时间延迟T_delay由外围电路的控制逻辑412确定并发送到字线驱动器408。字线驱动器408然后通过字线214将时间延迟T_delay施加到第一组PCM单元208以重置第一组PCM单元208。

图7B示出了对应于图7A的第一组和第二组PCM单元208的实际电流和电压图。由第一电压V₁产生的用于重置第一组PCM单元208的峰值电流被推迟并与由第二电压V₂产生的用于设置PCM单元208的峰值电流分开。因此，第一组和第二组PCM单元208的峰值写入电流减半，与现有技术相比，路由线上的电压降减少了，如图7B所示。通过引入时间延迟和推迟重置电压，总瞬态电流大大降低，大电压瞬态响应大大改善。因此，较小尺寸的内部电容将足以为存储器件保持稳定的写入电压。写入功率将较少依赖于PCM单元的位置，可以保证大量PCM单元的编程成功率。此外，电源总线的峰值电流也减半，电源总线的规模也可以缩小，有利于管芯尺寸的最小化。

存储器件还包括第三字线218，并且存储单元阵列401还包括电连接到第三字线218的第三组PCM单元208。字线驱动器408还被配置为，在施加第一电压的同一时钟周期中，在时钟周期T的开始之后，通过第三字线218向第三组PCM单元208施加第三电压，以重置第三组PCM单元208。时钟周期T的持续时间比第三电压的持续时间长。

在要设置的PCM单元208的数量多于要重置的PCM单元208的数量的情况下，即要设置的第二组PCM单元的数量大于要重置的第一组及第三组PCM单元的总和，时钟周期的开始与第一电压的开始之间的第一时间延迟与时钟周期的开始与第三电压的开始之间的第二时间延迟相同。

图8A和图8B示出了本公开的第二实施例。图8A示出了在同一时钟周期中操作的四组PCM单元208的所需电压图。图8B示出了对应于图8A的四组PCM单元208的实际电流和电压图。在本公开的第二实施例中，第一电压V_1a被配置为重置第一组PCM单元208，第二电压V_1b被配置为重置第二组PCM单元208，第三电压V_2a被配置为设置第三组PCM单元208，第四电压V_2b被配置为设置第四组PCM单元208。四组PCM单元208在同一时钟周期T内写入。峰值电流的值通过要设置的PCM单元208的峰值电流，即I_2a和I_2b的总和来确定。因此，在某些情况下，当第二组和第四组PCM单元208的总和大于或等于第一组和第四组PCM单元208的总和时，第一组和第三组PCM单元208中的每组的时间延迟T_delay可以相同，以简化产生时间延迟T_delay的复杂性。在本实施例中，每组中的PCM单元208的数量与其他组PCM单元相同，而不管施加的电压如何，因此要设置的PCM单元208的数量等于要重置的PCM单元208的数量，第一电压V_1a和第三电压V_1b延迟相同的时间延迟T_delay，以缓和时间延迟信号的产生。

时间延迟T_delay可以通过推迟第一电压和第二电压来分离由要设置的各组PCM单元208产生的峰值电流和由要重置的各组PCM单元208产生的峰值电流。设置操作产生的峰值电流不能进一步降低，因为区分第三电压和第四电压的开始会延长时钟周期并增加写入过程的操作持续时间。因此，当待设置的PCM单元208的数量多于待重置的PCM单元208时，由待设置的PCM单元208所产生的电流确定最小总电流I_total。因此，无需进一步分离由要设置的PCM单元208产生的电流。在本实施例中，各组PCM单元208的数量是说明性示例。在实践中，如果要设置的PCM单元208的数量等于或大于要重置的PCM单元208的数量，则要同时操作的PCM单元208的组的数量可以是数百或数千，重置电压可以推迟相同的时间延迟，以用最小的成本获得最小化的峰值总电流。第二实施例是说明性的，不应视为对本公开的限制。

在另一种情况下，其中所有组PCM单元都被设置并且在时钟周期中没有PCM单元被重置，即，没有第一电压被施加到任何组PCM单元。如果发生这种情况，则不会应用时间延迟，因为推迟设置过程的电压将延长写入操作的整个持续时间。

在要设置的各组PCM单元208少于要重置的各组PCM单元208的又一情况下，即，要设置的第二组PCM单元的数量小于要重置的第一组和第三组PCM单元的总和，则时钟周期的开始与第一电压的开始之间的第一时间延迟与时钟周期的开始与第三电压的开始之间的第二时间延迟不同。

图9A和图9B示出了本公开的第三实施例。图9A示出了在相同时钟周期中操作的五个PCM单元208的所需电压图。图9B示出了对应于图9A的四个PCM单元208的实际电流和电压图。在该实施例中，第一电压V_1a被配置为重置第一组PCM单元，第二电压V_1b被配置为重置第二组PCM单元，第三电压V_1c被配置为重置第三组PCM单元，第四电压V_2a被配置为设置第四组PCM单元，第五电压V_2b被配置为设置第五组PCM单元。为了最小化总峰值电流，第一组、第二组和第三组PCM单元208的每组的时间延迟被设计为区分为第一时间延迟T_delay-1、第二时间延迟T_delay-2和第三时间延迟T_delay-3，分别有不同的持续时间。因此第一电压V_1a、第二电压V_1b以及第三电压V_1c所产生的峰值电流可进一步分离，如图9B所示。写入操作的总峰值电流I_total的最小值将是由施加第四电压V_2a和第五电压V_2b的两组PCM单元208产生的电流的总和。与第二实施例相比，如果要重置的三组PCM单元208共享相同的时间延迟，则写入操作的总峰值电流I_total的值将是第一组PCM单元208、第二组PCM单元208和第三组PCM单元208产生的电流的总和，其大于由第四组PCM单元208和第五组PCM单元208产生的电流的总和。为使总峰值电流I_total最小化，需要将要重置的三组PCM单元中的每一组产生的电流进一步分离，如图9A所示。

第一时间延迟T_delay-1、第二时间延迟T_delay-2和第三时间延迟T_delay-3的持续时间可以相乘，以降低外围电路中控制逻辑的复杂度，如图9A所示。在其他实施例中，不同时间延迟T_delay-1、T_delay-2和T_delay-3的持续时间可以根据其他数学函数产生，或随机产生。由于设置过程通常比重置过程花费更长的时间，因此产生具有不同持续时间的时间延迟的选择范围非常大，此处不做限制。在本实施例中，PCM单元208的组的数量也是说明性的，不应作为对本公开的限制。

在又一种情况下，其中所有组PCM单元正在被重置并且没有PCM单元在时钟周期中被重置，即，没有第二电压被施加到任何组PCM单元。如果这种情况发生，时间延迟将应用于所有组PCM单元208。假设在一个时钟周期中有N组PCM单元需要重置，零组PCM单元需要设置，并且N组PCM单元中的每一组都被分别赋予不同的时间延迟，那么总峰值电流的值可以被限制为一组PCM单元208的峰值电流，因为推迟重置过程的电压可以分离由不同组PCM单元产生的电流。

根据本公开的方面，提供了一种存储器系统。该存储器系统包括被配置为存储数据的存储器件，以及电连接到该存储器件并被配置为控制该存储器件的存储器控制器。如图2和图4中所示，存储器件包括第一字线214和第二字线216，存储单元阵列401包括电连接到第一字线214和第二字线216的第一组和第二组PCM单元208，以及通过第一字线214和第二字线216电连接到第一组和第二组PCM单元208的字线驱动器408。字线驱动器408被配置为，在时钟周期中，在时钟周期的开始之后通过第一字线214向第一组PCM单元208施加第一电压V₁以重置第一组PCM单元208，并在时钟周期的结束之前终止第一电压V₁。字线驱动器408还被配置为，在施加第一电压V₁的同一时钟周期中，通过第二字线216向第二组PCM单元208施加第二电压V₂以设置第二组PCM单元208。字线驱动器408被配置为从时钟周期的开始到时钟周期的结束向第二组PCM单元208施加第二电压V₂。字线驱动器408被配置为从时钟周期的开始到时钟周期的结束向第二组PCM单元208施加第二电压V₂。同一存储单元阵列401中的不同组PCM单元208并联连接到不同的字线。同一组中的PCM单元208由同一字线连接。时钟周期的持续时间长于第一电压V₁的持续时间，第二电压V₂的持续时间等于时钟周期的持续时间。字线驱动器408被配置为从时钟周期的开始到时钟周期的结束向第二组PCM单元208施加第二电压V₂。

参考图7A和图7B，为了降低在写入操作的开始处产生的峰值总电流，在第一电压V₁和第二电压V₂之间施加时间延迟T_delay以分离由设置过程和重置过程产生的峰值电流。第二电压V₂的持续时间T₂等于时钟周期T以最大化系统的效率，因为“设置”过程比“重置”过程花费更长的时间。时间延迟T_delay的最大值小于时钟周期T与第一电压V₁的持续时间T₁之间的差。

存储器件还包括第三字线218，存储单元阵列401还包括电连接到第三字线218的第三组PCM单元208。字线驱动器408还被配置为，在施加第一电压的同一时钟周期中，在时钟周期T的开始之后，通过第三字线218向第三组PCM单元208施加第三电压以重置第三组PCM单元208。时钟周期T的持续时间比第三电压的持续时间长。

在要设置的PCM单元208的数量多于要重置的PCM单元208的数量的情况下，即要设置的第二组PCM单元的数量大于要重置的第一组和第三组PCM单元的总和，时钟周期的开始和第一电压的开始之间的第一时间延迟与时钟周期的开始和第三电压的开始之间的第二时间延迟相同。即，要重置的每组PCM单元208的时间延迟T_delay的持续时间可以相同。由于第二电压V₂的持续时间T₂等于时钟周期T，由第二组PCM单元208产生的峰值电流不能进一步分离和减小。总峰值电流的减少是通过推迟被施加了第一电压V1的PCM单元208所产生的峰值电流来获得的，因为“设置”过程所产生的峰值电流与“重置”过程所产生的峰值电流几乎相同。

在要设置的PCM单元208的组少于要重置的PCM单元208的组的情况下，即，要设置的第二组PCM单元的数量小于要重置的第一组和第三组PCM单元的总和，时钟周期的开始与第一电压的开始之间的第一时间延迟与时钟周期的开始与第三电压的开始之间的第二时间延迟不同。换言之，要重置的每组PCM单元208的时间延迟T_delay的持续时间可以不同。如上所述，最小总峰值电流I_total由通过“设置”过程由第二组PCM单元208产生的峰值电流确定，因为设置过程的持续时间不能被推迟，并且设置过程的峰值电流不能进一步分离。如果被施加了第一电压V1的第一组PCM单元208全部被推迟相同的时间延迟T_delay，则总峰值电流将是通过“重置”过程由第一组PCM单元208产生的电流的总和，其将大于系统的最小峰值电流，因为“重置”过程下的PCM单元208的数量多于“设置”过程下的PCM单元208的数量。因此，由第一组PCM单元208产生的峰值电流可以通过应用具有不同持续时间的时间延迟来进一步分离。

由于设置过程通常比重置过程花费更长的时间，因此生成具有不同持续时间的时间延迟的选择范围非常大。不同时间延迟的持续时间可以成倍增加，如本公开的第三实施例所述。不同时间延迟的持续时间也可以根据其他数学函数生成，或随机生成。

在本公开的实施例中，时间延迟由外围电路202的控制逻辑412确定并发送到字线驱动器408。字线驱动器408控制图2中的第一字线214和第二字线216，以根据计算的电信号来推迟第一电压。

图10示出了根据本公开的一些方面的用于操作存储器件的示例性方法1000的流程图。存储器件可以是本文公开的任何合适的存储器件。方法1000可以部分或完全由如图4中的控制逻辑412实施。可以理解，方法1000中所示的操作可能不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图10所示不同的顺序执行。

参考图10，方法1000用于操作存储器件。如图2和图4中所示，存储器件包括：第一字线214和第二字线216；存储单元阵列401，其包括电连接到第一字线214和第二字线216的第一组和第二组PCM单元208；以及字线驱动器408，其通过第一字线214和第二字线216电连接到第一组和第二组PCM单元208。该方法开始于操作1001，其中第一电压V₁在时钟周期中被施加到第一组PCM单元208。第一电压V₁用于重置PCM单元208。

方法1000进行到操作1002，如图10所示，其中第二电压V₂被施加到第二组PCM单元208。第二电压V₂被配置为设置PCM单元208。当前实施例是说明性的，操作1002在执行操作1001的同一时钟周期中执行，操作1002可以在操作1001之前或之后进行，操作1001和操作1002的顺序不受本实施例的限制。

在时钟周期的开始之后，通过第一字线214，第一电压V_l被第一字线214施加到第一组PCM单元208，以重置第一组PCM单元208，并在时钟周期的结束之前终止。在施加第一电压V₁的同一时钟周期中，第二电压V₂被第二字线216施加到第二组PCM单元208，以设置第二组PCM单元208。从时钟周期的开始到时钟周期的结束，第二电压V₂被施加到第二组PCM单元。时钟周期的持续时间长于第一电压V₁的持续时间，第二电压V₂的持续时间等于时钟周期的持续时间。

方法1000进行到操作1003，如图10所示，其中在施加第一电压的同一时钟周期中向第三组PCM单元施加第三电压，以重置第二组PCM单元。时钟周期的持续时间长于第三电压的持续时间，并且时钟周期的开始和第一电压的开始之间的第一时间延迟不同于时钟周期的开始和第三电压的开始之间的第二时间延迟。本实施例是说明性的，操作1003在执行操作1001的同一时钟周期中执行，操作1003可以在操作1001之前或之后进行，操作1001、1002和1003的顺序不受该实施例限制。

参考上述第二实施例，在要设置的PCM单元208的数量多于要重置的PCM单元208的数量的情况下，即要设置的第二组PCM单元208的数量多于要重置的第一组和第三组PCM单元的总和，时钟周期的开始和第一电压的开始之间的第一时间延迟与时钟周期的开始和第三电压的开始之间的第二时间延迟相同。

参考上述第三实施例，在要设置的PCM单元208的组数少于要重置的PCM单元208的组数的情况下，即要设置的第二组PCM单元208的数量小于要重置的第一组和第三组PCM单元208的总和，时钟周期的开始和第一电压的开始之间的第一时间延迟不同于时钟周期的开始和第三电压的开始之间的第二时间延迟。

由于设置过程通常比重置过程花费长得多的时间，因此生成具有不同持续时间的时间延迟的选择范围非常大。不同时间延迟的持续时间可以成倍增加，如本公开第三实施例所述。不同时间延迟的持续时间也可以根据其他数学函数生成，或随机生成。

图11示出了根据本公开的一些方面的用于操作存储器件的示例性方法1100的流程图。存储器件可以是本文公开的任何合适的存储器件。方法1100可以部分地或完全地由如图4中的控制逻辑412实施。可以理解，方法1100中所示的操作可能不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图11所示不同的顺序执行。

参考图11，方法1100用于操作存储器件。如图2和图4中所示，存储器件包括：第一字线214和第二字线216；存储单元阵列401，包括电连接到第一字线214和第二字线216的第一组和第二组PCM单元208；以及通过第一字线214和第二字线216电连接到第一组和第二组PCM单元208的字线驱动器408。该方法开始于操作1101，其中在时钟周期中第一电压V₁被施加到第一组PCM单元208。第一电压V₁用于重置PCM单元208。时钟周期的持续时间为T，第一电压的持续时间为T₁，并且T₁<T。

方法1100进行到操作1102，如图11所示，其中第二电压V₂被施加到第二组PCM单元208。第二电压的持续时间为T₂，并且T₂＝T，第二电压V₂在时钟周期的开始处被引导并在时钟周期的结束处终止。第二电压V₂用于设置PCM单元208。在第一电压V₁和第二电压V₂之间施加时间延迟T_delay以分离由“设置”过程和“重置”过程产生的峰值电流。第二电压V₂的持续时间T₂等于时钟周期T以最大化系统的效率，因为“设置”过程比“重置”过程花费长得多的时间。时间延迟T_delay的最大值小于时钟周期T与第一电压V₁的持续时间T₁之间的差。

具体实施方式的前述描述可以容易地修改和/或适应于各种应用。因此，基于本文所呈现的教导和指导，此类适应和修改旨在落入所公开实施方式的等同物的含义和范围内。

本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应仅根据所附权利要求及其等同物来限定。

Claims

1.一种存储器件，包括：

第一字线；

存储单元阵列，所述存储单元阵列包括电连接到所述第一字线的第一组相变存储器(PCM)单元；以及

字线驱动器，所述字线驱动器通过所述第一字线与所述第一组PCM单元电连接，并且被配置为，在时钟周期中，在所述时钟周期的开始之后通过所述第一字线向所述第一组PCM单元施加第一电压以重置所述第一组PCM单元，

其中，所述时钟周期的持续时间长于所述第一电压的持续时间。

2.根据权利要求1所述的存储器件，其中，所述字线驱动器进一步被配置为在所述时钟周期的结束之前终止所述第一电压。

3.根据权利要求1所述的存储器件，还包括：

第二字线，

其中，所述存储单元阵列还包括与所述第二字线电连接的第二组PCM单元；并且

所述字线驱动器通过所述第二字线与所述第二组PCM单元电连接，并且所述字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，通过所述第二字线向所述第二组PCM单元施加第二电压以设置所述第二组PCM单元。

4.根据权利要求3所述的存储器件，其中

所述第二电压的持续时间等于所述时钟周期的持续时间；以及

所述字线驱动器被配置为从所述时钟周期的开始到所述时钟周期的结束向所述第二组PCM单元施加所述第二电压。

5.根据权利要求1所述的存储器件，还包括：

第三字线，

其中，所述存储单元阵列还包括与所述第三字线电连接的第三组PCM单元；

所述字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，在所述时钟周期的开始之后通过所述第三字线向所述第三组PCM单元施加第三电压以重置所述第三组PCM单元；

所述时钟周期的持续时间长于所述第三电压的持续时间；以及

所述时钟周期的开始和所述第一电压的开始之间的第一时间延迟不同于所述时钟周期的开始和所述第三电压的开始之间的第二时间延迟。

6.根据权利要求5所述的存储器件，其中，要设置的所述第二组PCM单元的数量小于要重置的所述第一组PCM单元和所述第三组PCM单元的总和。

7.根据权利要求1所述的存储器件，还包括：

第三字线，

所述时钟周期的开始和所述第一电压的开始之间的第一时间延迟与所述时钟周期的开始和所述第三电压的开始之间的第二时间延迟相同。

8.根据权利要求7所述的存储器件，其中，要设置的第二组PCM单元的数量大于要重置的所述第一组PCM单元和所述第三组PCM单元的总和。

9.根据权利要求5-8中任一项所述的存储器件，还包括电连接到所述字线驱动器的控制逻辑，并且所述控制逻辑被配置为确定所述第一时间延迟和所述第二时间延迟。

10.根据权利要求1-9中任一项所述的存储器件，其中，所述第一组PCM单元中的每个PCM单元包括PCM元件和选择器。

11.一种存储器系统，包括：

存储器件，所述存储器件被配置为存储数据，所述存储器件包括：

第一字线；

存储单元阵列，所述存储单元阵列包括与所述第一字线电连接的第一组相变存储器(PCM)单元；以及

其中，所述时钟周期的持续时间长于所述第一电压的持续时间；以及

存储器控制器，所述存储器控制器电连接到所述存储器件并且被配置为控制所述存储器件。

12.根据权利要求11所述的存储器系统，其中，所述字线驱动器进一步被配置为在所述时钟周期的结束之前终止所述第一电压。

13.根据权利要求11所述的存储器系统，其中

所述存储器件还包括第二字线，

所述存储单元阵列还包括与所述第二字线电连接的第二组PCM单元；以及

所述字线驱动器通过所述第二字线电连接到所述第二组PCM单元，并且所述字线驱动器还被配置为，在施加所述第一电压的同一时钟周期中，通过所述第二字线向所述第二组PCM单元施加第二电压以设置所述第二组PCM单元。

14.根据权利要求13所述的存储器系统，其中

15.根据权利要求11所述的存储器系统，其中

所述存储器件还包括第三字线；

所述存储单元阵列还包括与所述第三字线电连接的第三组PCM单元；

16.根据权利要求15所述的存储器系统，其中，要设置的所述第二组PCM单元的数量小于要重置的所述第一组PCM单元和所述第三组PCM单元的总和。

17.根据权利要求11所述的存储器系统，其中

所述存储器件还包括第三字线；

18.根据权利要求15-17中任一项所述的存储器系统，其中，所述存储器件还包括电连接到所述字线驱动器的控制逻辑，并且所述控制逻辑被配置为确定所述第一时间延迟和所述第二时间延迟。

19.根据权利要求15-18中任一项所述的存储器系统，其中，要设置的所述第二组PCM单元的数量大于要重置的所述第一组PCM单元和所述第三组PCM单元的总和。

20.一种用于操作包括第一组相变存储器(PCM)单元的存储器件的方法，包括：

在时钟周期中，在所述时钟周期的开始之后向所述第一组PCM单元施加第一电压以重置所述第一组PCM单元，

21.根据权利要求20所述的方法，还包括：

在施加所述第一电压的同一时钟周期中，向第二组PCM单元施加第二电压，以设置所述第二组PCM单元。

22.根据权利要求21所述的方法，其中，所述第二电压的持续时间等于所述时钟周期的持续时间；

以及

从所述时钟周期的开始到所述时钟周期的结束所述第二电压被施加到所述第二组PCM单元。

23.根据权利要求20所述的方法，还包括：

在施加所述第一电压的同一时钟周期中，向第三组PCM单元施加第三电压，以重置所述第三组PCM单元；

24.根据权利要求23所述的方法，其中，要设置的所述第二组PCM单元的数量小于要重置的所述第一组PCM单元和所述第三组PCM单元的总和。

25.根据权利要求20所述的方法，还包括：

26.根据权利要求25所述的方法，其中，要设置的所述第二组PCM单元的数量大于要重置的所述第一组PCM单元和所述第三组PCM单元的总和。

27.一种用于操作包括第一组相变存储器(PCM)单元和第二组PCM单元的存储器件的方法，所述方法包括：

在时钟周期中，向所述第一组PCM单元施加第一电压以重置所述PCM单元，其中，所述时钟周期的持续时间为T，所述第一电压的持续时间为T₁，并且T₁<T；以及

在施加所述第一电压的同一时钟周期中，在施加所述第一电压之后，向所述第二组PCM单元施加第二电压以设置所述PCM单元，其中，所述第二电压的持续时间为T₂，并且T₂＝T。