CN118198066A - 集成电路器件及其制造系统 - Google Patents

Abstract

一种集成电路(IC)器件包括互补场效晶体管(CFET)器件、位于CFET器件的第一侧处的电源轨以及位于CFET器件的第二侧处的导体。所述CFET器件包括局部互连件。所述第一侧是CFET器件的前侧及背侧中的一个。所述第二侧是CFET器件的前侧及背侧中的另一个。所述CFET器件的局部互连件将电源轨电耦合至导体。本申请的实施例还提供了集成电路器件制造系统。

Description

集成电路器件及其制造系统

技术领域

本申请的实施例涉及集成电路器件及其制造系统。

背景技术

集成电路(“integrated circuit，IC”)器件包括在IC布局图(也被称为“布局图”)中表示的一个或多个半导体器件。布局图是阶层式的且包括根据半导体器件的设计规范施行更高阶功能的模块。模块常常是由单元的组合构建而成，单元中的每个表示被配置成实行特定功能的一个或多个半导体结构。具有预先设计的布局图的单元(有时被称为标准单元)被储存于标准单元库(为简洁起见，在下文中被称为“库”或“单元库”)中且可由各种工具(例如电子设计自动化(electronic design automation，EDA)工具)存取，以产生IC的设计、使IC的设计最佳化及对IC的设计进行验证。

为了减小IC器件的大小，有时在一层半导体器件之上形成或接合另一层半导体器件。实例包括其中上部半导体器件或顶部半导体器件以堆叠配置上覆于下部半导体器件或底部半导体器件上的互补场效晶体管(complementary field effect transistor，CFET)器件。

发明内容

根据本申请的实施例的一个方面，提供了一种集成电路器件，包括：互补场效晶体管器件，互补场效晶体管器件包括局部互连件；电源轨，位于互补场效晶体管器件的第一侧处；以及导体，位于互补场效晶体管器件的第二侧处，其中第一侧是互补场效晶体管器件的前侧或背侧中的一个，第二侧是互补场效晶体管器件的前侧或背侧中的另一个，并且互补场效晶体管器件的局部互连件将电源轨电耦合至导体。

根据本申请的实施例的另一个方面，提供了一种集成电路器件，包括：多个前侧电源轨，被配置成载送第一电源电压；多个背侧电源轨，被配置成载送与第一电源电压不同的第二电源电压；至少一个功能电路，在集成电路器件的厚度方向上布置于多个前侧电源轨与多个背侧电源轨之间，至少一个功能电路电耦合至多个前侧电源轨中的一个或多个前侧电源轨以及多个背侧电源轨中的一个或多个背侧电源轨且由一个或多个前侧电源轨以及一个或多个背侧电源轨供电；以及电源抽头结构，位于至少一个功能电路中，电源抽头结构将多个前侧电源轨之中的前侧电源轨电耦合至另外的背侧电源轨。

根据本申请的实施例的又一个方面，提供了一种集成电路器件制造系统，包括处理器，处理器被配置为执行：在集成电路器件的布局图中放置第一单元，其中第一单元包括：至少一个第一栅极区，和第一切割栅极区，越过至少一个第一栅极区且沿着第一单元的边界的第一边缘；在布局图中放置第二单元，其中第二单元包括：至少一个第二栅极区，和第二切割栅极区，越过至少一个第二栅极区且沿着第二单元的边界的第二边缘，第二边缘与第一边缘邻接地放置以在布局图中形成第一单元与第二单元的第一共享边缘；产生第一共享切割栅极区，第一共享切割栅极区替换第一切割栅极区及第二切割栅极区且跨过第一共享边缘连续地延伸；在第一共享切割栅极区内产生第一局部互连件；以及将布局图储存于非暂时性计算机可读记录介质中。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的IC器件的框图。

图2是根据一些实施例的IC器件的示意性透视图。

图3A包括根据一些实施例的IC器件的电路区的布局图的各个层处的示意图。

图3B是根据一些实施例的IC器件的电路区的示意性透视图。

图4A至图4B是根据一些实施例的IC器件的电路区的示意性截面图。

图5A至图5B包括根据一些实施例的一个或多个IC器件的各个电路区的示意性透视图。

图6A包括根据一些实施例的电路区的示意性电路图及电路区的布局图的各个层处的示意图。

图6B包括根据一些实施例的电路区的示意性电路图及电路区的布局图的各个层处的示意图。

图6C包括根据一些实施例的电路区的示意性电路图及电路区的布局图的各个层处的示意图。

图7A包括根据一些实施例的将单元放置至IC器件的电路区的布局图中的示意图。

图7B包括根据一些实施例的IC器件的电路区的布局图的各个层处的示意图。

图8A包括根据一些实施例的将单元放置至IC器件的电路区的布局图中的示意图，且图8B包括根据一些实施例的在进行单元放置之后的布局图的各种示意图。

图9A至图9D是根据一些实施例的各种方法的流程图。

图10是根据一些实施例的电子设计自动化(EDA)系统的框图。

图11是根据一些实施例的IC器件制造系统以及与IC器件制造系统相关联的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

在一些实施例中，IC器件包括电源输送结构(power delivery structure)，所述电源输送结构被配置成向IC器件的各种电路及/或电路组件提供各种电源电压，例如正电源电压VDD及参考电压(例如接地电压VSS)。电源输送结构布置于IC器件的前侧及相对的背侧二者处且包括一个或多个电源抽头结构(power tap structure)，一个或多个电源抽头结构被配置成自前侧及背侧中的一个侧向另一侧提供电源。由电源抽头结构或电源抽头单元占据的芯片面积有时被称为电源抽头面积。

在一些实施例中，电源抽头结构嵌置于功能电路中。在至少一个实施例中，电源抽头结构由一个或多个CFET器件的一个或多个局部互连件来配置。在一些实施例中，电源抽头单元嵌置于功能单元中。因此，在一个或多个实施例中，IC器件的电源抽头面积有利地减小。在一些实施例中，在CFET器件的被配置为电源抽头结构的局部互连件周围形成介电材料(例如，低介电常数(低k)材料)。因此，在一个或多个实施例中，可减少与局部互连件相关联的寄生电容的影响。

图1是根据一些实施例的IC器件100的框图。

在图1中，IC器件100包括宏102以及其他组件。在一些实施例中，宏102包括存储器、电网、一个或多个单元、反相器、锁存器、缓冲器及/或可在单元库中以数位形式表示的任何其他类型的电路布置形式中的一个或多个。在一些实施例中，在与其中子程序/程序由主程序(或其他子程序)调用以施行给定计算功能的模块化程序设计的架构阶层类似的上下文中来理解宏102。在此上下文中，IC器件100使用宏102来实行一个或多个给定功能。因此，在此上下文中且就架构阶层而言，IC器件100类似于主程序，且宏102类似于子程序/程序。在一些实施例中，宏102是软宏(soft macro)。在一些实施例中，宏102是硬宏(hardmacro)。在一些实施例中，宏102是以数位方式用暂存器传输层级(register-transferlevel，RTL)码阐述的软宏。在一些实施例中，未对宏102实行合成、放置及布线，进而使得可以对软宏进行合成、放置及布线以用于各种制程节点。在一些实施例中，宏102是以数位方式用二进制文件格式(例如，图形数据库系统II(Graphic Database System II，GDSII)串流格式)阐述的硬宏，其中二进制文件格式以阶层形式表示宏102的一个或多个布局图的平面几何形状、正文标签、其他信息及类似信息。在一些实施例中，已对宏102实行合成、放置及布线，进而使得硬宏专用于特定的制程节点。

宏102包括区104，区104包括其中嵌置有电源抽头结构的功能电路。在一些实施例中，区104包括上面具有在前段制程(front-end-of-line，FEOL)制作中形成的电路系统的衬底。此外，在衬底上方及/或衬底下方(例如，在衬底的前侧及/或衬底的背侧上)，区104包括在后段制程(Back End of Line，BEOL)制作中堆叠于绝缘层之上及/或绝缘层之下的各种金属层。BEOL为包括宏102及区104的IC器件100的电路系统提供电源网路及/或布线。

图2是根据一些实施例的IC器件200的示意性透视图。在至少一个实施例中，IC器件200对应于IC器件100及/或包括与图1中的区104对应的电路区。为简洁起见，在图2中省略或示意性地示出IC器件200的一些组件。针对图4A至图4B阐述IC器件的各种组件。

IC器件200包括电源输送结构210及至少一个功能电路250，至少一个功能电路250耦合至电源输送结构210且由经由电源输送结构210输送的电源进行供电。电源输送结构210包括由第一电源轨201和第二电源轨202、多个前侧电源轨212、214、216、多个背侧电源轨224、226以及多个电源抽头结构231至234示意性地表示的背侧电源输送网络。

电源输送网络布置于IC器件200的背侧上，IC器件200还包括在IC器件200的厚度方向(例如，Z轴)上与背侧相对的前侧。在一些实施例中，IC器件200的前侧及背侧对应于功能电路250的前侧及背侧及/或对应于上面布置有功能电路250的衬底(未示出)的前侧和背侧。在至少一个实施例中，前侧是第一侧和第二侧中的一个，且背侧是第一侧和第二侧中的另一个。电源输送网络包括本文中所阐述的多个背侧金属层和背侧通孔层且被配置成自电源接收电源并将所接收的电源输送至功能电路250。所述电源提供第一电源电压和与第一电源电压不同的第二电源电压。电源输送网络的第一电源轨201被配置成接收第一电源电压且经由以203示意性地标示的背侧金属层和通孔层以及电源抽头结构231、233将第一电源电压输送至前侧电源轨212。电源输送网络的第二电源轨202被配置成接收第二电源电压且经由以204示意性地标示的背侧金属层和通孔层将第二电源电压输送至背侧电源轨224。在图2中的实例性配置中，第一电源电压是VSS且第二电源电压是VDD。其中第一电源电压是VDD且第二电源电压是VSS的其他配置也处于各种实施例的范围内。被配置成接收和输送VSS的电源轨在本文中有时被称为VSS电源轨，且被配置成接收和输送VDD的电源轨在本文中有时被称为VDD电源轨。在一些实施例中，电源输送网络包括在横向于VSS电源轨和VDD电源轨的纵向方向(例如，X轴)的方向(例如，Y轴)上交替地布置的多个VSS电源轨与多个VDD电源轨。

前侧电源轨212、214、216被配置成载送第一电源电压。在图2中的实例性配置中，第一电源电压是VSS，且前侧电源轨212、214、216是布置于前侧M0层中的VSS电源轨。如本文中所阐述，IC器件200还包括其他前侧金属层(例如M1、M2或类似前侧金属层)和前侧通孔层(例如V0、V1或类似前侧通孔层)。VSS电源轨212借由V0通孔(例如217)和M1导电图案(例如218)而被电耦合，以将自背侧上的VSS电源轨201接收的VSS输送至VSS电源轨214、216。在一些实施例中，VSS电源轨214、216中的一个或多个被配置成自与VSS电源轨201相似的VSS电源轨接收VSS。例如，如图2中所示，VSS电源轨214被配置成经由电源抽头结构232、234自背侧接收VSS。其他配置也处于各种实施例的范围内。

背侧电源轨224、226被配置成载送第二电源电压。在图2中的实例性配置中，第二电源电压是VDD，且背侧电源轨224、226是布置于背侧BM0层中的VDD电源轨。如本文中所阐述，IC器件200还包括其他背侧金属层(例如BM1、BM2或类似背侧金属层)和背侧通孔层(例如BV0、BV1或类似背侧通孔层)。在一些实施例中，VDD电源轨226被配置成自VDD电源轨224接收VDD。在至少一个实施例中，VDD电源轨226被配置成自与VDD电源轨202相似的VDD电源轨接收VDD。

功能电路250在IC器件200的厚度方向(例如，Z轴)上布置于VSS电源轨212、214、216与VDD电源轨224、226之间。功能电路250电耦合至VSS电源轨212、214、216中的一个或多个VSS电源轨和VDD电源轨224、226中的一个或多个VDD电源轨且由一个或多个VSS电源轨和一个或多个VDD电源轨供电。在图2中的实例性配置中，功能电路250包括耦合至VDD电源轨224和/或VSS电源轨214的多个半导体器件。由VDD和VSS供电的功能电路250被配置成实行IC器件200的一个或多个功能。在一些实施例中，功能电路250包括一个或多个主动器件、被动器件、逻辑电路或类似器件。逻辑电路的实例包括但不限于与(AND)、或(OR)、与非(NAND)、或非(NOR)、异或(XOR)、反相器(INV)、与-或-反相器(AND-OR-Invert，AOI)、或-与-反相器(OR-AND-Invert，OAI)、多路复用器(MUX)、触发器(Flip-flop)、缓冲器(BUFF)、锁存器(Latch)、延迟(delay)、时钟(clock)、存储器或类似电路。实例性存储器单元包括但不限于静态随机存取存储器(static random-access memory，SRAM)、动态RAM(dynamic RAM，DRAM)、电阻式RAM(resistive RAM，RRAM)、磁阻式RAM(magnetoresistive RAM，MRAM)、只读存储器(read only memory，ROM)或类似存储器。主动器件或主动元件的实例包括但不限于晶体管、二极管或类似主动元件。被动元件的实例包括但不限于电容器、电感器、熔丝(fuse)、电阻器或类似被动元件。在一些实施例中，如本文中所阐述，IC器件的功能电路对应于放置于IC器件的布局图中的功能单元或一组功能单元。

电源抽头结构231至234各自被配置成将对应的前侧电源轨电耦合至背侧上的导体(例如，背侧导电图案或背侧电源轨)。例如，电源抽头结构231将前侧上的VSS电源轨212电耦合至背侧上的BM0导电图案221。BM0导电图案221电耦合至电源输送网络的VSS电源轨201，以经由电源抽头结构231将VSS输送至VSS电源轨212。相似地，电源抽头结构233将前侧上的VSS电源轨212电耦合至背侧上的BM0导电图案223。BM0导电图案223电耦合至电源输送网络的VSS电源轨201，以经由电源抽头结构233将VSS输送至VSS电源轨212。在图2中的实例性配置中，BM0导电图案221与BM0导电图案223在实体上隔开。在一些实施例中，BM0导电图案221与BM0导电图案223是BM0层中的另外的背侧电源轨(例如，VSS电源轨)的组成部分。在一些实施例中，BM0层包括与VDD电源轨224、226交替地布置的多个VSS电源轨。电源抽头结构232、234被配置成提供与针对电源抽头结构231、233阐述的电性连接相似的电性连接。

电源抽头结构231至234中的至少一个位于功能电路中。在图2中的实例性配置中，电源抽头结构232、234包括于功能电路250中。在一些实施例中，电源抽头结构232、234包括位于功能电路250中的CFET器件的局部互连件。在至少一个实施例中，电源抽头结构232、234对应于与功能电路250对应的功能单元中所嵌置的电源抽头单元。在一些实施例中，功能电路250包括单个电源抽头结构，例如省略电源抽头结构232、234中的任一个。在一些实施例中，电源抽头结构231、233中的至少一个以与电源抽头结构232、234被包括于功能电路250中的方式相似的方式而被包括于功能电路中。在至少一个实施例中，电源抽头结构231、233中的至少一个是不包括于功能电路中的独立电源抽头结构。例如，独立电源抽头结构对应于未嵌置于功能单元中的独立电源抽头单元。在一些实施例中，电源抽头结构(包括功能电路中所包括的电源抽头结构和/或独立电源抽头结构)均匀地或实质上均匀地分布于IC器件200的芯片面积上。

在至少一个实施例中，如本文中所阐述，在IC器件的一个或多个功能电路中包括一个或多个电源抽头结构或者在IC器件的布局图的一个或多个功能单元中包括一个或多个电源抽头单元使得可有利地减小电源抽头面积和/或释放功能电路内或功能电路之间的信号的布线资源。

图3A包括根据一些实施例的IC器件的电路区的布局图300A的各个层处的示意图。在一些实施例中，电路区对应于图1中的区104的部分和/或对应于IC器件200的部分。在一些实施例中，电路区是单元，且布局图300A是单元的布局。在至少一个实施例中，布局图300A作为标准单元而被储存于非暂时性计算机可读记录介质上的至少一个库中且被读出并放置至要被设计和/或制造的IC器件的布局图中。

在图3A中的实例性配置中，与布局图300A对应的电路区包括CFET器件，CFET器件各自包括顶部半导体器件和底部半导体器件。布局图300A包括与一个或多个顶部半导体器件对应的顶部层(或上部层)320以及与一个或多个底部半导体器件对应的底部层(或下部层)330。

布局图300A包括对于顶部层320与底部层330而言相同的边界310。在至少一个实施例中，电路区是单元，且边界310是单元边界。单元的实例包括但不限于与、或、与非、或非、异或、反相器、与-或-反相器(OAI)、多路复用器、触发器、缓冲器、锁存器、延迟、时钟、存储器(例如静态随机存取存储器(SRAM))、解耦合电容器、类比放大器、逻辑驱动器、数位驱动器或类似电路。边界310包括边缘311、312、313、314。边缘311、312沿着X轴伸长，且边缘313、314沿着Y轴伸长。在一些实施例中，X轴是第一方向和第二方向中的一个的实例，且Y轴是第一方向和第二方向中的另一个的实例。边缘311、312、313、314连接于一起以形成封闭的边界310。在本文中所阐述的放置和布线操作(也被称为“自动放置和布线(automaticplacement and routing，APR)”)中，在单元各自的边界处彼此邻接地将单元放置于IC布局图中。边界310有时被称为“放置和布线边界”或“pr边界”。边界310的矩形形状仅是实例。各种单元的其他边界形状也处于各种实施例的范围内。

顶部层320包括第一类型的一个或多个顶部半导体器件的布局，且底部层330包括与第一类型不同的第二类型的对应一个或多个底部半导体器件的布局。在一些实施例中，第一类型是P型和N型中的一个，且第二类型是P型和N型中的另一个。

顶部层320和底部层330中的每个包括至少一个有源区。有源区有时被称为氧化物界定(oxide-definition，OD)区或源极/漏极区，且使用标签“OD”示意性地示出。例如，顶部层320包括有源区OD-1，且底部层330包括有源区OD-2。在布局图300A中，有源区OD-1、OD-2沿着本文中所阐述衬底的厚度方向彼此交叠或一个堆叠于另一个之上，且通常被称为有源区OD。

在至少一个实施例中，如本文中所阐述，有源区OD-1、OD-2位于衬底的第一侧或前侧之上。有源区OD-1、OD-2沿着X轴伸长。有源区OD-1、OD-2包含P型掺杂剂和/或N型掺杂剂，以形成一个或多个电路元件或半导体器件。电路元件的实例包括但不限于晶体管和二极管。晶体管的实例包括但不限于金属氧化物半导体场效晶体管(metal oxidesemiconductor field effect transistor，MOSFET)、互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管、P沟道金属氧化物半导体(P-channel metal-oxide semiconductor，PMOS)、N沟道金属氧化物半导体(N-channelmetal-oxide semiconductor，NMOS)、双极接面晶体管(bipolar junction transistor，BJT)、高电压晶体管、高频率晶体管、P沟道场效晶体管和/或N沟道场效晶体管(P-channelfield effect transistor/N-channel field effect transistor，PFET/NFET)、鳍式FET(FinFET)、具有隆起的源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET或类似晶体管。被配置成形成一个或多个PMOS器件的有源区有时被称为“PMOS有源区”，且被配置成形成一个或多个NMOS器件的有源区有时被称为“NMOS有源区”。在针对图3A阐述的实例性配置中，有源区OD-1包括NMOS有源区，且有源区OD-2包括PMOS有源区。在一些实施例中，有源区OD-1包括PMOS有源区，且有源区OD-2包括NMOS有源区。

顶部层320还包括多个栅极区321至326，且底部层330还包括多个对应的栅极区331至336。在布局图300A中，栅极区321至326沿着本文中所阐述衬底的厚度方向与栅极区331至336对应地交叠或对应地堆叠于栅极区331至336之上。在一些实施例中，栅极区321至326中的一个或多个电耦合至栅极区331至336中对应的一个或多个下伏栅极区或者与对应的一个或多个下伏栅极区成一体。在一些实施例中，栅极区321至326中的一个或多个与栅极区331至336中对应的一个或多个下伏栅极区在实体上隔开且电性断开。

栅极区321至326和栅极区331至336对应地位于有源区OD-1、OD-2之上。栅极区321至326、栅极区331至336沿着Y轴伸长。栅极区321至326沿着X轴以在图3A中被标示为接触多晶硅节距(contacted poly pitch，CPP)的规则节距进行布置。同样，栅极区331至336沿着X轴以规则节距CPP进行布置。CPP是直接相邻的两个栅极区之间沿着X轴的中心至中心距离。在两个栅极区之间不存在其他栅极区的情况下，两个栅极区被认为直接相邻(或紧邻)。与紧邻的栅极区对应的CFET器件被认为是紧邻的CFET器件。在图3A中的实例性配置中，布局图300A中的电路区(或单元)沿着X轴的宽度(或单元节距)是5CPP。与栅极区321至326、栅极区331至336对应的栅极包含导电材料，例如多晶硅(有时被称为“多晶硅(poly)”)。用于栅极的其他导电材料(例如金属)也处于各种实施例的范围内。在图式中有时使用标签“PO”示意性地示出栅极区。

在图3A中的实例性配置中，栅极区322至325、栅极区332至335是功能栅极区，与有源区OD-1、OD-2一同配置多个半导体器件或晶体管，如本文中所阐述。在一些实施例中，栅极区321、326、331、336是非功能栅极区或伪栅极区。伪栅极区不被配置成与下伏的有源区一同形成晶体管，和/或由伪栅极区与下伏的有源区一同形成的一个或多个晶体管并不电耦合至布局图300A的电路区中的其他电路系统和/或与布局图300A对应的IC器件。在至少一个实施例中，在所制造IC器件中，与伪栅极区对应的非功能栅极或伪栅极包含介电材料。其他配置也处于各种实施例的范围内。例如，在一个或多个实施例中，栅极区322至325、栅极区332至335中的至少一个是伪栅极区，并且/或者栅极区321、326、331、336中的至少一个是功能栅极区。

边界310的边缘313与栅极区321、331的中心线重合。边界310的边缘314与栅极区326、336的中心线重合。在边缘311、312之间且沿着Y轴，布局图300A的电路区包含一个NMOS有源区(即，OD-1)和一个PMOS有源区(即，OD-2)且被认为具有与一个单元高度CH对应的高度。沿着Y轴包含两个PMOS有源区和两个NMOS有源区的另一单元或电路区被认为具有与双倍单元高度2CH对应的高度，等等。

顶部层320还包括由栅极区322至325与有源区OD-1配置的多个半导体器件。底部层330还包括由栅极区332至335与有源区OD-2配置的多个半导体器件。为简洁起见，在本文中借由对应栅极区的相同参考编号来指代半导体器件或晶体管。例如，顶部层320包括作为NMOS晶体管的顶部半导体器件322至325，且底部层330包括作为PMOS晶体管的底部半导体器件332至335。在一个或多个实施例中，顶部半导体器件包括PMOS晶体管，且底部半导体器件包括NMOS晶体管。布局图300A包括多个CFET器件，多个CFET器件各自包括位于对应的底部半导体器件之上的顶部半导体器件。为简洁起见，在本文中借由顶部半导体器件的栅极区的相同参考编号来指代CFET器件。例如，包括堆叠于底部半导体器件332之上的顶部半导体器件322的CFET器件被称为CFET器件322。

布局图300A还包括与栅极区断开的情况对应的切割栅极区340(例如，掩模)。在图式中有时使用标签“CPO”(切割PO)示意性地示出切割栅极区。CPO区为上部层320与底部层330二者所共享。在图3A中的实例性配置中，CPO区340沿着X轴延伸且横向于上部层320处的栅极区323至325并横向于底部层330处的栅极区333至335。栅极区323至325、栅极区333至335不沿着Y轴延伸至CPO区340中，且沿着Y轴短于栅极区322、332。图3A中的CPO区340的形状仅是实例。其他CPO区形状也处于各种实施例的范围内。在根据一些实施例的IC器件中，CPO区对应于介电材料。

在一些实施例中，布局图300A还包括与有源区OD-1、OD-2中的对应源极/漏极进行电性接触的源极/漏极接触件。源极/漏极接触件有时被称为金属至器件(metal-to-device，MD)接触件。上部层处的顶部半导体器件的源极/漏极接触件有时被称为MD接触件(未示出)。下部层处的底部半导体器件的源极/漏极接触件有时被称为BMD接触件。为简洁起见，除非另有规定，否则本文中的MD接触件是指上部层处的MD接触件或下部层处的BMD接触件。MD接触件包括位于对应有源区中的对应源极/漏极之上的导电材料，以定义自形成于有源区中的一个或多个器件至IC器件的其他内部电路系统或一个或多个器件至外部电路系统的电性连接。MD接触件沿着X轴与栅极区交替地布置。直接相邻的MD接触件之间沿着X轴的节距(即，中心至中心距离)与直接相邻的栅极区之间的节距CPP相同。针对图4A至图4B、图5A至图5B、图6A至图6C中的一个或多个来阐述实例性MD接触件和BMD接触件。

在一些实施例中，布局图300A还包括源极/漏极局部互连件(MDLI)。MDLI互连件是在实体上布置于顶部半导体器件的源极/漏极与对应的下伏底部半导体器件的源极/漏极之间且对顶部半导体器件的源极/漏极与对应的下伏底部半导体器件的源极/漏极进行电耦合的导电结构。针对图4A至图4B、图5A至图5B、图6A至图6C中的一个或多个来阐述实例性MDLI互连件。

在一些实施例中，布局图300A还包括位于对应的栅极区和/或MD接触件上的通孔。在前侧或上部层320处，位于栅极区上的通孔有时被称为通孔至栅极(via-to-gate，VG)通孔，且位于MD接触件上的通孔有时被称为通孔至器件(via-to-device，VD)通孔。在背侧或底部层330处，位于栅极区上的通孔有时被称为BVG通孔，且位于BMD接触件上的通孔有时被称为BVD通孔。在与布局图300A对应的所制造IC器件中，VD通孔、BVD通孔、VG通孔、BVG通孔包含导电材料(例如，金属)。其他通孔配置也处于各种实施例的范围内。针对图4A至图4B、图5A至图5B、图6A至图6C中的一个或多个来阐述实例性VD通孔、BVD通孔、VG通孔。

VD通孔与VG通孔被配置成形成自对应的MD接触件和栅极区至上覆金属层(即，M0层)中的导电图案的电性连接。在本文中借由标签“M0”指示M0层中的导电图案。布局图300A在上部层320处和M0层中包括导电图案M01、M02、M03。导电图案M01被配置为VSS电源轨且沿着X轴延伸超出边界310。在一些实施例中，导电图案M01对应于VSS电源轨212、214、216中的一个或多个。导电图案M02、M03被配置用于信号。在至少一个实施例中，导电图案M02、M03不延伸超出边界310，而是被限定于边界310内。导电图案M01、M02、M03对应地沿着M0迹线327至329布置。导电图案M01、M02、M03的中心线与对应的M0迹线327至329重合。沿着Y轴，M0迹线327紧邻于M0迹线328，M0迹线328紧邻于M0迹线329。在两个M0迹线之间不存在其他M0迹线的情况下，两个M0迹线被认为直接相邻(或紧邻)。位于紧邻的M0迹在线的M0导电图案被认为是紧邻的。例如，沿着Y轴，导电图案M01紧邻于导电图案M02，导电图案M02紧邻于导电图案M03。导电图案M02在厚度方向上与栅极区321至326、栅极区331至336交叠。导电图案M03在厚度方向上与栅极区321至326、栅极区331至336和有源区OD-1、OD-2交叠。

BVD通孔与BVG通孔被配置成形成自对应的BMD接触件和栅极区至下伏金属层(即，BM0层)中的导电图案的电性连接。在本文中借由标签“BM0”来指示BM0层中的导电图案。布局图300A在底部层330处和BM0层中包括导电图案BM01、BM02、BM03。导电图案BM03被配置为VDD电源轨且沿着X轴延伸超出边界310。在一些实施例中，导电图案BM03对应于VDD电源轨224、226中的一个或多个。在至少一个实施例中，导电图案BM01对应于BM0导电图案221、223中的一个或多个。在一些实施例中，导电图案BM01对应于BM0层中的VSS电源轨且沿着X轴延伸超出边界310。在至少一个实施例中，导电图案BM01、BM02不延伸超出边界310，而是被限定于边界310内。导电图案BM01、BM02、BM03对应地沿着BM0迹线337至339布置。导电图案BM01、BM02、BM03的中心线与对应的BM0迹线337至339重合。沿着Y轴，BM0迹线337紧邻于BM0迹线338，BM0迹线338紧邻于BM0迹线339。在两个BM0迹线之间不存在其他BM0迹线的情况下，两个BM0迹线被认为直接相邻(或紧邻)。位于紧邻的BM0迹在线的BM0导电图案被认为是紧邻的。例如，沿着Y轴，导电图案BM01紧邻于导电图案BM02，导电图案BM02紧邻于导电图案BM03。导电图案BM02在厚度方向上与栅极区321至326、栅极区331至336交叠。VDD电源轨BM03在厚度方向上与栅极区321至326、栅极区331至336和有源区OD-1、OD-2交叠。

在一些实施例中，布局图300A对应于功能电路。例如，布局图300A中的CFET器件借由前侧和/或背侧上的一个或多个MD接触件、MDLI互连件、VD通孔、BVD通孔、VG通孔、BVG通孔、M0导电图案、BM0导电图案和/或另外的些金属层和/或通孔层电耦合至功能电路中。电耦合至功能电路中的CFET器件有时被称为功能CFET器件。布局图300A还包括与电源抽头结构对应的嵌入式电源抽头单元。

布局图300A中的电源抽头结构包括VD轨(VD rail，VDR)通孔341、局部互连件(在本文中被称为VLI互连件)342、BMD接触件343和BVD通孔344。VDR通孔341位于导电图案或VSS电源轨M01之下且与导电图案或VSS电源轨M01进行电性接触。VLI互连件342位于VDR通孔341之下且与VDR通孔341进行电性接触。BMD接触件343位于VLI互连件342之下且与VLI互连件342进行电性接触。BVD通孔344位于BMD接触件343之下且与BMD接触件343进行电性接触。BVD通孔344进一步位于导电图案BM01之上且与导电图案BM01进行电性接触。因此，VSS电源轨M01在厚度方向上电耦合至导电图案BM01以自导电图案BM01接收VSS。

VDR通孔341是VD通孔且在一些实施例中与其他VD通孔一同制造而成。VSS电源轨M01在厚度方向上与VDR通孔341至少局部地交叠。在图3A中的实例性配置中，VDR通孔341大于用于信号的其他VD通孔，VDR通孔341在与VSS电源轨M01相同的方向上沿着X轴伸长，且VSS电源轨M01在厚度方向上与整个VDR通孔341交叠。

VLI互连件342自顶部半导体器件延伸至底部半导体器件且包括于布局图300A的上部层320和底部层330二者中。VLI互连件342被限定于CPO区340内。在所制造IC器件中，如平面图中所示，与CPO区340对应的介电材料在所有侧上环绕VLI互连件342且将VLI互连件342与其他导电部件或电路部件电隔离。VLI互连件342与VDR通孔341和BMD接触件343至少局部地交叠。在图3A中的实例性配置中，VLI互连件342在与VSS电源轨M01和VDR通孔341相同的方向上沿着X轴伸长且沿着X轴具有约2CPP的长度。在至少一个实施例中，VLI互连件342沿着X轴的长度为至少一个CPP。

在图3A中的实例性配置中，BMD接触件343不形成于有源区上或不与有源区进行电性接触。在一些实施例中，BMD接触件343与和底部层330中的有源区进行电性接触的其他BMD接触件一同制造而成。在一些实施例中，BMD接触件343与底部层330中的有源区进行电性接触。在图3A中的实例性配置中，BMD接触件343和导电图案BM01在厚度方向上与整个BVD通孔344交叠。

电源抽头结构的所有特征(即，VDR通孔341、VLI互连件342、BMD接触件343、BVD通孔344)皆被限定于布局图300A的边界310内。如此一来，布局图300A是其中嵌置有电源抽头单元的功能单元的实例。借由在功能单元中嵌置电源抽头单元，在一个或多个实施例中可减少独立电源抽头单元(即，处于功能单元外部和/或仅被配置用于电源输送和/或不具有其他功能的电源抽头单元)的数目。因此，在一个或多个实施例中可有利地减小所制造IC器件的电源抽头面积。

在不使用CFET器件的一些其他方法中，倘若电源抽头单元欲被并入或嵌置于功能单元中，则功能单元的NMOS与PMOS之间的栅极连接将被断开或隔开。相比之下，在使用CFET器件的一个或多个实施例中，由于CFET器件的NMOS与PMOS之间的栅极连接处于垂直方向或厚度方向上，因此可在功能单元中并入或嵌置电源抽头单元，而不将NMOS与PMOS的栅极连接隔开。

在一些其他方法中，独立电源抽头单元包括对二维(2D)M0导电图案的M0分支(M0jog)与2D BM0导电图案的BM0分支进行电耦合的馈穿通孔。M0分支和/或BM0分支使得与2DM0导电图案和/或2D BM0导电图案相邻的一个或多个M0导电图案和/或BM0导电图案不可用于其他信号，例如用于单元内部的连接或单元互连件。相比之下，在一个或多个实施例中，借由在功能单元中并入电源抽头单元和/或借由配置不具有M0分支和/或BM0分支的电源抽头单元，可使用于功能单元内或功能单元之间的信号的M0资源和/或BM0资源的使用最大化。

图3B是根据一些实施例的IC器件300B的电路区的示意性透视图。在一些实施例中，IC器件300B的电路区对应于布局图300A。为简洁起见，借由相同的参考编号来标示图3A、图3B中的对应组件。

IC器件300B包括将前侧处的VSS电源轨M01电耦合至背侧处的导电图案BM01的电源抽头结构350。电源抽头结构350包括VDR通孔341、VLI互连件342、BMD接触件343、BVD通孔344。在图3B中的实例性配置中，VLI互连件342的部分351搭接于BMD接触件343的上表面352上。VLI互连件342的另一部分353搭接于BMD接触件343外部且在厚度方向上突出于BMD接触件343的上表面352下方。此仅为实例，且其他VLI互连件配置也处于各种实施例的范围内。在一些实施例中，VLI互连件342的至少一部分与BMD接触件343一同形成。

在图3B中的实例性配置中，导电图案BM01是BM0层中的VSS电源轨。在其中图3B中所示的结构沿着Y轴重复的至少一个实施例中，在BM0层中获得VSS电源轨与VDD电源轨的交替布置形式。在一些实施例中，VSS电源轨M01与VDD电源轨BM03的不对称电源放置使得可释放用于单元互连件的M0资源。在至少一个实施例中，本文中所阐述的一个或多个优点可由IC器件300B达成。

图4A至图4B是根据一些实施例的IC器件400的电路区的示意性截面图。在一些实施例中，IC器件400对应于IC器件100、IC器件200、布局图300A、IC器件300B中的一个或多个。图4A对应于沿着图3A中的线A-A’截取的X轴截面图，且图4B对应于沿着图3A中的线B-B’截取的Y轴截面图。为简洁起见，借由相同的参考编号来标示图3A至图3B、图4A至图4B中的对应组件。

如图4A中所示，IC器件400包括衬底410，衬底410具有前侧411和在衬底410的厚度方向上与前侧411相对的背侧412。在一些实施例中，衬底410包含半导体材料，例如硅、硅锗(SiGe)、镓砷或其他合适的半导体材料。在一些实施例中，衬底410包含介电材料，例如氮化硅、氧化硅、陶瓷、玻璃或其他合适的材料。在一些实施例中，衬底410包括多层式结构。在一些实施例中，衬底410被省略或者包括替换在制造期间使用的初始半导体块的绝缘层。

IC器件400还包括位于衬底410的前侧411之上的CFET器件413、414。在本文中详细阐述CFET器件413。以与CFET器件413相似的方式对CFET器件414进行配置。

如本文中所阐述，在CFET器件413中，顶部半导体器件(例如，NMOS)堆叠于作为PMOS的底部半导体器件之上。顶部半导体器件和底部半导体器件中的每个包括布置于对应的有源区中的沟道。例如，NMOS的沟道在对应的有源区OD-1中包含半导体材料(例如Si)且被配置为在厚度方向上堆叠于彼此之上同时彼此间隔开的多个N型纳米片461。相似地，PMOS的沟道在对应的有源区OD-2中包含半导体材料(例如Si)且被配置为在厚度方向上堆叠于彼此之上同时彼此间隔开的多个P型纳米片462。所阐述的沟道材料和纳米片仅是实例。其他沟道材料和/或沟道类型(例如纳米线、FinFET、平面类型或类似类型)也处于各种实施例的范围内。

顶部半导体器件和底部半导体器件中的每个还包括栅极。例如，CFET器件413包括栅极423，栅极423对应于借由局部互连件427而电耦合于一起的栅极区323、333。在一些实施例中，局部互连件427被形成为栅极423的组成部分，栅极423是围绕纳米片461、462延伸的全环绕栅极(all-around gate)。在一些实施例中，栅极423是金属栅极。其他栅极材料(例如多晶硅)也处于各种实施例的范围内。在一些实施例中，在制造制程期间，栅极423的栅极材料在对应的有源区中替换牺牲材料(例如SiGe)。在至少一个实施例中，CFET器件413包括隔离栅极配置，在隔离栅极配置中顶部半导体器件的栅极不借由局部互连件电耦合至下伏的底部半导体器件的栅极(即，在隔离栅极配置中省略局部互连件427)。CFET器件414包括与栅极区324、334对应的栅极424。

每一顶部半导体器件或底部半导体器件还包括位于对应的栅极与沟道之间的栅极电介质(未示出)。例如，栅极电介质位于栅极423与纳米片461、462之间且围绕纳米片461、462中的每个延伸。栅极电介质的实例性材料包括高介电常数介电材料或类似材料。

每一顶部半导体器件或底部半导体器件还包括位于对应的有源区中的源极/漏极。例如，CFET器件413的顶部半导体器件包括源极/漏极463、464，且CFET器件413的底部半导体器件包括源极/漏极465、466。源极/漏极464是CFET器件413、414的顶部半导体器件的共享源极/漏极。源极/漏极466是CFET器件413、414的底部半导体器件的共享源极/漏极。在一些实施例中，源极/漏极包括耦合至相邻的纳米片的外延结构。例如，源极/漏极463、464全部在有源区OD-1中借由纳米片461而耦合于一起，且源极/漏极465、466全部在有源区OD-2中借由纳米片462而耦合于一起。在一些实施例中，借由外延制程而生长源极/漏极。在CFET器件413中，顶部半导体器件包括栅极423、沟道或纳米片461以及源极/漏极463、464。底部半导体器件包括栅极423、沟道或纳米片462以及源极/漏极465、466。

IC器件400还包括对堆叠的源极/漏极464、466进行电耦合的MDLI互连件468。在一些实施例中，省略MDLI互连件468，并且/或者在堆叠的源极/漏极463、465之间设置对堆叠的源极/漏极463、465进行电耦合的另一MDLI互连件。MDLI互连件的实例性材料包括金属。

IC器件400还包括位于前侧上的各种MD接触件、VD通孔、VG通孔(未示出)以及位于背侧上的BMD接触件、BVD通孔、BVG通孔(未示出)。例如，MD接触件473与VD通孔474一同将源极/漏极463电耦合至前侧上的导电图案M03。BMD接触件475与BVD通孔476一同将源极/漏极465电耦合至背侧上的VDD电源轨BM03。IC器件400的BMD接触件475和其他BMD接触件形成于衬底410的前侧411上。IC器件400的BVD通孔476和其他BVD通孔延伸穿过衬底410以与衬底410的背侧412上的对应BM0导电图案进行接触。

IC器件400还包括前侧重布线结构480和背侧重布线结构490。重布线结构480在前侧上位于VD通孔、VG通孔之上且包括依序且交替地布置于VD通孔、VG通孔之上的多个金属层与通孔层。重布线结构480还包括其中嵌置有金属层和通孔层的各种层间介电(ILD)层(未示出)。重布线结构480的金属层和通孔层被配置成将IC器件400的各种元件或电路彼此电耦合且对IC器件400的各种元件或电路与外部电路系统进行电耦合。在重布线结构480中，紧邻地位于VD通孔、VG通孔之上且与VD通孔、VG通孔进行电性接触的最下部金属层是M0层，紧邻地位于M0层之上的下一金属层是M1层，紧邻地位于M1层之上的下一金属层是M2层，等等。M0层中的导电图案被称为M0导电图案，M1层中的导电图案被称为M1导电图案，等等。在Mn层与Mn+1层之间布置有对Mn层与Mn+1层进行电耦合的通孔层Vn，其中n是零和零以上的整数。例如，通孔零(V0)层是布置于M0层与M1层之间且对M0层与M1层进行电耦合的最下部通孔层。其他通孔层是V1、V2或类似通孔层。V0层中的通孔被称为V0通孔，V1层中的通孔被称为V1通孔，等等。背侧重布线结构490以与前侧重布线结构480相似的方式进行配置且包括金属层BM0、BM1或类似金属层以和通孔层BV0、BV1或类似通孔层。为简洁起见，在图4A、图4B中未完全示出重布线结构480、490中的金属层和通孔层。

如图4B中所示，IC器件400包括将VSS电源轨M01电耦合至导电图案BM01的电源抽头结构。

电源抽头结构包括与VDR通孔341、VLI互连件342、BMD接触件343、BVD通孔344对应的VDR通孔441、VLI互连件442、BMD接触件443、BVD通孔444。在图4B中的实例性配置中，VLI互连件442完全位于BMD接触件443的上表面452之上。在至少一个实施例中，VLI互连件442的部分向下延伸至上表面452下方，例如针对图3B所阐述。在至少一个实施例中，本文中所阐述的一个或多个优点可由IC器件400达成。

图5A包括根据一些实施例的IC器件500A的电路区的示意性透视图。在一些实施例中，IC器件500A对应于IC器件100、IC器件200、布局图300A、IC器件300B、IC器件400中的一个或多个。为简洁起见，借由相同的参考编号来标示图3A至图3B、图4A至图4B、图5A至图5B中的对应组件。

图5A中的IC器件500A的电路区是CFET器件501与电源抽头结构502的组合。CFET器件501包括位于与有源区OD-2对应的PMOS之上的与有源区OD-1对应的NMOS。栅极524为NMOS与PMOS二者所共享。栅极524对应于一个或多个栅极区321至326、栅极区331至336和/或栅极423、424。例如，栅极524是与栅极424对应的全环绕栅极。在一些实施例中，栅极524具有本文中所阐述的隔离栅极配置。CFET器件501还包括在厚度方向上将NMOS的特征电耦合至PMOS的特征的局部互连件568。例如，局部互连件568对应于MDLI互连件468。在一些实施例中，省略局部互连件568。CFET器件501的栅极和源极/漏极中的一个或多个借由导电图案M02、M03、BM02中的一个或多个电耦合至功能电路中的其他CFET器件和/或电耦合至VSS电源轨M01、VDD电源轨BM03中的一个或多个。

电源抽头结构502将VSS电源轨M01电耦合至导电图案BM01且包括与VDR通孔341或441、VLI互连件342或442、BMD接触件343或443、BVD通孔344或444对应的VDR通孔541、VLI互连件542、BMD接触件543、BVD通孔544。VLI互连件542被与和CPO区340相似的CPO区对应的介电材料540环绕。为简洁起见，未示出介电材料540的覆盖VLI互连件542的沿着X轴的相对端部的部分。介电材料540的实例性材料包括但不限于氮化物、氧化物、碳化物或类似材料。

电源抽头结构502与伪CFET器件530相邻地形成。伪CFET器件530具有若干可能的配置。在至少一个实施例中，以与CFET器件501相似的方式对伪CFET器件530进行配置，不同的是伪CFET器件530的栅极和源极/漏极不电耦合至其他CFET器件、VSS电源轨M01和VDD电源轨BM03。在一些实施例中，伪CFET器件530的源极/漏极531或源极/漏极532是不包含外延结构的伪源极/漏极。在至少一个实施例中，伪CFET器件530的栅极534是包含介电材料的伪栅极。其他伪CFET配置也处于各种实施例的范围内。

在一些实施例中，与伪CFET器件530相邻地形成的电源抽头结构502可用于在IC器件的背侧与前侧之间形成电源抽头，如本文中针对例如图1所阐述。在至少一个实施例中，与伪CFET器件530相邻地形成的电源抽头结构502被配置为位于功能电路外部的独立电源抽头。在其中功能电路包括伪CFET器件的一个或多个实施例中，电源抽头结构502与这种伪CFET器件相邻地形成，以对功能电路内部的电源抽头进行配置。

CFET器件501与电源抽头结构502的组合形成IC器件500A的电路区，如图5A中右侧所示。在这种组合中，伪CFET器件530被CFET器件501替换。CFET器件501的栅极524处于与VLI互连件542相交的Y-Z平面中。VLI互连件542借由介电材料540而与栅极524电隔离。在至少一个实施例中，本文中所阐述的一个或多个优点可由IC器件500A达成。

图5B是根据一些实施例的IC器件500B的电路区的示意性透视图。在一些实施例中，IC器件500B对应于IC器件100、IC器件200、布局图300A、IC器件300B、IC器件400中的一个或多个。

IC器件500B相似于IC器件500A，不同的是位于VLI互连件542与介电材料540之间的低介电常数介电材料550。在一些实施例中，如平面图中所示，低介电常数介电材料550在所有侧上环绕VLI互连件542。在至少一个实施例中，IC器件500B的低介电常数介电材料550与介电材料540的组合对应于本文中所阐述的CPO区。低介电常数介电材料550具有较二氧化硅低的介电常数。低介电常数介电材料550的实例性材料包括但不限于经氟掺杂的二氧化硅、有机硅酸盐玻璃(OSG)、经碳掺杂的氧化物(CDO)、多孔二氧化硅或类似材料。在一些实施例中，低介电常数介电材料550具有较介电材料540低的介电常数。例如，介电材料540包含介电常数高于低介电常数介电材料550的二氧化硅。在至少一个实施例中，低介电常数介电材料550会减少与VLI互连件542相关联的寄生电容的影响。在至少一个实施例中，本文中所阐述的一个或多个优点可由IC器件500B达成。

图6A包括根据一些实施例的电路区的示意性电路图和电路区的布局图600A的各个层处的示意图。在一些实施例中，图6A中的电路区对应于IC器件100、IC器件200、IC器件300B、IC器件400、IC器件500A、IC器件500B中的一个或多个的电路区。

图6A中的电路区是反相器(INV)。反相器INV包括串联耦合于VSS与VDD之间的NMOS晶体管N1与PMOS晶体管P1。晶体管N1、P1的栅极耦合至输入IN。晶体管N1、P1的共享源极/漏极耦合至输出ZN。在至少一个实施例中，反相器INV由一个或多个CFET器件实施，一个或多个CFET器件具有与晶体管N1对应的顶部半导体器件和与晶体管P1对应的底部半导体器件。

布局图600A是与反相器INV对应的单元INVD4的布局图且包括四指状式晶体管。在四指状式晶体管中，四个栅极区电耦合于一起，与四个栅极区相关联的源极电耦合于一起，且与四个栅极区相关联的漏极电耦合于一起。布局图600A包括与上部层320对应的上部层612和与底部层330对应的下部层613。布局图600A还包括与边界310对应的边界(未示出)。

上部层612包括对应CFET器件的顶部半导体器件(例如，NMOS晶体管)。上部层612包括NMOS有源区OD11、功能栅极区PO_11至PO_14、MD接触件MD_11至MD_15、VG通孔VG_11至VG_14、VD通孔VD_12、VD_14、VDR通孔VDR_11、VDR_13、VDR_15、MDLI互连件MDLI_12、MDLI_14、M0导电图案M0A_11、M0A_12、M0B_11、切割M0(cut-M0，CM0)区CM0A_11、CM0A_12、CM0B_11、CM0B_12、CPO区CPO_10和局部互连件VLI_10。具有标签“M0A”的M0导电图案属于一个掩模，且具有标签“M0B”的M0导电图案属于另一掩模。具有标签“CM0A”的CM0区是与原本连续的M0A导电图案被断开或者被划分成分离的两个M0A导电图案的情况对应的掩模。具有标签“CM0B”的CM0区是与原本连续的M0B导电图案被断开或者被划分成分离的两个M0B导电图案的情况对应的掩模。

下部层613包括对应CFET器件的底部半导体器件(例如，PMOS晶体管)。下部层613包括PMOS有源区OD12、功能栅极区PO_11至PO_14、BMD接触件BMD_10至BMD_15、BVD通孔BVD_10、BVDR通孔BVDR_11、BVDR_13、BVDR_15、MDLI互连件MDLI_12、MDLI_14、BM0导电图案BM0A_11、BM0A_12、BM0B_11、切割BM0(cut-BM0，BCM0)区BCM0A_11、BCM0A_12、BCM0B_11、BCM0B_12、CPO区CPO_10、局部互连件VLI_10、BV0通孔BV0_10和BM1导电图案BM1_10。具有标签“BM0A”的BM0导电图案属于一个掩模，且具有标签“BM0B”的BM0导电图案属于另一掩模。具有标签“BCM0A”的BCM0区是与原本连续的BM0A导电图案被断开或者被划分成分离的两个M0A导电图案的情况对应的掩模。具有标签“BCM0B”的BCM0区是与原本连续的BM0B导电图案被断开或者被划分成分离的两个M0B导电图案的情况对应的掩模。PMOS晶体管的功能栅极区耦合至对应的NMOS晶体管的栅极区且借由相同的参考编号PO_11至PO_14标示。

栅极区PO_11至PO_14对应于晶体管N1、P1中的每个的四个指状件且经由对应的通孔VG_11至VG_14而由与输入IN对应的导电图案M0A_11电耦合于一起。晶体管N1的源极借由接触件MD_11、MD_13、MD_15和对应的通孔VDR_11、VDR_13、VDR_15电耦合至作为VSS电源轨的导电图案M0A_12。晶体管P1的源极借由接触件BMD_11、BMD_13、BMD_15和对应的通孔BVDR_11、BVDR_13、BVDR_15电耦合至作为VDD电源轨的导电图案BM0A_11。导电图案BM0A_11的一半在布局图600A中包括于下部层613处。导电图案BM0A_11的另一半位于另一单元中。晶体管N1、P1的共享漏极借由互连件MDLI_12、MDLI_14和接触件MD_12、MD_14、BMD_12、BMD_14电耦合于一起。晶体管N1、P1的共享漏极经由对应的通孔VD_12、VD_14进一步电耦合至与输出ZN对应的导电图案M0B_11。

区CPO_10和位于区CPO_10中的互连件VLI_10对应于CPO区340和VLI互连件342。通孔VDR_13、互连件VLI_10、接触件BMD_10、通孔BVD_10对应于VDR通孔341、VLI互连件342、BMD接触件343、BVD通孔344且一同对将VSS电源轨M0A_12电耦合至导电图案BM0A_12的电源抽头结构进行配置。导电图案BM0A_12经由通孔BV0_10和导电图案BM1_10电耦合至下伏的电源输送网络以自电源输送网络接收VSS，如针对图1所阐述。因此，经由电源抽头结构将VSS自背侧提供至前侧上的VSS电源轨M0A_12。

图6B包括根据一些实施例的电路区的示意性电路图和电路区的布局图600B的各个层处的示意图。在一些实施例中，图6B中的电路区对应于IC器件100、IC器件200、IC器件300B、IC器件400、IC器件500A、IC器件500B中的一个或多个的电路区。布局图600B的与布局图600A中的组件对应的组件由相同的参考编号加上十来标示。例如，布局图600B中的有源区OD21、OD22对应于布局图600A中的有源区OD11、OD12。

图6B中的电路区是两个输入的与非门(ND2)。ND2门包括NMOS晶体管N2、N3和PMOS晶体管P2、P3。晶体管N2、N3串联耦合于VSS和输出ZN之间。晶体管P2、P3并联耦合于输出ZN与VDD之间。晶体管N2、P2的栅极电耦合至第一输入A1。晶体管N3、P3的栅极电耦合至第二输入A2。在至少一个实施例中，ND2门由具有与晶体管N2对应的顶部半导体器件和与晶体管P2对应的底部半导体器件的一个或多个第一CFET器件以及具有与晶体管N3对应的顶部半导体器件和与晶体管P3对应的底部半导体器件的一个或多个第二CFET器件来实施。

布局图600B是与ND2门对应的单元ND2D2的布局图且包括两指状式晶体管。布局图600B包括与上部层320对应的上部层622和与底部层330对应的下部层623。布局图600B还包括与边界310对应的边界(未示出)。

上部层622包括CM0区CM0A_23，CM0区CM0A_23将M0A导电图案分离成与输出ZN对应的导电图案M0A_21和与输入A2对应的导电图案M0A_23。栅极区PO_21、PO_24对应于晶体管N2、P2中的每个的两个指状件且经由对应的通孔VG_21、VG_24而由与输入A1对应的导电图案M0A_21电耦合于一起。栅极区PO_22、PO_23对应于晶体管N3、P3中的每个的两个指状件且经由对应的通孔VG_22、VG_23而由与输入A2对应的导电图案M0A_23电耦合于一起。晶体管N3的源极借由接触件MD_23和通孔VDR_23电耦合至作为VSS电源轨的导电图案M0A_22。晶体管P2、P3的源极借由接触件BMD_22、BMD_24和对应的通孔BVDR_22、BVDR_24电耦合至作为VDD电源轨的导电图案BM0A_21。导电图案BM0A_21的一半在布局图600B中包括于下部层623处。导电图案BM0A_21的另一半位于另一单元中。晶体管P2、P3的共享漏极与晶体管N2的漏极借由互连件MDLI_21、MDLI_25、接触件MD_21、MD_25、BMD_21、BMD_23、BMD_25、通孔VD_21、BVD_21、BVD_23、BVD_25和导电图案BM0B_21电耦合于一起且耦合至与输出ZN对应的导电图案M0A_21。

布局图600B包括与CPO区340和VLI互连件342对应的区CPO_20和位于区CPO_20中的互连件VLI_20。通孔VDR_23、互连件VLI_20、接触件BMD_20、通孔BVD_20对应于VDR通孔341、VLI互连件342、BMD接触件343、BVD通孔344且一同对将VSS电源轨M0A_22电耦合至导电图案BM0A_22的电源抽头结构进行配置。导电图案BM0A_22经由通孔BV0_20和导电图案BM1_20电耦合至下伏的电源输送网络以自电源输送网络接收VSS，如针对图1所阐述。因此，经由电源抽头结构将VSS自背侧提供至前侧上的VSS电源轨M0A_22。

图6C包括根据一些实施例的电路区的示意性电路图和电路区的布局图600C的各个层处的示意图。在一些实施例中，图6C中的电路区对应于IC器件100、IC器件200、IC器件300B、IC器件400、IC器件500A、IC器件500B中的一个或多个的电路区。布局图600C的与布局图600A中的组件对应的组件由相同的参考编号加上二十来标示。例如，布局图600C中的有源区OD31、OD32对应于布局图600A中的有源区OD11、OD12。

图6C中的电路区是两个输入的或非门(NR2)。NR2门包括NMOS晶体管N4、N5和PMOS晶体管P4、P5。晶体管N4、N5并联耦合于VSS与输出ZN之间。晶体管P4、P5串联耦合于输出ZN与VDD之间。晶体管N4、P4的栅极电耦合至第一输入A1。晶体管N5、P5的栅极电耦合至第二输入A2。在至少一个实施例中，NR2门由具有与晶体管N4对应的顶部半导体器件和与晶体管P4对应的底部半导体器件的一个或多个第一CFET器件以和具有与晶体管N5对应的顶部半导体器件和与晶体管P5对应的底部半导体器件的一个或多个第二CFET器件来实施。

布局图600C是与NR2门对应的单元NR2D2的布局图且包括两指状式晶体管。布局图600C包括与上部层320对应的上部层632和与底部层330对应的下部层633。布局图600C还包括与边界310对应的边界(未示出)。

上部层632包括CM0区CM0A_33，CM0区CM0A_33将M0A导电图案分离成与输入A2对应的导电图案M0A_31和与输入A1对应的导电图案M0A_33。栅极区PO_31、PO_32对应于晶体管N5、P5中的每个的两个指状件且经由对应的通孔VG_31、VG_32而由与输入A2对应的导电图案M0A_31电耦合于一起。栅极区PO_33、PO_34对应于晶体管N4、P4中的每个的两个指状件且经由对应的通孔VG_33、VG_34而由与输入A1对应的导电图案M0A_33电耦合于一起。晶体管N4、N5的源极借由接触件MD_31、MD_35和通孔VDR_31、VDR_35电耦合至作为VSS电源轨的导电图案M0A_32。晶体管P4的源极借由接触件BMD_32和对应的通孔BVDR_32电耦合至作为VDD电源轨的导电图案BM0A_31。导电图案BM0A_31的一半在布局图600C中包括于下部层633处。导电图案BM0A_31的另一半位于另一单元中。晶体管N4、N5的共享漏极与晶体管P5的漏极借由互连件MDLI_34、接触件MD_32、MD_34、BMD_31、BMD_35、通孔VD_32、VD_34、BVD_31、BVD_35、导电图案BM0B_31电耦合于一起且耦合至与输出ZN对应的导电图案M0B_31。

布局图600C包括与CPO区340和VLI互连件342对应的区CPO_30和位于区CPO_30中的互连件VLI_30。通孔VDR_33、互连件VLI_30、接触件BMD_30、通孔BVD_30对应于VDR通孔341、VLI互连件342、BMD接触件343、BVD通孔344且一同对将VSS电源轨M0A_32电耦合至导电图案BM0A_32的电源抽头结构进行配置。导电图案BM0A_32经由通孔BV0_30和导电图案BM1_30电耦合至下伏的电源输送网络以自电源输送网络接收VSS，如针对图1所阐述。因此，经由电源抽头结构将VSS自背侧提供至前侧上的VSS电源轨M0A_32。

在至少一个实施例中，布局图600A、600B、600C中的至少一个作为标准单元而被储存于非暂时性计算机可读记录介质上的至少一个库中，且被读出并放置至欲被设计和/或制造的IC器件的布局图中。在至少一个实施例中，本文中所阐述的一个或多个优点可由布局图600A、600B、600C中的一个或多个和/或与布局图600A、600B、600C中的一个或多个对应的IC器件来达成。

布局图300A、600A、600B、600C是功能单元的实例，功能单元各自具有一个CH的单元高度且其中并入有电源抽头单元。根据一些实施例，针对图7A至图7B、图8A至图8B阐述具有除一个CH之外的单元高度的功能单元的实例。

图7A包括根据一些实施例的将单元710、720放置至IC器件的电路区的布局图700A中的示意图。在一些实施例中，图7A中的电路区对应于IC器件100、IC器件200、IC器件300B、IC器件400、IC器件500A、IC器件500B中的一个或多个的电路区。单元710、720和布局图700A包括CFET器件。为简洁起见，在图7A中示出CFET器件的上部层，而下部层被省略。此外，布局图700A中的M0导电图案和BM0导电图案未被完全示出，而是由对应地位于图7A中的布局图700A的左侧和右侧上的对应的M0迹线和BM0迹线示意性地示出。

每一单元710、720是具有1.5CH的单元高度的功能单元。单元710包括具有边缘711的边界、有源区712、栅极区713、714和沿着边缘711的CPO区715。在至少一个实施例中，单元710的边界、边缘711、有源区712、栅极区713、714和CPO区715对应于边界310、边缘311、有源区OD-1、栅极区321至326中的一个或多个和CPO区340。单元720包括具有与边缘711邻接的边缘721的边界、有源区722、栅极区723、724和沿着边缘721的CPO区725以及沿着单元720的边界的相对边缘的另外的CPO区726。在一些实施例中，省略CPO区726。在至少一个实施例中，单元720的边界、边缘721、有源区722、栅极区723、724和CPO区725对应于边界310、边缘311、有源区OD-1、栅极区321至326中的一个或多个和CPO区340。在一些实施例中，CPO区715、725尚不包括用于电源抽头结构的VLI互连件。

例如借由本文中所阐述的APR操作中的EDA工具或系统将单元710、720放置于布局图700A中，使得边缘711邻接边缘721，进而形成共享边缘731。栅极区713、714沿着Y轴与栅极区723、724对齐。

例如借由EDA工具或系统产生共享CPO区735，以替换CPO区715、725。共享CPO区735跨过共享边缘731而沿着Y轴连续地延伸。在一些实施例中，共享CPO区735包括整个CPO区715和/或整个CPO区725。例如，共享CPO区735的边缘737与CPO区715的边缘717重合，并且/或者共享CPO区735的边缘738与CPO区725的边缘728重合。在至少一个实施例中，共享CPO区735不必包括整个CPO区715和/或CPO区725。

例如借由EDA工具或系统在共享CPO区735内产生VLI互连件740。VLI互连件740跨过共享边缘731而沿着Y轴连续地延伸。例如借由EDA工具或系统产生一个或多个另外的特征(例如BMD接触件、BVD通孔和/或VDR通孔)，以与VLI互连件740一同配置本文中所阐述的电源抽头结构。例如，包括VLI互连件740的电源抽头结构被配置成将M0层中的VSS电源轨741电耦合至BM0层中的导体752或753。

图7B包括根据一些实施例的IC器件的电路区的布局图700B的各个层处的示意图。在一些实施例中，图7B中的电路区对应于IC器件100、IC器件200、IC器件300B、IC器件400、IC器件500A、IC器件500B中的一个或多个的电路区。为简洁起见，借由相同的参考编号来标示图7A、图7B中的对应组件。

布局图700B是布局图700A在单元710、720中的每个是INVD2单元时的具体实例，INVD2单元是包括两指状式晶体管的反相器。

对于单元710而言，在布局图700B的上部层761处，顶部半导体器件(例如，NMOS晶体管)的栅极区713、714借由对应的VG通孔和M0导电图案744电耦合于一起。NMOS晶体管的源极借由对应的MD接触件和VDR通孔电耦合至M0层中的VSS电源轨745。在布局图700B的下部层762处，底部半导体器件(例如，PMOS晶体管)的源极借由对应的BMD接触件和BVDR通孔电耦合至BM0层中的VDD电源轨756。NMOS晶体管的漏极和PMOS晶体管的漏极借由MDLI互连件和VD通孔VD电耦合至M0导电图案746。以相似的方式对单元720中的NMOS晶体管与PMOS晶体管进行耦合以配置对应的反相器。

如本文中所阐述，包括VLI互连件740的电源抽头结构被配置成将M0层中的VSS电源轨741电耦合至BM0层中的导体752或753。布局图700A、700B是其中电源抽头结构或电源抽头单元布置于彼此邻接地放置的功能单元710、720之间的实例。在至少一个实施例中，功能单元710、720是功能电路的其中嵌置有包括VLI互连件740的电源抽头结构或电源抽头单元的部分。在至少一个实施例中，本文中所阐述的一个或多个优点可由布局图700A、700B中的一个或多个和/或与布局图700A、700B中的一个或多个对应的IC器件来达成。

图8A包括根据一些实施例的将单元801至807放置至IC器件的电路区的布局图800中的示意图。图8B包括根据一些实施例的在进行单元放置之后的布局图800的各种示意图。在一些实施例中，图8A至图8B中的电路区对应于IC器件100、IC器件200、IC器件300B、IC器件400、IC器件500A、IC器件500B中的一个或多个的电路区。单元801至807和布局图800包括CFET器件。为简洁起见，在图8A至图8B中示出CFET器件的上部层，而下部层被省略。

在图8A中的实例性配置中，单元801至807中的每个是INVD2单元。单元801至803具有一个CH的单元高度，而单元804至807具有1.5CH的单元高度。在一些实施例中，单元804、806对应于单元710且具有与CPO区715对应的CPO区814、816，而单元805、807对应于单元720且具有与CPO区725对应的CPO区815、817。单元801至807彼此邻接地放置，如双端箭头809示意性地示出。作为单元放置的结果，在单元804、805之间获得共享边缘821，在单元806、807之间获得共享边缘822，且在单元804至807之间获得共享边缘823。

在图8B中，示意图820示出进行单元放置之后的布局图800。将CPO区814、815合并成跨过共享边缘821延伸的共享CPO区825或者使用共享CPO区825替换CPO区814、815，且在共享CPO区825内部产生VLI互连件835，如本文中针对图7B所阐述。相似地，将CPO区816、817合并成跨过共享边缘822延伸的共享CPO区827或者使用共享CPO区827替换CPO区816、817，且在共享CPO区827内部产生VLI互连件837。示意图830示出此阶段的布局图800。在至少一个实施例中，产生一个或多个另外的特征(例如BMD接触件、BVD通孔和/或VDR通孔)，以与VLI互连件835、837一同配置对应的电源抽头结构。与VLI互连件835、837对应的电源抽头结构被配置成将电源自根据示意图830处所示的布局图800制造的IC器件的一个侧电性输送至另一侧。

在一些实施例中，在产生CPO区825、827之后进一步修改布局图800。例如，将CPO区825、827合并成跨越共享边缘823延伸的共享CPO区829或者使用共享CPO区829替换CPO区825、827，且在共享CPO区829内部产生VLI互连件839。示意图840示出此阶段的布局图800。在至少一个实施例中，产生一个或多个另外的特征(例如BMD接触件、BVD通孔和/或VDR通孔)以与VLI互连件839一同配置一个或多个电源抽头结构。与VLI互连件839对应的一个或多个电源抽头结构被配置成将电源自根据示意图840处所示的布局图800制造的IC器件的一个侧电性输送至另一侧。在至少一个实施例中，本文中所阐述的一个或多个优点可由布局图800和/或与布局图800对应的IC器件来达成。

图9A是根据一些实施例的产生布局且使用布局来制造IC器件的方法900A的流程图。根据一些实施例，可例如使用本文中所阐述的EDA系统和/或集成电路(IC)制造系统来实施方法900A。关于方法900A，布局的实例包括本文中所揭露的布局图或类似布局图。根据方法900A制造的IC器件的实例包括本文中所揭露的IC器件中的一个或多个。

在操作902处，产生布局，布局包括嵌置于功能单元或功能电路中的至少一个电源抽头单元或电源抽头结构以及其他组件，如本文中所阐述。

在操作904处，基于布局进行以下操作中的至少一个：(A)进行一或多次光刻曝光；或者(B)制作一个或多个半导体掩模；或者(C)制作位于IC器件的层中的一个或多个组件。

图9B是根据一些实施例的产生布局的方法900B的流程图。图9B所示流程图示出根据一个或多个实施例的附加操作，附加操作展示出可在图9A所示操作902中实施的程序的一个或多个实例。

在操作920处，在包括至少一个CFET器件的单元的切割栅极区内产生局部互连件。例如，本文中所阐述的EDA工具或系统自库加载针对图3A阐述的单元，但不使用VLI互连件342。EDA工具或系统在单元的CPO区340内进一步产生VLI互连件342。

在操作922处，产生用于与局部互连件一同配置电源抽头结构的一个或多个接触特征或通孔，电源抽头结构用于将CFET器件的第一侧处的电源轨电耦合至CFET器件的第二侧处的导体。例如，本文中所阐述的EDA工具或系统产生VDR通孔341、BMD接触件343、BVD通孔344中的一个或多个(在尚未包括于单元中的情况下)，以用于与VLI互连件342一同配置电源抽头结构，如针对图3A至图3B所阐述。电源抽头结构将CFET器件的前侧处的VSS电源轨M01电耦合至背侧处的导电图案BM01，同样如针对图3A至图3B所阐述。

在操作924处，将其中配置有或嵌置有电源抽头结构的单元储存于库中及/或储存于非暂时性计算机可读记录介质上。例如，将与布局图300A对应的单元储存为标准单元，以用于稍后检索以及在布局图中的放置。

图9C是根据一些实施例的产生布局的方法900C的流程图。图9C所示流程图示出根据一个或多个实施例的附加操作，附加操作展示出可在图9A所示操作902中实施的程序的一个或多个另外的实例。相较于用于在单元中产生或嵌置电源抽头结构的方法900B，方法900C用于在多个单元之间产生或嵌置电源抽头结构。

在操作930处，在IC布局中沿着第一边缘放置具有第一切割栅极区的第一单元。例如，本文中所阐述的EDA工具或系统在布局图中沿着单元710的边缘711放置具有CPO区715的单元710。

在操作932处，在IC布局中沿着第二边缘放置具有第二切割栅极区的第二单元，其中第二边缘邻接第一边缘以形成第一单元与第二单元的共享边缘。例如，如针对图7A所阐述，EDA工具或系统在布局图中沿着单元720的边缘721放置具有CPO区725的单元720。边缘721邻接边缘711以形成单元710、720的共享边缘731。

在操作934处，产生共享切割栅极区。共享切割栅极区替换第一切割栅极区及第二切割栅极区且跨过共享边缘连续地延伸。例如，如针对图7A所阐述，EDA工具或系统产生共享CPO区735，共享CPO区735替换CPO区715、725且跨过共享边缘731连续地延伸。

在操作936处，在共享切割栅极区内产生局部互连件。例如，如针对图7A所阐述，EDA工具或系统在共享CPO区735内产生VLI互连件740。在一些实施例中，也产生用于与VLI互连件740一同配置电源抽头结构的一个或多个接触特征或通孔，电源抽头结构用于将第一侧处的电源轨电耦合至第二侧处的导体，如本文中所阐述。

在操作938处，将IC布局储存于非暂时性计算机可读记录介质中，如本文中所阐述。

图9D是根据一些实施例的制造IC器件的方法900D的流程图。图9D所示流程图示出根据一个或多个实施例的附加操作，附加操作展示出可在图9A所示操作904中实施的程序的一个或多个实例。

在操作940处，在衬底的前侧处形成多个CFET器件。例如，如针对图4A至图4B所阐述，在衬底410的前侧411处形成各种CFET器件。

自衬底410开始进行实例性制造制程。在一些实施例中，衬底410是具有半导体块及位于半导体块之上的绝缘层的绝缘体上硅衬底。其他衬底配置也处于各种实施例的范围内。

在衬底410的前侧411之上依序沉积第一半导体材料与不同于第一半导体材料的第二半导体材料的交替层。在一些实施例中，第一半导体材料包括硅，且第二半导体材料包括SiGe。因此，在衬底410的前侧411之上堆叠交替的SiGe/Si/SiGe/Si层。在一些实施例中，借由外延制程形成交替层SiGe/Si/SiGe/Si。用于不同的第一半导体材料与第二半导体材料的交替层的其他材料及/或制造制程也处于各种实施例的范围内。

在一些实施例中，在交替层SiGe/Si/SiGe/Si之上形成牺牲栅极结构，以用作用于后续图案化的掩模，并用于在稍后形成金属栅极。在实例中，每一牺牲栅极结构包括各种牺牲层，例如牺牲栅极电极(例如，多晶硅)、硬掩模层(例如，SiN、SiCN、SiO或类似材料)。借由沉积制程、光刻制程、蚀刻制程、其组合或类似制程形成牺牲栅极结构。借由使用牺牲栅极结构作为掩模来对交替层SiGe/Si/SiGe/Si进行图案化。

接下来制作各种半导体器件。在至少一个实施例中，在沟渠中形成隔离区，以将欲被制造的器件的有源区分离并电隔离。在一些实施例中，例如借由化学气相沉积(CVD)、离子增强型CVD(PECVD)、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化或类似制程来沉积一或多种介电材料(例如SiO和/或SiN)。随后，例如借由蚀刻和/或化学机械研磨(CMP)使介电材料凹陷，以形成隔离区。

在一些实施例中，借由蚀刻制程选择性地移除交替层SiGe/Si/SiGe/Si的被暴露出的边缘处的SiGe。在一些实施例中，选择性地移除SiGe包括氧化制程和随后的选择性蚀刻。

在一些实施例中，外延生长与源极/漏极463至466相似的源极/漏极部件作为外延结构。将源极/漏极部件生长成与Si层的被暴露出的边缘接触。实例性外延制程包括但不限于CVD沉积、超高真空CVD(UHV-CVD)、低压CVD(LPCVD)、离子增强型CVD(PECVD)、选择性外延生长(SEG)或类似制程。

在一些实施例中，实行金属栅极替换制程来使用金属栅极结构替换牺牲栅极结构。在一些实施例中，借由一个或多个蚀刻制程(例如湿蚀刻、干蚀刻或类似制程)移除牺牲栅极结构。借由选择性氧化/蚀刻制程选择性地移除SiGe层。Si层保留下来且为顶部半导体器件和底部半导体器件配置纳米片461、462。形成金属栅极结构以包绕于纳米片461、462周围。在一些实施例中，每一金属栅极结构包括包绕于纳米片461、462周围的栅极电介质以及位于栅极电介质之上的金属栅极(例如，栅极423、424)，以获得对应的顶部半导体器件和底部半导体器件。栅极电介质的实例性材料包括高介电常数介电材料，例如HfO₂、HfSiO、HfSiO₄、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO₂、ZrSiO₂、AlO、AlSiO、Al₂O₃、TiO、TiO₂、LaO、LaSiO、Ta₂O₃、Ta₂O₅、Y₂O₃、SrTiO₃、BaZrO、BaTiO₃(BTO)、(Ba,Sr)TiO₃(BST)、Si₃N₄、二氧化铪-氧化铝(HfO₂—Al₂O₃)合金或类似材料。在一些实施例中，借由CVD、PVD、ALD或类似制程沉积栅极电介质。在一些实施例中，每一金属栅极包含一或多种金属，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi，且借由例如CVD、ALD、PVD、镀覆、化学氧化、热氧化或类似制程形成。

在操作942处，为多个CFET器件中的至少一个形成局部互连件。例如，例如借由蚀刻操作和金属沉积操作形成一个或多个局部互连件(例如，VLI互连件和/或MDLI互连件)以及各种MD接触件、VD通孔、VG通孔。在一些实施例中，在与CPO掩模对应的区内(例如，在CPO区340内)形成VLI互连件(例如，VLI互连件342)。在一个或多个实施例中，CPO区340包括环绕VLI互连件342的低介电常数介电材料。

在操作944处，形成前侧重布线结构和背侧重布线结构。例如，实行沉积操作和图案化操作以在衬底410的前侧411处形成前侧重布线结构480。此后，将正在制造的IC器件上下翻转并临时结合至载体。自背侧412(现在面朝上)实行晶圆薄化，以移除衬底410的部分。在一些实施例中，晶圆薄化制程包括磨制操作、研磨操作(例如化学机械研磨(CMP))或类似制程。在至少一个实施例中，完全移除用于形成CFET器件的原始衬底，且在CFET器件之上形成新的衬底(例如，绝缘衬底)。借由沉积操作和图案化操作在衬底410的背侧412处形成背侧重布线结构490。如针对图2所阐述，重布线结构480、490将多个CFET器件电耦合至功能电路中。重布线结构480、490还包括位于前侧和背侧中的一个处的电源轨，电源轨借由局部互连件耦合至另一侧处的导体，例如针对图4B所阐述。

尽管所阐述的制造制程在一个或多个实施例中包括纳米片器件的形成，然而其他类型的器件(例如，纳米线、FinFET、平面器件或类似器件)也处于各种实施例的范围内。所阐述的制造制程和/或操作次序仅是实例。其他制造制程和/或操作次序也处于各种实施例的范围内。在至少一个实施例中，本文中所阐述的一个或多个优点可由借由方法900B、900C产生的布局图和/或根据方法900D制造的IC器件来达成。

所阐述的方法包括实例性操作，但其未必需要以所示次序来实行。根据本揭露实施例的精神和范围，可在适宜情况下添加操作、替换操作、改变操作的次序和/或消除操作。将不同特征和/或不同实施例加以组合的实施例也处于本揭露的范围内，且其将在此项技术中具有通常知识者阅读本揭露之后显而易见。

在一些实施例中，以上所论述的至少一或多种方法全部或部分地由至少一个EDA系统实行。在一些实施例中，EDA系统可用作以下所论述的IC制造系统的设计室的部分。

图10是根据一些实施例的电子设计自动化(EDA)系统1000的框图。

在一些实施例中，EDA系统1000包括APR系统。根据一些实施例，可例如使用EDA系统1000实施根据一个或多个实施例的本文中的用于设计表示配线布线布置方式的布局图的方法。

在一些实施例中，EDA系统1000是包括硬件处理器1002和非暂时性计算机可读记录介质1004的一般用途计算器件。记录介质1004被编码有(即，储存)计算机程序码1006(即，可执行指令集)以及其他要素。由硬件处理器1002执行指令1006(至少部分地)表示实施本文中根据一个或多个实施例阐述的方法(在下文中被称为所提出的制程和/或方法)的部分或全部的EDA工具。

处理器1002经由总线1008电耦合至计算机可读记录介质1004。处理器1002也借由总线1008电耦合至输入/输出(I/O)界面1010。网络界面1012也经由总线1008电性连接至处理器1002。网络界面1012连接至网络1014，以使得处理器1002和计算机可读记录介质1004能够经由网络1014连接至外部元件。处理器1002被配置成执行编码于计算机可读记录介质1004中的计算机程序码1006以便使系统1000可用于实行所提出的制程和/或方法的部分或全部。在一个或多个实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、应用专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读记录介质1004是电子、磁性、光学、电磁、红外线和/或半导体系统(或设备或器件)。例如，计算机可读记录介质1004包括半导体或固态存储器、磁带、可抽换式计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬式磁碟和/或光盘。在使用光盘的一个或多个实施例中，计算机可读记录介质1004包括光盘只读存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频盘(DVD)。

在一个或多个实施例中，记录介质1004储存计算机程序码1006，计算机程序码1006被配置成使系统1000(其中这种执行(至少部分地)表示EDA工具)可用于实行所提出的制程和/或方法的部分或全部。在一个或多个实施例中，记录介质1004也储存便于实行所提出的制程和/或方法的部分或全部的信息。在一个或多个实施例中，记录介质1004储存包括本文中所揭露的这种标准单元的标准单元库1007。

EDA系统1000包括I/O界面1010。I/O界面1010耦合至外部电路系统。在一个或多个实施例中，I/O界面1010包括用于将信息和命令传达至处理器1002的键盘、小键盘、鼠标、轨迹球、轨迹垫、触控荧幕和/或游标方向键。

EDA系统1000也包括耦合至处理器1002的网络界面1012。网络界面1012使得系统1000能够与网络1014进行通讯，网络1014连接有一个或多个其他计算机系统。网络界面1012包括：无线网络界面，例如蓝牙(BLUETOOTH)、无线保真(WIFI)、全球互通微波存取(WIMAX)、通用封包无线电服务(GPRS)或宽带分码多重存取(WCDMA)；或者有线网络界面，例如以太网络(ETHERNET)、USB或IEEE-1364。在一个或多个实施例中，在二或更多个系统1000中实施所提出的制程和/或方法的部分或全部。

系统1000被配置成经由I/O界面1010接收信息。经由I/O界面1010接收的信息包括由处理器1002处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。信息经由总线1008传输至处理器1002。EDA系统1000被配置成经由I/O界面1010接收与用户界面(UI)相关的信息。信息作为用户界面(UI)1042储存于计算机可读记录介质1004中。

在一些实施例中，以由处理器执行的独立软件应用形式来实施所提出的制程和/或方法的部分或全部。在一些实施例中，以作为附加软件应用的部分的软件应用形式实施所提出的制程和/或方法的部分或全部。在一些实施例中，以软件应用的插件形式实施所提出的制程和/或方法的部分或全部。在一些实施例中，以作为EDA工具的部分的软件应用形式实施所提出的制程和/或方法中的至少一个。在一些实施例中，以由EDA系统1000使用的软件应用形式实施所提出的制程和/或方法的部分或全部。在一些实施例中，使用工具(例如，可自楷登设计系统公司(CADENCE DESIGN SYSTEMS,Inc.)购得的或者另一合适的布局产生工具)来产生包括标准单元的布局图。

在一些实施例中，以非暂时性计算机可读记录介质中所储存的程序的功能形式来达成制程。非暂时性计算机可读记录介质的实例包括但不限于外部/可移除式和/或内部/内建储存单元或存储单元，例如光盘(例如DVD)、磁碟(例如硬盘)、半导体存储器(例如ROM、RAM)、存储卡和类似单元中的一个或多个。

图11是根据一些实施例的集成电路(IC)制造系统1100和与IC制造系统1100相关联的IC制造流程的框图。在一些实施例中，使用制造系统1100而基于布局图制作以下中的至少一个：(A)一个或多个半导体掩模或(B)位于半导体集成电路的层中的至少一个组件。

在图11中，IC制造系统1100包括例如设计室1120、掩模室1130和IC制造厂/制作商150等实体，实体在与制造IC器件1160相关的设计、开发和制造循环和/或服务中彼此进行交互。系统1100中的实体是借由通讯网路而连接。在一些实施例中，通讯网路是单一网络。在一些实施例中，通讯网路是各种不同的网络，例如内部网络和网际网络。通讯网路包括有线通讯沟道和/或无线通讯沟道。每一实体与其他实体中的一个或多个进行交互，且向其他实体中的一个或多个提供服务和/或自其他实体中的一个或多个接收服务。在一些实施例中，单一较大的公司拥有设计室1120、掩模室1130和IC制造厂1150中的二或更多个。在一些实施例中，设计室1120、掩模室1130和IC制造厂1150中的二或更多个共存于共享设施中且使用共享资源。

设计室(或设计团队)1120产生IC设计布局图1122。IC设计布局图1122包括为IC器件1160设计的各种几何图案。几何图案对应于构成欲被制作的IC器件1160的各种组件的金属层、氧化物层或半导体层的图案。各个层进行组合以形成各种IC特征。例如，IC设计布局图1122的部分包括欲形成于半导体衬底(例如硅晶圆)中的各种IC特征(例如有源区、栅极电极、源极和漏极、层间互连件的金属线或通孔以及接合焊盘的开口)以及设置于半导体衬底上的各种材料层。设计室1120实施恰当的设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、物理设计或放置和布线操作中的一个或多个。IC设计布局图1122是以具有几何图案的信息的一个或多个数据文件形式来呈现。例如，可以GDSII文件格式或DFII文件格式表达IC设计布局图1122。

掩模室1130包括数据准备1132和掩模制作1144。掩模室1130使用IC设计布局图1122，以根据IC设计布局图1122制造一个或多个掩模1145以用于制作IC器件1160的各个层。掩模室1130实行掩模数据准备1132，在进行掩模数据准备1132时将IC设计布局图1122转译成代表性数据文件(“RDF”)。掩模数据准备1132为掩模制作1144提供RDF。掩模制作1144包括掩模绘图机。掩模绘图机将RDF转换成衬底(例如，掩模(罩版)1145或半导体晶圆1153)上的影像。掩模数据准备1132操控设计布局图1122以遵循掩模绘图机的特定特性和/或IC制造厂1150的要求。在图11中，将掩模数据准备1132与掩模制作1144示出为分开的元件。在一些实施例中，掩模数据准备1132和掩模制作1144可被统称为掩模数据准备。

在一些实施例中，掩模数据准备1132包括光学近接修正(OPC)，光学近接修正使用光刻增强技术来补偿影像误差(例如，可能由绕射、干扰、其他制程效应和类似原因引起的影像误差)。OPC对IC设计布局图1122进行调整。在一些实施例中，掩模数据准备1132还包括分辨率增强技术RET)，例如偏轴照明、次级分辨率辅助特征、相移掩模、其他合适的技术和类似技术或其组合。在一些实施例中，也使用逆向光刻技术(ILT)，其将OPC视为逆向成像问题。

在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，掩模规则检查器使用含有某些几何约束条件和/或连接性约束条件的一组掩模生成规则对已经历OPC中的制程的IC设计布局图1122进行检查，以确保有足够的余裕来将半导体制造制程的可变性和类似因素考量在内。在一些实施例中，MRC修改IC设计布局图1122以补偿掩模制作1144期间的限制，此可取消为满足掩模生成规则而借由OPC实行的修改的部分。

在一些实施例中，掩模数据准备1132包括光刻制程检查(LPC)，光刻制程检查对将由IC制造厂1150为制作IC器件1160而实施的处理进行模拟。LPC基于IC设计布局图1122对这种处理进行模拟以生成模拟的所制造器件，例如IC器件1160。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数和/或制造制程的其他态样。LPC会将例如以下各种因子考量在内：空中影像对比、焦深(DOF)、掩模误差增强因子(MEEF)、其他合适的因子和类似因子或其组合。在一些实施例中，在已借由LPC生成模拟的所制造器件之后，若模拟的器件的形状相近度不足以满足设计规则，则重复进行OPC和/或MRC以进一步改进IC设计布局图1122。

应理解，对掩模数据准备1132的以上说明已出于清晰目的而加以简化。在一些实施例中，数据准备1132包括附加特征，例如根据制造规则来修改IC设计布局图1122的逻辑运算(LOP)。另外，可按照各种不同的次序执行在数据准备1132期间应用于IC设计布局图1122的制程。

在掩模数据准备1132之后及在掩模制作1144期间，基于经修改的IC设计布局图1122制作掩模1145或掩模1145的群组。在一些实施例中，掩模制作1144包括基于IC设计布局图1122实行一或多次光刻曝光。在一些实施例中，使用电子束(e-beam)或由多个电子束构成的机制来基于经修改的IC设计布局图1122在掩模(光掩模或罩版)1145上形成图案。可以各种技术形成掩模1145。在一些实施例中，使用二元技术形成掩模1145。在一些实施例中，掩模图案包括不透明区和透明区。用于对已涂布于晶圆上的影像敏感材料层(例如，光刻胶)进行曝光的辐射束(例如，紫外线(UV)束)被不透明区阻挡且透射穿过透明区。在一个实例中，掩模1145的二元掩模版本包括透明衬底(例如，熔融石英)和涂布于二元掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1145。在掩模1145的相移掩模(PSM)版本中，形成于相移掩模上的图案中的各种特征被配置成具有恰当的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的PSM或交替的PSM。由掩模制作1144产生的掩模用于各种制程中。例如，这种掩模用于离子注入制程中以在半导体晶圆1153中形成各种经掺杂区、用于蚀刻制程中以在半导体晶圆1153中形成各种蚀刻区、和/或用于其他合适的制程中。

IC制造厂1150是包括用于制作各种不同的IC产品的一个或多个制造设施的IC制作企业。在一些实施例中，IC制造厂1150是半导体铸造厂。例如，可存在用于多个IC产品的前端制作(前段制程(FEOL)制作)的制造设施，而第二制造设施可提供用于IC产品的互连和封装的后端制作(后段制程(BEOL)制作)，且第三制造设施可为铸造企业提供其他服务。

IC制造厂1150包括制作工具1152，制作工具1152被配置成对半导体晶圆1153执行各种制造操作，进而使得根据掩模(例如，掩模1145)制作IC器件1160。在各种实施例中，制作工具1152包括以下中的一个或多个：晶圆步进机、离子注入机、光刻胶涂布机、制程腔室(例如，CVD腔室或LPCVD炉)、CMP系统、离子蚀刻系统、晶圆清洁系统或能够实行本文中所论述的一个或多个合适的制造制程的其他制造装备。

IC制造厂1150使用由掩模室1130制作的掩模1145来制作IC器件1160。因此，IC制造厂1150至少间接使用IC设计布局图1122来制作IC器件1160。在一些实施例中，由IC制造厂1150使用掩模1145来制作半导体晶圆1153以形成IC器件1160。在一些实施例中，IC制作包括至少间接地基于IC设计布局图1122实行一或多次光刻曝光。半导体晶圆1153包括硅衬底或上面形成有材料层的其他恰当衬底。半导体晶圆1153还包括各种经掺杂区、介电部件、多层级互连件和类似特征(在后续的制造步骤处形成)中的一个或多个。

在一些实施例中，一种集成电路器件包括：互补场效晶体管器件，互补场效晶体管器件包括局部互连件；电源轨，位于互补场效晶体管器件的第一侧处；以及导体，位于互补场效晶体管器件的第二侧处，其中第一侧是互补场效晶体管器件的前侧或背侧中的一个，第二侧是互补场效晶体管器件的前侧或背侧中的另一个，并且互补场效晶体管器件的局部互连件将电源轨电耦合至导体。

在上述集成电路器件的一些实施例中，还包括：第一通孔，位于局部互连件与电源轨之间且将局部互连件电耦合至电源轨；以及第二通孔，位于局部互连件与导体之间且将局部互连件电耦合至导体。

在上述集成电路器件的一些实施例中，还包括：接触结构，位于局部互连件与第二通孔之间且将局部互连件电耦合至第二通孔。

在上述集成电路器件的一些实施例中，电源轨、导体和局部互连件沿着第一方向伸长。

在上述集成电路器件的一些实施例中，互补场效晶体管器件包括布置于与局部互连件相交的平面中的栅极，并且栅极与局部互连件电隔离。

在上述集成电路器件的一些实施例中，还包括：低介电常数介电层，位于栅极与局部互连件之间且将栅极与局部互连件电隔离。

在上述集成电路器件的一些实施例中，还包括：前侧金属层，位于互补场效晶体管器件的前侧处并且包括沿着第一方向伸长的多个前侧导电图案，其中，多个前侧导电图案包括：作为前侧电源轨的电源轨，以及第一前侧导电图案，在横向于第一方向的第二方向上紧邻于前侧电源轨，且第一前侧导电图案在横向于第一方向和第二方向二者的厚度方向上与栅极交叠。

在上述集成电路器件的一些实施例中，互补场效晶体管器件还包括沿着第一方向伸长的有源区，多个前侧导电图案还包括在第二方向上紧邻于第一前侧导电图案的第二前侧导电图案，并且第二前侧导电图案在厚度方向上与互补场效晶体管器件的栅极和有源区交叠。

在上述集成电路器件的一些实施例中，还包括：背侧金属层，包括沿着第一方向伸长的多个背侧导电图案，其中，多个背侧导电图案包括：作为第一背侧导电图案的导体，以及第二背侧导电图案，在横向于第一方向的第二方向上紧邻于第一背侧导电图案，并且第二背侧导电图案在厚度方向上与栅极交叠。

在上述集成电路器件的一些实施例中，多个背侧导电图案还包括在第二方向上紧邻于第二背侧导电图案的背侧电源轨，前侧电源轨与背侧电源轨被配置成载送不同的电源电压，并且背侧电源轨在厚度方向上与互补场效晶体管器件的栅极和有源区交叠。

在一些实施例中，一种集成电路器件包括：多个前侧电源轨，被配置成载送第一电源电压；多个背侧电源轨，被配置成载送与第一电源电压不同的第二电源电压；至少一个功能电路，在IC器件的厚度方向上布置于多个前侧电源轨与多个背侧电源轨之间；以及电源抽头结构，位于至少一个功能电路中。至少一个功能电路电耦合至多个前侧电源轨中的一个或多个前侧电源轨和多个背侧电源轨中的一个或多个背侧电源轨且由一个或多个前侧电源轨和一个或多个背侧电源轨供电。电源抽头结构将多个前侧电源轨之中的一前侧电源轨电耦合至另外的背侧电源轨。

在上述集成电路器件的一些实施例中，还包括：包括另外的背侧电源轨在内的多个另外的背侧电源轨，多个另外的背侧电源轨被配置成载送第一电源电压。

在上述集成电路器件的一些实施例中，多个另外的背侧电源轨与多个背侧电源轨交替地布置于同一金属层中。

在上述集成电路器件的一些实施例中，至少一个功能电路包括多个互补场效晶体管器件，且电源抽头结构包括多个互补场效晶体管器件之中的互补场效晶体管器件的局部互连件。

在上述集成电路器件的一些实施例中，至少一个功能电路包括多个互补场效晶体管器件，并且电源抽头结构包括位于多个互补场效晶体管器件之中紧邻的两个互补场效晶体管器件之间的局部互连件。

在一些实施例中，一种集成电路器件制造系统包括处理器，处理器被配置成实行在集成电路器件的布局图中放置第一单元和第二单元的操作。第一单元包括至少一个第一栅极区和第一切割栅极区，第一切割栅极区越过至少一个第一栅极区且沿着第一单元的边界的第一边缘。第二单元包括至少一个第二栅极区和第二切割栅极区，第二切割栅极区越过至少一个第二栅极区且沿着第二单元的边界的第二边缘。第二边缘与第一边缘邻接地放置以在布局图中形成第一单元与第二单元的第一共享边缘。处理器更被配置成实行以下操作：产生第一共享切割栅极区，第一共享切割栅极区替换第一切割栅极区和第二切割栅极区且跨过第一共享边缘连续地延伸；在第一共享切割栅极区内产生第一局部互连件；以及将布局图储存于非暂时性计算机可读记录介质中。

在上述集成电路器件制造系统的一些实施例中，第一单元包括与至少一个第一栅极区对应的至少一个第一互补场效晶体管器件，并且第二单元包括与至少一个第二栅极区对应的至少一个第二互补场效晶体管器件。

在上述集成电路器件制造系统的一些实施例中，处理器被配置为进一步执行：在布局图中放置第三单元，其中第三单元包括：至少一个第三栅极区，和第三切割栅极区，越过至少一个第三栅极区且沿着第三单元的边界的第三边缘；在布局图中放置第四单元，其中第四单元包括：至少一个第四栅极区，和第四切割栅极区，越过至少一个第四栅极区且沿着第四单元的边界的第四边缘，第四边缘与第三边缘邻接地放置以在布局图中形成第三单元与第四单元的第二共享边缘；产生第二共享切割栅极区，第二共享切割栅极区替换第三切割栅极区及第四切割栅极区且跨过第二共享边缘连续地延伸；以及在第二共享切割栅极区内产生第二局部互连件。

在上述集成电路器件制造系统的一些实施例中，在放置第三单元及放置第四单元的过程中，沿着第三共享边缘而与第一单元邻接地放置第三单元，沿着第三共享边缘而与第二单元邻接地放置第四单元，并且第二共享边缘是与第一共享边缘连续的。

在上述集成电路器件制造系统的一些实施例中，处理器被配置为进一步执行：产生第三共享切割栅极区，第三共享切割栅极区替换第一共享切割栅极区及第二共享切割栅极区且跨过第三共享边缘连续地延伸；以及在第三共享切割栅极区内产生第三局部互连件，第三局部互连件替换第一局部互连件及第二局部互连件且跨过第三共享边缘连续地延伸。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：

互补场效晶体管器件，所述互补场效晶体管器件包括局部互连件；

电源轨，位于所述互补场效晶体管器件的第一侧处；以及

导体，位于所述互补场效晶体管器件的第二侧处，

其中

所述第一侧是所述互补场效晶体管器件的前侧或背侧中的一个，

所述第二侧是所述互补场效晶体管器件的所述前侧或所述背侧中的另一个，并且

所述互补场效晶体管器件的所述局部互连件将所述电源轨电耦合至所述导体。

2.根据权利要求1所述的集成电路器件，还包括：

第一通孔，位于所述局部互连件与所述电源轨之间且将所述局部互连件电耦合至所述电源轨；以及

第二通孔，位于所述局部互连件与所述导体之间且将所述局部互连件电耦合至所述导体。

3.根据权利要求1所述的集成电路器件，其中

所述互补场效晶体管器件包括布置于与所述局部互连件相交的平面中的栅极，并且

所述栅极与所述局部互连件电隔离。

4.根据权利要求3所述的集成电路器件，还包括：

低介电常数介电层，位于所述栅极与所述局部互连件之间且将所述栅极与所述局部互连件电隔离。

5.根据权利要求3所述的集成电路器件，还包括：

前侧金属层，位于所述互补场效晶体管器件的所述前侧处并且包括沿着第一方向伸长的多个前侧导电图案，

其中

所述多个前侧导电图案包括：

作为前侧电源轨的所述电源轨，以及

第一前侧导电图案，在横向于所述第一方向的第二方向上紧邻于所述前侧电源轨，且

所述第一前侧导电图案在横向于所述第一方向和所述第二方向二者的厚度方向上与所述栅极交叠。

6.根据权利要求5所述的集成电路器件，其中

所述互补场效晶体管器件还包括沿着所述第一方向伸长的有源区，

所述多个前侧导电图案还包括在所述第二方向上紧邻于所述第一前侧导电图案的第二前侧导电图案，并且

所述第二前侧导电图案在所述厚度方向上与所述互补场效晶体管器件的所述栅极和所述有源区交叠。

7.根据权利要求6所述的集成电路器件，还包括：

背侧金属层，包括沿着所述第一方向伸长的多个背侧导电图案，

其中

所述多个背侧导电图案包括：

作为第一背侧导电图案的所述导体，以及

第二背侧导电图案，在横向于所述第一方向的所述第二方向上紧邻于所述第一背侧导电图案，并且

所述第二背侧导电图案在所述厚度方向上与所述栅极交叠。

8.根据权利要求7所述的集成电路器件，其中

所述多个背侧导电图案还包括在所述第二方向上紧邻于所述第二背侧导电图案的背侧电源轨，

所述前侧电源轨与所述背侧电源轨被配置成载送不同的电源电压，并且

所述背侧电源轨在所述厚度方向上与所述互补场效晶体管器件的所述栅极和所述有源区交叠。

9.一种集成电路器件，包括：

多个前侧电源轨，被配置成载送第一电源电压；

多个背侧电源轨，被配置成载送与所述第一电源电压不同的第二电源电压；

至少一个功能电路，在所述集成电路器件的厚度方向上布置于所述多个前侧电源轨与所述多个背侧电源轨之间，所述至少一个功能电路电耦合至所述多个前侧电源轨中的一个或多个前侧电源轨以及所述多个背侧电源轨中的一个或多个背侧电源轨且由所述一个或多个前侧电源轨以及所述一个或多个背侧电源轨供电；以及

电源抽头结构，位于所述至少一个功能电路中，所述电源抽头结构将所述多个前侧电源轨之中的前侧电源轨电耦合至另外的背侧电源轨。

10.一种集成电路器件制造系统，包括处理器，所述处理器被配置为执行：

在集成电路器件的布局图中放置第一单元，其中所述第一单元包括：

至少一个第一栅极区，和

第一切割栅极区，越过所述至少一个第一栅极区且沿着所述第一单元的边界的第一边缘；

在所述布局图中放置第二单元，其中所述第二单元包括：

至少一个第二栅极区，和

第二切割栅极区，越过所述至少一个第二栅极区且沿着所述第二单元的边界的第二边缘，所述第二边缘与所述第一边缘邻接地放置以在所述布局图中形成所述第一单元与所述第二单元的第一共享边缘；

产生第一共享切割栅极区，所述第一共享切割栅极区替换所述第一切割栅极区及所述第二切割栅极区且跨过所述第一共享边缘连续地延伸；

在所述第一共享切割栅极区内产生第一局部互连件；以及

将所述布局图储存于非暂时性计算机可读记录介质中。