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CN118151838A - 记忆装置、快闪存储器控制器及其控制方法 - Google Patents

记忆装置、快闪存储器控制器及其控制方法 Download PDF

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CN118151838A
CN118151838A CN202310011541.3A CN202310011541A CN118151838A CN 118151838 A CN118151838 A CN 118151838A CN 202310011541 A CN202310011541 A CN 202310011541A CN 118151838 A CN118151838 A CN 118151838A
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CN
China
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command
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flash memory
read
memory controller
Prior art date
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Application number
CN202310011541.3A
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蔡明宇
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Silicon Motion Inc
Original Assignee
Silicon Motion Inc
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Publication date
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Abstract

本发明揭示了一种快闪存储器控制器及其控制方法。该控制器用来存取一快闪存储器模块，且该快闪存储器控制器包含有一传输接口电路、一缓冲存储器及一微处理器。该传输接口电路耦接于一主装置，其中该传输接口电路包含一命令处理电路，其用以接收来自该主装置的一命令，并对该命令进行转换以产生具有一特定格式的一转换后命令至该缓冲存储器。该微处理器用以自该缓冲存储器中读取该转换后命令，并根据该转换后命令来对该快闪存储器模块进行存取。

Description

记忆装置、快闪存储器控制器及其控制方法
技术领域
本发明有关于快闪存储器控制器。
背景技术
在目前符合通用快闪存储器储存(Universal Flash Storage，UFS)标准的快闪存储器控制器中，若是接收到来自主装置的命令，例如读取命令或是写入命令时，快闪存储器控制器需要透过其中的固件来对所接收到的命令进行一系列的错误检查，以判断这些命令是否有任何的错误，以供进行后续的处理。具体来说，依据UFS规格中的定义，每一个命令需要经过十几种错误检查后才能判断命令是否不具有任何错误，而只有在命令不具有任何错误的情形下，该命令才可以进行下一步的处理；此外，由于读取命令与写入命令具有多种不同的格式，故固件也会需要对这些具有不同格式的读取命令与写入命令进行辨识或其他处理。如上所述，由于每一个命令都需要经过多种检查，因此，若是快闪存储器控制器在短时间内自主装置接收到大量的命令，则会需要大量的时间来依序对这些命令进行辨识与错误检查，造成整体效能的降低。
发明内容
因此，本发明的目的之一在于提出一种快闪存储器控制器，其中的传输接口电路会在接收到来自主装置的命令之后，将所接收到的命令转换为具有一种固定格式的转换后命令，以使得后续在固件的处理上可以快速有效率的进行，以解决先前技术中所述的问题。
在本发明的一个实施例中，揭露了一种快闪存储器控制器，其用来存取一快闪存储器模块，且该快闪存储器控制器包含有一传输接口电路、一缓冲存储器及一微处理器。该传输接口电路耦接于一主装置，其中该传输接口电路包含一命令处理电路，其用以接收来自该主装置的一命令，并对该命令进行转换以产生具有一特定格式的一转换后命令；其中该命令支援多种格式，且该特定格式不同于该多种格式。该缓冲存储器用以储存该转换后命令。该微处理器用以自该缓冲存储器中读取该转换后命令，并根据该转换后命令来对该快闪存储器模块进行存取。
在本发明的一个实施例中，揭露了一种记忆装置，其包含有一快闪存储器模块与一快闪存储器控制器，其中该快闪存储器控制器包含有一传输接口电路、一缓冲存储器及一微处理器。该传输接口电路耦接于一主装置，其中该传输接口电路包含一命令处理电路，其用以接收来自该主装置的一命令，并对该命令进行转换以产生具有一特定格式的一转换后命令；其中该命令支援多种格式，且该特定格式不同于该多种格式。该缓冲存储器用以储存该转换后命令。该微处理器用以自该缓冲存储器中读取该转换后命令，并根据该转换后命令来对该快闪存储器模块进行存取。
在本发明的一个实施例中，揭露了一种快闪存储器控制器的控制方法，其包含有以下步骤：接收来自一主装置的一命令；对该命令进行转换以产生具有一特定格式的一转换后命令，其中该命令支援多种格式，且该特定格式不同于该多种格式；将该转换后命令储存至一缓冲存储器；以及根据该转换后命令来对一快闪存储器模块进行存取。
附图说明
图1为依据本发明一实施例的一电子装置的示意图。
图2为根据本发明一实施例的快闪存储器控制器的控制方法的流程图。
图3绘示了具有一第一格式的读取命令的示意图。
图4绘示了具有一第二格式的读取命令的示意图
图5绘示了具有一第三格式的读取命令的示意图
图6为根据本发明一实施例的命令处理电路对读取命令或是写入命令进行转换以产生具有特定格式的转换后命令的示意图。
【符号说明】
10:电子装置
50:主装置
52:处理器
54:电源供应电路
100:记忆装置
110:快闪存储器控制器
112:微处理器
112M:只读存储器
112C:程序码
114:存储器接口电路
116:缓冲存储器
118:传输接口电路
118M:M实体层电路
118P:Unipro层
118U:UFS控制器
120:快闪存储器模块
122-1～122-N:快闪存储器元件
142:命令处理电路
144:暂存器
200～210:步骤
300:读取命令
400:读取命令
500:读取命令
600:转换后命令
具体实施方式
图1为依据本发明一实施例的电子装置10的示意图，其中电子装置10可包含一主装置50以及一记忆装置100。主装置50可包含至少一处理器52，且主装置50可另包含耦接至处理器52的电源供应电路54。处理器52用来控制主装置50的运作，而电源供应电路52用来供应电源给处理器52以及记忆装置100，并且输出一或多个驱动电压至记忆装置100。记忆装置100可用来提供储存空间给主装置50，并且从主装置50取得该一或多个驱动电压以作为记忆装置100的电源。在一实施例中，主装置50可以是一多功能行动电话、一穿戴式装置、一平板电脑、个人电脑或是其他任何电子产品，且记忆装置100可以是一嵌入式储存装置，例如符合UFS标准的嵌入式储存装置。依据本实施例，记忆装置100可包含一快闪存储器控制器110以及一快闪存储器模块120，其中存储器控制器110用来控制记忆装置100的运作并存取快闪存储器模块120，而快闪存储器模块120用来储存资讯。快闪存储器模块120可包含至少一快闪存储器元件(例如一或多个快闪存储器芯片(chip)或是一或多个快闪存储器晶粒(die))，例如多个快闪存储器元件122-1、122-2、…、及122-N，其中N为大于一的正整数。
如图1所示，快闪存储器控制器110可包含一微处理器112、一只读存储器(read-only memory，ROM)112M、一存储器接口电路114、一缓冲存储器116、以及一传输接口电路118，其中以上元件可透过一总线彼此耦接。缓冲存储器116藉由一静态随机存取存储器(Static Random Access Memory，SRAM)来实施，且缓冲存储器116可用来提供内部储存空间给存储器控制器110。另外，本实施例的只读存储器112M用来储存一程序码112C，而微处理器112用来执行程序码112C以控制快闪存储器120的存取。请注意，在某些例子中，程序码112C可被储存在缓冲存储器116或任意类型的存储器中。另外，存储器接口电路可以包含一编码器与解码器，以对写入至快闪存储器模块120中的数据进行编码，或是自快闪存储器模块120中读取的数据进行解码；而传输接口电路118可符合一特定通讯标准(例如UFS标准)，且可依据该特定通讯标准来进行通讯，例如，为记忆装置100与主装置50进行通讯。传输接口电路118可包含一通用快闪存储器储存控制器(简称UFS控制器)118U、符合MIPI联盟相关规格的一M实体层(M-PHY)电路118M与标准化通讯协定(Unified Protocol，通常称为UniPro)层118P，其可与彼此进行互动，且UFS控制器118U至少包含了一命令处理电路142以及一暂存器144。
在本实施例中，主装置50可传送多个命令至快闪存储器控制器110，快闪存储器控制器110接着会根据这些来自主装置50的命令来对快闪存储器模块120进行读取或写入的操作。
图2为根据本发明一实施例的快闪存储器控制器110的控制方法的流程图。同时参考图1与图2，于步骤200，流程开始，且记忆装置100上电并完成初始化操作。在步骤202，快闪存储器控制器110的UFS控制器118U自主装置50接收到一命令。接着，于步骤204，UFS控制器118U的命令处理电路142判断该命令是否为一读取命令或是一写入命令，若是，流程进入步骤206；若否，流程进入步骤208并将该命令储存至缓冲存储器116。接着，在步骤206中，命令处理电路142将该命令进行转换，以产生具有一特定格式的转换后命令。
具体来说，主装置50传送至快闪存储器控制器110的读取命令可能会具有不同的格式，例如UFS规格书中所述的READ(6)、READ(10)、READ(16)。图3绘示了具有一第一格式的读取命令300的示意图，其中读取命令300对应至UFS规格书中所述的READ(6)。如图3所示，读取命令300包含了6个位元组，其中位元组B0储存操作码(operation code)，位元组B1～B3包含了逻辑区块地址(Logical Block Address，LBA)以及一保留栏位，位元组B4包含了传送长度(transfer length)，且位元组B5包含了控制码(control code)。
图4绘示了具有一第二格式的读取命令400的示意图，其中读取命令400对应至UFS规格书中所述的READ(10)。如图4所示，读取命令400包含了10个位元组，其中位元组B0储存操作码，位元组B1储存“RDPROTECT”、禁用页面快取(Disable Page Out，DPO)、强制存取(Force Unit Access，FUA)、保留栏位、“FUA_NV”、“Obsolete”等参数，位元组B2～B5包含了逻辑区块地址，位元组B6包含保留栏位以及群组编号(Group Number)，位元组B7～B8包含了传送长度，且位元组B9包含了控制码。
图5绘示了具有一第三格式的读取命令500的示意图，其中读取命令500对应至UFS规格书中所述的READ(16)。如图5所示，读取命令500包含了16个位元组，其中位元组B0储存操作码，位元组B1储存“RDPROTECT”、禁用页面快取(Disable Page Out，DPO)、强制存取(Force Unit Access，FUA)、保留栏位、“FUA_NV”等参数，位元组B2～B9包含了逻辑区块地址，位元组B10～B13包含了传送长度，位元组B14包含保留栏位以及群组编号，且位元组B15包含了控制码。
需注意的是，由于上述的读取命令300、400、500的每一个栏位所携带的内容已分别见于UFS规格书中，故细节在此不赘述。此外，图3～5的读取命令的格式仅是作为范例说明，而非是本发明的限制。在其他的实施例中，快闪存储器控制器110所允许接收到的读取命令可以具有其他不同的格式差异，例如读取命令具有不同的位元组、读取命令具有不同的逻辑区块地址长度、读取命令具有不同的传送长度(所允许的最大传送长度，亦即所允许的最大读取数据量)、读取命令具有不同数量的栏位…等等，这些设计上的变化应隶属于本发明的范畴。
同样地，主装置50传送至快闪存储器控制器110的写入命令也可能会具有不同的格式，例如UFS规格书中所述的WRITE(6)、WRITE(10)、WRITE(16)，而由于这些不同格式的写入命令已见于UFS规格书中，故细节在此不赘述。此外，上UFS规格书中所述的WRITE(6)、WRITE(10)、WRITE(16)仅是作为范例说明，而非是本发明的限制。在其他的实施例中，快闪存储器控制器110所允许接收到的写入命令可以具有其他不同的格式差异，例如写入命令具有不同的位元组、写入命令具有不同的逻辑区块地址长度、写入命令具有不同的传送长度(所允许的最大传送长度，亦即所允许的最大写入数据量)、写入命令具有不同数量的栏位…等等，这些设计上的变化应隶属于本发明的范畴。
图6为根据本发明一实施例的命令处理电路142对读取命令或是写入命令进行转换以产生具有特定格式的转换后命令600的示意图。在本实施例中，转换后命令600可以包含4个码字D0～D3，且每一个码字D0～D3包含了8个位元组B0～B7，但本发明并不以此为限。如图6所示，在转换后命令600的第一个码字D0中，位元组B0包含了此命令的逻辑单元编号(Logical Unit Number，LUN)；位元组B1包含了一标签，其用来表示转换后命令600是读取命令或是写入命令；位元组B2包含一操作码，其用来表示转换后命令600在转换前是属于哪一种格式的写入/读取命令，在本实施例中，操作码可以用来指出转换后命令600在转换前的命令是属于READ(6)、READ(10)、READ(16)、WRITE(6)、WRITE(10)、WRITE(16)中的哪一者；位元组B3为一读写识别码，其实质内容与位元组B1的内容相同，使用另一个方式来记录转换后命令600是读取命令或是写入命令，以供内部电路使用；位元组B4为一回应设定，其用来设定要在何种情况下传送一回应讯息给主装置50，以告知已成功接收到所传送的命令，举例来说，该回应设定可以设定当快闪存储器控制器110接收到来自主装置50的命令且该命令储存在缓冲存储器116时，便回传回应讯息给主装置50以告知已成功接收到所传送的命令；或是该回应设定可以设定当快闪存储器控制器110根据来自主装置50的命令来成功存取快闪存储器模块120后，才回传回应讯息给主装置50以告知已成功接收到所传送的命令。位元组B5包含了一群组编号，其用来设定写入/读取属性，例如使用单层式储存(Single-Level Cell)方式来进行写入/读取、双层式储存(Multi-Level Cell)方式来进行写入/读取、或是三层式储存(Triple-Level Cell)方式来进行写入/读取；位元组B6为存储器槽(slot)的索引值，亦即转换后命令600及相关内容在缓冲存储器116内的地址；以及位元组B7为命令组型式(Command Set Type)。
在转换后命令600的第二个码字D1中，位元组B0～B7可以用来储存逻辑区块地址，其中若是写入命令所要写入的数据量较低、或是读取命令所要读取的数据量较低时，可以仅使用位元组B0～B3来记录逻辑区块地址。
在转换后命令600的第三个码字D2中，位元组B0～B3用来表示传送长度，亦即写入命令所要写入的数据量、或是读取命令所要读取的数据量。
在转换后命令600的第四个码字D1中，位元组B0、B1用来记录转换后命令600在转换前的读取命令或是写入命令是否有错误；位元组B2为一上溢/下溢(overflow/underflow)标签；位元组B3为一保留栏位；以及位元组B4～B7为一剩余传送值(ResidualTransfer Count)。其中，上溢/下溢标签与剩余传送值的内容可见于UFS规格书，且为本领域中具有通常知识者所熟知，故在此不赘述。
需注意的是，转换后命令600的部份内容可以直接由原本的读取/写入命令来产生，例如逻辑区块地址以及传送长度可以根据第3～5中的读取命令300、400、500中的逻辑区块地址以及传送长度来产生；此外，转换后命令600的另一部份内容则可以透过分析原本的读取/写入命令或是透过目前记忆装置100的一些设定与状态来产生，例如存储器槽索引值、上溢/下溢标签、剩余传送值、错误状态…等等。
在本实施例中，不论UFS控制器118U所接收的是读取命令或是写入命令，不论UFS控制器118U所接收的读取命令具有哪一种格式，也不论UFS控制器118U所接收的写入命令具有哪一种格式，命令处理电路142都会将来自主装置50的读取命令或是写入命令转换为具有特定格式的转换后命令。
需注意的是，图6所示的转换后命令600仅是做为范例说明，而非是本发明的限制。在其他实施例中，只要转换后命令600包含了逻辑单元编号、标签、逻辑区块地址、传送长度以及错误状态，且逻辑单元编号、标签、逻辑区块地址、传送长度以及错误状态分别位于转换后命令600中的固定地址，转换后命令600可以具有不同的栏位内容。
此外，于步骤206，命令处理电路142可另外对所接收到命令做检查以判断是否符合规格书的规范。具体来说，假设自主装置50所接收到的是读取命令或是写入命令，命令处理电路142会对自主装置50所接收到的是读取命令或是写入命令做检查，以判断所接收到的命令是否有错误。举例来说，命令处理电路142可以判断读取命令或是写入命令中的逻辑单元编号是否超过记忆装置100的最大逻辑单元编号，若是，则判断所接收到的命令有错误；命令处理电路142可以判断读取命令或是写入命令中的逻辑单元编号是否已被记忆装置100设定过，若否，则判断所接收到的命令有错误；命令处理电路142可以判断读取命令或是写入命令中的逻辑单元编号是否已被记忆装置100禁用，若是，则判断所接收到的命令有错误；命令处理电路142可以判断读取命令或是写入命令中的逻辑区块地址的长度是否超过快闪存储器控制器110所允许的逻辑区块地址的长度，若是，则判断所接收到的命令有错误；命令处理电路142可以判断读取命令或是写入命令中的传送长度是否超过快闪存储器控制器110所允许的传送长度，若是，则判断所接收到的命令有错误…等等。在对读取命令或是写入命令做检查之后，命令处理电路142在转换后命令600中的第四个码字D3的位元组B0、B1记录错误状态。
在一实施例中，暂存器144中可设定多个检查项目，而命令处理电路142会自暂存器144中读取检查项目的内容来以对读取命令或是写入命令进行检查。在一实施例中，暂存器144储存了16个检查项目，转换后命令600中的第四个码字D3的位元组B0、B1所包含了16个位元则分别对应至16个检查项目，而每一个位元的位元值“0”、“1”可用来指出对应的检查项目是否通过。举例来说，位元组B0、B1的第一个位元为“1”代表第一个检查项目未通过，而位元组B0、B1的第一个位元为“0”代表读取/写入命令通过第一个检查项目；位元组B0、B1的第二个位元为“1”代表第二个检查项目未通过，而位元组B0、B1的第二个位元为“0”代表读取/写入命令通过第二个检查项目…以此类推。
需注意的是，在本实施例中，步骤204、206的操作都是在传输接口电路118中使用硬件电路所完成，而不涉及任何的固件操作，亦即，微处理器112不会执行程序码112C对来自主装置50的命令进行格式转换或是检查。
在步骤208中，命令处理电路142将转换后命令600储存至缓冲存储器116，且转换前的读取/写入命令也会储存至缓冲存储器116中。具体来说，若是命令处理电路142将图4所示的具有READ(10)格式的读取命令400进行转换以产生转换后命令600，则读取命令400与转换后命令600都会同时储存在缓冲存储器116中。
在步骤210中，在转换后命令600成功储存至缓冲存储器116后，微处理器112可以透过一特定机制以得知目前有来自主装置50的命令。举例来说，UFS控制器118U可以另包含多个暂存器(register)以表示是否有接收到来自主装置50且尚未执行的命令以及该命令储存于缓冲存储器116的地址，而微处理器112可以周期性地去读取这些暂存器以判断是否需要自缓冲存储器116读取并执行命令，但本发明并不以此为限。接着，微处理器112直接读取缓冲存储器116的转换后命令600，而不会读取转换后命令600在转换前的读取/写入命令，并根据转换后命令600的内容来进行相关操作。具体来说，若是转换后命令600中的错误状态指出读取/写入命令没有错误，则微处理器112可以根据转换后命令600中的逻辑区块地址、传送长度及其他资讯以将数据写入至快闪存储器模块120，或是自快闪存储器模块120中读取数据；若是转换后命令600中的错误状态指出读取/写入命令存在错误，则微处理器112可以根据转换后命令600中的错误状态来产生一回应讯号至主装置50，以告知主装置50之前所传送的命令存在错误而无法顺利执行。在一实施例中，由于转换后命令600中的错误状态指出了哪一个检查项目有错误，故微处理器112可以直接根据转换后命令600中的错误状态来产生回应讯号至主装置50，以告知主装置50之前所传送的命令不符合哪一个检查项目。
如上所述，由于转换后命令600具有固定的格式以及错误状态栏位，故微处理器112可以不需要对转换后命令600进行格式上的判断，且也不需要去检查来自主装置50的读取/写入命令是否有错误，故可以有效地加速命令的处理速度。
在执行转换后命令600的执行后，转换后命令600与转换前的命令(例如步骤208所述的读取命令400)便允许自缓冲存储器116中移除。
在一实施例中，由于转换后命令600与转换前的读取/写入命令(例如读取命令400)会储存在缓冲存储器116中，UFS控制器118U与微处理器112可以选择要处理转换后命令600或是读取命令400，亦即，在一第一模式下，微处理器112只会自缓冲存储器中116中读取转换后命令600，而不会执行读取命令400；以及在一第二模式下，微处理器112只会自缓冲存储器中116中读取原本的读取/写入命令(例如读取命令400)，而此时命令处理电路142可以关闭且停止产生转换后命令600。
简要归纳本发明，在本发明的快闪存储器控制器中，透过将来自主装置50的读取命令与写入命令转换为具有特定格式的转换后命令，可以让微处理器112在后续的处理上更有效率。此外，由于命令处理电路142会针对每一个来自主装置50的读取/写入命令进行转换以产生转换后命令600，因此，当主装置50需要对记忆装置100进行大量读取或是大量写入时，由于命令处理电路142是全部使用硬件来实现，因此可以很快速地将大量的读取/写入命令进行转换与错误检查来产生多个转换后命令，以供微处理器112进行处理，以快速有效率的执行这些大量的读取/写入命令。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (17)

1.一种快闪存储器控制器，其用来存取一快闪存储器模块，且该快闪存储器控制器包含有：
一传输接口电路，耦接于一主装置，其中该传输接口电路包含一命令处理电路，其用以接收来自该主装置的一命令，并对该命令进行转换以产生具有一特定格式的一转换后命令；其中该命令支援多种格式，且该特定格式不同于该多种格式；
一缓冲存储器，用以储存该转换后命令；以及
一微处理器，用以自该缓冲存储器中读取该转换后命令，并根据该转换后命令来对该快闪存储器模块进行存取。
2.如权利要求1所述的快闪存储器控制器，其特征在于，不论该命令为一读取命令或是写入命令，且也不论该命令的格式为该多种格式中的哪一者，该命令处理电路只会产生具有该特定格式的该转换后命令。
3.如权利要求1所述的快闪存储器控制器，其特征在于，该命令处理电路另根据多个检查项目来对该命令进行检查以产生至少一检查结果，且该转换后命令包含一错误状态栏位以记录该至少一检查结果。
4.如权利要求3所述的快闪存储器控制器，其特征在于，该传输接口电路另包含一暂存器，其用来储存该多个检查项目。
5.如权利要求3所述的快闪存储器控制器，其特征在于，该直接自该缓冲存储器读取该转换后命令，并在不使用该多个检查项目来对该转换后命令进行检查的情形下，直接根据该转换后命令的内容来对该快闪存储器模块进行存取。
6.如权利要求1所述的快闪存储器控制器，其特征在于，该传输接口电路包含多个暂存器以表示是否有接收到来自该主装置且尚未执行的命令、以及尚未执行的命令储存于该缓冲存储器的地址；以及在该命令处理电路将该转换后命令储存至该缓冲存储器之后，该微处理器读取该多个暂存器以读取该缓冲存储器内的该转换后命令。
7.如权利要求1所述的快闪存储器控制器，其特征在于，该缓冲存储器同时储存该命令以及该转换后命令，且该微处理器只会自该缓冲存储器读取该转换后命令，而不会读取该命令，以对该快闪存储器模块进行存取。
8.如权利要求1所述的快闪存储器控制器，其特征在于，该命令处理电路的操作全部使用一硬件电路来实现，且该命令处理电路对该命令进行转换以产生具有该特定格式的该转换后命令的过程不涉及该微处理器的操作。
9.一种记忆装置，包含有：
一快闪存储器模块；以及
一快闪存储器控制器，用以存取该快闪存储器模块，其中该快闪存储器控制器包含有：
一传输接口电路，耦接于一主装置，其中该传输接口电路包含一命令处理电路，其用以接收来自该主装置的一命令，并对该命令进行转换以产生具有一特定格式的一转换后命令；其中该命令支援多种格式，且该特定格式不同于该多种格式；
一缓冲存储器，用以储存该转换后命令；以及
一微处理器，用以自该缓冲存储器中读取该转换后命令，并根据该转换后命令来对该快闪存储器模块进行存取。
10.如权利要求9所述的记忆装置，其特征在于，不论该命令为一读取命令或是写入命令，且也不论该命令的格式为该多种格式中的哪一者，该命令处理电路只会产生具有该特定格式的该转换后命令。
11.如权利要求9所述的记忆装置，其特征在于，该命令处理电路另根据多个检查项目来对该命令进行检查以产生至少一检查结果，且该转换后命令包含一错误状态栏位以记录该至少一检查结果。
12.如权利要求11所述的记忆装置，其特征在于，该传输接口电路另包含一暂存器，其用来储存该多个检查项目。
13.如权利要求11所述的记忆装置，其特征在于，该直接自该缓冲存储器读取该转换后命令，并在不使用该多个检查项目来对该转换后命令进行检查的情形下，直接根据该转换后命令的内容来对该快闪存储器模块进行存取。
14.一种快闪存储器控制器的控制方法，包含有：
接收来自一主装置的一命令；
对该命令进行转换以产生具有一特定格式的一转换后命令，其中该命令支援多种格式，且该特定格式不同于该多种格式；
将该转换后命令储存至一缓冲存储器；以及
根据该转换后命令来对一快闪存储器模块进行存取。
15.如权利要求14所述的控制方法，其特征在于，不论该命令为一读取命令或是写入命令，且也不论该命令的格式为该多种格式中的哪一者，对该命令进行转换的步骤只会产生具有该特定格式的该转换后命令。
16.如权利要求14所述的控制方法，其特征在于，对该命令进行转换以产生具有该特定格式的该转换后命令的步骤包含有：
根据多个检查项目来对该命令进行检查以产生至少一检查结果，其中该转换后命令包含一错误状态栏位以记录该至少一检查结果。
17.如权利要求14所述的控制方法，其特征在于，对该命令进行转换以产生具有该特定格式的该转换后命令的步骤是全部由一硬件电路来执行，而不涉及固件的操作。
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