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CN118159027A - 半导体存储器装置 - Google Patents

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CN118159027A
CN118159027A CN202311051808.8A CN202311051808A CN118159027A CN 118159027 A CN118159027 A CN 118159027A CN 202311051808 A CN202311051808 A CN 202311051808A CN 118159027 A CN118159027 A CN 118159027A
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bonding
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SK Hynix Inc
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Abstract

一种半导体存储器装置包括：源极接合结构，其包括彼此接合的第一源极层和第二源极层；第一存储器单元阵列结构，其连接到源极接合结构的第一源极层；以及第二存储器单元阵列结构，其连接到源极接合结构的第二源极层。源极接合结构包括半导体接合区域和金属接合区域中的至少一个。

Description

半导体存储器装置
技术领域
本公开涉及电子装置，更具体地，涉及一种半导体存储器装置。
背景技术
半导体存储器装置可应用于诸如汽车、医疗和数据中心的各种领域的电子装置以及小型电子装置，并且对半导体存储器装置的需求不断增加。
电子装置可包括配置存储装置的半导体存储器装置。半导体存储器装置可包括多个存储器单元。正在开发用于改进多个存储器单元的集成度的各种技术。
发明内容
根据本公开的实施方式，一种半导体存储器装置可包括：源极接合结构，其包括彼此接合的第一源极层和第二源极层；第一存储器单元阵列结构，其连接到源极接合结构的第一源极层；以及第二存储器单元阵列结构，其连接到源极接合结构的第二源极层，并且源极接合结构可包括半导体接合区域和金属接合区域。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是根据本公开的实施方式的存储器单元阵列的电路图。
图3A和图3B是示出根据本公开的实施方式的半导体存储器装置的图。
图4A、图4B、图4C和图4D是示出图3B所示的半导体存储器装置的横截面图。
图5A和图5B是示出参照图3A、图3B和图4A至图4D描述的半导体存储器装置的部分配置的图。
图6是示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图7A和图7B是示出根据本公开的实施方式的半导体存储器装置的图。
图8是示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图9A和图9B是示出根据本公开的实施方式的半导体存储器装置的图。
图10是示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图11A和图11B是示出根据本公开的实施方式的源极接合结构和焊盘接合结构的横截面图。
图12是示出包括根据本公开的实施方式的半导体存储器装置的电子系统的框图。
具体实施方式
本文公开的特定结构和功能描述仅是例示性的，是为了描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式实现，它们不应被解释为限于本文所阐述的特定实施方式。
将理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，但这些元件不受这些术语限制。这些术语用于将一个元件与另一元件相区分，并非暗示元件的数量或顺序。将理解，当元件或层等被称为“在”另一元件或层等“上”、“连接到”或“联接到”另一元件或层等时，它可直接在另一元件或层等上、连接到或联接到另一元件或层等，或者可存在中间元件或层。相反，当元件或层等被称为“直接在”另一元件或层等“上”、“直接连接到”或“直接联接到”另一元件或层等时，不存在中间元件或层等。
本公开的各种实施方式涉及一种能够改进集成度的半导体存储器装置。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置50可包括外围电路40和存储器单元阵列10。
外围电路40可被配置为执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出存储在存储器单元阵列10中的数据的读操作和用于擦除存储在存储器单元阵列10中的数据的擦除操作。作为实施方式，外围电路40可包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
外围电路40可通过公共源极线CSL、位线BL、漏极选择线DSL、字线WL和源极选择线SSL连接到存储器单元阵列10。
输入/输出电路21可将从半导体存储器装置50的外部装置(例如，存储控制器)接收的命令CMD和地址ADD发送到控制电路23。输入/输出电路21可与外部装置和列解码器35交换数据DATA。
控制电路23可响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
电压发生电路31可响应于操作信号OP_S而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。
行解码器33可响应于行地址RADD而将操作电压Vop发送到漏极选择线DSL、字线WL和源极选择线SSL。
响应于列地址CADD，列解码器35可将从输入/输出电路21输入的数据DATA发送到页缓冲器37或将存储在页缓冲器37中的数据DATA发送到输入/输出电路21。列解码器35可通过列线CL与输入/输出电路21交换数据DATA。列解码器35可通过数据线DL与页缓冲器37交换数据DATA。
页缓冲器37可响应于页缓冲器控制信号PB_S而存储通过位线BL接收的读数据。页缓冲器37可在读操作期间感测位线BL的电压或电流。
源极线驱动器39可响应于源极线控制信号SL_S而控制施加到公共源极线CSL的电压。
存储器单元阵列10可包括多个存储块。各个存储块可包括多个存储器单元。各个存储器单元可以是非易失性存储器单元。作为实施方式，各个存储器单元可以是NAND闪存单元。
图2是根据本公开的实施方式的存储器单元阵列的电路图。
参照图2，存储器单元阵列可包括存储块BLK。存储块BLK可包括多个存储器单元串CS。
各个存储器单元串CS可包括至少一个源极选择晶体管SST、多个存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。多个存储器单元MC1至MCn可串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST、多个存储器单元MC1至MCn和漏极选择晶体管DST可通过沟道层串联连接。
多个存储器单元串CS可并联连接到公共源极线CSL。各个存储器单元串CS可连接到多条位线BL当中的与之对应的位线。公共源极线CSL和多条位线BL可连接到多个存储器单元串CS的多个沟道层。
存储器单元串CS的多个存储器单元MC1至MCn可经由源极选择晶体管SST连接到公共源极线CSL。存储器单元串CS的多个存储器单元MC1至MCn可经由漏极选择晶体管DST连接到与之对应的位线BL。
存储器单元串CS可连接到源极选择线SSL、多条字线WL1至WLn和漏极选择线DSL1或DSL2。源极选择线SSL可用作源极选择晶体管SST的栅电极。多条字线WL1至WLn可用作多个存储器单元MC1至MCn的栅电极。漏极选择线DSL1或DSL2可用作漏极选择晶体管DST的栅电极。
多条字线WL1至WLn中的各条字线可控制多个存储器单元串CS。多个存储器单元串CS可被分成两个或更多个串组。各条位线BL可连接到不同的串组。作为实施方式，第一串组CS[A]的第一存储器单元串和第二串组CS[B]的第二存储器单元串可连接到各条位线BL。第一串组CS[A]和第二串组CS[B]可由彼此分离的漏极选择线或彼此分离的源极选择线单独地控制。作为实施方式，第一串组CS[A]可连接到第一漏极选择线DSL1，第二串组CS[B]可连接到第二漏极选择线DSL2。此时，第一串组CS[A]和第二串组CS[B]可连接到同一源极选择线SSL。本公开的实施方式不限于此。尽管附图中未示出，作为实施方式，连接到同一位线BL的第一串组CS[A]的第一存储器单元串和第二串组CS[B]的第二存储器单元串可连接到同一漏极选择线，并且可分别连接到彼此分离的第一源极选择线和第二源极选择线。尽管附图中未示出，作为实施方式，连接到同一位线BL的第一串组CS[A]的第一存储器单元串和第二串组CS[B]的第二存储器单元串可分别连接到彼此分离的第一漏极选择线和第二漏极选择线，并且可分别连接到彼此分离的第一源极选择线和第二源极选择线。
各条位线BL可连接到与之对应的存储器单元串CS的沟道层。用于对存储器单元串CS的沟道层进行预充电的操作电压可被施加到位线BL。
公共源极线CSL可连接到存储器单元串CS的沟道层。用于对存储器单元串CS的沟道电位进行放电的操作电压可被施加到公共源极线CSL。
图3A和图3B是示出根据本公开的实施方式的半导体存储器装置的图。图3A是示出半导体存储器装置的垂直布置的图，图3B是示出半导体存储器装置的存储器单元阵列结构和接触结构的平面图。
参照图3A，半导体存储器装置可包括外围电路结构110、多条第一位线BL1、第一存储器单元阵列结构130A、源极接合结构120BS、第二存储器单元阵列结构130B、多条第二位线BL2和上线阵列210。
源极接合结构120BS可连接到图1或图2所示的公共源极线CSL。图1或图2所示的公共源极线CSL可经由源极接合结构120BS电连接到第一存储器单元阵列结构130A和第二存储器单元阵列结构130B。
源极接合结构120BS可包括彼此接合的第一源极层120A和第二源极层120B。第一源极层120A和第二源极层120B中的每一个可形成为平板形状。作为实施方式，第一源极层120A和第二源极层120B中的每一个可以是在XY平面中延伸的平面形状。
第一存储器单元阵列结构130A和第二存储器单元阵列结构130B可被包括在图1所示的存储器单元阵列10中。第一存储器单元阵列结构130A和第二存储器单元阵列结构130B中的每一个可包括参照图2描述的存储块BLK。第一存储器单元阵列结构130A和第二存储器单元阵列结构130B可被设置为其间插置有源极接合结构120BS。具体地，源极接合结构120BS可包括面向第一方向(例如，-Z轴方向)的第一表面和面向与第一方向相反的第二方向(例如，Z轴方向)的第二表面。第一表面可以是第一源极层120A的面向第一方向的表面，第二表面可以是第二源极层120B的面向第二方向的表面。第一存储器单元阵列结构130A可与源极接合结构120BS的第一表面相邻以与第一源极层120A交叠。第二存储器单元阵列结构130B可与源极接合结构120BS的第二表面相邻以与第二源极层120B交叠。第一存储器单元阵列结构130A可包括电连接到第一源极层120A和多条第一位线BL1的多个存储器单元串。第二存储器单元阵列结构130B可包括电连接到第二源极层120B和多条第二位线BL2的多个存储器单元串。
多条第一位线BL1可与源极接合结构120BS交叠，并且其间插置有第一存储器单元阵列结构130A。多条第二位线BL2可与源极接合结构120BS交叠，并且其间插置有第二存储器单元阵列结构130B。
外围电路结构110可被设置为与多条第一位线BL1相邻。上线阵列210可被设置为与多条第二位线BL2相邻。外围电路结构110可包括配置图1所示的外围电路40的多个晶体管、电容器、电阻器等。上线阵列210可包括多个上导电图案。
由于在实施方式中，第一存储器单元阵列结构130A和第二存储器单元阵列结构130B被设置为在外围电路结构110和上线阵列210之间交叠，所以半导体存储器装置的集成度可改进。
互连组、通孔组和接合焊盘组中的至少一个可设置在外围电路结构110和多条第一位线BL1之间。互连组、通孔组和接合焊盘组中的至少一个可设置在多条第二位线BL2和上线阵列210之间。
参照图3B，图3A所示的第一存储器单元阵列结构130A和第二存储器单元阵列结构130B中的每一个可包括多个栅极层叠物GST和设置在多个栅极层叠物GST中的各个栅极层叠物中的多个单元插塞CP。
栅极层叠物GST可包括被层叠以在参照图3A描述的第一方向或第二方向上间隔开的多个导电图案133G。多个导电图案133G可形成图2所示的源极选择线SSL、漏极选择线DSL1或DSL2以及多条字线WL1至WLn。栅极层叠物GST可被分成图4A至图4D所示的第一栅极层叠物GST1和第二栅极层叠物GST2。
栅极层叠物GST可包括接触区域和单元阵列区域。栅极层叠物GST可与第一组虚设绝缘层叠物DST1和第二组虚设绝缘层叠物DST2相邻。第一组虚设绝缘层叠物DST1可与栅极层叠物GST的接触区域相邻。第二组虚设绝缘层叠物DST2可被设置为围绕多个栅极层叠物GST。第一组虚设绝缘层叠物DST1可被分成图4A所示的第一组第一虚设绝缘层叠物DST11和第一组第二虚设绝缘层叠物DST12。第二组虚设绝缘层叠物DST2可被分成图4C和图4D所示的第二组第一虚设绝缘层叠物DST21和第二组第二虚设绝缘层叠物DST22。
多个导电图案133G可分别连接到栅极层叠物GST的接触区域中的多个栅极接触结构GCT。多个栅极接触结构GCT可被分成图4A和图4B所示的第一组栅极接触结构GCT1和第二组栅极接触结构GCT2。
作为实施方式，多个导电图案133G可包括在栅极层叠物GST的接触区域中形成阶梯结构的多个端部。多个栅极接触结构GCT可连接到形成阶梯结构的多个导电图案133G的端部以将电信号传输至多个导电图案133G。本公开的实施方式不限于以阶梯结构形成栅极层叠物GST的接触区域。尽管附图中未示出，作为另一实施方式，多个导电图案133G的多个端部可对准以彼此交叠。此时，各个栅极接触结构GCT可形成为穿过多个端部，以与对应的导电图案133G接触并与剩余导电图案133G间隔开。
虚设插塞DP可围绕各个栅极接触结构GCT设置。虚设插塞DP可穿过栅极层叠物GST。虚设插塞DP可被分成图4A和图4B所示的第一虚设插塞DP1和第二虚设插塞DP2。
多个导电图案133G可在栅极层叠物GST的单元阵列区域中被多个单元插塞CP穿透。可沿着各个单元插塞CP限定存储器单元串。单元插塞CP可被分成图4C所示的第一单元插塞CP1和第二单元插塞CP2。
栅极层叠物GST可由狭缝分隔。作为实施方式，栅极层叠物GST可通过第一狭缝SI1、第二狭缝SI2和第三狭缝SI3之间的连接结构分隔。第一狭缝SI1可延伸以围绕第一组虚设绝缘层叠物DST1的侧壁。第一狭缝SI1可设置在第一组虚设绝缘层叠物DST1和栅极层叠物GST之间。第一狭缝SI1可被分成图4A所示的第一组第一狭缝SI1A和第二组第一狭缝SI1B。第二狭缝SI2可从第一狭缝SI1延伸，并且可在单元阵列区域中沿着栅极层叠物GST的侧壁延伸。第二狭缝SI2可设置在彼此相邻的栅极层叠物GST之间。第三狭缝SI3可设置在第二虚设绝缘层叠物DST2和栅极层叠物GST之间。第三狭缝SI3可被分成图4C和图4D所示的第一组第三狭缝SI3A和第二组第三狭缝SI3B。作为实施方式，第一狭缝SI1、第二狭缝SI2和第三狭缝SI3中的每一个可填充有绝缘材料。作为另一实施方式，绝缘材料和导电材料可设置在第一狭缝SI1、第二狭缝SI2和第三狭缝SI3中的每一个内。第一狭缝SI1至第三狭缝SI3的布置和形状不限于附图所示的那些，可不同地改变。
除了第一狭缝SI1、第二狭缝SI2和第三狭缝SI3之外，栅极层叠物GST的多个导电图案133G中的一些可由选择线分离狭缝SSI分隔。选择线分离狭缝SSI可穿过栅极层叠物GST的一部分，并且栅极层叠物GST的多个导电图案133G中的一些可沿着XY平面延伸以与选择线分离狭缝SSI交叠。作为实施方式，用作图2所示的第一漏极选择线DSL1和第二漏极选择线DSL2的导电图案133G可在同一平面上通过选择线分离狭缝SSI彼此分离。用作图2所示的多条字线WL1至WLn的导电图案133G可沿着XY平面扩展以与用作第一漏极选择线DSL1和第二漏极选择线DSL2的导电图案133G以及选择线分离狭缝SSI交叠。此时，可控制选择线分离狭缝SSI的深度以不穿过用作图2所示的多条字线WL1至WLn的导电图案133G。
第一组虚设绝缘层叠物DST1和第二组虚设绝缘层叠物DST2中的每一个可包括被层叠以在参照图3A描述的第一方向和第二方向上间隔开的多个虚设牺牲图案133D。第一组虚设绝缘层叠物DST1可被第一组接触结构PCT1穿透。第二组虚设绝缘层叠物DST2可被第二组接触结构PCT2和第三组接触结构PCT3穿透。第一组接触结构PCT1可被分成图4A所示的第一组第一接触结构PCT11和第一组第二接触结构PCT12。第二组接触结构PCT2可被分成图4C所示的第二组第一接触结构PCT21和第二组第二接触结构PCT22。第三组接触结构PCT3可被分成图4D所示的第三组第一接触结构PCT31和第三组第二接触结构PCT32。第一组虚设绝缘层叠物DST1和第二组虚设绝缘层叠物DST2中的每一个可被支撑柱SP穿透。第一组接触结构PCT1至第三组接触结构PCT3、支撑柱SP和栅极接触结构GCT的布置和形状不限于附图中所示的那些，可不同地改变。
图4A、图4B、图4C和图4D是示出图3B所示的半导体存储器装置的横截面图。图4A是沿着图3B所示的线I-I’截取的半导体存储器装置的横截面图。图4B是沿着图3B所示的线II-II’截取的半导体存储器装置的横截面图。图4C是沿着图3B所示的线III-III’截取的半导体存储器装置的横截面图。图4D是沿着图3B所示的线IV-IV’截取的半导体存储器装置的横截面图。
参照图4A至图4D，半导体存储器装置可包括第一接合结构BS1、连接到第一接合结构BS1的第二接合结构BS2、连接到第二接合结构BS2的第三接合结构BS3以及与第三接合结构BS3相邻的上线阵列210。
第一接合结构BS1可包括外围电路结构110、连接到外围电路结构110的第一通孔组117和连接到第一通孔组117的第一接合焊盘组119。外围电路结构110可包括多个晶体管TR和连接到多个晶体管TR的第一互连组111。第一通孔组117可经由第一互连组111连接到多个晶体管TR。
各个晶体管TR可包括与半导体基板101的有源区域交叠的栅极绝缘层105、与栅极绝缘层105交叠的栅电极107以及形成在栅电极107两侧的有源区域中的结101J。半导体基板101的有源区域可由隔离层103分隔。彼此相邻的晶体管TR可通过隔离层103彼此绝缘。结101J可被设置成晶体管TR的源极区域和漏极区域，并且可包括n型杂质和p型杂质中的至少一种。
多个晶体管TR可包括第一晶体管TR1、第二晶体管TR2和第三晶体管TR3。第一晶体管TR1可被包括在图1所示的行解码器33中。第二晶体管TR2可被包括在图1所示的页缓冲器37中。第三晶体管TR3可被包括在图1所示的源极线驱动器39中。第一互连组111可包括多条布线和多个导电接触结构。多个晶体管TR和第一互连组111可设置在第一绝缘结构113内。第一绝缘结构113可包括层叠在半导体基板101上的两层或更多层的多层绝缘层。
第一通孔组117可包括多个导电插塞。第一接合焊盘组119可包括多个导电接合焊盘。第一通孔组117和第一接合焊盘组119可设置在第二绝缘结构115内。第二绝缘结构115可包括单层绝缘层或两层或更多层的多层绝缘层。第一接合焊盘组119可经由第一通孔组117电连接到外围电路结构110。
第二接合结构BS2可包括第二接合焊盘组169、第二通孔组167、第一线阵列157A、第三通孔组155A、第一存储器单元阵列结构130A、第一组虚设绝缘层叠物DST11、第二组第一虚设绝缘层叠物DST21、第一组栅极接触结构GCT1、第一组第一接触结构PCT11、第二组第一接触结构PCT21、第三组第一接触结构PCT31、第一源极层120A以及多个第一焊盘图案120P11和120P21。
第二接合焊盘组169可包括多个导电接合焊盘。第二接合焊盘组169可接合到第一接合焊盘组119。第二通孔组167可包括多个导电插塞。第二通孔组167可经由第二接合焊盘组169电连接到第一接合焊盘组119。第二接合焊盘组169和第二通孔组167可设置在第三绝缘结构165内。第三绝缘结构165可包括单层绝缘层或两层或更多层的多层绝缘层。
第一线阵列157A和第三通孔组155A可设置在第四绝缘结构153A内。第四绝缘结构153A可与第三绝缘结构165交叠。第四绝缘结构153A可包括单层绝缘层或两层或更多层的多层绝缘层。第一线阵列157A可连接到第二通孔组167，并且可包括多条导线。多条导线中的一些可以是连接到第一存储器单元阵列结构130A的第一单元插塞CP1的第一位线BL1。第一线阵列157A可经由第二通孔组167和第二接合焊盘组169连接到第一接合焊盘组119。
第一存储器单元阵列结构130A可包括第一栅极层叠物GST1和第一单元插塞CP1。第一栅极层叠物GST1可设置在第一位线BL1和第一源极层120A之间。第一栅极层叠物GST1可包括被层叠以在第一方向上间隔开的多个第一导电图案133GA。第一栅极层叠物GST1可包括在第一方向上与多个第一导电图案133GA交替地设置的多个第一层间绝缘层131GA。第一单元插塞CP1可设置在穿过第一栅极层叠物GST1的第一孔H1内。第一单元插塞CP1可包括设置在第一孔H1内的第一沟道层147A以及第一沟道层147A和第一栅极层叠物GST1之间的第一存储器层140A。多个第一导电图案133GA可用作第一存储器单元阵列结构130A的源极选择线、多条字线和漏极选择线。第一栅极层叠物GST1可被第一虚设插塞DP1穿透。
第一沟道层147A可连接到第一源极层120A和第一位线BL1。作为实施方式，第一沟道层147A可经由第一位线触点149A连接到第一位线BL1。第一位线触点149A可穿过第四绝缘结构153A和第一栅极层叠物GST1之间的第一中间绝缘层151A。第一沟道层147A可接触第一源极层120A以电连接到第一源极层120A。
第一组栅极接触结构GCT1可包括单独地连接到多个第一导电图案133GA的多个第一栅极接触结构。当第一栅极层叠物GST1包括由多个第一导电图案133GA的端部形成的阶梯结构时，第一间隙填充绝缘层131A可设置在阶梯结构和第一中间绝缘层151A之间。第一间隙填充绝缘层131A和第一中间绝缘层151A可被第一组栅极接触结构GCT1穿透。
第一源极层120A可设置在第一源极水平绝缘层125A内。第一源极水平绝缘层125A可插置在第一栅极层叠物GST1和第三接合结构BS3之间。第一源极水平绝缘层125A可被多个第一焊盘图案120P11和120P21穿透。多个第一焊盘图案120P11和120P21可包括第一组第一焊盘图案120P11和第二组第一焊盘图案120P21。第一组第一焊盘图案120P11可与第一组第一虚设绝缘层叠物DST11交叠，第二组第一焊盘图案120P21可与第二组第一虚设绝缘层叠物DST21交叠。
第一组第一虚设绝缘层叠物DST11可设置在第一组第一焊盘图案120P11和外围电路结构110之间。第二组第一虚设绝缘层叠物DST21可设置在第二组第一焊盘图案120P21和外围电路结构110之间。第二组第一虚设绝缘层叠物DST21可在第一源极层120A和外围电路结构110之间延伸。
第一组第一虚设绝缘层叠物DST11和第二组第一虚设绝缘层叠物DST21中的每一个可包括被层叠以在第一方向上间隔开的多个第一虚设牺牲图案133DA或133DA’。第一组第一虚设绝缘层叠物DST11和第二组第一虚设绝缘层叠物DST21中的每一个还可包括在第一方向上与多个第一虚设牺牲图案133DA或133DA’交替地设置的多个第一虚设层间绝缘层131DA或131DA’。多个第一虚设牺牲图案133DA或133DA’可包括相对于多个第一虚设层间绝缘层131DA或131DA’具有蚀刻选择性的绝缘材料。作为实施方式，多个第一虚设牺牲图案133DA或133DA’可包括诸如氮化硅层的氮化物。多个第一虚设层间绝缘层131DA或131DA’可包括与多个第一层间绝缘层131GA相同的绝缘材料。作为实施方式，多个第一虚设层间绝缘层131DA或131DA’和多个第一层间绝缘层131GA可包括诸如氧化硅层的氧化物。
第一组第一虚设绝缘层叠物DST11和第二组第一虚设绝缘层叠物DST21中的每一个可设置在与第一栅极层叠物GST1基本上相同的高度处。作为实施方式，多个第一虚设层间绝缘层131DA或131DA’可设置在与多个第一层间绝缘层131GA基本上相同的高度处，并且多个第一虚设牺牲图案133DA或133DA’可设置在与多个第一导电图案133GA基本上相同的高度处。
第一组第一接触结构PCT11可连接到第一组第一焊盘图案120P11，并且可延伸以穿过第一组第一虚设绝缘层叠物DST11。第二组第一接触结构PCT21可连接到第二组第一焊盘图案120P21，并且可延伸以穿过第二组第一虚设绝缘层叠物DST21。第三组第一接触结构PCT31可连接到第一源极层120A，并且可延伸以穿过第二组第一虚设绝缘层叠物DST21。
第一组第一接触结构PCT11、第二组第一接触结构PCT21和第三组第一接触结构PCT31可经由第三通孔组155A、第一线阵列157A和第二通孔组167电连接到第二接合焊盘组169。作为实施方式，第一组第一接触结构PCT11可经由第三通孔组155A、第一线阵列157A、第二通孔组167、第二接合焊盘组169、第一接合焊盘组119和第一互连组111连接到第一晶体管TR1。第二组第一接触结构PCT21可经由第三通孔组155A、第一线阵列157A的第一位线BL1、第二通孔组167、第二接合焊盘组169、第一接合焊盘组119和第一互连组111连接到第二晶体管TR2。第三组第一接触结构PCT31可经由第三通孔组155A、第一线阵列157A、第二通孔组167、第二接合焊盘组169、第一接合焊盘组119和第一互连组111连接到第三晶体管TR3。
第三接合结构BS3可包括第二源极层120B、多个第二焊盘图案120P12和120P22、第二存储器单元阵列结构130B、第一组第二虚设绝缘层叠物DST12、第二组第二虚设绝缘层叠物DST22、第二组栅极接触结构GCT2、第一组第二接触结构PCT12、第二组第二接触结构PCT22、第三组第二接触结构PCT32、第四通孔组155B和第二线阵列157B。
第二源极层120B可接合到第一源极层120A以形成源极接合结构120BS。第二源极层120B可设置在与第一源极水平绝缘层125A交叠的第二源极水平绝缘层125B内。第二源极水平绝缘层125B可被多个第二焊盘图案120P12和120P22穿透。多个第二焊盘图案120P12和120P22可包括第一组第二焊盘图案120P12和第二组第二焊盘图案120P22。第一组第二焊盘图案120P12可接合到第一焊盘图案120P11以形成第一焊盘接合结构120P1。第二组第二焊盘图案120P22可接合到第二组第一焊盘图案120P21以形成第二焊盘接合结构120P2。第一焊盘接合结构120P1和第二焊盘接合结构120P2可设置在源极接合结构120BS所设置的高度处。
第二线阵列157B和第四通孔组155B可设置在第五绝缘结构153B内。第五绝缘结构153B可与第二存储器单元阵列结构130B交叠。第二线阵列157B可包括多条导线。多条导线中的一些可以是连接到第二存储器单元阵列结构130B的第二单元插塞CP2的第二位线BL2。
第二存储器单元阵列结构130B可包括第二栅极层叠物GST2和第二单元插塞CP2。第二栅极层叠物GST2可设置在第二位线BL2和第二源极层120B之间。第二栅极层叠物GST2可包括被层叠以在与第一方向相反的第二方向上间隔开的多个第二导电图案133GB。第二栅极层叠物GST2可包括在第二方向上与多个第二导电图案133GB交替地设置的多个第二层间绝缘层131GB。第二单元插塞CP2可设置在穿过第二栅极层叠物GST2的第二孔H2内。第二单元插塞CP2可包括设置在第二孔H2内的第二沟道层147B以及第二沟道层147B和第二栅极层叠物GST2之间的第二存储器层140B。第二栅极层叠物GST2可被第二虚设插塞DP2穿透。
多个第二导电图案133GB可用作第二存储器单元阵列结构130B的源极选择线、多条字线和漏极选择线。
第二沟道层147B可连接到第二源极层120B和第二位线BL2。第二沟道层147B可经由第二位线触点149B连接到第二位线BL2。第二位线触点149B可穿过第五绝缘结构153B和第二中间绝缘层151B。第二中间绝缘层151B可设置在第五绝缘结构153B和第二栅极层叠物GST2之间。另外，第二沟道层147B可接触第二源极层120B以电连接到第二源极层120B。
第二组栅极接触结构GCT2可包括单独地连接到多个第二导电图案133GB的多个第二栅极接触结构。第二组栅极接触结构GCT2可穿过第二间隙填充绝缘层131B和第二中间绝缘层151B。第二间隙填充绝缘层131B和第二中间绝缘层151B可设置在第二栅极层叠物GST2和第五绝缘结构153B之间。
第一组第二虚设绝缘层叠物DST12可与第一组第一虚设绝缘层叠物DST11交叠并且其间插置有第一焊盘接合结构120P1。第二组第二虚设绝缘层叠物DST22可与第二组第一虚设绝缘层叠物DST21交叠并且其间插置有第二焊盘接合结构120P2。
第一组第二虚设绝缘层叠物DST12和第二组第二虚设绝缘层叠物DST22中的每一个可包括被层叠以在第二方向上间隔开的多个第二虚设牺牲图案133DB或133DB’。第一组第二虚设绝缘层叠物DST12和第二组第二虚设绝缘层叠物DST22中的每一个还可包括在第二方向上与多个第二虚设牺牲图案133DB或133DB’交替地设置的多个第二虚设层间绝缘层131DB或131DB’。
第一组第二虚设绝缘层叠物DST12和第二组第二虚设绝缘层叠物DST22中的每一个可设置在与第二栅极层叠物GST2基本上相同的高度处。作为实施方式，多个第二虚设层间绝缘层131DB或131DB’可设置在与多个第二层间绝缘层131GB基本上相同的高度处，多个第二虚设牺牲图案133DB或133DB’可设置在与多个第二导电图案133GB基本上相同的高度处。
第一组第二虚设绝缘层叠物DST12可被第一组第二接触结构PCT12穿透。第二组第二虚设绝缘层叠物DST22可被第二组第二接触结构PCT22和第三组第二接触结构PCT32穿透。
第二线阵列157B可经由第四通孔组155B电连接到第一组第二接触结构PCT12、第二组第二接触结构PCT22和第三组第二接触结构PCT32。第一组第二接触结构PCT12可电连接到第一组第二焊盘图案120P12。第一组第二接触结构PCT12可经由第一焊盘接合结构120P1和第一组第一接触结构PCT11连接到第一晶体管TR1。第二组第二接触结构PCT22可电连接到第二组第二焊盘图案120P22和第二线阵列157B的第二位线BL2。第二组第二接触结构PCT22可经由第二焊盘接合结构120P2和第二组第一接触结构PCT21连接到第二晶体管TR2。第三组第二接触结构PCT32可电连接到第二源极层120B。第三组第二接触结构PCT32可经由源极接合结构120BS和第三组第一接触结构PCT31连接到第三晶体管TR3。
根据上述结构，第一位线BL1和第二位线BL2的操作可通过相同的第二晶体管TR2来控制。另外，第一源极层120A和第二源极层120B的操作可通过相同的第三晶体管TR3来控制。
上线阵列210可包括设置在上绝缘层211中的多个上导电插塞213和多条上布线215。上线阵列210可被设计成各种结构，以传输来自外围电路结构110的电信号或来自外部装置的电信号。
第一组第一焊盘图案120P11和第二组第一焊盘图案120P21中的每一个可包括与第一源极层120A相同的材料。第一组第二焊盘图案120P12和第二组第二焊盘图案120P22中的每一个可包括与第二源极层120B相同的材料。
作为实施方式，第一源极层120A、第一组第一焊盘图案120P11和第二组第一焊盘图案120P21中的每一个可包括第一掺杂半导体层121A和第一金属层123A。尽管附图中未示出，诸如氮化钛的第一屏障层可插置在第一掺杂半导体层121A和第一金属层123A之间。
第二源极层120B，第一组第二焊盘图案120P12和第二组第二焊盘图案120P22中的每一个可包括第二掺杂半导体层121B和第二金属层123B。尽管附图中未示出，诸如氮化钛的第二屏障层可插置在第二掺杂半导体层121B和第二金属层123B之间。
第一掺杂半导体层121A和第二掺杂半导体层121B中的每一个可包括n型杂质和p型杂质中的至少一种。作为实施方式，第一掺杂半导体层121A和第二掺杂半导体层121B中的每一个可包括掺杂硅，其包括n型杂质和p型杂质中的至少一种。
第一金属层123A和第二金属层123B中的每一个可包括电阻率小于第一掺杂半导体层121A和第二掺杂半导体层121B中的每一个的电阻率的金属，以在实施方式中减小第一源极层120A、第一组第一焊盘图案120P11、第二组第一焊盘图案120P21、第二源极层120B、第一组第二焊盘图案120P21和第二组第二焊盘图案120P22的电阻。作为实施方式，第一金属层123A和第二金属层123B可包括铜。
第一金属层123A和第二金属层123B可通过镶嵌工艺设置在第一掺杂半导体层121A和第二掺杂半导体层121B中。因此，源极接合结构120BS、第一焊盘接合结构120P1和第二焊盘接合结构120P2中的每一个可被设置成混合接合结构。
图5A和图5B是示出参照图3A、图3B和图4A至图4D描述的半导体存储器装置的部分配置的图。
图5A是示出混合接合结构的横截面图。
参照图5A，图4A至图4D所示的源极接合结构120BS、第一焊盘接合结构120P1和第二焊盘接合结构120P2中的每一个可被设置成包括半导体接合区域AR[S]和金属接合区域AR[M]的混合接合结构。
半导体接合区域AR[S]可通过第一掺杂半导体层121A和第二掺杂半导体层121B之间的接合来限定，并且金属接合区域AR[M]可通过第一金属层123A和第二金属层123B之间的接合来限定。第一金属层123A可掩埋在第一掺杂半导体层121A内的第一凹槽GV1中。第二金属层123B可掩埋在第二掺杂半导体层121B内的第二凹槽GV2中。
由于第一金属层123A和第二金属层123B掩埋在第一掺杂半导体层121A的第一凹槽GV1和第二掺杂半导体层121B的第二凹槽GV2内，所以可防止或减轻由于低电阻线的金属层的添加而引起的厚度增加。因此，在实施方式中，可提供有利于半导体存储器装置小型化的结构。
图5B是示出混合接合结构的金属层所设置的高度的平面图。图5B是第一金属层123A所设置的高度的平面图。尽管附图中未示出，图5A所示的第二金属层123B可按照与第一金属层123A的布局相似的布局形成。
参照图5B，第一金属层123A可与对应的接触结构PCT11、PCT21或PCT31交叠。第一金属层123A可被分成掩埋在第一源极层120A、第一组第一焊盘图案120P11和第二组第一焊盘图案120P21中的每一个的第一掺杂半导体层121A的第一凹槽GV1中的图案以及设置成下布线UML的图案。
第一源极层120A的第一凹槽GV1和第一金属层123A可被设置成网状结构。因此，金属接合区域AR[M]可被设置成网状结构。在实施方式中，图5A和图5B所示的第一金属层123A和第二金属层123B中的每一个可包括多个第一线部分和多个第二线部分。多个第一线部分可彼此平行，多个第二线部分可彼此平行。在图5A和图5B所示的第一金属层123A和第二金属层123B中的每一个中，多个第二线部分可与多个第一线部分交叉以形成网状结构。尽管附图中未示出，源极接合结构的金属接合区域可被设置成与第一源极层120A的平面形状相等的平面形状。可如本公开的实施方式中在网状结构的金属接合区域AR[M]中(而非在具有大面积的平面形状的金属接合区域中)减少金属间接合缺陷。
图6是示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图3A、图4A至图4D和图6，在步骤S10中，可形成包括外围电路结构110的第一接合结构BS1。在步骤S20中，可形成包括第一存储器单元阵列结构130A的第二接合结构BS2。此时，第二接合结构BS2可形成在第一晶圆(未示出)上。在步骤S30中，可形成包括第二存储器单元阵列结构130B的第三接合结构BS3。此时，第三接合结构BS3可形成在第二晶圆(未示出)上。
在步骤S40中，可执行用于将第二接合结构BS2连接到第一接合结构BS1的接合工艺。此时，第二接合结构BS2的第二接合焊盘组169可接合到第一接合结构BS1的第一接合焊盘组119。此后，可去除第一晶圆以暴露第二接合结构BS2的第一源极层120A、第一组第一焊盘图案120P11和第二组第一焊盘图案120P21。作为另一实施方式，可在去除第一晶圆之后形成第二接合结构BS2的第一源极层120A、第一组第一焊盘图案120P11和第二组第一焊盘图案120P21。
在步骤S50中，可执行用于将第三接合结构BS3连接到第二接合结构BS2的接合工艺。此时，第三接合结构BS3的第二源极层120B、第一组第二焊盘图案120P12和第二组第二焊盘图案120P22可接合到第二接合结构BS2的第一源极层120A、第一组第一焊盘图案120P11和第二组第一焊盘图案120P21。此后，可去除第二晶圆。作为另一实施方式，可在去除第二晶圆之后形成第三接合结构BS3的第二线阵列157B。
在步骤S60中，可在第三接合结构BS3上形成上线阵列210。
图7A和图7B是示出根据本公开的实施方式的半导体存储器装置的图。图7A是示出半导体存储器装置的垂直布置的图，图7B是图7A所示的半导体存储器装置的横截面图。以下，省略与参照图3A和图4A至图4D描述的配置重复的配置的详细描述。
参照图7A，半导体存储器装置可包括外围电路结构110、多条第一位线BL1、第一存储器单元阵列结构130A、包括第一源极层120A和第二源极层120B的源极接合结构120BS、第二存储器单元阵列结构130B、多条第二位线BL2、多条第三位线BL3、第三存储器单元阵列结构130C、第三源极层120C和上线阵列210。
源极接合结构120BS和第三源极层120C可连接到图1或图2所示的公共源极线CSL。图1或图2所示的公共源极线CSL可经由源极接合结构120BS电连接到第一存储器单元阵列结构130A和第二存储器单元阵列结构130B，并且可经由第三源极层120C电连接到第三存储器单元阵列结构130C。
多条第三位线BL3可与多条第二位线BL2交叠。第三源极层120C可与第二存储器单元阵列结构130B交叠并且其间插置有多条第二位线BL2和多条第三位线BL3。第三存储器单元阵列结构130C可设置在多条第三位线BL3和第三源极层120C之间。
第一存储器单元阵列结构130A、第二存储器单元阵列结构130B和第三存储器单元阵列结构130C可被包括在图1所示的存储器单元阵列10中。第一存储器单元阵列结构130A、第二存储器单元阵列结构130B和第三存储器单元阵列结构130C中的每一个可包括参照图2描述的存储块BLK。
第三存储器单元阵列结构130C可包括电连接到多条第三位线BL3和第三源极层120C的多个存储器单元串。上线阵列210可被设置为与多条第三位线BL3相邻。
第一存储器单元阵列结构130A、第二存储器单元阵列结构130B和第三存储器单元阵列结构130C中的每一个可包括图3B所示的多个栅极层叠物GST和设置在各个栅极层叠物GST内的多个单元插塞CP。更具体地，第一存储器单元阵列结构130A可包括如图7B所示的第一栅极层叠物GST1和第一单元插塞CP1，第二存储器单元阵列结构130B可包括如图7B所示的第二栅极层叠物GST2和第二单元插塞CP2，第三存储器单元阵列结构130C可包括如图7B所示的第三栅极层叠物GST3和第三单元插塞CP3。
由于在实施方式中，第一存储器单元阵列结构130A、第二存储器单元阵列结构130B和第三存储器单元阵列结构130C被设置为在外围电路结构110和上线阵列210之间交叠，所以半导体存储器装置的集成度可改进。
参照图7B，半导体存储器装置可包括第一接合结构BS1、连接到第一接合结构BS1的第二接合结构BS2、连接到第二接合结构BS2的第三接合结构BS3’、连接到第三接合结构BS3’的第四接合结构BS4以及与第四接合结构BS4相邻的上线阵列210。
如参照图4A至图4D所描述的，第一接合结构BS1可包括外围电路结构110、第一通孔组117和第一接合焊盘组119。
如参照图4A至图4D所描述的，第二接合结构BS2可包括第二接合焊盘组169A、第二通孔组167A、包括第一位线BL1的第一线阵列157A、第三通孔组155A、第一存储器单元阵列结构130A、第一位线触点149A、第一虚设绝缘层叠物DST21、第一接触结构PCT21、第一源极层120A和第一焊盘图案120P21。如参照图4A至图4D所描述的，第一存储器单元阵列结构130A的第一单元插塞CP1可包括设置在穿过第一栅极层叠物GST1的第一孔H1内的第一沟道层和第一存储器层。如参照图5A所描述的，第一源极层120A和第一焊盘图案120P21中的每一个可包括具有第一凹槽的第一掺杂半导体层121A和掩埋在第一凹槽中的第一金属层123A。
如参照图4A至图4D所描述的，第三接合结构BS3’可包括第二源极层120B、第二焊盘图案120P22、第二存储器单元阵列结构130B、第二虚设绝缘层叠物DST22、第二接触结构PCT22、第二位线触点149B、第四通孔组155B和包括第二位线BL2的第二线阵列157B。第三接合结构BS3’还可包括连接到第二线阵列157B的第五通孔组167B和连接到第五通孔组167B的第三接合焊盘组169B。
如参照图5A所描述的，第二源极层120B和第二焊盘图案120P22中的每一个可包括具有第二凹槽的第二掺杂半导体层121B和掩埋在第二凹槽中的第二金属层123B。如参照图4A至图4D所描述的，第二源极层120B可接合到第一源极层120A以形成源极接合结构120BS，第二焊盘图案120P22可接合到第一焊盘图案120P21以形成焊盘接合结构120P2。
如参照图4A至图4D所描述的，第二存储器单元阵列结构130B的第二单元插塞CP2可包括设置在穿过第二栅极层叠物GST2的第二孔H2内的第二沟道层和第二存储器层。
第四通孔组155B可接触第二线阵列157B的面向第一方向(例如，图7A的-Z轴方向)的第一表面。第五通孔组167B可接触第二线阵列157B的面向与第一方向相反的第二方向(例如，图7A的Z轴方向)的第二表面。第三接合焊盘组169B可经由第五通孔组167B电连接到第二线阵列157B。
第四接合结构BS4可包括第四接合焊盘组169C、第六通孔组167C、包括第三位线BL3的第三线阵列157C、第七通孔组155C、第三位线触点149C、第三存储器单元阵列结构130C、第三虚设绝缘层叠物DST23、第三接触结构PCT23、第三源极层120C和第三焊盘图案120P23。第四接合结构BS4可与第二接合结构BS2类似。
第四接合焊盘组169C可接合到第三接合焊盘组169B。连接到第二位线BL2的第三接合焊盘组169B的导电接合焊盘和连接到第三位线BL3的第四接合焊盘组169C的导电接合焊盘可形成位线接合结构160BS。换言之，第二位线BL2和第三位线BL3可通过它们之间的位线接合结构160BS彼此连接。第三线阵列157C可经由第六通孔组167C电连接到第四接合焊盘组169C。
第三存储器单元阵列结构130C可包括第三栅极层叠物GST3和第三单元插塞CP3。第三栅极层叠物GST3可包括在第三位线BL3和第三源极层120C之间交替地层叠的多个导电图案133GC和多个层间绝缘层131GC。第三单元插塞CP3可设置在穿过第三栅极层叠物GST3的第三孔H3内。第三单元插塞CP3可包括设置在第三孔H3内的第三沟道层147C以及在第三沟道层147C和第三栅极层叠物GST3之间的第三存储器层140C。多个导电图案133GC可用作第三存储器单元阵列结构130C的源极选择线、多条字线和漏极选择线。
第三虚设绝缘层叠物DST23可与第二虚设绝缘层叠物DST22交叠并且其间插置有第三线阵列157C和位线接合结构160BS。第三虚设绝缘层叠物DST23可包括多个虚设牺牲图案133DC’以及与多个虚设牺牲图案133DC’交替地层叠的多个虚设层间绝缘层131DC’。多个虚设牺牲图案133DC’可包括相对于多个虚设层间绝缘层131DC’具有蚀刻选择性的绝缘材料。作为实施方式，多个虚设牺牲图案133DC’可包括诸如氮化硅层的氮化物。多个虚设层间绝缘层131DC’可包括与多个层间绝缘层131GC相同的绝缘材料。作为实施方式，多个虚设层间绝缘层131DC’和多个层间绝缘层131GC可包括诸如氧化硅层的氧化物。
第三虚设绝缘层叠物DST23可设置在与第三栅极层叠物GST3基本上相同的高度上。作为实施方式，多个虚设层间绝缘层131DC’可设置在与多个层间绝缘层131GC基本上相同的高度处，多个虚设牺牲图案133DC’可设置在与多个导电图案133GC基本上相同的高度处。
第三接触结构PCT23可穿过第三虚设绝缘层叠物DST23。作为实施方式，第三接触结构PCT23可设置在第三焊盘图案120P23和第三线阵列157C之间。
第七通孔组155C可包括设置在第三线阵列157C和第三栅极层叠物GST3之间以及第三线阵列157C和第三虚设绝缘层叠物DST23之间的多个导电插塞。多个导电插塞的一部分可经由第三位线触点149C连接到第三存储器单元阵列结构130C的第三沟道层147C。多个导电插塞的另一部分可连接到第三接触结构PCT23。
第三沟道层147C可接触第三源极层120C以电连接到第三源极层120C。第三焊盘图案123P23可在第三源极层120C设置的高度处与第三虚设绝缘层叠物DST23交叠。第三焊盘图案123P23可连接到第三接触结构PCT23。
第三焊盘图案123P23可包括与第三源极层120C相同的材料。作为实施方式，第三焊盘图案123P23和第三源极层120C中的每一个可包括第三掺杂半导体层121C和第三金属层123C。尽管附图中未示出，诸如氮化钛的屏障层可插置在第三掺杂半导体层121C和第三金属层123C之间。第三掺杂半导体层121C可包括n型杂质和p型杂质中的至少一种。作为实施方式，第三掺杂半导体层121C可包括掺杂硅，其包括n型杂质和p型杂质中的至少一种。第三金属层123C可包括电阻率小于第三掺杂半导体层121C的电阻率的金属。作为实施方式，第三金属层123C可包括铜。第三金属层123C可通过镶嵌工艺设置在第三掺杂半导体层121C中。
如参照图4A至图4D描述的，上线阵列210可包括多个上导电插塞213和多条上布线215。
图8是示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图7A、图7B和图8，在步骤S11中，可形成包括外围电路结构110的第一接合结构BS1。在步骤S21中，可形成包括第一存储器单元阵列结构130A的第二接合结构BS2。此时，第二接合结构BS2可形成在第一晶圆(未示出)上。在步骤S31中，可形成包括第二存储器单元阵列结构130B的第三接合结构BS3’。此时，第三接合结构BS3’可形成在第二晶圆(未示出)上。在步骤S41中，可形成包括第三存储器单元阵列结构130C的第四接合结构BS4。此时，第四接合结构BS4可形成在第四晶圆上。
如参照图6描述的步骤S40中，在步骤S51中，可执行用于将第二接合结构BS2连接到第一接合结构BS1的接合工艺。
如参照图6描述的步骤S50中，在步骤S61中，可执行用于将第三接合结构BS3’连接到第二接合结构BS2的接合工艺。
在步骤S71中，可执行用于将第四接合结构BS4连接到第三接合结构BS3’的接合工艺。此时，第四接合结构BS4的第四接合焊盘组169C可接合到第三接合结构BS3’的第三接合焊盘组169B。此后，可去除第四晶圆以暴露第四接合结构BS4的第三源极层120C和第三焊盘图案120P23。作为另一示例，可在去除第四晶圆之后形成第四接合结构BS4的第三源极层120C和第三焊盘图案120P23。
在步骤S81中，可在第四接合结构BS4上形成上线阵列210。
图9A和图9B是示出根据本公开的实施方式的半导体存储器装置的图。图9A是示出半导体存储器装置的垂直布置的图，图9B是图9A所示的半导体存储器装置的横截面图。以下，省略与参照图3A和图4A至图4D描述的配置重复的配置的详细描述。
参照图9A，半导体存储器装置可包括第一外围电路结构110A、多条第一位线BL1、第一存储器单元阵列结构130A、包括第一源极层120A和第二源极层120B的源极接合结构120BS、第二存储器单元阵列结构130B、多条第二位线BL2、第二外围电路结构110B和上线阵列210。
第一外围电路结构110A可被设置为与多条第一位线BL1相邻，第二外围电路结构110B可被设置为与多条第二位线BL2相邻。上线阵列210可与多条第二位线BL2交叠并且其间插置有第二外围电路结构110B。
配置图1所示的外围电路40的多个晶体管、电容器、电阻器等可分布在第一外围电路结构110A和第二外围电路结构110B中。
参照图9B，半导体存储器装置可包括第一接合结构BS1’、连接到第一接合结构BS1’的第二接合结构BS2、连接到第二接合结构BS2的第三接合结构BS3’、连接到第三接合结构BS3’的第四接合结构BS4’以及与第四接合结构BS4’相邻的上线阵列210。
第一接合结构BS1’可包括第一外围电路结构110A、第一通孔组117A和第一接合焊盘组119A。第一外围电路结构110A可包括第一组晶体管TR[A]和与之连接的第一互连组111A。第一通孔组117A可经由第一互连组111A连接到第一组晶体管TR[A]。第一组晶体管TR[A]可设置在第一半导体基板101A的一侧。第一接合焊盘组119A可经由第一通孔组117A电连接到第一外围电路结构110A。
如参照图4A至图4D描述的，第二接合结构BS2可包括第二接合焊盘组169A、第二通孔组167A、包括第一位线BL1的第一线阵列157A、第三通孔组155A、包括第一栅极层叠物GST1和第一单元插塞CP1的第一存储器单元阵列结构130A、第一位线触点149A、第一虚设绝缘层叠物DST21、第一接触结构PCT21、第一源极层120A和第一焊盘图案120P21。如参照图5A描述的，第一源极层120A和第一焊盘图案120P21中的每一个可包括具有第一凹槽的第一掺杂半导体层121A和掩埋在第一凹槽中的第一金属层123A。
如参照图4A至图4D描述的，第三接合结构BS3’可包括第二源极层120B、第二焊盘图案120P22、包括第二栅极层叠物GST2和第二单元插塞CP2的第二存储器单元阵列结构130B、第二虚设绝缘层叠物DST22、第二接触结构PCT22、第二位线触点149B、第四通孔组155B和包括第二位线BL2的第二线阵列157B。如参照图7B描述的，第三接合结构BS3’还可包括连接到第二线阵列157B的第五通孔组167B和连接到第五通孔组167B的第三接合焊盘组169B。
如参照图5A描述的，第二源极层120B和第二焊盘图案120P22中的每一个可包括具有第二凹槽的第二掺杂半导体层121B和掩埋在第二凹槽中的第二金属层123B。如参照图4A至图4D描述的，第二源极层120B可接合到第一源极层120A以形成源极接合结构120BS，第二焊盘图案120P22可接合到第一焊盘图案120P21以形成焊盘接合结构120P2。
第四接合结构BS4’可包括第四接合焊盘组119B、第六通孔组117B和第二外围电路结构110B。第二外围电路结构110B可包括第二组晶体管TR[B]和与之连接的第二互连组111B。
第四接合焊盘组119B可接合到第三接合焊盘组169B。第六通孔组117B可经由第四接合焊盘组119B和第三接合焊盘组169B电连接到第二线阵列157B。第二互连组111B可连接到第四接合焊盘组119B。第二组晶体管TR[B]可经由第二互连组111B电连接到第六通孔组117B。第二组晶体管TR[B]可设置在第二半导体基板101B的与上线阵列210相邻的一侧。
上线阵列210可包括多个上导电插塞213和多条上布线215。多个上导电插塞213和多条上布线215可设置在上绝缘层211中。上绝缘层211可与第二半导体基板101B交叠。多个上导电插塞213中的一些可穿过第二半导体基板101B以连接到第二互连组111B。
图10是示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图9A、图9B和图10，在步骤S12中，可形成包括第一外围电路结构110A的第一接合结构BS1’。在步骤S22中，可形成包括第一存储器单元阵列结构130A的第二接合结构BS2。此时，第二接合结构BS2可形成在第一晶圆(未示出)上。在步骤S32中，可形成包括第二存储器单元阵列结构130B的第三接合结构BS3’。此时，第三接合结构BS3’可形成在第二晶圆(未示出)上。在步骤S42中，可形成包括第二外围电路结构110B的第四接合结构BS4’。
如参照图6描述的步骤S40中，在步骤S52中，可执行用于将第二接合结构BS2连接到第一接合结构BS1’的接合工艺。
在步骤S62中，可执行用于将第四接合结构BS4’连接到第三接合结构BS3’的接合工艺。此时，第三接合结构BS3’的第三接合焊盘组169B可接合到第四接合结构BS4’的第四接合焊盘组119B。此后，可去除第二晶圆以暴露第三接合结构BS3’的第二源极层120B和第二焊盘图案120P22。作为另一实施方式，可在去除第二晶圆之后形成第三接合结构BS3’的第二源极层120B和第二焊盘图案120P22。
在步骤S72中，可执行用于将第三接合结构BS3’连接到第二接合结构BS2的接合工艺。此时，第三接合结构BS3’的第二源极层120B和第二焊盘图案120P22可接合到第二接合结构BS2的第一源极层120A和第一焊盘图案120P21。
在步骤S82中，可在第四接合结构BS4’上形成上线阵列210。
图11A和图11B是示出根据本公开的实施方式的源极接合结构和焊盘接合结构的横截面图。
参照图11A和图11B，类似于参照图4A至图4D所描述的，源极接合结构可包括在第一栅极层叠物GST1和第二栅极层叠物GST2之间的第一源极层120A1或120A2和第二源极层120B1或120B2。类似于参照图4A至图4D所描述的，焊盘接合结构可包括在第一虚设绝缘层叠物DST21和第二虚设绝缘层叠物DST22之间的第一焊盘图案120PA1或120PA2和第二焊盘图案120PB1或120PB2。
如上面在本公开的各种实施方式中描述的，设置在各个栅极层叠物(例如，GST1或GST2)内的单元插塞(例如，CP1或CP2)可包括沟道层(例如，147A或147B)和存储器层(例如，140A或140B)。沟道层147A或147B可由可用作存储器单元串的沟道区域的半导体材料形成。作为实施方式，沟道层147A或147B可包括硅Si、锗Ge或其混合物。存储器层140A或140B可沿着沟道层147A或147B的侧壁延伸。存储器层140A或140B可包括阻挡绝缘层141、在阻挡绝缘层141和沟道层147A或147B之间的数据存储层143以及在数据存储层143和沟道层147A或147B之间的隧道绝缘层145。阻挡绝缘层141可包括能够阻挡电荷的绝缘材料。隧道绝缘层145可包括能够电荷隧穿的绝缘材料。阻挡绝缘层141可包括介电常数高于隧道绝缘层145的介电常数的绝缘层。数据存储层143可由能够利用福勒-诺德汉姆(Fowler Nordheim)隧穿存储改变的数据的材料层形成。作为实施方式，数据存储层143可由电荷捕获绝缘层、浮栅层或包括导电纳米点的绝缘层形成。电荷捕获绝缘层可包括氮化硅层。本公开不限于此，数据存储层143可由能够基于福勒-诺德汉姆隧穿以外的操作原理存储信息的材料层形成。作为实施方式，数据存储层143可包括相变材料层、铁电层等。
如上面在本公开的各种实施方式中描述的，接触结构PCT21或PCT22可分别设置在各个虚设绝缘层叠物(例如，DST21或DST22)内。一个接触结构(例如，PCT21)可经由焊盘接合结构电连接到另一接触结构(例如，PCT22)。
参照图11A，源极接合结构和焊盘接合结构中的每一个可通过第一源极水平绝缘层125A内的第一掺杂半导体层和第二源极水平绝缘层125B内的第二掺杂半导体层之间的接合提供。第一掺杂半导体层和第二掺杂半导体层中的每一个可包括n型杂质和p型杂质中的至少一种。如上所述，与参照图4A至图4D描述的实施方式不同，通过第一源极层120A1和第二源极层120B1的源极接合结构和通过第一焊盘图案120PA1和第二焊盘图案120PB1的焊盘接合结构可通过半导体层之间的接合提供，而无需金属层之间的接合。与图11A所示的实施方式相比，由于在实施方式中，图4A至图4D所示的源极接合结构120BS和焊盘接合结构120P1或120P2具有低电阻，所以半导体存储器装置的操作特性可改进。
参照图11B，源极接合结构和焊盘接合结构中的每一个可通过设置在第一源极水平绝缘层125A和第二源极水平绝缘层125B之间的第一中间绝缘层129A和第二中间绝缘层129B内的第一金属图案123A’和第二金属图案123B’来提供。
配置第一源极层120A2和第一焊盘图案120PA2中的每一个的一部分的第一掺杂半导体层121A’可形成在第一源极水平绝缘层125A中。配置第二源极层120B2和第二焊盘图案120PB2中的每一个的一部分的第二掺杂半导体层121B’可形成在第二源极水平绝缘层125B中。
第一中间绝缘层129A可被设置为与第一源极水平绝缘层125A相邻，第二中间绝缘层129B可被设置为与第二源极水平绝缘层125B相邻。第一金属图案123A’可从第一掺杂半导体层121A’延伸以穿过第一中间绝缘层129A，并且配置第一源极层120A2和第一焊盘图案120PA2中的每一个的另一部分。第二金属图案123B’可从第二掺杂半导体层121B’延伸以穿过第二中间绝缘层129B，并且配置第二源极层120B2和第二焊盘图案120PB2中的每一个的另一部分。除了图11B所示的实施方式之外，在实施方式中，图4A至图4D所示的源极接合结构120BS和焊盘接合结构120P1或120P2可有利于半导体存储器装置的小型化。
图12是示出包括根据本公开的实施方式的半导体存储器装置的电子系统的框图。
参照图12，电子系统1000可以是计算系统、医疗装置、通信装置、可穿戴装置、存储器系统等。电子系统1000可包括主机1100和存储装置1200。
主机1100可基于接口将数据存储在存储装置1200中或读取存储在存储装置1200中的数据。接口可包括双倍数据速率(DDR)接口、通用串行总线(USB)接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、外围组件互连(PCI)接口、高速PCI(PCI-E)接口、高级技术附件(ATA)接口、串行ATA接口、并行ATA接口、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)接口、Firewire接口、通用闪存(UFS)接口和高速非易失性存储器(NVMe)接口中的至少一种。
存储装置1200可包括存储控制器1210和半导体存储器装置1220。作为实施方式，存储装置1200可以是诸如固态驱动器(SSD)或USB存储器的存储介质。
存储控制器1210可在主机1100的控制下将数据存储在半导体存储器装置1220中或读取存储在半导体存储器装置1220中的数据。
半导体存储器装置1220可包括一个存储器芯片或多个存储器芯片。半导体存储器装置1220可在存储控制器1210的控制下存储数据或输出所存储的数据。
半导体存储器装置1220可以是非易失性存储器装置。半导体存储器装置1220可包括参照图3A、图3B、图4A至图4D以及图5A和图5B描述的结构，包括参照图7A和图7B描述的结构，或者包括参照图9A和图9B描述的结构。半导体存储器装置1220的源极接合结构和焊盘接合结构可被替换为参照图11A和图11B描述的结构。作为实施方式，半导体存储器装置1220可包括：源极接合结构，其包括彼此接合的第一源极层和第二源极层；第一存储器单元阵列结构，其连接到源极接合结构的第一源极层；以及第二存储器单元阵列结构，其连接到源极接合结构的第二源极层。半导体存储器装置1220的源极接合结构可包括半导体接合区域和金属接合区域中的至少一个。
根据本公开的实施方式，由于第一存储器单元阵列结构和第二存储器单元阵列结构可通过源极接合结构接合，所以半导体存储器装置的层叠的存储器单元的数量可增加。根据本公开的实施方式，半导体存储器装置的集成度可改进。
相关申请的交叉引用
本申请要求2022年12月7日提交于韩国知识产权局的韩国专利申请号10-2022-0169459的优先权，其完整公开通过引用并入本文。

Claims (14)

1.一种半导体存储器装置，该半导体存储器装置包括：
源极接合结构，该源极接合结构包括彼此接合的第一源极层和第二源极层；
第一存储器单元阵列结构，该第一存储器单元阵列结构连接到所述源极接合结构的所述第一源极层；以及
第二存储器单元阵列结构，该第二存储器单元阵列结构连接到所述源极接合结构的所述第二源极层，
其中，所述源极接合结构包括半导体接合区域和金属接合区域。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一源极层和所述第二源极层中的每一个包括形成所述源极接合结构的所述半导体接合区域的掺杂半导体层和形成所述源极接合结构的所述金属接合区域的金属层，并且
其中，所述金属层被掩埋在所述掺杂半导体层中的凹槽中。
3.根据权利要求2所述的半导体存储器装置，其中，所述金属层由电阻率低于所述掺杂半导体层的电阻率的材料形成。
4.根据权利要求2所述的半导体存储器装置，其中，所述掺杂半导体层包括掺杂硅，该掺杂硅包括n型杂质和p型杂质中的至少一种。
5.根据权利要求1所述的半导体存储器装置，其中，所述第一存储器单元阵列结构包括：
第一栅极层叠物，该第一栅极层叠物包括被层叠以在第一方向上间隔开的多个第一导电图案，该第一栅极层叠物与所述第一源极层相邻；
第一沟道层，该第一沟道层连接到所述第一源极层并且延伸到所述第一栅极层叠物中；以及
第一存储器层，该第一存储器层位于所述第一沟道层和所述第一栅极层叠物之间，并且
所述第二存储器单元阵列结构包括：
第二栅极层叠物，该第二栅极层叠物包括被层叠以在与所述第一方向相反的第二方向上间隔开的多个第二导电图案，该第二栅极层叠物与所述第二源极层相邻；
第二沟道层，该第二沟道层连接到所述第二源极层并且延伸到所述第二栅极层叠物中；以及
第二存储器层，该第二存储器层位于所述第二沟道层和所述第二栅极层叠物之间。
6.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一位线，该第一位线与所述源极接合结构交叠，并且所述第一存储器单元阵列结构插置在所述第一位线和所述源极接合结构之间；
第二位线，该第二位线与所述源极接合结构交叠，并且所述第二存储器单元阵列结构插置在所述第二位线和所述源极接合结构之间；以及
外围电路结构，该外围电路结构被设置为与所述第一位线相邻。
7.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括：
焊盘接合结构，该焊盘接合结构设置在所述源极接合结构所设置的高度处并且包括彼此接合的第一焊盘图案和第二焊盘图案；
第一虚设绝缘层叠物，该第一虚设绝缘层叠物位于所述焊盘接合结构和所述外围电路结构之间；
第二虚设绝缘层叠物，该第二虚设绝缘层叠物与所述第一虚设绝缘层叠物交叠，并且所述焊盘接合结构插置在所述第一虚设绝缘层叠物和所述第二虚设绝缘层叠物之间；
第一接触结构，该第一接触结构连接到所述第一位线和所述第一焊盘图案并且穿过所述第一虚设绝缘层叠物；以及
第二接触结构，该第二接触结构连接到所述第二位线和所述第二焊盘图案并且穿过所述第二虚设绝缘层叠物。
8.根据权利要求7所述的半导体存储器装置，其中，所述焊盘接合结构包括半导体接合区域和金属接合区域，并且
其中，所述外围电路结构包括连接到所述第一位线的晶体管。
9.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括：
第一虚设绝缘层叠物，该第一虚设绝缘层叠物设置在所述外围电路结构和所述第一源极层之间；
第二虚设绝缘层叠物，该第二虚设绝缘层叠物与所述第一虚设绝缘层叠物交叠，并且所述源极接合结构插置在所述第一虚设绝缘层叠物和所述第二虚设绝缘层叠物之间；
第一接触结构，该第一接触结构连接到所述源极接合结构并且穿过所述第一虚设绝缘层叠物；以及
第二接触结构，该第二接触结构连接到所述源极接合结构并且穿过所述第二虚设绝缘层叠物。
10.根据权利要求9所述的半导体存储器装置，其中，所述外围电路结构包括连接到所述第一接触结构的晶体管。
11.根据权利要求1所述的半导体存储器装置，其中，所述金属接合区域形成为网状结构。
12.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一位线，该第一位线与所述源极接合结构交叠，并且所述第一存储器单元阵列结构插置在所述源极接合结构和所述第一位线之间；
第二位线，该第二位线与所述源极接合结构交叠，并且所述第二存储器单元阵列结构插置在所述源极接合结构和所述第二位线之间；
第三位线，该第三位线与所述第二位线交叠；
位线接合结构，该位线接合结构设置在所述第二位线和所述第三位线之间并且将所述第三位线连接到所述第二位线；
第三源极层，该第三源极层与所述第二存储器单元阵列结构交叠，并且所述第二位线和所述第三位线插置在所述第二存储器单元阵列结构和所述第三源极层之间；以及
第三存储器单元阵列结构，该第三存储器单元阵列结构位于所述第三位线和所述第三源极层之间。
13.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
外围电路结构，该外围电路结构被设置为与所述第一位线相邻并且包括连接到所述第一位线的晶体管；
焊盘接合结构，该焊盘接合结构设置在所述源极接合结构所设置的高度处并且包括彼此接合的第一焊盘图案和第二焊盘图案；
第一虚设绝缘层叠物，该第一虚设绝缘层叠物位于所述焊盘接合结构和所述外围电路结构之间；
第二虚设绝缘层叠物，该第二虚设绝缘层叠物与所述第一虚设绝缘层叠物交叠，并且所述焊盘接合结构插置在所述第二虚设绝缘层叠物与所述第一虚设绝缘层叠物之间；
第三虚设绝缘层叠物，该第三虚设绝缘层叠物与所述第二虚设绝缘层叠物交叠，并且所述位线接合结构插置在所述第二虚设绝缘层叠物和所述第三虚设绝缘层叠物之间；
第一接触结构，该第一接触结构连接到所述第一位线和所述第一焊盘图案并且穿过所述第一虚设绝缘层叠物；
第二接触结构，该第二接触结构连接到所述第二位线和所述第二焊盘图案并且穿过所述第二虚设绝缘层叠物；以及
第三接触结构，该第三接触结构穿过所述第三虚设绝缘层叠物。
14.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一位线，该第一位线与所述源极接合结构交叠，并且所述第一存储器单元阵列结构插置在所述源极接合结构和所述第一位线之间；
第二位线，该第二位线与所述源极接合结构交叠，并且所述第二存储器单元阵列结构插置在所述源极接合结构和所述第二位线之间；
第一外围电路结构，该第一外围电路结构与所述第一位线相邻；以及
第二外围电路结构，该第二外围电路结构与所述第二位线相邻。
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