CN118136601A - 半导体结构以及半导体结构制造方法 - Google Patents

Abstract

本发明所申请内容揭示一种半导体结构以及一种半导体结构制造方法。该半导体结构包括一第N个金属层的一导电线路、一第一绝缘层、一介电层、一第二绝缘层、一互连基底、和一互连本体。该第一绝缘层是在该导电线路上且未覆盖该导电线路的一部位。该介电层是在该第一绝缘层上且未覆盖该导电线路的该部位。该第二绝缘层是在该介电层上且未覆盖该导电线路的该部位。该互连基底是由该介电层、该第一绝缘层、和该第二绝缘层侧向围绕。该互连基底的顶部表面以及该第二绝缘层的顶部表面为共面。

Description

半导体结构以及半导体结构制造方法

技术领域

本申请案主张2023/10/04申请的美国正式申请案第18/480,567号的优先权及益处，所述美国正式申请案的内容以全文引用的方式并入本文中。

本发明所揭示内容是关于一种半导体结构，尤其是关于一种包括由一改良式镶嵌方法制造的互连结构的半导体结构，该方法可减少化学机械抛光(Chemical-mechanicalpolishing，CMP)制程的使用。

背景技术

镶嵌制程(Damascene processes)是用于制造铜互连结构的习知半导体制程。铜镶嵌制程提供一种形成耦合到通孔的导电迹线，且无需对铜进行蚀刻的解决方案。双镶嵌制程(dual Damascene processes)允许透过单一铜沉积制程同时形成导电通孔和导电迹线。一般来说，所述这些镶嵌制程需要透过CMP制程使铜层的表面平坦。然而，CMP制程非常耗时并可能造成可靠度问题，且为了抛光金属而导入的浆料价格昂贵。因此，本领域亟需更符合成本效益及减少资源消耗的方法以形成互连结构和导电线路。

发明内容

本发明所揭示内容的一个态样揭示一种半导体结构。该半导体结构包括:一第N个金属层的一导电线路、一第一绝缘层、一介电层、一第二绝缘层、一互连基底、和一互连本体，其中N是等于或大于1的一整数。该第一绝缘层是在该导电线路上，且未覆盖该导电线路的一部位。该介电层是在该第一绝缘层上，且未覆盖该导电线路的该部位以及该第一绝缘层的一部位。该第二绝缘层是在该介电层上且未覆盖该导电线路的该部位。该互连基底是由该介电层、该第一绝缘层、和该第二绝缘层侧向围绕。该互连基底的顶部表面，及该第二绝缘层的顶部表面为共面。该互连本体是在该第二绝缘层上面，并与该互连基底的该顶部表面接触。

本发明所揭示内容的另一态样，提供一种半导体结构制造方法。该方法包括接收在该晶圆的一表面处，具有一第N个金属层的一导电线路的一晶圆，其中N是等于或大于1的一整数；在该晶圆的该表面上形成一第一绝缘层且未覆盖该导电线路的一部位；在该第一绝缘层上形成一介电层(如使用低k值介电材料)；在该介电层和该第一绝缘层上形成一第二绝缘层，其中该第二绝缘层包含至少一基底区，其在该导电线路的该部位上面；以及在该基底区中形成一互连基底。在该基底区中形成该互连基底的该操作包括在该第二绝缘层上面形成一光阻层，其中该第二绝缘层的该基底区是未由该光阻层覆盖；在该光阻层、该第二绝缘层、和该导电线路上面形成至少一种导电材料，其中该导电线路上面的该导电材料的一上部表面，是与该第二绝缘层的一上部表面大体上共面；以及藉由去除该光阻层而去除该第二绝缘层上面的该导电材料，以藉由使用一剥离(lift-off)制程而形成该互连基底。再者，施加另一光微影(photolithography)制程，且为了在具有与无互连基底等不同的区域上面，形成该互连本体和所述这些导电迹线而再次施加剥离制程。该所提出改良式镶嵌方法的所述这些结果，是与该单一镶嵌方法类似。亦即，该互连基底以及该互连基底上面的所述这些导电线路，是可分别由两个剥离制程形成。因此，可减少CMP制程的该数量。

图式简单说明

对本发明所揭示内容进行更完整的理解可能是藉由参照当与所述这些图式有关考虑时的实施方式和诸权利要求而推导出，其中同样的参考号码指称整个所述这些图示中的类似元件。

图1显示依据本发明所揭示内容的一个实施例的半导体结构；

图2A至图2D是显示依据本发明所揭示内容的一个实施例，形成CMOS晶体管等输入/输出端子的制程的剖面图；

图3是显示图1中半导体结构互连基底制造的剖面图；

图4A至图4B是显示依据一个实施例，互连基底制程的剖面图；

图5显示依据本发明所揭示内容的一个实施例，金属层的剖面图；

图6显示依据本发明所揭示内容的另一个实施例，金属层的剖面图；

图7显示依据本发明所揭示内容的另一个实施例，具可增加电流表面面积的金属层的剖面图；

图8显示依据本发明所揭示内容的另一个实施例，具可增加电流表面面积的金属层的剖面图；

图9显示依据本发明所揭示内容的另一个实施例，作为同轴电缆的金属层的剖面图；

图10显示依据本发明所揭示内容的另一个实施例，作为同轴电缆的金属层的俯视图；

图11显示依据本发明所揭示内容的另一个实施例，作为一对波导的金属层的剖面图；

图12显示依据本发明所揭示内容的另一个实施例，作为同轴电缆的该金属层的俯视图。

实施方式

下列说明内容伴随并入在本说明书中并构成其一部分的图式，且其例示所揭示内容的实施例，但所揭示内容是不限于所述这些实施例。此外，下列实施例是可适当整合，以使另一个实施例完整。

参照「一个实施例」(one embodiment)、「一实施例」(an embodiment)、「示例性实施例」(exemplary embodiment)、「其他实施例」(other embodiments)、「另一个实施例」(another embodiment)等指示如此所说明的所揭示内容的该(等)实施例可能包括一特定特征、结构、或特性，但并非每个实施例皆有必要包括该特定特征、结构、或特性。又，重复使用该片语「在该实施例中」(in the embodiment)不必指称相同实施例(尽管可能)。

为了使得本发明所揭示内容完全可理解，详细步骤和结构是在下列说明内容中提供。显然，本发明所揭示内容的实作，并未限制熟习此领域技术者所已知的特殊细节。此外，已知结构和步骤是未详细说明，以便不必限制本发明所揭示内容。本发明所揭示内容的较佳实施例是将在以下详细说明。然而，除了实施方式之外，本发明所揭示内容可能也是在其他实施例中广泛实行。本发明所揭示内容的范畴是不限于实施方式，而是由诸权利要求定义。

本发明所揭示内容的所述这些实施例，提供用于制造半导体结构的方法，以及其所述这些半导体结构。用于制造所述这些半导体结构的所述这些方法包括改良式版本的镶嵌制程，其是能够藉由分别利用一个或一个以上的剥离制程，而同时在前段制程(Front-end-of-line，FEOL)中形成导电端子(conductive terminals)，并在后段制程(Back-end-of-line，BEOL)中形成导电线路，以便减少CMP制程的使用。因此，可节省CMP制程所需的大量的资源和时间。再者，由本发明所揭示内容的实施例提供的半导体结构是适用于高频信号传输，并甚至是可应用于形成单片微波集成电路(Monolithic Microwave IntegratedCircuit，MMIC)或3D MMIC。

图1显示依据本发明所揭示内容的一个实施例的半导体结构100。半导体结构100包括一晶圆102；一导电线路104，其形成在晶圆102中；一层间介电层110；一互连基底122，其形成在层间介电层110中并与导电线路104接触；以及一金属层130包括一互连本体124，其形成在互连基底122上面。在本发明实施例中，导电线路104是可在第N个金属层中，且互连本体124可为第(N+1)个金属层(即金属层130)中的导电线路的一部分。在此类情况下，包括互连基底122和互连本体124的互连结构120可在两个不同层级的金属层中的导电线路之间，提供纵向电子式连接。亦即，互连结构120可向导电线路104提供额外的电性连接，使得导电线路104可以耦合到其他导电迹线或外部电路。

在下列说明内容中，半导体结构100中的元件是将个别且分别介绍。首先，将介绍导电线路104的一些可能的制造方法和结构，接着，将呈现互连基底122的一些可能的制造方法和结构。最后，将说明金属层130或其类似物的一些可能的制造方法和结构。

在本发明实施例中，导电线路104可能是形成在晶圆102中的场效晶体管(FieldEffect Transistor，FET)的输入/输出电极(即包括源极、漏极、和栅极)，或其他类型的晶体管的其他端子。在此类情况下，导电线路104是在前段制程(FEOL)中形成，并可能包括铜、钴、钌、铝、钨、其他导体、或其组合。然而，本发明所揭示内容是不限于此。在一些实施例中，导电线路104可为在后段制程(BEOL)中制造的金属层的一部分。

在一些实施例中，在导电线路104和晶圆102上形成层间介电层110和互连基底122之前，若导电线路104和晶圆102的表面不平坦且无法满足光微影焦点深度(Depth offocus，DoF)的要求，则可进行抛光制程(如CMP制程)，由此促进层间介电层110和互连基底122的形成。然而，为减少CMP制程的使用，以便减少其所需的成本和时间，本发明所揭示的内容，也将提出可在晶圆102中形成导电线路104，且使其表面平坦程度可符合DoF要求的方法。

在一些实施例中，若导电线路104和晶圆102的不平坦表面，是可由旋涂式玻璃(Spin on glass，SoG)制程平坦化，以减少CMP制程的使用，则可优先选择成本较低的SoG制程。然而，若导电线路104和晶圆102的表面不平坦程度，是超出该SoG制程的平坦化能力，则可首先考虑：用于在高温下于晶圆102上沉积金属材料(如钨)的剥离制程，使得导电线路104和晶圆102可在其形成后，即具有平坦表面。

本发明所揭示内容的一个实施例藉由利用剥离制程，而提供制造晶体管的输入/输出电极(在高温下)的方法M1。图2A至图2D是显示依据方法M1形成CMOS晶体管，输入/输出电极的制程的剖面图。在图2A中，NMOS晶体管T1和PMOS晶体管T2是形成在P型基板10中。NMOS晶体管T1包括一P型井11，其形成在基板10中；以及两个N型掺杂区14(即源极/漏极)，其形成在P型井11中。PMOS晶体管T2包括一N型井12，其形成在基板10中；以及两个P型掺杂区15(即源极/漏极)，其形成在N型井12中。如图2A中所示，NMOS晶体管T1和PMOS晶体管T2是可由浅沟槽隔离(Shallow trench isolation，STI)结构13分隔。在本发明实施例中，是使用方法M1以形成晶体管T1和T2的输入/输出电极(即输入/输出插塞(plugs))。方法M1包括如下的步骤S110至S190。

S110：如图2A中所示，在形成在P型基板10上的晶体管T1和T2上面，形成层间介电层16。

S120：如图2B中所示，在层间介电层16上形成第一硅酸盐玻璃层18。

S130：在布置于晶体管T1和T2的第一端子17上的第一硅酸盐玻璃层18的部分上，形成第一氮化硅(Silicon nitride，SiN)层19。

S140：在第一硅酸盐玻璃层18和第一SiN层19上，形成第二硅酸盐玻璃层20。

S150：在第二硅酸盐玻璃层20上形成第二SiN层21。

S160：在晶体管T1和T2的第二端子14和15上，形成第一开口H1。

S162：沉积一层TiN(未显示)及第一层电极金属22(包括钨、钴、或钌)，以填充第一开口H1。

S170：去除第二硅酸盐玻璃层20的暴露部位。

S180：如图2C中所示，在晶体管T1和T2的第一端子上形成第二开口H2。

S182：沉积一层TiN(未显示)及第二层电极金属23(包括钨、钴、或钌)，以填充第二开口H2。

S190：去除第一SiN层19和第二SiN层21，结果如图2D。

方法M1的简介是如下。如图2A中所示，层间介电层16是形成在晶体管T1和T2上(S120)。在形成层间介电层16之后，如图2B中所示，依序形成：第一硅酸盐玻璃层18、第一SiN层19(S130)、第二硅酸盐玻璃层20(S140)、和第二SiN层21(S150)。应可注意，第一SiN层19是仅形成在第一硅酸盐玻璃层18中，布置在晶体管T1和T2的第一端子17上的第一硅酸盐玻璃层18的部分上。此外，在步骤S160中，第二SiN层21是图案化以分别在晶体管T1和T2的第二端子14和15上，形成第一开口H1。在本发明实施例中，第二端子14和15的深度，是布置在比第一端子17更深之处。举例来说，第一端子17可为晶体管T1和T2的栅极，而第二端子14和15可为晶体管T1和T2的源极/漏极。

注意到，因层间介电层16、第一硅酸盐玻璃层18、第一SiN层19、第二硅酸盐玻璃层20、及第二SiN层21可能是在FEOL中由高温制程形成。故在本发明所揭示内容中，该剥离方法也被描述为「高温形成材料的剥离制程」(lift-off process for high temperatureforming material)。

接着，在步骤S162中，如图2C中所示，在第二SiN层21上可沉积一层TiN(2-10nm，未显示)以及一层电极金属22(包括钨、钴、或钌)，以填充晶体管T1和T2的第二端子14和15上的第一开口H1，由此形成耦合到晶体管T1和T2的第二端子14和15的输入/输出电极。在一些实施例中，该层TiN可为用于钨沉积的润湿层，且该层TiN可能例如但不限于具有2nm至10nm的厚度。

在形成耦合到晶体管Tl和T2的第二端子14和15的输入/输出电极之后，在步骤S170中，第二硅酸盐玻璃层20的暴露部位，是可由深反应性离子蚀刻(Deep reactive ionetching，DRIE)去除。在此类情况下，也可去除形成在暴露的第二硅酸盐玻璃层20上的第二SiN层21、TiN(未显示)、和电极金属层22。在一些实施例中，硅酸盐玻璃层18和20较佳可为磷硅酸盐玻璃(Phospho-silicate glass，PSG)层。或者，硅酸盐玻璃层18和20可为硼磷硅酸盐玻璃(Boron-Phospho-silicate glass，BPSG)层。

之后，可依次执行微影(lithography)制程，以蚀刻部分形成在第一端子17上的第一SiN层19、第一硅酸盐玻璃层18、及层间介电层16，从而在步骤S180中，在第一端子17上形成第二开口H2。接着，在步骤S182中，沉积另一层TiN(未显示)以及另一层电极金属23(包括钨、钴、或钌)，以便如图2C中所示填充第一端子17上的第二开口H2。最后，在步骤S190中，可透过DRIE去除SiN层19和21，且因此也可一并去除TiN(未显示)和第二电极金属层23中不要的部分。如此一来，便可形成晶体管T1和T2的输入/输出电极，而其表面如图2D中所示与硅酸盐玻璃层18和20的表面大体上共面。亦即，方法M1允许藉由利用高温形成材料的剥离制程而在FEOL中形成平坦表面，以减少CMP制程的使用。在一些实施例中，图1中的导电线路104即可为晶体管的输入/输出电极，而方法M1则可被用来在晶圆102上形成导电线路104，并使其具有平坦的表面。然而，本发明所揭示内容是不限于此。

注意到，在其他的实施例中，也可以使用另一实施例的方式来填充前面提及的电极(即钨插塞)。若源极和漏极上的电极(包括钨、钴、或钌)的厚度，比栅极上的电极的厚度大了一个厚度差ΔT1，则首先可同时对栅极、源极、和漏极上的电极，填充相同的厚度(在一些实施例中，也可在沉积钨的前先填充一层TiN的阻障层)。接着，可进行高温形成材料后的第一剥离制程，以在栅极上形成电极。在这种情况下，也将形成源极和漏极上的电极的部分。之后，可施加另一光阻层(未绘示)以覆盖栅极，并在源极和漏极上形成第一开口H1。接着，便可在第一开口H1中填充源极和漏极上的电极的其余部分，其填充的厚度等于该厚度差ΔT1(在本实施例中，因源极和漏极上的第一开口H1的侧壁处，可能已存在先前沉积的TiN阻障层，故在此次填充时可不另外沉积TiN阻障层)。最后，可依次进行高温形成材料后的第二次剥离制程，以在源极和漏极上形成电极的其余部分。如此一来，便可在源极和漏极上形成厚度较栅极上电极的厚度更大的电极，且两种厚度的电极间具有厚度差ΔT1。在一些实施例中，此类制程是可重复r次(如r是大于1的整数)，以便形成具r种不同厚度的电极。而较优选方法是，这些电极是可依据其厚度的次序形成，即最薄的电极是应首先形成，同时最厚的电极是应最后形成，如此便仅需r次的制程，并可改良制程效率。

在图1中的导电线路104(如钨插塞)已如上述方法形成在晶圆102中，且导电线路104和晶圆102的表面满足DoF的要求之后，则如图1和图3中所示包括互连基底122和互连本体124(如铜)的互连结构120，是也可由另一剥离制程形成，以便减少使用价格昂贵的CMP制程。

在本发明实施例中，在形成互连本体124之前，可首先形成层间介电层110。层间介电层110包括一第一绝缘层112、一介电层114、和一第二绝缘层116。第一绝缘层112是形成在晶圆102上，且介电层114是形成在第一绝缘层112上，同时未覆盖第一绝缘层112的至少一个部分。第二绝缘层116是形成在介电层114和第一绝缘层112上，且第二绝缘层116可能覆盖介电层114的侧壁。

在一些实施例中，第一与第二绝缘层112和116可能包括一相同材料，例如氮氧化硅(Silicon oxynitride，SiOxNY)，且介电层114可能例如但不限于包括低k值(即低介电常数)材料，其中介电层114的介电常数可小于第一与第二绝缘层112和116的介电常数。举例来说，氮氧化硅的介电常数是大于3，而介电层114的介电常数是小于2.5。介电层114可能包括甲基倍半硅氧烷(Methylsilsesquioxane，MSQ)、氟碳倍半硅氧烷(Fluorocarbonsilsesquioxane，FSQ)、和/或其他合适材料。在一些实施例中，因低k值介电材料可能是低硬度材料，故第二绝缘层116可围绕介电层114，以便为介电层114提供结构性支撑。

以下，依据本发明所揭示内容的一实施例详细介绍制造互连基底122的改良式镶嵌方法M2。图3显示依据方法M2制造互连基底122的剖面图。方法M2包括如下的步骤S210至S240。

S210：形成第一绝缘层112。

S220：在第一绝缘层112上形成介电层114，同时未覆盖第一绝缘层112的至少一个部分。

S230：在介电层114和第一绝缘层112上，形成第二绝缘层116。

S240：在第一绝缘层112和第二绝缘层116中，形成互连基底122。

方法M2的简介是如下。在一些实施例中，方法M2是可导入以制造半导体结构100。

在步骤S210中，第一绝缘层112是形成在导电线路104上。在本发明实施例中，第一绝缘层112可藉由微影制程，以进行图案化从而形成开口113，以曝露出导电线路104的至少一部分。

接着，在步骤S220中，介电层114是形成在第一绝缘层112上。在本发明的实施例中，介电层114可藉由微影制程进行图案化以形成开口115，从而暴露出第一绝缘层112的至少一个部分，及导电线路104的至少一个部分。形成在介电层114中的开口115，是投射于先前形成在第一绝缘层112中开口113的上面。在一些实施例中，介电层114可比第一绝缘层112更厚。例如，但不限于，第一绝缘层112的厚度可能在100nm至150nm之间，而介电层114的厚度可能是在200nm至400nm之间。

在步骤S230中，第二绝缘层116是形成在介电层114和第一绝缘层112上。在本发明实施例中，第二绝缘层116可藉由微影制程，进行图案化以形成开口117，从而暴露出待耦合到互连基底122的导电线路104的至少一个部分。开口117是位在导电线路104的暴露部分上面的第二绝缘层116的基底区119(如由图4A中虚线表示的区域)处。在一些实施例中，第一绝缘层112的开口113是完全包括在开口117中。此外，如图3中所示，因于第二绝缘层116围绕介电层114并覆盖介电层114的侧壁，故第二绝缘层116可为介电层114提供结构性支撑，由此维护半导体结构100的结构稳定性。

在一些实施例中，第一与第二绝缘层112和116可能包含氮氧化硅。在此类情况下，因形成氮氧化硅可能需要高达约350℃的沉积温度，故介电层114可能包括可承受温度超过约350℃的材料，以便在形成第二绝缘层116的期间，确保介电层114的稳定性。

如图3中所示在一些实施例中，在步骤S230中形成第二绝缘层116之后，互连基底122是藉由填充开口117，而形成在第一与第二绝缘层112和116的基底区119中。在本发明实施例中，可透过形成互连基底122的步骤S240，减少CMP制程的使用。依据本发明所揭示内容的一个实施例，步骤S240可能包括如下的子步骤S241至S245(方法M3)。图4A至图4B是显示依据子步骤S241至S245，互连基底122制程的剖面图。

S241：图案化第二绝缘层116上的光阻层PR1，以使光阻层PR1未覆盖第一绝缘层112和第二绝缘层116中的基底区119。

S242：在光阻层PRl上并在基底区119中形成阻障层1221。

S243：在阻障层1221上形成铜磷合金层1222。

S244：在铜磷合金层1222上镀覆(plate)铜层1223，以填充基底区119。

S245：去除光阻层PRl，以及堆叠在光阻层PRl上的部分阻障层1221、部分铜磷合金层1222、以及部分铜层1223。

方法M3的简介是如下。如图4A中所示在步骤S241中，光阻层PR1是施加在第二绝缘层116上，并是图案化以形成开口PR1-1而未覆盖基底区119。在本发明实施例中，图案化光阻层PR1可采用与用于图案化第二绝缘层116时相同的光罩来进行图案化。因此，图4A中所示的开口PR1-1的宽度，是等于图3中所示的第一绝缘层112开口113的宽度，及第二绝缘层116的开口117的宽度。在此类情况下，因用于图案化绝缘层112和116的开口113的光罩，是可重复用于图案化光阻层PR1的开口PR1-1，故可节省生产新光罩的成本。

在形成光阻层PR1的开口PR1-1之后，可施加至少一种导电材料在包括光阻层PR1的晶圆上面以形成互连基底122。在本发明实施例中，可使用下列三种类型的导电材料。在步骤S242中，如图4B所示第一种导电材料:阻障材料层1221是形成在光阻层PR1上，及在图4A所示的第一与第二绝缘层112和116的基底区119(如图3)上面。在此种情况下，阻障材料层1221是接触第一绝缘层112的一侧，及第二绝缘层116的一侧，并也接触导电线路104，如图4B所示。在本发明实施例中，阻障材料1221可能例如但不限于包括氮化钛(Titaniumnitride，TiN)。

在步骤S243中，如图4B所示第二种导电材料：铜磷合金层1222是形成在阻障层1221上。在本发明实施例中，铜磷合金层1222是可视为在后续铜沉积步骤中所需的润湿层。此外，铜磷合金层1222可藉由进行无电电镀(electroless-plating)制程而形成。因铜磷合金层1222具有良好的润湿能力，故可形成覆盖阻障层1221良好的薄膜，及后续沉积第三种导电材料铜的良好附着层。此外，为防止阻障材料层1221和铜磷合金层1222附着到光阻层PR1的侧壁，也可于镀液中导入：合适的添加物(如淬灭剂(quencher)或抑制剂(inhibitor))。

在形成铜磷合金层1222之后，铜层1223是镀覆在铜磷合金层1222上，以如图4B中所示在步骤S244中填充图3中的基底区119。其后，在步骤S245中，去除光阻层PR1以及在光阻层PR1上面的阻障层1221、铜磷合金层1222、和铜层1223的部位。如此一来，如图3中所示，半导体结构100中的互连基底122便可透过此种剥离操作法形成。

据此，藉由使用上述改良式镶嵌方法M2，并适当控制镀覆材料的厚度，便可显著减少所需CMP制程的数量。在一些实施例中，镀覆铜的厚度可由AI学习与监控方法控制。如此一来，就能大量减少CMP制程的使用，并因此，可节省CMP制程所需的资源(如水、浆料、电力、人力、导电材料等)，及冗余负载(dummy loads)的额外设计。因此，半导体结构的成本和良率可获得优化，而这也符合企业社会责任(Environmental,social,and governance，ESG)精神。

在一些实施例中，为确保可去除光阻层PRl上面的阻障层1221、铜磷合金层1222、和铜层1223的非必要部位，而不会损伤到形成在基底区内的阻障层1221、铜磷合金层1222、和铜层1223的所需部位，光阻层PR1可以是负光阻。因负光阻在暴光后将变得不溶于光阻显影液中，且光阻层PR1的开口可具有底切(under cut)形状(未显示)，这可减少非必要部位(如光阻层PR1上的：阻障层1221、铜磷合金层1222、和铜层1223)与所需部位(如基底区119中的铜层1223)之间的连接。这是因为开口PR1-1的底切形状，可避免铜层1223在镀覆制程期间附接在光阻层PR1的等侧壁上。

再者，在一些实施例中，为进一步减少镀覆金属的非必要部位与所需部位之间的连接，还可导入两个光阻层。举例来说，在施加并图案化光阻层PR1以具有开口PR1-1之后，还可于其上施加并图案化另一附加光阻层以具有一开口。该附加光阻层可能包括负光阻材料，其与下层光阻层PR1的材料不同，且两者显影液间有互斥性。在此类情况下，在图案化上层附加光阻层之后，可施加光阻层PR1的光阻显影液，以进一步蚀刻光阻层PR1并扩大开口PR1-1。由于该附加光阻是不溶于光阻层PR1的光阻显影液中，因此该附加光阻的开口宽度将不会变更。如此一来，便可藉由施加两个光阻层而形成下层具有较大的底切结构，而可更顺利地进行较厚铜层的剥离操作(即透过这种方法可镀较厚的铜层)。在一些实施例中，铜层1223可置换为钴层、钌层、或包含前面所提及的金属材料中至少一者的合金层。更详细的结构可参见图5，并将在以下提供相关说明内容。

在本发明实施例中，互连基底122是形成在半导体结构100中，用于在两个不同层级的金属层中的导电线路之间提供纵向电性连接。在此情况下，互连基底122是可视为导电通孔，且互连本体124可为金属层130的导电线路的一部分。然而，本发明所揭示内容是不限于此。在一些实施例中，互连基底122不必然是耦合在不同金属层的导电线路之间的通孔；替代地，互连基底122可能优势地被应用于制作3D MMIC的被动元件。举例来说，与通常形成在硅中介层(如PI)或PCB上的习知MMIC相比，本发明所揭示内容的实施例所提供的方法和半导体结构允许设计者采用制造互连基底122的半导体制程制作性能较佳的3D MMIC，并可获取较小外形尺寸、较高的准确度(如带宽和增益)及较佳的良率。

具体而言，用于形成本发明所揭示内容的互连基底122的方法，可弹性地应用于整合多层3D MMIC的被动元件。举例来说，互连基底122是可应用于制作：波导、带通滤波器、带阻滤波器、具并联或串联寄生电感和电容的共振器、π型或T型阻抗匹配滤波器的一部分。再者，藉由能够减少使用CMP制程的改良式镶嵌方法，也可用较低成本的方式形成3D MMIC中的嵌入式被动元件。再者，由于这些嵌入式被动元件可垂直于半导体结构中的其他平面元件，因此在3D MMIC的被动元件中，大部分形成于互连基底122的电流将沿着纵向方向流动，也因此，由这些3D MMIC产生的电磁场可与平面半导体元件产生的电磁场相垂直，从而显著减少彼此电路相互干扰的情况。

此外，与传统铜通孔相比，为了制作3D MMIC而导入的互连基底122可能具有较大外形尺寸。举例来说，互连基底122可能具有在1μm至500μm范围内的直径，以及在10μm至400μm范围内的厚度，而同时在晶片上的其他传统钨插塞或铜通孔，可能仅具有在10nm至100nm范围内的直径，及在10nm至1μm范围内的厚度。

在形成互连基底122之后，可在其上形成如图1中所示金属层130和用于绝缘的介电层140。在本发明实施例中，因镀铜(包括电镀(electro-plating)和无电电镀)制程，允许例如藉由AI学习与监控方法的准确厚度控制，故铜层1223的厚度是可控制为与基底区119的深度大体上相同。则互连本体124的表面以及绝缘层116的表面可为大体上共面，也因此，介电层140是可形成在平坦的互连本体124及绝缘层116的上表面，并适当地被图案化。

在图案化介电层140之后，可形成金属层130。在本发明实施例中，金属层130包括互连本体124以及导电迹线132和134。互连本体124是布置在互连基底122上，且导电迹线132和134是布置在绝缘层116上。在一些实施例中，导电迹线132和134可能是金属层130中的其他导电线路的部分。

在本发明实施例中，金属层130是可由与前面所提及用于形成互连基底122者(即剥离制程)类似的方法形成。亦即，可沉积金属层130以填充介电层140的开口，从而形成所需线路并减少使用CMP制程，由此简化半导体制程并减少资源(如水、浆料、电力、人力、导电材料等)、额外设计的冗余负载、碟形效应(dish effects)、可靠度问题、时间、及成本。故在本发明所揭示内容的一些实施例中，互连基底122和互连本体124的形成，皆是基于上述可减少使用CMP制程的改良式镶嵌方法。

再者，在一些实施例中，因CMP制程会受厚铜层及低介电材料间：化学机械研磨有耐久能力的限制，而改良式镶嵌方法使用上述掀离式制程，所形成的:导电迹线132、134、和互连本体124，则可具有各种厚度，且甚至可大于以惯用方法形成的导电迹线的厚度。故，导电迹线132、134、和互连本体124的电阻较低。在一些实施例中，对于形成晶片的外部区域及高功率元件而言，特别需要这类较厚而低电阻的导电迹线132和134。

此外，在本发明实施例中，因互连本体124的厚度与导电迹线132和134的厚度相同，故互连本体124及导电迹线132和134，可由相同的一个镀铜制程和一个剥离制程形成。然而，在一些其他实施例中，金属层130中的导电迹线132、134、和互连本体124也可具有不同厚度。举例来说，若导电迹线132是用以传输较高功率的电力，则导电迹线132的厚度：可能大于一般导电迹线134和互连本体124的厚度(124和134的厚度为相等)，其厚度差可例如为ΔT2，使得导电迹线132可具有较低电阻，而提高电力传输效率。在此类情况下优选的制程是:可先镀覆一铜层以在金属层130中形成具相同厚度的导电迹线134(在一些实施例中，阻障层和铜磷合金层也可能镀覆该铜层)及互连本体124，并形成导电迹线132的第一部分。然后，可进行第一剥离制程以形成导电迹线134和互连本体124、及导电迹线132的第一部分。接着，可施加另一光阻层以覆盖导电迹线134和互连本体124，但同时于导电迹线132的第一部分上形成开口。而后，便可镀覆另一铜层在光阻层的开口中(如导电迹线132上)及光阻层上，此另一铜层的厚度等于厚度差ΔT2(在一些实施例中，在镀覆铜层时，也可先镀覆阻障层和铜磷合金层)。最后，可接着执行第二剥离制程以形成较高功率导电迹线132的第二部分。如此一来，便可形成比导电迹线134及互连本体124以及传输较高功率而具有更大厚度的导电迹线132，且两种厚度间具有厚度差ΔT2。

在一些实施例中，此类制程可重复多次，以便形成具多种不同厚度的导电迹线和/或互连本体。亦即，当有具有q(大于1的整数)种不同厚度的导电迹线和/或互连本体时，导电迹线和/或互连本体可依据其厚度而依序形成，其中最薄的导电迹线和/或互连本体应首先形成，而最厚的导电迹线和/或互连本体则可最后形成，如此仅须执行q次制程便可完成，因而可增进制程效率。

类似地，互连基底122也可能形成不同厚度。举例来说，若有具有p(大于1的整数)种不同厚度的互连基底122，则可应用先前段落中所述之：包括金属镀覆制程和剥离制程的方法，并执行p次以形成具有最小厚度的互连基底，到形成具有最大厚度的互连基底。

以下，本发明所揭示内容的一些更多实施例是呈现说明金属层的其他可能制造方法和结构。

图5是依据本发明所揭示内容的一个实施例的金属层230的剖面图。金属层230包括一导电迹线232，其布置在第二绝缘层216上面；以及一互连本体224，其布置在互连基底222上面。如图5中所示，导电迹线232和互连本体224是可由介电层240相互隔离。在一些实施例中，与介电层140类似，介电层240可包括低介电常数材料。在本发明实施例中，导电迹线232和互连本体224是可透过类似前述形成互连基底122的制程形成，而用于形成金属层230的制程也可与形成金属层130的制程类似。举例来说，在形成绝缘层216之后，可在其上图案化一光阻层，并可在其上依次形成阻障层B1、铜磷合金P1、和铜层C1。接着，阻障层B1、铜磷合金P1、铜层C1的非必要部分，及光阻层等，可由剥离制程而去除。

在本发明所揭示内容的一个实施例中，为确保能去除留在光阻层上的非必要铜及光阻层，可不透过单一次镀覆厚度较大的铜层直接填充绝缘层216的开口，而改以藉由AI学习技术的厚度测量与监控，来进行多次的镀覆制程。如图5中所示，铜层C1、C2、和C3可分别由三个镀覆制程形成，且每一个铜层C1、C2、和C3的厚度，可能具有大致等于介电层240厚度的三分之一。然而，本发明所揭示内容是不限于此。在一些实施例中，互连本体224或导电迹线232可能依据需求而仅包括一个铜层或者其他数量的铜层。亦即，在一些实施例中，绝缘层216的开口可能直接由：阻障层B1、铜磷合金P1、和铜层C1填充，而未进一步镀覆铜层C2和C3。

在填充绝缘层216的开口(可一次性填充完整厚度的铜层C1至绝缘层216的开口，或如下述例示所采用的，依次填入C1、C2、和C3等多个铜层)之后，且在形成第三绝缘层250之前，可依序形成另一铜磷合金层P2和另一阻障层B2。在此情况下，铜磷合金层P1和P2是夹在铜层C1、C2、和C3以及阻障层B1和B2之间，且铜层C1、C2、和C3会被框限在上层及下层阻障层B1和B2内。铜层C1、C2、和C3上方的铜磷合金层P2可保护铜层C1、C2、和C3避免氧化。在一些实施例中，铜层C1、C2和C3也可置换为包含前面所提及的金属材料中的至少一者，如钴层、钌层、或合金层。在一些实施例中，若制程尚未完整开发，则在每次铜层C1、C2、或C3镀覆之后可进行离线测量。在此情况下，每次当镀覆铜层C1、C2、或C3时，便可在其上形成铜磷合金之层，以便保护铜层C1、C2、或C3。然而，本发明所揭示内容是不限于此。

再者，在本发明实施例中，若金属层230是顶部金属层，则可进一步在第三绝缘层250上形成聚酰亚胺层260，以便形成平坦顶部表面(图5未显示用于连接到外部电路和接地点的上部结构与下部结构)。然而，本发明所揭示内容是不限于此。

在一些实施例中，半导体结构中的导电迹线可用于高频信号传输。在此类实施例中，集肤效应(skin effect)可能变得显著，从而造成信号传输效率低。在本发明所揭示内容中，为改良信号传输效率，可将低k值的介电体形成于导电迹线和/或互连本体中，以便增加迹线和互连本体的总表面面积，从而提高信号传输效率，如下说明。

图6是依据本发明所揭示内容的另一个实施例的金属层330的剖面图。在一些实施例中，金属层330可用来置换金属层130。在一些实施例中，如图6中所示，介电层340是形成在第二绝缘层316和互连基底322上。在本发明实施例中，介电层340是图案化以形成多个开口341、342、343、和344，且介电体345是留在开口341与342之间，而介电体346是留在开口343与344之间。在一些实施例中，介电层340以及介电体345和346可包括具有低介电常数(即低k值材料)的介电材料。

如图6中所示，在介电层340图案化之后，可藉由与先前所例示者类似的制程，在介电层340的开口341、342、343、和344中形成阻障层B1、铜磷合金层P1、和铜层C1。类似地，可在铜层C1上镀覆另一铜层C2。

再者，如图6中所示，在铜层C2以及介电体345和346上，还沉积了另一铜层C3。接着，在铜层C3上可依序形成铜磷合金层P2和阻障层B2，以使铜层C1、C2、和C3被框限在阻障层B1和B2内。如此一来，便可形成金属层330的导电迹线332和互连本体324。在本发明实施例中，随着在导电迹线332内形成介电体345并在互连本体324内形成介电体346，都可增加导电迹线332的表面面积，及互连本体324的表面面积。在此情况下，便可减轻由集肤效应造成信号传输效率的降低。

在一些实施例中，如图6中所示，在金属层330上可形成第三绝缘层350。此外，若金属层330是顶部金属层，亦即，若在金属层330上面无进一步金属层待形成，则可在第三绝缘层350上进一步形成聚酰亚胺层360，以便得到平坦顶部表面。(图6未显示用于连接到外部电路和接地点的上部结构与下部结构)

如图6中所示，介电体345和346可形成于金属层330的底部。然而，本发明所揭示内容是不限于此。在一些其他实施例中，介电体也可嵌埋在金属层330内。

图7是显示依据本发明所揭示内容的另一个实施例，具可增加表面面积的金属层430的剖面图。如图7中所示，介电层440可形成在第二绝缘层416和互连基底422上。在本发明实施例中，图案化介电层440是图案化以在左边的MMIC上形成开口，以便形成导电迹线432，并在右边的MMIC上形成开口以便形成互连本体424。

在一些实施例中，如图7所示，藉由进行与先前所例示者类似的制程，可在介电层440的开口中形成:阻障层B1，铜磷合金层P1、和铜层C1，从而形成导电迹线432和互连本体424。

接着，藉由使用光微影制程可在铜层C1上形成介电体445和446。再者，在铜层C1以及介电体445和446上，可接着镀覆铜层C2。如此一来，介电体445和446便可嵌埋在导电迹线432和互连本体424中的铜层C1和C2内。

再者，如图7所示，在铜层C2上可形成铜磷合金层P2和阻障层B2，且在金属层430上可形成第三绝缘层450。此外，若金属层430是顶部金属层(即在金属层430上面若无进一步金属层是待形成)，则在第三绝缘层450上可形成聚酰亚胺层460(或其类似物)，以便得到平坦的顶部表面。在一些实施例中，3D MMIC的共面波导(未绘示)是可形成在平坦的聚酰亚胺层460上。(图7未显示用于连接到外部电路和接地点的上部结构与下部结构)

在如图7所示的实施例中，在导电迹线432和互连本体424中，可嵌埋有介电体445及446；然而，本发明实施例并不以此为限。在一些实施例中，不仅可形成更多层的铜金属，还可在其中嵌埋更多的介电体，以便进一步增加导电迹线432和互连本体424的表面面积。

图8显示依据本发明所揭示内容的另一个实施例，具增加表面面积的金属层530的剖面图。如图8中所示，介电层540可形成在第二绝缘层516和互连基底522上。在本发明实施例中，图案化介电层540以在第二绝缘层516及互连本体524所对应的MMIC上形成两个开口，以分别形成导电迹线532及互连本体524。

在每一个导电迹线532和互连本体524中，嵌埋有至少一个介电体545。此外，藉由控制沉积铜的厚度，铜层C2可形成在铜层C1上，而未覆盖介电体545。此外，铜层C2的表面与介电体545的表面可实质上为共面。在此情况下，铜层可形成在铜层C2和介电体545上。此外，在铜层C3上方，还可形成另一阻障层B2和另一铜磷合金层P2。如此一来，便可形成平坦的第三绝缘层550及聚酰亚胺层560，如图8所示。(图8未显示用于连接到外部电路和接地点的上部结构与下部结构)

在图7和图8中所示的实施例中，藉由将介电体嵌入在导电线路(如导电迹线432、532、和互连本体424、524)内，可增加其表面面积，使得这类导电线路尤其适用于高频应用。另一方面，藉由设计适当的尺寸，可将图7和图8中的电路应用在滤波器，例如低通、带通、高通与陷频(notch)滤波器，之中。

尽管藉由增加传输线路的表面面积可改善高频信号的传输效率，如上所述，然而由于传输线路之间的距离，已随着晶粒的尺寸缩小而变得更短，因此不同高频信号传输之间仍可能互相干扰，如电磁干扰(Electromagnetic interference，EMI)，而产生问题。

图9显示依据本发明所揭示内容的另一个实施例的作为同轴电缆的金属层630的剖面图。在本发明实施例中，金属层630包括被介电层640所区隔的导电迹线632、634、和636。其中，导电迹线632可用于传输高频信号，而导电迹线634和636可耦合到地。在此情况下，导电迹线632、634、和636可用作3D波导。然而，本发明所揭示内容是不限于此。在一些其他实施例中，导电迹线632、634、和636也可用作π型或T型阻抗匹配滤波器。(图9未显示用于连接到外部电路和接地点的上部结构与下部结构)

在一些实施例中，导电迹线632、634、和636可由上述说明与例示的制程形成。在此情况下，导电迹线632、634、和636中的每一者皆可能包括一第一阻障层B1、一第一铜磷合金层P1、至少一个铜层C1、一第二阻障层B2、和一第二铜磷合金层P1。然而，本发明所揭示内容不限于此。

在一些实施例中，导电迹线634和636可能平行于导电迹线632延伸，以便内含由导电迹线632所传输的高频信号造成的电磁场。

在一些实施例中，导电迹线632、634、和636可沿着X-Y平面横向延伸；然而，本发明所揭示内容不限于此。在其他实施例中，导电迹线也可沿着Z方向纵向延伸，且同时也可导入类似的电磁屏蔽结构。

图10显示依据本发明所揭示内容的另一个实施例的作为同轴电缆的金属层730的俯视图。在本发明实施例中，金属层730包括导电迹线732和734，其沿着方向Z向上延伸。在此实施例中，耦合到地的导电迹线734可围绕用于传输高频信号的导电迹线732。如此一来，导电迹线734便可提供周密的屏蔽墙(如同轴电缆)，以减轻EMI问题。然而，本发明所揭示内容并不限于此。在一些其他实施例中，内侧的导电迹线732可用以接地，同时外侧的导电迹线734可用以传输高频信号，而该电路可应用在π型或T型阻抗匹配滤波器之中。(图10未显示用于连接到外部电路和接地点的上部结构与下部结构)

再者，在一些实施例中，为了增加能够提供高频电流流动的表面面积，还可导入多条导电迹线以传输相同的高频信号。

图11显示依据本发明所揭示内容的另一个实施例的作为一对波导的金属层830的剖面图。在本发明实施例中，金属层830包括导电迹线832、834、836、和838，其沿着X-Y平面延伸。导电迹线832和834可用于传输相同的高频信号，而导电迹线836和838可耦合到地。在此实施例中，金属层830可用以作为传输高频信号的一对波导，其中由于可供高频电流流动穿越的总表面面积增加，因此可改善信号传输效率。另一方面，金属层830也可用作π型或T型阻抗匹配滤波器。(图11未显示用于连接到外部电路和接地点的上部结构与下部结构)

图12显示依据本发明所揭示内容的另一个实施例的作为同轴电缆的金属层930的俯视图。在本发明实施例中，金属层930包括导电迹线931、932、933、934、和936，其沿着Z方向延伸。导电迹线931、932、933、和934可用于传输相同的高频信号，而导电迹线936可耦合到地。

在此实施例中，因导电迹线936可围绕导电迹线931、932、933、和934，故可以屏蔽由导电迹线931、932、933、和934所传输的高频信号所造成的EMI。因此，在一些实施例中，多条导电迹线931、932、933、和934可作为一对上部与下部电路之间的同轴电缆。再者，由于有更多导电迹线被导入以传输相同的高频信号，因此可进一步增加高频电流流动穿越的总表面面积。透过适当设计，此基本电路可应用在半导体(如Si)中介层(如TSV)的接脚之一，从而减少其中接脚之间的耦合。另一方面，内侧导电迹线931、932、933、和934也可接地，同时外侧导电迹线936则可用以传输高频信号，此时该电路可应用作为π型或T型阻抗匹配滤波器之一。(图12未显示用于连接到外部电路和接地点的上部结构与下部结构)

总结来说，本发明所揭示内容的实施例所提供的半导体结构和其制造方法允许形成互连结构和导电迹线，以减少对铜实施CMP制程的次数；因此，可减少制造时间和成本。此外，因半导体结构中的互连结构和/或导电迹线，可应用来制作3D MMIC，故不仅可减少电路面积也可提高电路性能。再者，藉由将介电体嵌埋在导电迹线和互连结构内，还可增加导电迹线和互连结构的表面面积。如此一来，也可改善高频信号的传输效率。

尽管本发明所揭示内容及其优势是已详细说明，但应可理解各种变更、代换、和更改是可于文中做出，而不悖离如由所附诸权利要求定义的所揭示内容的精神与范畴。举例来说，以上所讨论的许多所述这些制程是可以不同方法实行，并置换为其他制程或其组合。

而且，本发明所申请内容的范畴是不欲为限于本说明书中所说明的该制程、机器、制造、物质组成、手段、方法、和步骤的所述这些特定实施例。如此领域一般技术者将从本发明所揭示内容很容易了解，进行与文中所说明的所述这些对应实施例大体上相同的功能或达成大体上相同的结果的目前存在或以后待开发出的制程、机器、制造、物质组成、手段、方法、或步骤，可能是依据本发明所揭示内容利用。据此，所附诸权利要求是欲在其范畴内包括此类制程、机器、制造、物质组成、手段、方法、和步骤。

符号说明

10:P型基板；基板

11:P型井

12:N型井

13:浅沟槽隔离(STI)结构

14:N型掺杂区；第二端子

15:P型掺杂区；第二端子

16,110:层间介电层

17:第一端子

18:第一硅酸盐玻璃层；硅酸盐玻璃层

19:第一氮化硅(SiN)层；SiN层

20:第二硅酸盐玻璃层；硅酸盐玻璃层

21:第二SiN层；SiN层

22:电极金属；电极金属层

23:电极金属；电极金属层；第二电极金属层

100:半导体结构

102:晶圆

104:导电线路

112:绝缘层；第一绝缘层

113,115,117,341,342,343,344:开口

114,140,240,340,440,540,640:介电层

116,216:绝缘层；第二绝缘层

119:基底区

120:互连结构

122,222,322,422,522:互连基底

1221:阻障层；阻障材料

1222:铜磷合金层

1223:铜层

124,224,324,424,524:互连本体

130,230,330,430,530,630,730,830,930:金属层

132,134,232,332,432,532,632,634,636,832,834,836,838:导电迹线

250,350,450,550:第三绝缘层

260,360,460,560:聚酰亚胺层

316,416,516:第二绝缘层

345,346,445,446,545:介电体

732:导电迹线；内导体

734:导电迹线；外导体

931,932,933,934:导电迹线；内导电迹线

936:导电迹线；外导电迹线

H1,H2:第一孔洞；第二孔洞

Claims (25)

1.一种半导体结构，其特征在于，包含：

一第N个金属层的一导电线路，其中N是等于或大于1；

一第一绝缘层，其在该导电线路上且未覆盖该导电线路的一部位；

一第一介电层，其在该第一绝缘层上且未覆盖该导电线路的该部位以及该第一绝缘层的一部位；

一第二绝缘层，其在该第一介电层上且未覆盖该导电线路的该部位；

一互连基底，其由该第一介电层、该第一绝缘层、和该第二绝缘层侧向围绕，其中该互连基底的一顶部表面以及该第二绝缘层的一顶部表面为共面；以及

一互连本体，其在该第二绝缘层上面并与该互连基底的该顶部表面接触。

2.如权利要求1的半导体结构，其中该第一介电层的一介电常数是小于该第一绝缘层和该第二绝缘层的介电常数。

3.如权利要求1的半导体结构，其中该互连基底包含：

一阻障层，其与该第一绝缘层和该第二绝缘层直接接触；

一铜层，其由该阻障层围绕；以及

一铜磷合金层，其夹在该阻障层和该铜层之间。

4.如权利要求1的半导体结构，更包含：

一第一导电迹线，其在该第二绝缘层上，

其中该互连本体和该第一导电迹线是一第(N+1)个金属层的导电线路的部分，并是由一第二介电层侧向间隔开，且

其中该第一导电迹线沿着该半导体结构的一堆叠方向与该第一介电层重叠。

5.如权利要求4的半导体结构，更包含：

一介电体，其形成在该第一导电迹线或该互连本体中。

6.如权利要求4的半导体结构，更包含一第二导电迹线，其与该第一导电迹线相邻，该第一导电迹线是配置成传输一高频信号，该第二导电迹线是耦合到一接地，且该第一导电迹线是透过一第二介电层与该第二导电迹线分隔。

7.如权利要求6的半导体结构，其中该第二导电迹线围绕该第一导电迹线。

8.如权利要求7的半导体结构，更包含一第三导电迹线，其配置成与该第一导电迹线一起传输该高频信号，该第二导电迹线围绕该第一导电迹线和该第三导电迹线，且该第一导电迹线是透过该第二介电层与该第三导电迹线分隔。

9.如权利要求6的半导体结构，更包含一第四导电迹线，其耦合到该接地，该第一导电迹线是布置在该第二导电迹线与该第四导电迹线之间，且该第一导电迹线是由该第二介电层与该第四导电迹线分隔。

10.如权利要求9的半导体结构，更包含一第五导电迹线，其配置成与该第一导电迹线一起传输该高频信号，且该第一导电迹线和该第五导电迹线是布置在该第二导电迹线与该第四导电迹线之间。

11.如权利要求4的半导体结构，其中该互连本体的一厚度是与该第一导电迹线的一厚度不同。

12.如权利要求1的半导体结构，更包含一第二介电层，其配置成将该互连本体与该第二绝缘层上面的一导电迹线隔离，其中该互连本体包含：

一第一阻障层，其与该互连基底及该第二介电层的侧壁直接接触；

至少一个导电层，其由该阻障层围绕；

一第一铜磷合金层，其夹在该第一阻障层与该至少一个导电层之间；

一第二铜磷合金层，其形成在该至少一个导电层上；以及

一第二阻障层，其形成在该第二铜磷合金层上。

13.如权利要求12的半导体结构，其中该至少一个导电层包含铜、钴、和钌的至少一种金属材料。

14.如权利要求1的半导体结构，其中一多层3D单片微波集成电路(Monolithicmicrowave integrated circuit，MMIC)是形成在该半导体结构内，且该多层3D MMIC包含该互连基底。

15.如权利要求1的半导体结构，其中该互连基底是一波导、一带通滤波器、一带阻滤波器、一π型阻抗匹配滤波器、或一T型阻抗匹配滤波器的一部分。

16.一种半导体结构制造方法，其特征在于，包含：

接收一晶圆，其一表面处具有一第N个金属层的一导电线路，其中N是等于或大于1；

在该晶圆的该表面上形成一第一绝缘层且未覆盖该导电线路的一部位；

在该第一绝缘层上形成一第一介电层；

在该第一介电层和该第一绝缘层上形成一第二绝缘层，其中该第二绝缘层包含未覆盖该导电线路的该部位的至少一基底区，其在该导电线路的该部位上面；以及

在该基底区中形成一互连基底，包含：

在该第二绝缘层上面形成一光阻层，其中该第二绝缘层的该基底区是未由该光阻层覆盖；

在该光阻层、该第二绝缘层、和该导电线路上面形成至少一种导电材料，其中该导电线路上面的该导电材料的一上部表面是与该第二绝缘层的一上部表面大体上共面；以及

藉由去除该光阻层而去除该第二绝缘层上面的该导电材料，以形成该互连基底。

17.如权利要求16的方法，其中该第一介电层的一介电常数是小于该第一绝缘层和该第二绝缘层的介电常数。

18.如权利要求16的方法，其中在该光阻层、该第二绝缘层、和该导电线路上面形成至少一种导电材料的该操作包含：

在该基底区中形成一阻障层，其中该阻障层是与该第一绝缘层的一侧以及该第二绝缘层的一侧接触；

在该阻障层上形成一铜磷合金层；以及

在该铜磷合金层上镀覆(plating)一铜层。

19.如权利要求18的方法，其中在该铜磷合金层上镀覆该铜层的该操作包含：

使用电镀(electro-plating)或无电电镀(electroless plating)形成具一预定厚度的该铜层，以使形成在该基底区中的该第二绝缘层的一顶部表面以及该互连基底的一顶部表面为共面。

20.如权利要求16的方法，更包含：

在该第二绝缘层上形成一第一导电迹线；以及

在该互连基底上形成一互连本体，且该第一导电迹线侧向围绕该互连本体；

其中该互连本体和该第一导电迹线是由一第二介电层侧向间隔开；且

其中该第一导电迹线沿着该半导体结构的一堆叠方向与该第一介电层重叠。

21.如权利要求20的方法，更包含：

在该第一导电迹线中形成至少一个介电体。

22.如权利要求20的方法，更包含形成一第(N+1)个金属层包含多个导电迹线和多个互连本体，其共具有q种不同厚度，其中：

q是大于1的整数；

所述这些导电迹线和所述这些互连本体是由q个金属镀覆制程和q个不同剥离(lift-off)制程，从具有一最小厚度的导电迹线或互连本体至具有一最大厚度的导电迹线或互连本体依序形成。

23.如权利要求16的方法，其中该半导体结构更包含复数互连基底，其具有p种不同厚度，p是大于1的一整数，且所述这些互连基底是由p个金属镀覆制程和p个不同剥离制程，从具有一最小厚度的互连基底至具有一最大厚度的互连基底依序形成。

24.如权利要求16的方法，其中所述这些导电线路包含晶体管的输入/输出电极，其形成在该晶圆中，且该方法更包含形成所述这些输入/输出电极，包含：

在形成于该晶圆的一基板中的晶体管上形成一层间介电层；

在该层间介电层上形成一第一硅酸盐(silicate)玻璃层；

在布置在一第一深度处的所述这些晶体管的第一端子上的该第一硅酸盐玻璃层的部分上形成一第一氮化硅(Silicon nitride，SiN)层；

在该第一硅酸盐玻璃层和该第一SiN层上形成一第二硅酸盐玻璃层；

在该第二硅酸盐玻璃层上形成一第二SiN层；

在比该第一深度更深的一第二深度处的所述这些晶体管的第二端子上形成第一开口；

沉积一第一层电极金属以填充所述这些第一开口；

去除该第二硅酸盐玻璃层的暴露部位；

在所述这些晶体管的所述这些第一端子上形成第二开口；

沉积一第二层电极金属的以填充所述这些第二开口；以及

去除该第一SiN层和该第二SiN层；

其中该电极金属包含钨、钴、或钌。

25.如权利要求16的方法，其中该半导体结构更包含复数电极，其具有r种不同厚度，r是大于1的一整数，且所述这些电极是由r个金属镀覆制程和r个剥离制程，从具有一最小厚度的电极至具有一最大厚度的电极依序形成。