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CN118116429A - 字线控制电路及磁随机存取存储器 - Google Patents

字线控制电路及磁随机存取存储器 Download PDF

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CN118116429A
CN118116429A CN202311701862.2A CN202311701862A CN118116429A CN 118116429 A CN118116429 A CN 118116429A CN 202311701862 A CN202311701862 A CN 202311701862A CN 118116429 A CN118116429 A CN 118116429A
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CN
China
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circuit
voltage
word line
signal
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Application number
CN202311701862.2A
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薛书简
李建忠
李彬鸿
徐勇
王云
叶甜春
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Guangdong Greater Bay Area Institute of Integrated Circuit and System
Original Assignee
Guangdong Greater Bay Area Institute of Integrated Circuit and System
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Abstract

一种字线控制电路及磁随机存取存储器。所述字线控制电路包括：控制电路，适于接收读写使能信号及行译码信号，并生成逻辑相反的第一升压控制信号及第二升压控制信号；升压电路，适于在进行不同操作时，基于所述第一升压控制信号及第二升压控制信号，调整所述第一输出端及第二输出端的电压。以及电压选择电路，适于在进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开。采用上述方案，可以避免影响数据正常写入并降低读操作功耗。

Description

字线控制电路及磁随机存取存储器
技术领域
本发明涉及存储器技术领域，具体涉及一种字线控制电路及磁随机存取存储器。
背景技术
非易失性磁随机存取存储器(Magnetic RAM，MRAM)作为一种新型非易失性存储器，具有低功耗、高可靠、可持续微缩、与互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)工艺相兼容等优点，兼顾静态随机存取存储器(StaticRandom Access Memory，SRAM)的高速读写能力和动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)的高集成度，被认为是最有希望的下一代存储器之一。
在实际应用中，MRAM的写入电流很大，而读出电流很小，所以，MRAM的字线控制电路需要能够输出双电压的波形，在读/写操作时提供不同的工作电压。
然而，现有MRAM的字线控制电路，在写操作时，字线电压无法达到所需的高压，从而影响数据的正常写入，在读操作时会造成功耗的浪费。
发明内容
本发明要解决的问题是：如何避免影响数据正常写入并降低读操作功耗。
为解决上述问题，本发明实施例提供了一种字线控制电路，所述字线控制电路包括：
控制电路，适于接收读写使能信号及行译码信号，并生成逻辑相反的第一升压控制信号及第二升压控制信号；
升压电路，与所述控制电路连接，具有第一输出端及第二输出端；所述升压电路适于在进行不同操作时，基于所述第一升压控制信号及第二升压控制信号，调整所述第一输出端及第二输出端的电压；
以及电压选择电路，与所述控制电路及所述升压电路连接，适于在进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开。
可选地，所述升压电路，适于在进行写操作时，在所述第一升压控制信号及第二升压控制信号的控制下，将所述第一输出端的电压置为低电平，所述第二输出端的电压升高至写电压，以及进行读操作或者不进行读写操作时，将所述第一输出端的电压升高至写电压，将所述第二输出端的电压置为低电平。
可选地，所述升压电路包括：
第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管及第二NMOS管；
其中，所述第一PMOS管、第三PMOS管及第一NMOS管串联连接，所述第二PMOS管、第四PMOS管及第二NMOS管串联连接；所述第一PMOS管及第二PMOS管的源极与写电压输出端连接；所述第一PMOS管的栅极与所述第一NMOS管的栅极接入所述第二升压控制信号；所述第二PMOS管的栅极与所述第二NMOS管的栅极接入所述第一升压控制信号；所述第三PMOS管的栅极与所述第四PMOS管的漏极连接，并作为所述第一输出端；所述第四PMOS管的栅极与所述第三PMOS管的漏极连接并作为所述第二输出端。
可选地，所述电压选择电路，包括：
第一电压选择子电路，一端与所述第二输出端连接，另一端与所述字线连接，适于在进行读操作时，将所述读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开；
第二电压选择子电路，一端与所述第一输出端连接，另一端与字线连接，适于在进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；
字线关闭子电路，与所述第一电压选择子电路及第二电压选择子电路连接，适于关闭字线。
可选地，所述第一电压选择子电路，包括：串联连接的第五PMOS管及第六PMOS管；所述第五PMOS管的源极与读电压输出端；所述第五PMOS管的栅极接入所述行译码信号的反相信号；所述第六PMOS管的栅极与所述第二输出端连接。
可选地，所述第二电压选择子电路，包括：第七PMOS管，所述第七PMOS管的栅极与所述第一输出端连接，源极与写电压输出端连接，漏极与字线连接。
可选地，所述字线关闭电路包括：串联连接的第三NMOS管及第四NMOS管；所述第三NMOS管的栅极接入第二升压控制信号，所述第四NMOS管的栅极接入所述行译码信号的反相信号；所述第四NMOS管的源极接地。
可选地，所述控制电路包括：第一与门电路、第一反相器及第二反相器；
其中，所述第一与门电路的输入端接入所述读写使能信号及行译码信号；所述第一与门电路的输出端产生所述第一升压控制信号；所述第一与门电路的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端产生所述第二升压控制信号；所述第二反相器的输入端接入所述行译码信号，所述第二反相器的输出端与所述电压选择电路连接。
可选地，所述控制电路还适于接收读驱动控制信号，并基于所述读驱动控制信号、读写使能信号及行译码信号，共同产生所述电压选择电路控制信号，以在读出数据后，关闭字线。
可选地，所述控制电路包括：第一与门电路、第二与门电路、第一反相器、第二反相器及第三反相器；
其中，所述第三反相器的输入端接入所述读驱动控制信号；所述第二与门电路的输入端接入所述行译码信号及所述第三反相器的输出信号；所述第一与门电路的输入端接入所述读写使能信号及所述第二与门电路的输出信号；所述第一与门电路的输出端产生所述第一升压控制信号；所述第一与门电路的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端产生所述第二升压控制信号；所述第二反相器的输入端接入所述第二与门电路的输出信号，所述第二反相器的输出端与所述电压选择电路连接。
本发明实施例还提供了一种磁随机存取存储器，所述磁随机存取存储器包括上述任一种所述的字线控制电路。
可选地，所述磁随机存取存储器还包括：
时钟控制电路，适于接入时钟信号及所述读写使能信号，并产生读驱动预充信号及读驱动控制信号；
读驱动电路，与所述时钟控制电路连接，适于在所述读驱动预充信号及读驱动控制信号的控制下执行读操作；
预充电电路，与所述读驱动电路连接，适于对位线及源极线进行预充电；
写驱动电路，与所述预充电电路连接，适于控制所述位线及源极线的电压，以执行写操作；
行译码器，与所述字线控制电路连接，适于产生行译码信号；
存储阵列，与所述字线控制电路连接；
所述字线控制电路，与所述行译码器及所述时钟控制电路连接，适于基于所述读写使能信号、行译码信号及读驱动控制信号，控制字线电压，以满足操作要求。
与现有技术相比，本发明实施例的技术方案具有以下优点：
应用本发明的方案，升压电路可以在进行不同操作时，调整其第一输出端及第二输出端的电压，电压选择电路可以在进行写操作时，将所述写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开，从而可以避免因电压选择电路与升压电路第二输出端连接的通路未完全关断而影响字线上写电压的数值，进而影响数据正常写入。电压选择电路还可以在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开，从而可以避免因电压选择电路与升压电路第一输出端连接的通路未完全关断而造成功耗浪费。
附图说明
图1是现有一种行译码驱动器的结构示意图；
图2是本发明实施例中一种字线控制电路的结构示意图；
图3是本发明实施例中一种字线控制电路的电路结构示意图；
图4是本发明实施例中另一种字线控制电路的电路结构示意图；
图5是本发明实施例中一种磁随机存取存储器的结构示意图；
图6是一种灵敏放大器的结构示意图。
具体实施方式
自旋转移矩磁存储器(Spin-Transfer Torque Magnetic RAM，STT-MRAM)是通过自旋电流实现信息写入的一种新型MRAM。以STT-MRAM为例，STT-MRAM的存储单元通常由一个存取晶体管(1T)和1个磁隧道结(1MTJ)组成。STT-MRAM写入操作时，根据写入数据的不同需要对磁隧道结(MTJ)施加不同方向的电流，具体地，当写高阻态时，需要对1T-1MTJ施加从源极线到位线的电流；写低阻态时，需要对1T-1MTJ施加从位线到源极线的电流。
写入电流需要达到写高阻或者写低阻的临界翻转电流，临界翻转电流通常很大。在先进工艺下，为了达到相应的临界翻转电流，通常采用增加存取晶体管的尺寸或者字线超压的方式。
上述两种方式各有弊端：增加存取晶体管的尺寸，会造成存储阵列面积的增加，进而增加整个MRAM电路的面积；字线的超压工作，一方面会影响电路的可靠性，另一方面为了避免读操作时的误写入，STT-MRAM读电流很小，不需要字线的超压。
为此，MRAM的字线控制电路需要能够输出双电压的波形，在读/写操作时提供不同的工作电压。
为了使得MRAM的字线控制电路能够输出双电压，现有一种方法是通过电荷共享原理实现读电压及写电压的切换。具体地，该字线控制电路中可以设置电容。写操作时，将字线电压升高至写电压。读操作时，通过对电容进行充电，将字线电压拉低至读电压。
采用该方案，一方面，在读操作时，对电容进行充电会增加延时，导致字线控制电路的电源电压切换需要较长时间，造成在读操作时，会有相当长时间处于使MRAM中的开关晶体管处于超压状态，影响晶体管的可靠性。另一方面，电容会占用较大的电路面积。
为了减小延时及电路面积，现有提出了图1中所示的字线电压方案。具体地，参照图1，行译码驱动器10可以包括：电源选择电路110及多个译码驱动电路120。其中：
所述电源选择电路110的一输入端接入读写选择信号VPPSW，另一输入端接入地址选择信号AIN。读写选择信号VPPSW及地址选择信号AIN相与后取反，产生读使能信号REN。读使能信号REN控制读电压控制管M2的通断。读使能信号REN取反后得到写使能信号WEN，写使能信号WEN控制写电压控制管M1的通断。
电源选择电路110的输出端连接至公共节点VPP。所述电源选择电路110在读写选择信号VPPSW为读状态且地址选择信号AIN有效时，使得公共节点VPP的电压为读电压，反之为写电压。
译码驱动电路120的一输入端接入驱动选择信号BIN，另一输入端接入地址选择信号AIN，从而可以将公共节点VPP的电压施加在相应字线上。
采用上述方案，通过简单的读写使能逻辑控制实现字线电压的选择，但当第一电压VDD1和第二电压VDD2相差较大时，写使能信号WEN有效时，写电压控制管M1导通，读电压控制管M2无法完全关断，将产生压降，导致公共节点VPP的电压无法上拉至第一电压VDD1，进而可能影响数据的正常写入；读使能有效时，读电压控制管M2导通，写电压控制管M1无法完全关断，将对公共节点VPP充电，导致公共节点VPP的电压高于第二电压VDD2，造成功耗的浪费。
针对该问题，本发明提供了一种字线控制电路，所述字线控制电路中，设置有升压电路及电压选择电路，升压电路可以在进行不同操作时，调整其第一输出端及第二输出端的电压，电压选择电路一方面可以在进行写操作时，将所述写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开，从而可以避免因电压选择电路与升压电路第二输出端连接的通路未完全关断而影响数据正常写入，另一方面还可以在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开，从而可以避免因电压选择电路与升压电路第一输出端连接的通路未完全关断而造成功耗浪费。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细地说明。
参照图2，本发明实施例提供了一种字线控制电路20，所述字线控制电路20可以包括：控制电路21、升压电路22以及电压选择电路23。其中：
所述控制电路21，用于接收读写使能信号及行译码信号，并生成逻辑相反的第一升压控制信号及第二升压控制信号；
所述升压电路22，与所述控制电路21连接，具有第一输出端及第二输出端；所述升压电路22适于在进行不同操作时，基于所述第一升压控制信号及第二升压控制信号，调整所述第一输出端及第二输出端的电压
所述电压选择电路23，与所述控制电路21及所述升压电路22连接，适于在进行写操作时，将所述写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开。
由于在进行写操作时，电压选择电路23连接至所述第二输出端的通路是断开，由此可以避免升压电路第二输出端通过该通路对字线放电而降低字线电压，从而影响数据正常写入。另外，在进行读操作时，电压选择电路23连接至所述第一输出端的通路断开，从而可以避免造成功耗浪费。
在具体实施中，所述升压电路22可以在进行写操作时，在所述第一升压控制信号及第二升压控制信号的控制下，将所述第一输出端的电压置为低电平，所述第二输出端的电压升高至写电压，以及进行读操作或者不进行读写操作时，将所述第一输出端的电压升高至写电压，将所述第二输出端的电压置为低电平。
在具体实施中，所述升压电路22可以存在多种电路结构，此处不作限制，只要能够将字线电压升高至写电压即可。
在本发明的一实施例中，参照图2，所述升压电路22包括：
第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1及第二NMOS管MN2。
其中，所述第一PMOS管MP1、第三PMOS管MP3及第一NMOS管MN1串联连接，所述第二PMOS管MP2、第四PMOS管MP4及第二NMOS管MN2串联连接；所述第一PMOS管MP1及第二PMOS管MP2的源极与写电压输出端连接；所述第一PMOS管MP1的栅极与所述第一NMOS管MN1的栅极接入所述第二升压控制信号xan；所述第二PMOS管MP2的栅极与所述第二NMOS管MN2的栅极接入所述第一升压控制信号xa；所述第三PMOS管MP3的栅极与所述第四PMOS管MP4的漏极连接，并作为所述第一输出端Z；所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的漏极连接并作为所述第二输出端ZN。
在具体实施中，第一升压控制信号xa与第二升压控制信号xan逻辑相反，即当第一升压控制信号xa为高电平时，第二升压控制信号xan为低电平，而当第一升压控制信号xa为低电平时，第二升压控制信号xan为高电平。
在具体实施中，写电压输出端输出的写电压为VWL。当进行写操作时，第一升压控制信号xa置为高电平，第二升压控制信号xan置为低电平，此时，第一PMOS管MP1和第二NMOS管MN2导通，第一输出端Z置为低电平，进而第三PMOS管MP3导通，第二输出端ZN的电压升至写电压VWL。当进行读操作或者不进行读写操作时，第一升压控制信号xa置为低电平，第二升压控制信号xan置为高电平，此时，第二PMOS管MP2、第一NMOS管MN1导通，第二输出端ZN置为低电平，第四PMOS管MP4导通，最终第一输出端Z的电压升至写电压VWL。
在具体实施中，所述电压选择电路23可以存在多种电路结构，此处不作限制。
在本发明的一实施例中，参照图2，所述电压选择电路23可以包括：第一电压选择子电路231、第二电压选择子电路232及第一电压选择子电路233。
其中：
所述第一电压选择子电路231，一端与所述第二输出端连接，另一端与所述字线连接，适于在进行读操作时，将所述读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开；
所述第二电压选择子电路232，一端与所述第一输出端连接，另一端与字线连接，适于进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；
所述字线关闭子电路233，与所述第一电压选择子电路及第二电压选择子电路连接，适于关闭字线。
在具体实施中，所述写电压高于所述读电压。
在本发明的一实施例中，参照图3，所述第一电压选择子电路231可以包括：串联连接的第五PMOS管MP5及第六PMOS管MP6；所述第五PMOS管MP5的源极与读电压输出端；所述第五PMOS管MP5的栅极接入所述行译码信号A的反相信号EN；所述第六PMOS管MP6的栅极与所述第二输出端ZN连接。
在本发明的一实施例中，参照图3，所述第二电压选择子电路232可以包括：第七PMOS管MP7。所述第七PMOS管MP7的栅极与所述第一输出端Z连接，源极与写电压输出端连接，漏极与字线WL连接。
在进行写操作时，行译码信号A有效，行译码信号A的反相信号EN使得第五PMOS管MP5导通。同时，升压电路23的第一输出端Z为低电平，第二输出端ZN的电压为写电压VWL，此时，第六PMOS管MP6断开，即连接至第二输出端ZN的通路断开。而第七PMOS管MP7导通，使得写电压VWL施加至相应字线WL上。
在进行读操作时，行译码信号A有效，行译码信号A的反相信号EN使得第五PMOS管MP5导通。同时，升压电路23的第一输出端Z的电压为写电压，第二输出端的电压ZN为低电平，此时，第六PMOS管MP6导通，读电压Vcore被施加在字线WL上。同时，第七PMOS管MP7断开，使得连接至所述第一输出端的通路断开。
升压电路23输出端反馈的电压可以在不同状态下对第六PMOS管MP6和第七PMOS管MP7进行钳位，从而可以避免第六PMOS管MP6及第七PMOS管MP7进入三极管区，保证读写情况下，字线WL的电压都能保持所需的电位。
在具体实施中，所述第一PMOS管MP1至第七PMOS管MP7，以及第一NMOS管至第四NMOS管，可以均为高压MOS管，从而可以避免出现超压问题。
在本发明的一实施例中，参照图3，所述字线关闭电路233可以包括：串联连接的第三NMOS管MN3及第四NMOS管MN4；所述第三NMOS管MN3的栅极接入第二升压控制信号xan，所述第四NMOS管MN4的栅极接入所述行译码信号A的反相信号EN；所述第四NMOS管MN4的源极接地。
具体地，当第二升压控制信号xan为高电平时，第三NMOS管MN3导通，反之断开。当行译码信号A有效时，第四NMOS管MN4导通，反之断开。由此所述字线关闭电路23可以在不进行读写操作时，将字线WL接地，形成接地通路，从而关闭字线。
在具体实施中，所述控制电路21可以存在多种电路结构，此处不作限制。
在本发明的一实施例中，参照图3，所述控制电路包括：第一与门电路Y1、第一反相器f1及第二反相器f2。其中，所述第一与门电路Y1的输入端接入所述读写使能信号WREN及行译码信号A；所述第一与门电路Y1的输出端产生所述第一升压控制信号xa；所述第一与门电路Y1的输出端与所述第一反相器f1的输入端连接，所述第一反相器f1的输出端产生所述第二升压控制信号xan；所述第二反相器f2的输入端接入所述行译码信号A，所述第二反相器f2的输出端与所述电压选择电路连接。
具体地，在不进行读写操作时，行译码信号A置为低电平。此时，行译码信号A的反相信号EN置为高电平，第一升压控制信号xa置为低电平，第二升压控制信号xan置为高电平，从而使得第四NMOS管MN4、第二PMOS管MP2、第一NMOS管MN1导通，第二输出端ZN置为低电平，第四PMOS管MP4导通，最终第一输出端Z电压升至写电压VWL，第七PMOS管MP7断开，第二升压控制信号xan此时为高电平，使得第三NMOS管MN3导通，字线WL的电压置低电平。
当进行读操作时，行译码信号A有效，读写使能信号WREN置为低电平，第一升压控制信号xa置为低电平，第二升压控制信号xan置为高电平，第五PMOS管MP5导通，第一输出端Z的电压升至写电压VWL，第七PMOS管MP7断开，第二输出端ZN置为低电平，第六PMOS管MP6导通，字线WL的电压置为读电压VCORE。
当进行写操作时，行译码信号A有效，读写使能信号WREN置为高电平，第一升压控制信号xa置为高电平，第二升压控制信号xan置为低电平，此时第一PMOS管MP1和第二NMOS管MN2导通，第一输出端Z的电压为低电平，进而第三PMOS管MP3导通，第二输出端ZN的电压升至写电压VWL，第七PMOS管MP7导通，字线WL的电压置为写电压VWL，第二输出端ZN的高电位进一步断开第六PMOS管MP6。
在实际应用中，磁随机存取存储器的读出时间通常远快于写入时间，同步电路里采用同一外部时钟控制电路读写，读写保持同样的周期，对于磁随机存取存储器而言字线在读出数据后仍然维持较长时间的打开，造成功耗的浪费，同时也容易提高误写入的概率。
在本发明的一实施例中，为了减少功耗浪费，降低误写入概率，控制电路还适于接收读驱动控制信号SE，并基于所述读驱动控制信号SE、读写使能信号WREN及行译码信号A，共同产生所述电压选择电路的控制信号，以在完成数据读出后，关闭字线WL，由此可以有效缩短读操作时字线开启时间。
具体地，参照图4，所述控制电路可以包括：第一与门电路Y1、第二与门电路Y2、第一反相器f1、第二反相器f2及第三反相器f3。其中，
所述第三反相器f3的输入端接入所述读驱动控制信号SE；所述第二与门电路Y2的输入端接入所述行译码信号A及所述第三反相器f3的输出信号；所述第一与门电路Y1的输入端接入所述读写使能信号WREN及所述第二与门电路Y2的输出信号；所述第一与门电路Y1的输出端产生所述第一升压控制信号xa；所述第一与门电路Y1的输出端与所述第一反相器f1的输入端连接，所述第一反相器f1的输出端产生所述第二升压控制信号xan；所述第二反相器f2的输入端接入所述第二与门电路Y2的输出端A_wr，所述第二反相器f2的输出端与所述电压选择电路连接。
相对于图2中示出的控制电路，增加第二与门电路Y2及第三反相器f3，并引入读驱动控制信号SE。所述读驱动控制信号SE用于控制读驱动电路完成读操作。当读驱动控制信号SE为高电平时，迅速完成数据读出，此时，电压选择电路可以关闭字线，从而降低功耗。
采用本发明实施例中字线控制电路，不需要电容充放电，通过简单的逻辑控制即可实现字线电压的快速切换和读操作时序控制，字线控制电路设计简单，易于实现，并保证字线电压的稳定性。并且，通过在字线控制电路中增加读驱动控制信号，在读出数据后关闭字线，有效缩短读操作时字线开启时间。
本发明实施例还提供了一种磁随机存取存储器，所述磁随机存取存储器可以包括上述实施例中所述的字线控制电路。
在本发明的一实施例中，参照图5，所述磁随机存取存储器还包括：时钟控制电路51、读驱动电路52、预充电电路53、写驱动电路54、行译码器55及存储阵列56。其中：
所述时钟控制电路51，适于接入时钟信号CLK及所述读写使能信号WREN，并产生读驱动预充信号SAE及读驱动控制信号SE；
所述读驱动电路52，与所述时钟控制电路51连接，适于在所述读驱动预充信号SAE及读驱动控制信号SE的控制下执行读操作；
所述预充电电路53，与所述读驱动电路52连接，适于对位线BL及源极线SL进行预充电；
所述写驱动电路54，与所述预充电电路53连接，适于控制所述位线BL及源极线SL的电压，以执行写操作；
所述行译码器55，与所述字线控制电路20连接，适于产生行译码信号A；
所述存储阵列，与所述字线控制电路20连接；
所述字线控制电路20，与所述行译码器55及所述时钟控制电路51连接，适于基于所述读写使能信号WREN、行译码信号A及读驱动控制信号SE，控制字线WL的电压，以满足操作要求。
假设存储阵列中存储单元为m行n列，参考单元为s个，则：行译码器输出的行译码信号A为m位，可以表示为A<m-1：0>；存储单元位线数量为n条，可以表示为BL<n-1：0>；存储单元源极线的数量也为n条，可以表示为SL<n-1：0>；存储单元字线数量为m条，可以表示为WL<m-1：0>，参考单元位线数量为s条，可以表示为ref-BL<s-1：0>；参考单元源极线数量为s条，可以表示为ref-SL<s-1：0>。
在具体实施中，时钟信号CLK和读写使能信号WREN通过时钟控制电路51产生读驱动预充信号SAE及读驱动控制信号SE。所述读驱动预充信号SAE及读驱动控制信号SE用于输入至读驱动电路52的灵敏放大器中。读驱动预充信号SAE在读操作时置为高电平，读驱动控制信号SE随后置为高电平，读操作结束完成后及写操作等其它阶段均置为低电平。
读驱动控制信号SE与行译码器输出信号A<m-1：0>、读写使能信号WREN通过字线控制电路20产生不同操作所需的字线电位。具体地，当进行写操作时，相应的字线置高电压VWL，存储单元打开，预充电电路54释放位线BL和源极线SL，写入数据通过写驱动电路53控制位线BL和源极线SL的电压，进而实现相应存储单元的写入。当进行读操作时，相应的字线置高电压VCORE，存储单元打开，预充电电路释放位线BL、源极线SL、参考单元位线ref-BL和参考单元源极线ref-SL，通过读驱动电路52读出相应存储单元的数据。当读驱动控制信号SE置高时，数据迅速完成读出，此时字线控制电路20关闭相应字线，从而降低功耗。
在具体实施中，所述读驱动电路中可以设置有多个灵敏放大器，每个灵敏放大器与多个存储单元及一个参考单元连接，用于读取所连接存储单元的数据。
图6是一种常规灵敏放大器的电路结构示意图。参照图6，所述灵敏放大器可以包括：第一开关管Q1至第十一开关管Q11。其中，第一开关管Q1及第二开关管Q2的栅极接入钳位信号CLAMP，并构成钳位电路。第三开关管Q3及第四开关管Q4的栅极接入读驱动控制信号SE，并构成灵敏放大器的开关控制电路，第五开关管Q5至第八开关管Q8构成交叉反相器。第九开关管Q9至第十一开关管Q11的栅极接入读驱动预充信号SAE，并构成预充电电路。
存储单元61通过一对列选择管连接到第一开关管Q1的一端，参考单元62通过一对列选择管连接到第二开关管Q2的一端。该对列选择管中一个列选择管的栅极接入列选择信号cs，另一个列选择管的栅极接入列选择信号的反相信号csn。存储单元61包括一个MTJ及一个存取晶体管，参考单元62中包括一个或多个MTJ及一个存取晶体管。存储单元61连接字线WL及位线BL，参考单元62连接参考字线ref-WL及参考位线ref-BL。
开始读操作时，读驱动预充信号SAE信号先于读驱动控制信号SE置为高电平，灵敏放大器根据存储单元61和参考单元62的电阻差，产生不同的电流，从而在第三开关管Q3及第四开关管Q4的漏极产生电位差。随后，读驱动控制信号SE置为高电平，输出端OUT和OUT_b在反馈的作用下迅速拉到对应高低电位，实现数据的快速读出。
采用上述磁随机存取存储器架构及其字线控制电路，整体架构设计简单，易于实现，能实现字线电压在不同操作时的快速切换，降低读功耗。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种字线控制电路，其特征在于，包括：
控制电路，适于接收读写使能信号及行译码信号，并生成逻辑相反的第一升压控制信号及第二升压控制信号；
升压电路，与所述控制电路连接，具有第一输出端及第二输出端；所述升压电路适于在进行不同操作时，基于所述第一升压控制信号及第二升压控制信号，调整所述第一输出端及第二输出端的电压；
以及电压选择电路，与所述控制电路及所述升压电路连接，适于在进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开。
2.如权利要求1所述的字线控制电路，其特征在于，所述升压电路，适于在进行写操作时，在所述第一升压控制信号及第二升压控制信号的控制下，将所述第一输出端的电压置为低电平，所述第二输出端的电压升高至写电压，以及进行读操作或者不进行读写操作时，将所述第一输出端的电压升高至写电压，将所述第二输出端的电压置为低电平。
3.如权利要求2所述的字线控制电路，其特征在于，所述升压电路包括：
第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管及第二NMOS管；
其中，所述第一PMOS管、第三PMOS管及第一NMOS管串联连接，所述第二PMOS管、第四PMOS管及第二NMOS管串联连接；所述第一PMOS管及第二PMOS管的源极与写电压输出端连接；所述第一PMOS管的栅极与所述第一NMOS管的栅极接入所述第二升压控制信号；所述第二PMOS管的栅极与所述第二NMOS管的栅极接入所述第一升压控制信号；所述第三PMOS管的栅极与所述第四PMOS管的漏极连接，并作为所述第一输出端；所述第四PMOS管的栅极与所述第三PMOS管的漏极连接并作为所述第二输出端。
4.如权利要求1至3任一项所述的字线控制电路，其特征在于，所述电压选择电路，包括：
第一电压选择子电路，一端与所述第二输出端连接，另一端与所述字线连接，适于在进行读操作时，将所述读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开；
第二电压选择子电路，一端与所述第一输出端连接，另一端与字线连接，适于在进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；
字线关闭子电路，与所述第一电压选择子电路及第二电压选择子电路连接，适于关闭字线。
5.如权利要求4所述的字线控制电路，其特征在于，所述第一电压选择子电路，包括：串联连接的第五PMOS管及第六PMOS管；所述第五PMOS管的源极与读电压输出端；所述第五PMOS管的栅极接入所述行译码信号的反相信号；所述第六PMOS管的栅极与所述第二输出端连接，所述第六PMOS管的漏极与字线连接。
6.如权利要求4所述的字线控制电路，其特征在于，所述第二电压选择子电路，包括：第七PMOS管，所述第七PMOS管的栅极与所述第一输出端连接，源极与写电压输出端连接，漏极与字线连接。
7.如权利要求4所述的字线控制电路，其特征在于，所述字线关闭电路包括：串联连接的第三NMOS管及第四NMOS管；所述第三NMOS管的栅极接入第二升压控制信号，所述第四NMOS管的栅极接入所述行译码信号的反相信号；所述第四NMOS管的源极接地。
8.如权利要求1所述的字线控制电路，其特征在于，所述控制电路包括：第一与门电路、第一反相器及第二反相器；
其中，所述第一与门电路的输入端接入所述读写使能信号及行译码信号；所述第一与门电路的输出端产生所述第一升压控制信号；所述第一与门电路的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端产生所述第二升压控制信号；所述第二反相器的输入端接入所述行译码信号，所述第二反相器的输出端与所述电压选择电路连接。
9.如权利要求1所述的字线控制电路，其特征在于，所述控制电路还适于接收读驱动控制信号，并基于所述读驱动控制信号、读写使能信号及行译码信号，共同产生所述电压选择电路的控制信号，以在读出数据后，关闭字线。
10.如权利要求9所述的字线控制电路，其特征在于，所述控制电路包括：第一与门电路、第二与门电路、第一反相器、第二反相器及第三反相器；
其中，所述第三反相器的输入端接入所述读驱动控制信号；所述第二与门电路的输入端接入所述行译码信号及所述第三反相器的输出信号；所述第一与门电路的输入端接入所述读写使能信号及所述第二与门电路的输出信号；所述第一与门电路的输出端产生所述第一升压控制信号；所述第一与门电路的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端产生所述第二升压控制信号；所述第二反相器的输入端接入所述第二与门电路的输出信号，所述第二反相器的输出端与所述电压选择电路连接。
11.一种磁随机存取存储器，其特征在于，包括权利要求1至10任一项所述的字线控制电路。
12.如权利要求11所述的磁随机存取存储器，其特征在于，所述磁随机存取存储器还包括：
时钟控制电路，适于接入时钟信号及所述读写使能信号，并产生读驱动预充信号及读驱动控制信号；
读驱动电路，与所述时钟控制电路连接，适于在所述读驱动预充信号及读驱动控制信号的控制下执行读操作；
预充电电路，与所述读驱动电路连接，适于对位线及源极线进行预充电；写驱动电路，与所述预充电电路连接，适于控制所述位线及源极线的电压，以执行写操作；
行译码器，与所述字线控制电路连接，适于产生行译码信号；
存储阵列，与所述字线控制电路连接；
所述字线控制电路，与所述行译码器及所述时钟控制电路连接，适于基于所述读写使能信号、行译码信号及读驱动控制信号，控制字线电压，以满足操作要求。
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