CN118098936A - 半导体结构的制作方法、掩膜结构及半导体结构 - Google Patents

Abstract

本公开实施例提出了一种半导体结构的制作方法、掩膜结构及半导体结构，其中，所述半导体结构的制作方法包括：提供衬底；依次形成覆盖在所述衬底表面的掩膜层、停止层；在所述停止层上形成第一图案转移层；形成覆盖所述第一图案转移层侧壁的间隔层；在所述间隔层的间隙中形成第二图案转移层；去除所述间隔层，得到第三图案转移层；以所述第三图案转移层为掩膜蚀刻部分所述停止层和部分所述掩膜层，得到掩膜结构。

Description

半导体结构的制作方法、掩膜结构及半导体结构

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构的制作方法、掩膜结构及半导体结构。

背景技术

伴随着半导体设备的小型化及集成化而需要实现更加细微图案，作为形成这种细微图案的方法，需要利用图案化的硬掩膜(hardmask)来蚀刻被蚀刻层的工艺，而图案化的硬掩膜需要利用光致抗蚀剂图案蚀刻形成。

随着半导体工艺更加细微化、特征尺寸越来越小、设计图案更加复杂，得到的图案化的硬掩膜容易形成部分过蚀刻或部分蚀刻不足的缺陷。

如何得到均一性较好、无损伤的图案化的硬掩膜成为亟待解决的问题。

发明内容

有鉴于此，本公开实施例提供一种半导体结构的制作方法、掩膜结构及半导体结构。

根据本公开实施例的第一方面，提供一种半导体结构的制作方法，所述制作方法包括：

提供衬底；

依次形成覆盖在所述衬底表面的掩膜层、停止层；

在所述停止层上形成第一图案转移层；

形成覆盖所述第一图案转移层侧壁的间隔层；

在所述间隔层的间隙中形成第二图案转移层；

去除所述间隔层，得到第三图案转移层；

以所述第三图案转移层为掩膜蚀刻部分所述停止层和部分所述掩膜层，得到掩膜结构。

上述方案中，所述衬底包括阵列区和核心区；所述第一图案转移层包括位于所述阵列区的第一子图案、位于所述核心区的第二子图案，所述第一子图案的图案密度与所述第二子图案的图案密度不同；所述第二图案转移层包括位于所述阵列区的第三子图案、位于所述核心区的第四子图案，所述第三子图案的厚度大小与所述第一子图案的图案密度大小成正比，所述第四子图案的厚度大小与所述第二子图案的图案密度大小成正比。

上述方案中，形成所述第三图案转移层包括：

以所述第一图案转移层和所述第二图案转移层为掩模，采用湿法蚀刻工艺去除所述间隔层，暴露出部分所述停止层的顶面，得到第三图案转移层。

上述方案中，形成所述掩膜结构包括：

以所述第三图案转移层为掩膜，采用干法蚀刻工艺去除部分所述停止层和部分所述掩膜层，暴露出部分所述衬底顶面；

以及去除剩余的所述第三图案转移层，暴露出所述停止层的顶面，得到所述掩膜结构。

上述方案中，在所述间隔层的间隙中形成第二图案转移层包括：

形成覆盖所述第一图案转移层、所述间隔层和部分所述停止层的第二图案转移材料层；所述第二图案转移材料层包括位于所述阵列区的第一子材料层、位于所述核心区的第二子材料层，所述第一子材料层的厚度大小与所述第一子图案的图案密度大小成正比，所述第二子材料层的厚度大小与所述第二子图案的图案密度大小成正比；

去除部分所述第二图案转移材料层，暴露出所述间隔层的顶面，未被去除的在所述间隔层的间隙中的部分所述第二图案转移材料层构成所述第二图案转移层。

上述方案中，

所述第一子图案的图案密度小于所述第二子图案的图案密度；

所述第一子材料层的厚度小于所述第二子材料层的厚度；

所述第三子图案的厚度小于所述第四子图案的厚度。

上述方案中，第一刻蚀源对所述停止层的刻蚀速率小于对所述间隔层的刻蚀速率；

第二蚀刻源对所述停止层的刻蚀速率大于对所述第三图案转移层的蚀刻速率。

上述方案中，所述停止层和所述第三图案转移层的蚀刻选择比大于等于15:1。

上述方案中，所述停止层和所述间隔层的蚀刻选择比范围为1:100～1:200。

上述方案中，所述间隔层的材料包括氧化硅，所述第三图案转移层的材料包括旋涂硬掩膜；所述停止层的材料包括以下至少之一：掺杂硅的氮氧化硅、硅、氮化硅。

上述方案中，所述停止层的材料包括掺杂硅的氮氧化硅；所述掺杂硅的含量范围为：5％～40％。

上述方案中，所述掩膜层的材料与所述间隔层的材料相同。

上述方案中，在所述停止层上形成第一图案转移层包括：

在所述停止层上依次形成第一图案转移材料层和盖层；

图案化所述第一图案转移材料层和所述盖层，暴露出部分所述停止层的顶面；未被去除的所述第一图案转移材料层和所述盖层构成所述第一图案转移层。

上述方案中，形成覆盖所述第一图案转移层侧壁的间隔层包括：

在所述第一图案转移层侧壁和顶面以及部分所述停止层顶面共形地形成间隔材料层；

去除覆盖所述第一图案转移层顶面以及覆盖部分所述停止层顶面的部分所述间隔材料层，未被去除的覆盖所述第一图案转移层侧壁的所述间隔材料层构成所述间隔层。

根据本公开实施例的第二方面，提供一种掩膜结构，所述掩膜结构包括：

掩膜层，包括多个呈并列排布长条状结构；

停止层，覆盖每个长条状结构的顶面。

根据本公开实施例的第三方面，提供一种半导体结构，所述半导体结构包括：

衬底，包括阵列区和核心区；

线结构，位于所述衬底中；所述线结构是利用根据权利要求1～14任一项半导体结构的制作方法中形成的所述掩膜结构作为掩膜，进行蚀刻工艺或沉积工艺所得的结构，且所述线结构的图案与所述掩膜结构的图案是互补图案。

上述方案中，所述线结构包括导电线或浅槽隔离结构。

本公开各实施例中，通过在待蚀刻的掩膜层上设置停止层，再在停止层上形成第三图案转移层，停止层将间隔层和掩膜层隔离开，将在停止层上蚀刻去除间隔层而形成第三图案转移层的过程与在停止层下蚀刻去除部分掩膜层而形成结构的过程相互隔离开，可以先在停止层上蚀刻去除间隔层得到第三图案转移层这样可以保证第三图案转移层中图案的完整性、均一性，再以第三图案转移层为掩膜蚀刻停止层和掩膜层得到的掩膜结构也具有图案的完整性、均一性，避免在没有停止层的情况下间隔层和掩膜层需要被同时蚀刻而造成蚀刻较大，且第三图案转移层保型能力有限，得到的掩膜结构的不完整性、不均匀的缺陷，从而需要利用图案化的掩膜结构来蚀刻被蚀刻层(例如导电层)的工艺，进而有利于形成完好的细微图案。

附图说明

图1a至图1d为本公开实施例中提供的一种半导体结构的制备过程的剖视示意图；

图2a至图2d为本公开实施例中提供的另一种半导体结构的制备过程的剖视示意图；

图3为本公开实施例提供的又一种半导体结构的制作方法的流程示意图；

图4a至图4i为本公开实施例中提供的又一种半导体结构的制备过程的剖视示意图。

在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体的实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。

随着集成电路的集成度的提高，整个半导体元件的尺寸(线宽)也随之缩小。因此，为了半导体元件的尺寸微小化，一种自对准双重图案化(SADP，Self-Aligned DoublePatterning)工艺已被研发，以克服目前光刻工艺的极限，而使得线宽/线距(line/space)能进一步缩减至纳米等级，进而达到元件小型化的目的。

然而，在SADP工艺期间，由于形成在半导体衬底上的密集线掩膜通常具有更加细微化、特征尺寸越来越小的线宽与线距，以及设计图案的不同区域的图案密度(patterndensity)存在差异，得到的图案化的硬掩膜容易形成部分过蚀刻或部分蚀刻不足的缺陷；同时，在SADP工艺期间，由于光致抗蚀剂的保型性能力有限，在蚀刻形成图案化的硬掩膜的过程中，容易出现异物堵塞光致抗蚀剂图案开口，导致不继续蚀刻或者蚀刻障碍而影响蚀刻的均一性。

图1a至图1d为本公开实施例中提供的一种半导体结构的制备过程的剖视示意图。

如图1a所示，功能层102(包括导电层101和保护层103)上形成掩膜层104，通过在掩膜层104上形成第一图案转移层108和盖层109。在部分掩膜层104的顶面，以及在第一图案转移层1108和盖层109的侧壁、顶面共形地形成覆盖第一图案转移层108和盖层109侧壁的间隔层112。

如图1b所示，间隔层112的间隙之间形成第二图案转移层114。

如图1c所示，以第一图案转移层108和第二图案转移层114为掩膜蚀刻部分所述间隔层112(参考图1b)以及部分所述掩膜层104(参考图1b)形成图案化掩膜层104p。

这里，由于部分所述间隔层112特征尺寸F1(如图1b所示)微小，相应地，去除部分所述间隔层112后形成的间隙空间特征尺寸F2(如图1c所示)也微小，同时在第一图案转移层108和第二图案转移层114的保形能力有限情况下，蚀刻部分所述间隔层112以及部分所述掩膜层104过程中容易在侧壁形成杂质异物P(例如聚合物)，导致第一图案转移层108和第二图案转移层114的图案开口(间隙空间)被堵塞，导致蚀刻部分所述间隔层112和/或部分所述掩膜层104的过程中，在被堵塞的位置处的蚀刻不能继续，在被堵塞的位置处的蚀刻与其他位置处的蚀刻不能同步或一致。

如图1d所示，最终导致蚀刻部分所述间隔层112以及部分所述掩膜层104以及去除剩余的第一图案转移层108和剩余的第二图案转移层114后，形成的掩膜结构118存在部分图案开口并未被蚀刻开的第一类缺陷D1。

可以理解的是，在一些具体实施例中，如果上述图1a所示的步骤中形成的间隔层仅覆盖第一图案转移层和盖层侧壁，并不存在覆盖部分掩膜层顶面的部分间隔层，则上述图1d所示的步骤中形成的掩膜结构的顶部并不存在部分间隔层。

这样，在SADP工艺期间，由于间隔层特征尺寸微小，相应地，去除间隔层后形成的间隙空间特征尺寸也微小，同时在第一图案转移层和第二图案转移层保型性能力有限的情况下，在蚀刻形成图案化掩膜结构的过程中，容易出现堵塞图案开口的现象，导致被堵塞的位置处的蚀刻不继续蚀刻或者影响整体蚀刻的均一性。

图2a至图2d为本公开实施例中提供的另一种半导体结构的制备过程的剖视示意图；

如图2a所示，功能层102(包括导电层101和保护层103)上形成掩膜层104；在掩膜层104上形成第一图案转移层108和盖层109；以及在部分掩膜层104的顶面，在第一图案转移层108和盖层109的侧壁、顶面共形地形成覆盖第一图案转移层108侧壁的间隔层112。

所述半导体结构包括阵列区(Array)和核心区(Core)。半导体结构的设计图案的不同区域的图案密度的存在差异。示例性地，如图2a所示，所述第一图案转移层108包括位于所述阵列区A的第一子图案1081、位于所述核心区C的第二子图案1082，所述第一子图案1081的图案密度小于所述第二子图案1082的图案密度。

如图2b所示，形成覆盖间隔层112的第二图案转移材料层114’。由于所述第一子图案1081的图案密度与所述第二子图案1082的图案密度存在差异，会造成形成的第一子材料层1141’(第二图案转移材料层114’位于所述阵列区A部分)的厚度H1与第二子材料层1142’(第二图案转移材料层114’位于所述核心区C部分)的厚度H2存在差异。示例性地，由于所述第一子图案1081的图案密度小于所述第二子图案1082的图案密度，形成的第一子材料层1141’的厚度H1小于第二子材料层1142’的厚度H2。

如图2c所示，回蚀刻部分第二图案转移材料层114’暴露出间隔层112的顶面，在间隔层112和的间隙之间形成第二图案转移层114。为了保证暴露出包括阵列区A和核心区C的间隔层112顶面，由于回蚀刻不会消除第一子材料层1141’的厚度H1与第二子材料层1142’的厚度H2之间的差异，导致形成的第三子图案1141的厚度H3小于第四子图案1142的厚度H4。

如图2d所示，第三子图案1141(第二图案转移层114位于所述阵列区A部分)的厚度H3小于第四子图案1142(第二图案转移层114位于所述核心区C部分)的厚度H4，在蚀刻部分所述间隔层112(参考图2c)以及部分所述掩膜层104(参考图2c)的过程中，第三子图案1141存在保护能力不足的风险，并且同时蚀刻部分所述间隔层112(参考图2c)以及部分所述掩膜层104的蚀刻量较大，导致最终形成的掩膜结构118的部分图案存在被过蚀刻的第二类缺陷D2。

可以理解的是，在一些具体实施例中，如果上述图2a所示的步骤中形成的间隔层仅覆盖第一图案转移层和盖层侧壁，并不存在覆盖部分掩膜层顶面的部分间隔层，则上述图2d所示的步骤中形成的掩膜结构的顶部并不存在部分间隔层。

这样，在SADP工艺期间，由于形成在半导体结构过程中的图案化掩膜结构通常具有更加细微化的、特征尺寸越来越小的线宽与线距，以及半导体结构的设计图案的不同区域(包括阵列区A与核心区C)的图案密度的存在差异，并且同时蚀刻所述间隔层以及部分所述掩膜层的蚀刻量较大，导致得到的掩膜结构的部分图案存在被过蚀刻的缺陷。

需要说明的是，在如图1a至图1d、图2a至图2d所示的本公开各实施例中，各剖视示意图中的各结构或部件或层以及实现半导体结构的制作方法所采用的工艺等具体详情，可以参见下述半导体结构的制备过程进行理解。

这里及以下，附图(其不一定是按比例绘制的)中，为了清楚，在形成半导体结构过程中的层、区、元件的尺寸以及其相对尺寸可能被夸大，除了特别说明外，并非用来限定本公开实施例。实际应用中，在形成半导体结构过程中的层、区、元件的尺寸以及其相对尺寸需要结合具体实施例或应用场景进行适应性的理解，除了特别说明外，并非局限于图示中显示的相对关系。示例性地，第三子图案1141的特征尺寸与位于核心区C第四子图案1142的特征尺寸之间的相对尺寸需要结合具体实施例或应用场景进行适应性的理解，并非局限于图示中显示的相对尺寸关系。

需要说明的是，本公开中设计图案的不同区域的图案密度存在差异，所述不同区域，可以理解为阵列区A与核心区C为不同区域，也可以理解为阵列区A和/或核心区C中密集线区域与非密集线区域为不同区域。所述不同区域的图案密度存在差异，可以理解为阵列区A的图案密度与核心区C的图案密度不同，也可以理解为阵列区A中密集线的图案密度与阵列区A中非密集线的图案密度不同。

这里及以下，为了清楚地描述本公开，以阵列区A的图案密度与核心区C的图案密度不同作为示例说明本公开中设计图案的不同区域的图案密度存在差异，除了特别说明外，并非用来限定本公开实施例。

基于此，为解决上述问题中的一个或多个，本公开实施例提供的又一种半导体结构的制作方法。

图3为本公开实施例提供的又一种半导体结构的制作方法的流程示意图。如图3所示，根据本公开实施例的第一方面，提供一种半导体结构的制作方法，所述制作方法包括：

S301、提供衬底；

S302、依次形成覆盖在所述衬底表面的掩膜层、停止层；

S303、在所述停止层上形成第一图案转移层；

S304、形成覆盖所述第一图案转移层侧壁的间隔层；

S305、在所述间隔层的间隙中形成第二图案转移层；

S306、去除所述间隔层，得到第三图案转移层；

S307、以所述第三图案转移层为掩膜蚀刻部分所述停止层和部分所述掩膜层，得到掩膜结构。

应当理解，图3中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图3中所示的各步骤可以根据实际需求进行顺序调整。

这里及下文中，第一方向和第二方向表示为与所述衬底厚度的方向垂直的两个正交方向；第三方向为平行于所述衬底厚度的方向，也可以理解为形成的各工艺层的堆叠方向。

在一些实施例中，所述第二方向表示为形成的各图案化工艺层的图案在平行于所述衬底顶面的平面内延伸的方向，所述第一方向垂直于所述第二方向。示例性地，第一方向表示为附图中的X方向；第三方向表示为附图中的Z方向。

图4a至图4i为本公开实施例中提供的又一种半导体结构的制备过程的剖视示意图。下面结合图3、图4a至图4i，对本公开实施例提供的半导体结构的制作方法进行详细地说明。

需要说明的是，图4a至图4i中的每个图表示至少一个工艺步骤下的半导体结构的多个不同区域的剖视示意图；以图4a为例，图4a分别为表示至少一个工艺步骤下的半导体结构的阵列区A和核心区C的剖视示意图。

执行步骤S301，提供衬底。

参考图4a，提供衬底(未示出)，衬底(未示出)的材料可以包括单质半导体材料，例如硅(Si)、锗(Ge)等，或者化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)或磷化铟(InP)等，衬底(未示出)可以包括掺杂的，或者在衬底中包括掺杂区域和未掺杂区域。衬底(未示出)还可以包括绝缘体上硅(SOI，Silicon-on-Insulator)、绝缘体上锗(GOI，Germanium-on-Insulator)、绝缘体上硅锗(SGOI，Silicon-Germanium-on-Insulator)或其组合。还可以使用的其他衬底包括多层衬底、梯度衬底或混合方向衬底。

在一些实施例中，所述衬底(未示出)顶部包括功能层102，当所述功能层102为导电材料(包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合)时，功能层102可以用于形成接触垫(LP，Landing Pad)，后续通过形成与接触垫电连接的电容结构，来实现电容、晶体管、字线和位线构成的1C1T(one capacitance one transistor)结构；当所述功能层102为介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合)时，在功能层102中可以形成沟槽结构，以及在所述沟槽结构中形成字线结构、位线结构以及电容接触结构。

在一些实施例中，功能层102包括位于衬底顶部的导电层101以及位于导电层101顶面的保护层103。

这里，导电层101的材料包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。保护层103的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

执行步骤S302，形成掩膜层、停止层。

继续参考图4a，可以通过物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic LayerDeposition)等工艺，依次形成覆盖在所述衬底表面的掩膜层104、停止层106。

这里，掩膜层104的材料可以包括但不限于氧化硅(SiO₂)。

这里，停止层106的材料可以包括但不限于富含硅的氮氧化硅(Si-SiON)。

执行步骤S303，形成第一图案转移层。

参考图4a和图4b，在一些实施例中，在所述停止层上形成第一图案转移层包括：

在所述停止层上依次形成第一图案转移材料层和盖层；

图案化所述第一图案转移材料层和所述盖层，暴露出部分所述停止层的顶面；未被去除的所述第一图案转移材料层和所述盖层构成所述第一图案转移层。

继续参考图4a，可以通过PVD、CVD、ALD等工艺，在停止层106上依次形成第一图案转移材料层108’和覆盖材料层109’。第一图案转移材料层108’可以包括但不仅限于旋涂硬掩膜(SOH，Spin-On Hardmask)。

这里，第一图案转移材料层108’的材料可以包括非晶碳或非晶硅。

这里，覆盖材料层109’的材料可以包括但不限于氮氧化硅(SiON)。

继续参考图4a，可以通过光刻-蚀刻工艺(LE，Lithography-Etch)形成图案化光刻胶层110。

参考图4b，以图案化光刻胶层110为掩膜对第一图案转移材料层108’和覆盖材料层109’的顶面进行刻蚀，形成图案化的第一图案转移层108和盖层109。

这里，蚀刻工艺包括但不限于干法等离子体刻蚀工艺。

这里，图案化的第一图案转移层108和盖层109是通过光刻-蚀刻工艺形成的图案化光刻胶层110转化而来；其中，设置的盖层109用于保护第一图案转移层108的顶面在后续工艺过程中不被损伤。

执行步骤S304，形成间隔层。

参考图4c和图4d，在一些实施例中，形成覆盖所述第一图案转移层侧壁的间隔层包括：

在所述第一图案转移层侧壁和顶面以及部分所述停止层顶面共形地形成间隔材料层；

去除覆盖所述第一图案转移层顶面以及覆盖部分所述停止层顶面的部分所述间隔材料层，未被去除的覆盖所述第一图案转移层侧壁的所述间隔材料层构成所述间隔层。

参考图4c，可以通过PVD、CVD、ALD等工艺，在第一图案转移层108和盖层109的侧壁、顶面以及部分停止层106的顶面共形地(conformally)沉积间隔材料层112’。示例性地，可以通过ALD工艺刻蚀工艺，形成覆盖第一图案转移层108和盖层109的侧壁、顶面以及覆盖部分停止层106的顶面的间隔材料层112’。

参考图4d，可以通过回蚀刻工艺去除覆盖第一图案转移层108和盖层109的顶面以及覆盖部分停止层106的顶面的间隔材料层112’，保留覆盖第一图案转移层108的侧壁的间隔材料层112’，得到间隔层112。

这里，回蚀刻工艺包括但不限于干法等离子体刻蚀工艺。

这里，所述间隔层112的材料可以包括但不限于氧化硅。

需要说明的是，假设保留覆盖部分停止层106的顶面的间隔材料层112’，保留覆盖部分停止层106的顶面的间隔材料层112’与间隔层112连接为一体，在后续蚀刻工艺(例如采用湿法蚀刻工艺)去除间隔层112的时会侧蚀刻到保留覆盖部分停止层106的顶面的间隔材料层112’，造成间隔层112图案转移的缺陷。

这里形成的间隔层112仅覆盖第一图案转移层108的侧壁，未保留覆盖部分停止层106的顶面的间隔材料层112’，间隔层112图案蚀刻后不会形成图案转移的缺陷。

这里，图案化的间隔层112是依托于第一图案转移层108和盖层109两侧的侧壁转化而来。相较于第一图案转移层108和盖层109的特征尺寸，图案化的间隔层112具有进一步缩减的特征尺寸。

执行步骤S305，形成第二图案转移层。

参考图4e，在一些实施例中，所述衬底包括阵列区A和核心区C；所述第一图案转移层108包括位于所述阵列区A的第一子图案1081、位于所述核心区C的第二子图案1082，所述第一子图案1081的图案密度与所述第二子图案1082的图案密度不同；所述第二图案转移层114包括位于所述阵列区的第三子图案1141、位于所述核心区的第四子图案1142，所述第三子图案1141的厚度大小与所述第一子图案1081的图案密度大小成正比，所述第四子图案1142的厚度大小与所述第二子图案1082的图案密度大小成正比。

这里，由于形成在半导体衬底上的密集线掩膜通常具有更加细微化，特征尺寸越来越小的线宽与线距，以及设计图案的不同区域的图案密度的存在差异，导致位于不同区中所述第二图案转移层114的厚度大小与相应不同区中所述第一图案转移层108的图案密度大小成正比。

参考图4e和图4f，在一些实施例中，在所述间隔层112的间隙中形成第二图案转移层114包括：

形成覆盖所述第一图案转移层108、所述间隔层112和部分所述停止层106的第二图案转移材料层114’；所述第二图案转移材料层114’包括位于所述阵列区的第一子材料层1141’、位于所述核心区的第二子材料层1142’，所述第一子材料层1141’的厚度大小与所述第一子图案1081的图案密度大小成正比，所述第二子材料层1142’的厚度大小与所述第二子图案1082的图案密度大小成正比；

去除部分所述第二图案转移材料层114’，暴露出所述间隔层112的顶面，未被去除的在所述间隔层的间隙中的部分所述第二图案转移材料层构成所述第二图案转移层。

参考图4e，可以通过PVD、CVD、ALD等工艺，在形成覆盖间隔层112、第一图案转移层108顶面和部分蚀刻停止层106顶面的第二图案转移材料层114’。第二图案转移材料层114’可以包括但不仅限于旋涂硬掩膜。

这里，第二图案转移材料层114’的材料可以包括非晶碳或非晶硅。

需要说明的是，第二图案转移材料层114’的材料与第一图案转移层108的材料可以相同也可以不同。

参考图4f，可以通过回蚀刻工艺去除部分第二图案转移材料层114’，暴露出间隔层112的顶面，未被去除的在间隔层112的间隙中的部分第二图案转移材料层构成第二图案转移层114。

这里，回蚀刻工艺包括但不限于干法等离子体刻蚀工艺。

这里，第二图案转移层114、第一图案转移层108和盖层109共同构成的图案与间隔层112的图案是严格的互补图案。

参考图4e和图4f，在一些实施例中，

所述第一子图案1081的图案密度小于所述第二子图案1082的图案密度；

参考图4e，第一子材料层1141’(位于所述阵列区A的所述第二图案转移材料层114’)的厚度H5小于第二子材料层1142’(位于所述核心区C的所述第二图案转移材料层114’)的厚度H6；

参考图4f，第三子图案1141(位于所述阵列区A的所述第二图案转移层114)的厚度H7小于第四子图案1142(位于所述核心区C的所述第二图案转移层114)的厚度H8。

执行步骤S306，形成第三图案转移层。

参考图4f和图4g，在一些实施例中，形成所述第三图案转移层包括：

以所述第一图案转移层108和所述第二图案转移层114为掩模，采用湿法蚀刻工艺去除所述间隔层112，暴露出部分所述停止层106的顶面，得到第三图案转移层116。

由于所述间隔层112的特征尺寸F3(参考图4f)越来越小，相应的去除所述间隔层112后留下的间隙空间的特征尺寸F4(参考图4g)也越来越小，如果用干法刻蚀工艺，必然导致在去除所述间隔层112过程中更容易形成杂质异物(例如聚合物)导致堵塞所述间隙空间，最终会形成掩膜结构的缺陷(参考图1a至图1d中描述的第一类缺陷D1)。

这里，采用湿法蚀刻过程中不产生杂质异物，可以避免在去除所述间隔层112过程中更容易形成杂质异物导致堵塞所述间隙空间的问题。

同时，在湿法蚀刻中所述间隔层与所述停止层的蚀刻选择比远远大于在干法蚀刻中所述间隔层与所述停止层的蚀刻选择比。可以解决由于形成在半导体衬底上的密集线掩膜通常具有更加细微化，特征尺寸越来越小的线宽与线距，以及设计图案的不同区域的图案密度的存在差异，得到的图案化的硬掩膜容易形成部分过蚀刻或部分蚀刻不足的缺陷(参考图2a至图2d中描述的第二类缺陷D2)。

参考图4g至图4i，在一些实施例中，形成所述掩膜结构包括：

如图4g和图4h所示，以所述第三图案转移层116为掩膜，采用干法蚀刻工艺去除部分所述停止层106和部分所述掩膜层104，暴露出部分所述衬底顶面(功能层102的顶面)；得到图案化停止层106p和图案化掩膜层104p；

如图4i所示，以及去除剩余的所述第三图案转移层116，暴露出所述停止层106的顶面，得到所述掩膜结构118(包括图案化停止层106p和图案化掩膜层104p)。

这里，采用干法蚀刻工艺去除部分所述停止层106和部分所述掩膜层104。是由于在湿法蚀刻中所述间隔层与所述停止层的蚀刻选择比远远大于在干法蚀刻中所述间隔层与所述停止层的蚀刻选择比，而采用干法蚀刻更易在所述停止层106和所述掩膜层104中形成开口。

这里，由于第三图案转移层中图案的完整性、均一性，以第三图案转移层为掩膜蚀刻掩膜层得到掩膜结构也具有图案的完整性、均一性，有利于需要利用图案化的掩膜结构来蚀刻被蚀刻层(例如导电层)的工艺，进而形成完好的细微图案。

在一些实施例中，第一刻蚀源对所述停止层的刻蚀速率小于对所述间隔层的刻蚀速率；

第二蚀刻源对所述停止层的刻蚀速率大于对所述第三图案转移层的蚀刻速率。

所述间隔层与所述停止层的具有蚀刻选择比，所述间隔层与所述第三图案转移层的具有蚀刻选择比，所述间隔层的特征尺寸越来越小带来的堵塞问题；同时解决了不同区域的图案密度的存在差异，导致位于相应不同区中图案转移层的厚度大小存在差异而导致后续蚀刻不均的问题。

在一些实施例中，所述停止层和所述第三图案转移层的蚀刻选择比大于等于15:1。

这里，所述停止层和所述第三图案转移层的蚀刻选择比具有高蚀刻选择比。在干法蚀刻中所述停止层和所述第三图案转移层的蚀刻选择比远远大于在干湿蚀刻中所述停止层和所述第三图案转移层的蚀刻选择比。

在一些实施例中，所述停止层和所述间隔层的蚀刻选择比范围为1:100～1:200。

这里，所述间隔层与所述停止层的蚀刻选择比具有高蚀刻选择比。在湿法蚀刻中所述间隔层与所述停止层的蚀刻选择比远远大于在干法蚀刻中所述间隔层与所述停止层的蚀刻选择比。

在一些实施例中，所述间隔层的材料包括氧化硅，所述第三图案转移层的材料包括旋涂硬掩膜；所述停止层的材料包括以下至少之一：掺杂硅的氮氧化硅、硅、氮化硅。

这样，为所述间隔层与所述停止层之间提供高蚀刻选择比，且为所述停止层和所述第三图案转移层之间提供高蚀刻选择比。

在一些实施例中，所述停止层的材料包括掺杂硅的氮氧化硅；所述掺杂硅的含量范围为：5％～40％。

这样，为所述间隔层与所述停止层之间提供高蚀刻选择比。

在一些实施例中，所述掩膜层的材料与所述间隔层的材料相同。

这里，所述掩膜层的材料与所述间隔层的材料包括但不限于氧化硅。

本公开各实施例中，通过在待蚀刻的掩膜层上设置停止层，再在停止层上形成第三图案转移层，停止层将间隔层和掩膜层隔离开，将在停止层上蚀刻去除间隔层而形成第三图案转移层的过程与在停止层下蚀刻去除部分掩膜层而形成结构的过程相互隔离开，可以先在停止层上蚀刻去除间隔层得到第三图案转移层这样可以保证第三图案转移层中图案的完整性、均一性，再以第三图案转移层为掩膜蚀刻停止层和掩膜层得到的掩膜结构也具有图案的完整性、均一性，避免在没有停止层的情况下间隔层和掩膜层需要被同时蚀刻而造成蚀刻较大，且第三图案转移层保型能力有限，得到的掩膜结构的不完整性、不均匀的缺陷，从而需要利用图案化的掩膜结构来蚀刻被蚀刻层(例如导电层)的工艺，进而有利于形成完好的细微图案。

根据本公开实施例的第二方面，提供一种掩膜结构，所述掩膜结构包括：

掩膜层，包括多个呈并列排布长条状结构；

停止层，覆盖每个长条状结构的顶面。

这里，所述掩膜层和所述停止层的材料构成以及图案构成等具体详情可以参考上述图4i中的图案化掩膜层104p和图案化停止层106p进行理解，这里不在赘述。

根据本公开实施例的第三方面，提供一种半导体结构，所述半导体结构包括：

衬底(参考上述图4i示出衬底顶部的功能层102)，包括阵列区A和核心区C；

线结构(未示出)，位于所述衬底中；所述线结构是利用根据本公开上述实施例中任一项半导体结构的制作方法中形成的所述掩膜结构118作为掩膜，进行蚀刻工艺或沉积工艺所得的结构，且所述线结构的图案与所述掩膜结构的图案是互补图案。

在一些实施例中，所述线结构包括导电线或浅槽隔离结构。

在一些具体实施例中，线结构(未示出)的形成过程可以理解为：以所述掩膜结构118为掩膜，采用干法蚀刻工艺去除部分所述功能层102，未被去除的功能层102构成线结构(未示出)。所述线结构的图案(可以参考间隔层112的图案进行理解)与所述掩膜结构118的图案是互补图案。

具体地，当所述功能层102为导电材料(包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合)时，形成的线结构(未示出)可以用于形成接触垫，后续通过形成与接触垫电连接的电容结构，来实现电容、晶体管、字线和位线构成的1C1T结构。

在一些具体实施例中，线结构(未示出)的形成过程还可以理解为：以所述掩膜结构118为掩膜，采用干法蚀刻工艺去除部分所述功能层102，在所述功能层102中形成沟槽，进一步地，在所述沟槽中进行蚀刻工艺或沉积工艺所得的结构为线结构(未示出)。所述线结构的图案(可以参考间隔层112的图案进行理解)与所述掩膜结构118的图案是互补图案。

具体地，当所述功能层102为介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合)时，在功能层102中可以形成沟槽结构，以及在所述沟槽结构中形成字线结构、位线结构以及电容接触结构。

在一些实施例中，所述衬底(未示出)中还可以具有存储阵列和外围电路。

在一些实施例中，所述衬底(未示出)中已形成有字线结构、位线结构以及电容接触结构。

在一些实施例中，线结构(未示出)包括位于衬底顶部的导电结构(未示出)以及位于导电结构(未示出)顶面的保护结构(未示出)。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种半导体结构的制作方法，其特征在于，包括：

提供衬底；

依次形成覆盖在所述衬底表面的掩膜层、停止层；

在所述停止层上形成第一图案转移层；

形成覆盖所述第一图案转移层侧壁的间隔层；

在所述间隔层的间隙中形成第二图案转移层；

去除所述间隔层，得到第三图案转移层；

以所述第三图案转移层为掩膜蚀刻部分所述停止层和部分所述掩膜层，得到掩膜结构。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述衬底包括阵列区和核心区；所述第一图案转移层包括位于所述阵列区的第一子图案、位于所述核心区的第二子图案，所述第一子图案的图案密度与所述第二子图案的图案密度不同；所述第二图案转移层包括位于所述阵列区的第三子图案、位于所述核心区的第四子图案，所述第三子图案的厚度大小与所述第一子图案的图案密度大小成正比，所述第四子图案的厚度大小与所述第二子图案的图案密度大小成正比。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，形成所述第三图案转移层包括：

以所述第一图案转移层和所述第二图案转移层为掩模，采用湿法蚀刻工艺去除所述间隔层，暴露出部分所述停止层的顶面，得到第三图案转移层。

4.根据权利要求2所述的半导体结构的制作方法，其特征在于，形成所述掩膜结构包括：

以所述第三图案转移层为掩膜，采用干法蚀刻工艺去除部分所述停止层和部分所述掩膜层，暴露出部分所述衬底顶面；

以及去除剩余的所述第三图案转移层，暴露出所述停止层的顶面，得到所述掩膜结构。

5.根据权利要求2所述的半导体结构的制作方法，其特征在于，在所述间隔层的间隙中形成第二图案转移层包括：

形成覆盖所述第一图案转移层、所述间隔层和部分所述停止层的第二图案转移材料层；所述第二图案转移材料层包括位于所述阵列区的第一子材料层、位于所述核心区的第二子材料层，所述第一子材料层的厚度大小与所述第一子图案的图案密度大小成正比，所述第二子材料层的厚度大小与所述第二子图案的图案密度大小成正比；

去除部分所述第二图案转移材料层，暴露出所述间隔层的顶面，未被去除的在所述间隔层的间隙中的部分所述第二图案转移材料层构成所述第二图案转移层。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，

所述第一子图案的图案密度小于所述第二子图案的图案密度；

所述第一子材料层的厚度小于所述第二子材料层的厚度；

所述第三子图案的厚度小于所述第四子图案的厚度。

7.根据权利要求1所述的半导体结构的制作方法，其特征在于，第一刻蚀源对所述停止层的刻蚀速率小于对所述间隔层的刻蚀速率；

第二蚀刻源对所述停止层的刻蚀速率大于对所述第三图案转移层的蚀刻速率。

8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述停止层和所述第三图案转移层的蚀刻选择比大于等于15:1。

9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述停止层和所述间隔层的蚀刻选择比范围为1:100～1:200。

10.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述间隔层的材料包括氧化硅，所述第三图案转移层的材料包括旋涂硬掩膜；所述停止层的材料包括以下至少之一：掺杂硅的氮氧化硅、硅、氮化硅。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述停止层的材料包括掺杂硅的氮氧化硅；所述掺杂硅的含量范围为：5％～40％。

12.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述掩膜层的材料与所述间隔层的材料相同。

13.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述停止层上形成第一图案转移层包括：

在所述停止层上依次形成第一图案转移材料层和盖层；

图案化所述第一图案转移材料层和所述盖层，暴露出部分所述停止层的顶面；未被去除的所述第一图案转移材料层和所述盖层构成所述第一图案转移层。

14.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成覆盖所述第一图案转移层侧壁的间隔层包括：

在所述第一图案转移层侧壁和顶面以及部分所述停止层顶面共形地形成间隔材料层；

去除覆盖所述第一图案转移层顶面以及覆盖部分所述停止层顶面的部分所述间隔材料层，未被去除的覆盖所述第一图案转移层侧壁的所述间隔材料层构成所述间隔层。

15.一种掩膜结构，其特征在于，包括：

掩膜层，包括多个呈并列排布长条状结构；

停止层，覆盖每个长条状结构的顶面。

16.一种半导体结构，其特征在于，包括：

衬底，包括阵列区和核心区；

线结构，位于所述衬底中；所述线结构是利用根据权利要求1～14任一项半导体结构的制作方法中形成的所述掩膜结构作为掩膜，进行蚀刻工艺或沉积工艺所得的结构，且所述线结构的图案与所述掩膜结构的图案是互补图案。

17.根据权利要求16所述的半导体结构，其特征在于，所述线结构包括导电线或浅槽隔离结构。