CN118076105A - 三维存储器件及其制造方法 - Google Patents

Abstract

公开了三维(3D)存储器件及其制造方法。在某些方面，所公开的3D存储器件可以包括第一半导体结构和第二半导体结构，第一半导体结构包括核心区域、阶梯区域和外围区域，第二半导体构造包括衬底上的第二外围电路。第一半导体结构可以包括核心区域中的激活的半导体层上的存储堆叠体、阶梯区域中的补充半导体层上的阶梯结构以及外围区域中的掺杂半导体膜上的第一外围电路。第二半导体结构与第一半导体结构连接。

Description

三维存储器件及其制造方法

技术领域

本公开总体上涉及半导体技术领域，并且更具体地，涉及三维(three-dimensional，3D)存储器件及其制造方法。

背景技术

随着人工智能(artificial intelligence，AI)、大数据、物联网、移动器件和通信、云储存等的不断崛起和发展，对存储容量的需求呈指数方式增长。与其他非易失性存储器相比，NAND存储器具有许多优点，诸如集成度高、功耗低、编程/擦除速度快、可靠性好、成本低等，并且因此逐渐成为业界主流的半导体存储器。

通过改进工艺技术、电路设计、编程算法和制造工艺，平面NAND存储单元被缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性和成本高昂。结果，平面存储单元的存储密度接近上限。

三维(3D)NAND存储架构可以解决平面存储单元中的密度限制。该3D存储架构包括存储阵列和用于控制来往于存储阵列的信号的外围器件。

发明内容

在一个方面，一种用于形成三维(3D)存储器件的方法可以包括：形成包括核心区域、阶梯区域和外围区域的第一半导体结构，包括在所述核心区域中在第一衬底上形成存储堆叠体、在所述外围区域中在所述第一衬底上形成第一外围电路、以及在所述阶梯区域中在所述存储堆叠体的一侧上形成阶梯结构；形成第二半导体结构，所述第二半导体结构包括在第二衬底上的第二外围电路；将所述第二半导体结构键合到所述第一半导体结构；形成补充半导体层以替换所述第一衬底的在所述核心区域和所述阶梯区域中的部分；以及执行激活工艺以将所述补充半导体层的在所述核心区域中的部分转变为激活的半导体层。

在一些实施方式中，形成所述第一半导体结构还包括：形成所述第一衬底，所述第一衬底包括沿垂直方向堆叠的牺牲衬底、第一停止层、初始半导体层、第二停止层和半导体膜，其中，所述半导体膜的在所述外围区域中的第一部分通过间隔体结构与所述半导体膜的在所述阶梯区域和所述核心区域中的第二部分分开。

在一些实施方式中，形成所述第一半导体结构还包括：在所述核心区域中形成多个沟道结构，所述沟道结构穿过所述存储堆叠体并延伸到所述第一衬底中，每个沟道结构包括功能层和半导体沟道。

在一些实施方式中，形成所述第一半导体结构还包括：在所述阶梯区域中形成多个虚设沟道结构，所述多个虚设沟道结构穿过所述阶梯结构并延伸到所述第一衬底中；以及在所述核心区域中形成至少一个缝隙结构，所述至少一个缝隙结构垂直穿过所述存储堆叠体并延伸到所述第一衬底中，并且在所述多个沟道结构之间横向延伸。

在一些实施方式中，形成所述存储堆叠体包括：形成沿垂直方向堆叠的多个交错的堆叠电介质层和堆叠栅极结构。

在一些实施方式中，形成所述第一半导体结构还包括：形成多个接触结构，所述多个接触结构包括所述核心区域中的多个字线接触结构和沟道结构接触结构、所述外围区域中的多个外围接触结构；以及形成分别与对应的接触结构连接的多个第一互连接触结构。

在一些实施方式中，形成所述第一外围电路包括：在所述外围区域中在所述第一衬底上形成包括多个高电压晶体管的高电压电路。

在一些实施方式中，形成所述第一外围电路还包括：在所述外围区域中在所述第一衬底上形成包括多个低电压晶体管的低电压电路。

在一些实施方式中，形成所述第二外围电路包括：在所述第二衬底上形成包括多个低低电压晶体管的低低电压电路；以及形成分别与对应的低低电压晶体管连接的多个第二互连接触结构。

在一些实施方式中，形成所述第二外围电路还包括：在所述第二衬底上形成包括多个低电压晶体管的低电压电路。

在一些实施方式中，将所述第二半导体结构键合到所述第一半导体结构包括：以面对面的方式将所述第二半导体结构键合到所述第一半导体结构，以将所述第一互连接触结构分别连接到对应的第二互连接触结构。

在一些实施方式中，形成所述补充半导体层包括：去除所述牺牲衬底并在所述第一停止层处停止；去除所述第一停止层的在所述核心区域和所述阶梯区域中的部分，以暴露所述初始半导体层的在所述核心区域和所述阶梯区域中的部分；去除所述初始半导体层的在所述核心区域和所述阶梯区域中的暴露部分，并在所述第二停止层处停止以暴露所述沟道结构的部分；去除每个沟道结构的所述功能层的部分以暴露所述半导体沟道；以及对所述半导体沟道的部分进行掺杂以在每个沟道结构中形成掺杂半导体沟道区域。

在一些实施方式中，去除每个沟道结构的所述功能层的所述部分包括：去除每个沟道结构的阻挡层、存储层和隧穿层的位于所述半导体膜上方的部分；以及去除所述核心区域和所述阶梯区域中的所述第二停止层以及所述外围区域中的所述第一停止层。

在一些实施方式中，所述方法还包括：对所述外围区域中的所述半导体膜进行掺杂。

在一些实施方式中，形成所述补充半导体层还包括：至少在所述核心区域和所述阶梯区域中形成所述补充半导体层，以与每个沟道结构的所述掺杂半导体沟道区域电连接。

在一些实施方式中，执行所述激活工艺包括：对所述补充半导体层的覆盖所述核心区域的第一部分执行局部热处理，而不影响所述补充半导体层的在所述阶梯区域中的第二部分。

在一些实施方式中，执行所述激活工艺还包括：执行所述局部热处理以将非晶硅转变为多晶体硅材料。

在一些实施方式中，形成所述第一半导体结构包括：形成由一个阶梯区域分开并围绕的两个核心区域；以及形成围绕所述一个阶梯区域的一个外围区域；其中，所述第一部分在字线方向上的长度大于所述两个核心区域中的每个核心区域在所述字线方向上的长度，并且所述第一部分在位线方向上的宽度大于所述两个核心区域中的每个核心区域在所述位线方向上的宽度。

在一些实施方式中，形成所述第一半导体结构包括：形成由所述阶梯区域围绕的所述核心区域；以及形成围绕所述一个阶梯区域的所述外围区域；其中，所述第一部分在字线方向上的长度大于所述核心区域在所述字线方向上的长度，并且所述第一部分在位线方向上的宽度大于所述核心区域在所述位线方向上的宽度。

在一些实施方式中，所述方法还包括在所述激活的半导体层和所述补充半导体层上形成焊盘层，包括：在所述核心区域中的所述激活的半导体层上、所述阶梯区域中的所述补充半导体层上、以及所述外围区域中的所述第一衬底的剩余部分上形成焊盘电介质层；形成嵌入所述焊盘电介质层中的多个焊盘结构；在所述焊盘电介质层上形成布线层以与所述多个焊盘结构连接；以及形成保护层以覆盖所述布线层。

本公开的另一方面提供了一种三维(3D)存储器件，包括：第一半导体结构，包括核心区域、阶梯区域和外围区域，所述第一半导体结构包括在所述核心区域中的激活的半导体层上的存储堆叠体、在所述阶梯区域中的补充半导体层上的阶梯结构、以及在所述外围区域中的掺杂半导体膜上的第一外围电路；以及第二半导体结构，包括在衬底上的第二外围电路；其中，所述第二半导体结构与所述第一半导体结构连接。

在一些实施方式中，所述第一半导体结构还包括：多个沟道结构，穿过所述核心区域中的所述存储堆叠体，每个沟道结构包括功能层和半导体沟道。

在一些实施方式中，所述第一半导体结构还包括：在所述阶梯区域中的多个虚设沟道结构，穿过所述阶梯结构；以及至少一个缝隙结构，垂直穿过所述存储堆叠体并在横向方向上延伸以分开所述多个沟道结构。

在一些实施方式中，所述存储堆叠体包括：在垂直方向上堆叠的多个交错的堆叠电介质层和堆叠栅极结构。

在一些实施方式中，所述第一半导体结构还包括：多个接触结构，包括所述核心区域中的多个沟道结构接触结构、所述阶梯区域中的多个字线接触结构和所述外围区域中的多个外围接触结构；以及多个第一互连接触结构，分别与对应的接触结构连接。

在一些实施方式中，所述第一外围电路包括：高电压电路，包括在所述外围区域中的所述初始半导体层上的多个高电压晶体管。

在一些实施方式中，所述第一外围电路还包括：低电压电路，包括在所述外围区域中的所述初始半导体层上的多个低电压晶体管。

在一些实施方式中，所述第二外围电路包括：低低电压电路，包括在所述衬底上的多个低低电压晶体管；以及多个第二互连接触结构，分别与对应的低低电压晶体管连接。

在一些实施方式中，所述第二外围电路还包括：低电压电路，包括在所述衬底上的多个低电压晶体管。

在一些实施方式中，所述第二半导体结构和所述第一半导体结构以面对面的方式连接，使得所述第一互连接触结构和对应的第二互连接触结构分别在所述键合界面处连接。

在一些实施方式中，所述外围区域中的所述半导体膜包括单晶硅，所述激活的半导体层包括掺杂多晶体硅。

在一些实施方式中，每个沟道结构的所述功能层包括阻挡层、储存层和隧穿层，并且所述半导体沟道包括与所述激活的半导体层接触的掺杂半导体沟道区域。

在一些实施方式中，所述激活的半导体层和所述补充半导体层在垂直方向上处于第一水平面中，并且所述半导体膜在所述垂直方向上处于不同于所述第一水平面的第二水平面中。

在一些实施方式中，所述第一半导体结构还包括在所述激活的半导体层和所述补充半导体层上的焊盘层。

在一些实施方式中，所述焊盘层包括：焊盘电介质层，在所述激活的半导体层、所述补充半导体层和所述初始半导体层上；多个焊盘结构，嵌入所述焊盘电介质层中；布线层，在所述激活的半导体层和所述补充半导体层中的所述焊盘电介质层上，以与所述多个焊盘结构连接；以及保护层，覆盖所述布线层。

在一些实施方式中，所述第一半导体结构还包括：间隔体层，被配置为通过间隔体结构将所述半导体膜的在所述外围区域中的第一部分与所述半导体膜的在所述阶梯区域和所述核心区域中的第二部分分开。

本公开的另一方面提供了一种存储系统，所述存储系统包括：存储器件，被配置为存储数据并且包括：第一半导体结构，包括核心区域、阶梯区域和外围区域，所述第一半导体结构包括包括在所述核心区域中的激活的半导体层上的存储单元的阵列的存储堆叠体、在所述阶梯区域中的补充半导体层上的阶梯结构、以及在所述外围区域中的半导体膜上的第一外围电路；第二半导体结构，包括在衬底上的第二外围电路，其中，所述第二半导体结构与所述第一半导体结构连接；以及存储器控制器，耦合到所述存储器件并被配置为通过所述第一外围电路和所述第二外围电路控制所述存储单元的阵列。

根据本公开的说明书、权利要求书和附图，本领域技术人员可以理解本公开的其他方面。

附图说明

并入本文并形成说明书的部分的附图说明了本公开的方面，并且与描述一起进一步用于解释本公开的原理，并使得相关领域的技术人员能够做出和使用本公开。

图1示出了根据本公开的一些方面的示例性3D存储器件的横截面的示意性视图。

图2示出了根据本公开的一些方面的示例性存储器件的示意性电路图。

图3示出了根据本公开的一些方面的示例性存储器件的示意性电路图。

图4A示出了根据本公开的一些方面的提供有各种电压的外围电路的框图。

图4B示出了根据本公开的一些方面的包括具有各种电压的外围电路的示例性3D存储器件的横截面的示意图。

图5A和5B以俯视图示出了根据本公开的各个方面的示例性3D存储管芯的示意图。

图5C示出了根据本公开的一些方面的示例性3D存储器件的横截面的侧视图。

图6示出了根据本公开的一些方面的具有3D存储器件的示例性系统的框图。

图7A示出了根据本公开的一些方面的具有3D存储器件的示例性存储卡的图。

图7B示出了根据本公开的一些方面的具有3D存储器件的示例性固态驱动器(solid-state drive，SSD)的图。

图8示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。

图9-18示出了根据本公开的一些方面的在图8中所示的方法的某些制造阶段的示例性3D存储器件的示意性横截面视图。

图19A-19B以俯视图示出了根据本公开的各个方面的示例性3D存储管芯的示意图。

将参考附图描述本公开。

具体实施方式

尽管讨论了特定的配置和布置，但应当理解，这只是出于说明目的。因此，在不脱离本公开的范围的情况下，可以使用其他配置和布置。此外，本公开还可用于各种其他应用中。本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且可以以附图中未具体描述的方式进行，使得这些组合、调整、和修改在本公开的范围内。

一般来说，术语可以至少部分地从上下文中的用法来理解。例如，本文中使用的术语“一个或多个”，至少部分取决于上下文，可以用于描述单数意义上的任何特征、结构或特性，或可以用于描述复数意义上特征、结构和特性的组合。类似地，诸如“一”、“一个”或“该”的术语也可以理解为传达单数用法或复数用法，至少部分取决于上下文。此外，术语“基于”可以被理解为不一定意在传达一组排他性因素，并且相反，可以允许存在不一定明确描述的其他因素，也至少部分取决于上下文。

应当容易理解，本公开中“在……上”、“在……上方”和“在……之上”的含义应当以最广泛的方式解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”且其间具有中间特征或层的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，还可以包括“在某物上方”或“在某物之上”且其间没有中间特征或层的含义(即直接在某物上)。

此外，为了便于描述，本文可以使用空间相对术语，例如“在……之下”、“在……下方”和“下部”，“在……上方”和“上部”等，来描述如图中所示的一个元件或特征与其他元件(单个或多个)或者特征(单个或多个)的关系。除了图中所示的取向之外，空间相对术语意在包括器件在使用或操作中的不同取向。装置可以以其他方式取向(旋转90度或处于其他取向)，并且这里使用的空间相对描述符也可以被同样地解释。

如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或保持未被图案化。此外，衬底可以包括多种半导体材料，诸如硅、锗、砷化镓、磷化铟等。或者，衬底可由非导电材料制成，该非导电材料是诸如玻璃、塑料或蓝宝石晶片。

如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下覆或上覆结构之上延伸，或者可以具有小于下覆或上覆结构的范围的范围。此外，层可以是均匀或非均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶部表面和底部表面之间或顶部表面和底部表面处的任何对水平面之间。层可以水平、垂直延伸和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中，形成互连线和/或垂直互连通路(过孔)接触结构)以及一个或多个电介质层。

随着半导体技术的进步，三维(3D)存储器件，诸如3D NAND存储器件，保持缩放存储单元阵列的更多氧化物/氮化物(oxide/nitride，ON)层。随着3D架构的阵列层的数量的增大，互补金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)外围电路需要更复杂和尺寸缩放。例如，互补金属氧化物半导体晶片(以下称为“CMOS晶片”)与存储单元阵列晶片(以下称“阵列晶片”)键合以形成3D存储器件的框架。为了实现面积的优化，CMOS驱动电路可以分为两部分：高电压驱动器部分和输入/输出(input/output，I/O)逻辑部分。然而，3D NAND阵列和CMOS外围电路的那些架构限制了3D NAND存储器件的性能。

因此，提供了新的3D存储器件及其制造方法来解决这些问题。在一些实施方式中，3D存储器件可以是非单片3D存储器件的部分，其中部件(例如，CMOS器件和存储单元阵列器件的部分)独立形成在不同的晶片上，然后以面对面的方式键合。在一些实施方式中，如下文结合图所述，包括存储单元阵列的第一晶片被翻转并面向下朝向第二晶片以用于混合键合，从而在键合的非单片3D存储器件中，第一晶片位于第二晶片上方。应当理解，在一些其他实施方式中，第一晶片保留为键合的非单片3D存储器件的衬底，并且第二晶片被翻转并面向下朝向第一晶片以用于混合键合。在图中未示出的一些其他实施方式中，3D存储器件也可以是单片3D存储器件的部分，其中部件(例如，CMOS器件和存储单元阵列器件的部分)形成在同一晶片上。

图1示出了根据本公开的一些方面的3D存储器件100的横截面的示意图。3D存储器件100表示键合芯片的示例。在一些实施方式中，3D存储器件100的至少一些部件(例如，如图1中所示的第一晶片/第一半导体结构110和第二晶片/第二半导体结构120)并行地独立形成在不同的衬底上，并且然后接合以形成键合芯片(本文称为“并行工艺”的工艺)。

应当注意，在图1中添加了X轴和Z轴，以进一步说明半导体器件的部件的空间关系。半导体器件(例如，3D存储器件100)的衬底包括在x方向(例如，位线方向)上横向延伸的两个横向表面(例如，顶部表面和底部表面)。如本文所用，半导体器件的一个部件(例如，层或器件)是在半导体器件的另一部件(例如层或器件)“上”、“上方”、还是“下方”，是当衬底在Z方向(垂直方向或厚度方向)上位于半导体器件的最低平面中时，在Z方向上相对于半导体器件的衬底确定的。用于描述空间关系的相同概念适用于整个本公开。

3D存储器件100可以包括第一半导体结构110，该第一半导体结构包括存储单元的阵列(本文中也称为“存储单元阵列112”)和存储单元阵列112的第一外围电路116。在一些实施方式中，存储单元阵列112包括NAND闪存单元的阵列。为了便于描述，NAND闪存单元阵列可以用作用于描述本公开中的存储单元阵列112的示例。但是应当理解，存储单元阵列112不限于NAND闪存单元阵列，并且可以包括任何其他合适的类型的存储单元阵列，诸如NOR闪存单元阵列、相变存储器(PCM)单元阵列、电阻存储单元阵列、磁存储单元阵列和自旋转移扭矩(STT)存储单元阵列等等。

第一半导体结构110可以包括NAND闪存器件，其中以3D NAND存储串的阵列和/或二维(2D)NAND存储单元的阵列的形式提供存储单元。NAND存储单元可以被组织为页或指，页或指然后被组织为块，其中每个NAND存储单元耦合到称为位线(BL)的独立线。NAND存储单元中具有相同垂直位置的所有单元可以通过字线(WL)通过控制栅极耦合。在一些实施方式中，存储面包含通过同一位线耦合的一定数量的块。第一半导体结构110可以包括一个或多个存储面。

在一些实施方式中，NAND存储单元的阵列是2D NAND存储单元的阵列，其中每个存储单元都包括浮栅晶体管。根据一些实施方式，2D NAND存储单元的阵列包括多个2D NAND存储串，每个2D NAND存储串包括串联连接的多个存储单元(类似于NAND门)和两个选择晶体管。根据一些实施方式，每个2D NAND存储串被布置在衬底上的同一平面(即，本文称为平坦的二维(2D)表面，不同于本公开中的术语“存储面”)中。在一些实施方式中，NAND存储单元的阵列是3D NAND存储串的阵列，每个存储串都穿过堆叠结构(例如存储堆叠体)在衬底上方垂直延伸(在3D中)。根据3D NAND技术(例如，存储堆叠体中的层/层级的数量)，3DNAND存储串典型地包括一定数量的NAND存储单元，每个NAND存储单元包括浮栅晶体管或电荷捕获晶体管。

如图1中所示，3D存储器件100还可以包括存储单元阵列的一些外围电路，以执行所有读取/编程(写入)/擦除操作。也就是说，存储单元阵列的外围电路可以被分开到至少两个其他半导体结构(例如，图1中的110和120)中。外围电路(也称为控制和感测电路)可以包括用于促进存储单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或发生器、电流或电压参考、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)中的一个或多个。第一半导体结构110和第二半导体结构120中的外围电路可以使用CMOS技术，例如，可以在任何合适的技术节点中用逻辑工艺来实施的CMOS技术。

如图1中所示，根据一些实施方式，第一半导体结构110和第二半导体结构120堆叠在两个不同的平面中。存储单元阵列112和第一外围电路116可以布置在第一半导体结构110中。第二外围电路可以布置在第二半导体结构120中，并且可以堆叠在第一半导体结构110之上，以与存储器件(其中，所有外围电路设置在同一平面中)相比，减小3D存储器件100的平面尺寸。

如图1中所示，3D存储器件100还包括垂直位于第一半导体结构110和第二半导体结构120之间的键合界面130。键合界面130可以是通过以下详细描述的任何合适的键合技术形成的两个半导体结构之间的界面，该键合技术诸如是混合键合、阳极键合、熔合键合、转移键合、粘合剂键合和共晶键合等等。在一些实施方式中，如图1中所示，第二半导体结构120在其相对侧上键合到第一半导体结构110。

在一些实施方式中，第二半导体结构120不包括任何存储单元。换句话说，根据一些实施方式，第二半导体结构120仅包括外围电路，而不包括存储单元阵列。结果，存储单元阵列可以仅包括在第一半导体结构110中，而不包括在第二半导体结构120中。

如下面详细描述的那样，可以通过并行工艺独立地(并且在一些实施方式中并行地)制造第一半导体结构110和第二半导体结构120，使得制造第一和第二半导体结构110和120中的一个的热预算不限制制造第一和第二半导体结构110和120中的另一个的工艺。此外，可以跨键合界面130形成大数量的互连(例如，键合接触结构和/或层间过孔(inter-layer via，ILV)/穿衬底过孔(through substrate via，TSV))，以在第一和第二半导体结构110和120之间进行直接、短距离(例如，微米或亚微米级)的电连接，与电路板(诸如印刷电路板(PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线相反，从而消除芯片接口延迟并在降低功耗的情况下实现高速I/O吞吐量。第一和第二半导体结构110和120中存储单元阵列与不同外围电路之间的数据传输可以通过跨键合界面130的互连(例如，键合接触结构和/或ILV/TSV)来执行。通过垂直集成第一和第二半导体结构110和120，可以减小芯片尺寸，并且可以增大存储单元密度。

图2示出了根据本公开的一些方面的包括外围电路的存储器件200的示意性电路图。存储器件200可以包括存储单元阵列201和耦合到存储单元阵列201的外围电路202。3D存储器件100可以是存储器件200的示例，其中存储单元阵列201和外围电路202的至少两个部分可以包括在第一和第二半导体结构110和120中。存储单元阵列201可以是NAND闪存单元阵列，其中存储单元206以NAND存储串208的阵列的形式提供，每个存储串208在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储串208包括串联耦合并垂直堆叠的多个存储单元206。每个存储单元206可以保持连续的模拟值，诸如电压或电荷，该值取决于存储单元206的区域内捕获的电子的数量。每个存储单元206可以是包括浮栅晶体管的浮栅型存储单元，或是包括电荷捕获晶体管的电荷捕获型存储单元。

在一些实施方式中，每个存储单元206是具有两种可能的存储状态的单级单元(SLC)，并且因此可以存储一位数据。例如，第一存储状态“0”可以对应于第一电压范围，第二存储状态“1”可以对应第二电压范围。在一些实施方式中，每个存储单元206是多级单元(MLC)，其能够在多于四个存储状态中存储多于一位的数据。例如，MLC可以存储每个单元两位、每个单元三位(也称为三级单元(TLC))或每个单元四位(也称四级单元(QLC))。每个MLC可以被编程为采用一系列可能的标称储存值。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称储存值中的一个写入单元来将MLC从擦除状态编程为采取三个可能编程电平中的一个。第四标称储存值可以用于擦除状态。

如图2中所示，每个NAND存储串208可以包括位于其源极端的源极选择栅极(source select gate，SSG)晶体管210和位于其漏极端的漏极选择栅(drain selectgate，DSG)晶体管212。SSG晶体管210和DSG晶体管212可以被配置为在读取和编程操作期间激活选定的NAND存储串208(阵列的列)。在一些实施方式中，同一块204中的NAND存储串208的SSG晶体管210通过同一源极线(SL)214(例如，公共SL)耦合到例如地。根据一些实施方式，每个NAND存储串208的DSG晶体管212耦合到相应位线216，数据可以经由输出总线(未示出)从相应位线读取或编程。在一些实施方式中，每个NAND存储串208被配置为通过将选择电压(例如，高于DSG晶体管212的阈值电压)或取消选择电压(例如0V)通过一个或多个DSG线213施加到相应DSG晶体管212和/或通过将选择电压(例如，高于SSG晶体管210的阈值电压)或取消电压(例如，0V)通过一个或多个SSG线215施加到相应SSG晶体管210而被选择或被取消选择。

如图2中所示，NAND存储串208可以被组织成多个块204，每个块可以具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单元，即，同一块204上的所有存储单元206同时被擦除。相邻NAND存储串208的存储单元206可以通过字线218耦合，字线218选择哪行存储单元206受到读取和编程操作的影响。在一些实施方式中，每个字线218耦合到存储单元206的页220，该页220是用于编程和读取操作的基本数据单元。以位表示的一页220的大小可以对应于一个块204中由字线218耦合的NAND存储串208的数量。每个字线216可以包括在相应页220中的每个存储单元206处的多个控制栅极(栅极电极)、和耦合控制栅极的栅极线。

参考图2，外围电路202可以通过位线216、字线218、源极线214、SSG线215和DSG线213耦合到存储单元阵列201。如上所述，外围电路202可以包括任何合适的电路，用于通过经字线218、源极线214、SSG线215和DSG线213施加和感测通过位线216来往于每个目标存储单元206的电压信号和/或电流信号，来促进存储单元阵列201的操作。外围电路202可以包括使用CMOS技术形成的各种类型的外围电路。例如，图3示出了包括存储单元阵列301和各种示例性外围电路202的存储器件300。外围电路202包括页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑312、寄存器314、接口(I/F)316和数据总线318。应当理解，在一些示例中，也可以包括附加外围电路202。

页缓冲器304可以被配置为根据控制逻辑312的控制信号缓冲从存储单元阵列201读取或要编程到存储单元阵列201的数据。在一个示例中，页缓冲器304可以存储要编程到存储单元阵列201的一页220中的一页编程数据(写入数据)。在另一示例中，页缓冲器304还执行编程验证操作以确保数据已被正确编程到耦合到选定字线218的存储单元206中。

行解码器/字线驱动器308可以被配置为由控制逻辑312和存储单元阵列201的选择块204以及选定块204的字线218控制。行解码器/字线驱动器308还可以被配置为驱动存储单元阵列201。例如，行解码器/字线驱动器308可以使用从电压发生器310产生的字线电压来驱动耦合到选定字线218的存储单元206。

列解码器/位线驱动器306可以被配置为由控制逻辑312控制，并通过施加从电压发生器310产生的位线电压来选择一个或多个3D NAND存储串208。例如，列解码器/位线驱动器308可以施加列信号，以选择在读取操作中要输出的来自页缓冲器304的一组N位数据。

控制逻辑312可以耦合到每个外围电路202并被配置为控制外围电路202的操作。寄存器314可以耦合到控制逻辑312，并且包括用于存储状态信息、命令操作代码(OP代码)和用于控制每个外围电路202的操作的命令地址的状态寄存器、命令寄存器和地址寄存器。

接口316可以耦合到控制逻辑312，并且被配置为将存储单元阵列201与存储器控制器(未示出)相接。在一些实施方式中，接口316用作控制缓冲器，以将从存储器控制器和/或主机(未示出)接收到的控制命令缓冲和中继到控制逻辑312，以及将从控制逻辑312接收到的状态信息缓冲和中继到存储器控制器和/或主机。接口316还可以经由数据总线318耦合到页缓冲器304和列解码器/位线驱动器306，并且用作I/O接口和数据缓冲器，以将从存储器控制器和/或主机接收的编程数据缓冲和中继到页缓冲器304并将读取数据从页缓冲器304缓冲和中继到存储器控制器和主机。在一些实施方式中，接口316和数据总线318是外围电路202的I/O电路的部分。

电压发生器310可以被配置为由控制逻辑312控制并产生要提供至存储单元阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压以及验证电压)和位线电压。在一些实施方式中，电压发生器310是电压源的部分，该电压源提供不同外围电路202的不同电平的电压，如以下详细描述的。与本公开的范围一致，在一些实施方式中，由电压发生器310提供的到例如行解码器/字线驱动器308、列解码器/位线驱动器306和页缓冲器304的电压高于足以执行存储操作的某些电平。例如，提供给页缓冲器304中的页缓冲器电路和/或控制逻辑312中的逻辑电路的电压可以在1.3V和5V之间，诸如3.3V，并且提供给行解码器/字线驱动器308和/或列解码器/位线驱动器306中的驱动电路的电压可以在5V和30V之间。

与逻辑器件(例如微处理器)不同，存储器件(诸如3D NAND闪存)需要向不同的存储器外围电路提供宽范围的电压。例如，图4A示出了根据本公开的一些方面的提供有各种电压的外围电路的框图。在一些实施方式中，存储器件(例如，存储器件200)包括低低电压(low low voltage，LLV)源401、低电压(low voltage，LV)源403和高电压(high voltage，HV)源415，每个被配置为提供相应电平(Vdd1、Vdd2或Vdd3)的电压。例如，Vdd3＞Vdd2＞Vdd1。每个电压源401、403或405可以从外部电力源(例如电池)接收合适的电平的电压输入。每个电压源401、403或405还可以包括电压转换器和/或电压调节器，以将外部电压输入转换为相应电平(Vdd1、Vdd2或Vdd3)，并通过对应的电力轨保持和输出相应电平上(Vdd2、Vdd3或Vdd1)的电压。在一些实施方式中，存储器件200的电压发生器310是电压源401、403和405的部分。

在一些实施方式中，LLV电压源401被配置为提供低于1.3V的电压，诸如在0.9V和1.2V之间(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V，由这些值中的任何值通过下端限定的任何范围，或在由这些值中的任何两个限定的任何范围中)。在一个示例中电压为1.2V。在一些实施方式中，LV电压源403被配置为提供1.3V和3.3V之间的电压(例如，1.3V、1.4V、1.5V、1.6V、1.7V、1.8V、1.9V、2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V，由这些值中的任何值通过下端限定的任何范围，或在由这些值中的任何两个限定的任何范围中)。在一个示例中，电压为3.3V。在一些实施方式中，HV电压源405被配置为提供大于3.3V的电压，诸如在5V和30V之间(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V，由这些值中的任何值通过下端限定的任何范围，或在由这些值中的任何两个限定的任何范围中)。应当理解，以上关于HV电压源405、LV电压源413和LLV电压源401描述的电压范围是为了说明目的而非限制性的，并且任何其他合适的电压范围可以由HV电压电源405、LV电压源403和LLV电压源401提供。

基于他们的合适的电压电平(Vdd1、Vdd2或Vdd3)，存储器外围电路(例如外围电路202)可以被分类为LLV电路402、LV电路404和HV电路406，它们可以分别耦合到LLV电压源401、LV电压源403和HV电压源405。在一些实施方式中，HV电路406包括一个或多个驱动电路，该驱动电路通过字线、位线、SSG线、DSG线、源极线等耦合到存储单元阵列(例如，存储单元阵列201)，并且被配置为在执行存储操作(例如，读取、编程或擦除)时通过将合适的电平的电压施加到字线、位线、SSG线、DSG线、源极线等来驱动存储单元阵列。在一个示例中，HV电路406可以包括字线驱动电路(例如，在行解码器/字线驱动器308中)，字线驱动电路耦合到字线并在编程操作期间向字线施加例如在5V和30V的范围中的编程电压(Vprog)或通过电压(Vpass)。在另一示例中，HV电路406可以包括位线驱动电路(例如，在列解码器/位线驱动器306中)，位线驱动电路耦合到位线并在擦除操作期间向位线施加例如在5V和30V的范围中的擦除电压(Veras)。在一些实施方式中，LV电路404包括页缓冲器电路(例如，在页缓冲器304的锁存器中)，并且被配置为缓冲从存储单元阵列读取或编程到存储单元阵列的数据。例如，页缓冲器可以由LV电压源403提供例如3.3V的电压。LV电路404还可以包括逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，LLV电路402包括I/O电路(例如，在接口316和/或数据总线318中)，该I/O电路被配置为将存储单元阵列与存储器控制器相接。例如，可以通过LLV电压源401向I/O电路提供例如1.2V的电压。

如上所述，为了减小存储器外围电路所占用的总面积，外围电路202可以基于不同的性能要求(诸如所施加的电压)而独立地形成在不同的平面中。例如，图4B示出了根据本公开的一些方面的布置在独立的半导体结构中的被提供有各种电压的外围电路的示意图。在一些实施方式中，HV电路406和LLV电路402例如分别分开在第一半导体结构410和第二半导体结构420中，这是由于它们的显著电压差异以及导致的器件尺寸差异，诸如不同的半导体层(例如衬底或减薄的衬底)厚度和不同的栅极电介质厚度。在一个示例中，第一半导体结构410中HV电路406形成所在的半导体层(例如，衬底或减薄的衬底)的厚度可以大于第二半导体结构420中LLV电路402形成所在的半导体层(例如，衬底或减薄的衬底)的厚度。在另一示例中，形成HV电路406的晶体管的栅极电介质的厚度可以大于形成LLV电路402的晶体管的栅极电介质的厚度。例如，厚度差可以是至少5倍。应当理解，不同平面中的堆叠LLV电路402和HV电路406可以形成在由键合界面430分开的两个半导体结构410或420中。

LV电路404可以形成在第一半导体结构410或第二半导体结构420中，即与LLV电路402或HV电路406在同一平面中。如图4B中所示，在一些实施方式中，一些LV电路404形成在第一半导体结构410中，即与LLV电路402在同一平面中，而一些LV电路404形成在第二半导体结构420中，即与HV电路406在同一平面中。即，LV电路404也可以分开到不同的平面中。例如，如图1中所示，第一外围电路116可以包括HV电路406和一些LV电路404，并且第二外围电路126可以包括LLV电路402和一些LV电路404。

在一些实施方式中，相同的电压被施加到第一半导体结构410中的LV电路404和第二半导体结构420中的LV电路404两者，使得施加到第一半导体结构410中的HV电路406的电压高于施加到第二半导体结构420中的LV电路404的电压，施加到第二半导体结构420中的LV电路404的电压又高于施加到第二半导体结构420中的LLV电路402的电压。此外，由于施加到LV电路404的电压在施加到HV电路406和LLV电路402的电压之间，所以形成LV电路404的晶体管的栅极电介质的厚度在形成HV电路406的晶体管的栅电介质的厚度和形成LLV电路402的晶体管的栅极电介质的厚度之间。例如，形成LV电路404的晶体管的栅极电介质厚度可以大于形成LLV电路402的晶体管的栅极电介质厚度，但小于形成HV电路406的晶体管的栅极电介质厚度。

基于不同的性能要求(例如，与不同的施加电压相关联)，外围电路202可以分开到不同的平面中的至少两个堆叠半导体结构410和420中。例如接口316和/或数据总线318中的I/O电路(作为LLV电路402)和控制逻辑312中的逻辑电路(作为LV电路的部分)设置在第二半导体结构420中，而页缓冲器304中的页缓冲器电路以及行解码器/字线驱动器308和列解码器/位线驱动器306中的驱动电路设置在第一半导体结构410中。

图5A和5B以俯视图示出了根据本公开的各个方面的示例性3D存储管芯500A和500B的示意图。应当注意，3D存储器件的存储管芯可包括一个或多个存储面，诸如图5A和5B所示的四个存储面。在每个存储面590处可以发生相同的和并发的操作。每个存储面可以包括一个或多个核心区域501、一个或多个阶梯区域503和一个或多个外围区域505。

在如图5A中所示的一些实施方式中，存储管芯500A的每个存储面590可以包括两个核心区域501，这两个核心区域501被阶梯区域503分开和围绕。外围区域505可以位于每个存储面590的四个侧边，以围绕阶梯区域504和核心区域501。在如图5B中所示的一些其他实施方式中，存储管芯500B的每个存储面595可以包括一个核心区域501、一个围绕核心区域501的阶梯区域503。两个外围区域505可以位于每个存储面505的两个相对侧。

图5C示出了根据本公开的一些方面的示例性3D存储器件500C的横截面的侧视图。应当注意，图5C中包括X、Y和Z轴，以进一步示出3D存储器件500C中的部件的空间关系。核心区域501的横截面视图沿着图5A或5B的AA’方向，阶梯区域503的横截面视图沿着图5A和5B的BB’方向，而外围区域505的横截面视图则沿着图5A或5B中的CC’方向。

如图5C中所示，在一些实施方式中，3D存储器件500C是包括第一半导体结构510和堆叠在第一半导体结构510之上的第二半导体结构520的键合芯片。根据一些实施方式，第一和第二半导结构510和520在它们之间的键合界面530处接合。

如图5C中所示，第一半导体结构510可以包括半导体层511，半导体层511可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)和绝缘体上硅(silicon-on-insulator，SOI)或任何其他合适的材料。在一些实施方式中，半导体层511可以在核心区域501和外围区域505中包括多晶体硅(多晶硅)层511-1，并且可以在阶梯区域503中包括非晶硅层511-2。

3D存储器件500C的第一半导体结构510可以包括在一个或多个外围区域505中的半导体层511上的一个或多个第一外围电路513。在一些实施方式中，第一外围电路513可以包括上面讨论的HV电路406，并且可以包括位于多晶硅层511-1上的HV晶体管。在一些其他实施方式中，第一外围电路513还可以包括上面讨论的LV电路404，并且可以包括位于多晶硅层511-1上的LV晶体管。隔离区域(例如，浅沟槽隔离(shallow trench isolation，STI)，未示出)和掺杂区域(例如晶体管的源极区域和漏极区域)可以形成在多晶硅膜511-1中。

在一些实施方式中，3D存储器件100的第一半导体结构510还包括在一个或多个核心区域501中的存储单元517的一个或多个阵列，以及在一个或多个阶梯区域503中的一个或多个阶梯结构515。下面将详细描述存储单元的阵列和阶梯结构517的结构。

如图5C中所示，3D存储器件500C的第一半导体结构510还可以包括在键合界面530处和互连层上方的键合层。键合层可以包括多个键合接触结构和电隔离键合接触结构的电介质。键合接触结构可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层的剩余区域可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合接触结构和键合层中的围绕电介质可以用于混合键合。

如图5C中所示，3D存储器件100的第二半导体结构520可以包括衬底521，衬底521可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)和绝缘体上硅(SOI)或任何其他合适的材料。3D存储器件500C的第二半导体结构520可以包括衬底521上的第二外围电路526。在一些实施方式中，第二外围电路513可以包括上面讨论的LLV电路402，并且可以包括位于衬底521上的LLV晶体管。在一些实施方式中，第二外围电路526还可以包括上面讨论的LV电路404，并且可以包括位于衬底521上的LV晶体管。尽管在图5C中未示出，但是可以在衬底521中形成隔离区域(例如，STI)和掺杂区域(例如晶体管的源极区域和漏极区域)。

与半导体结构510类似，3D存储器件500C的第二半导体结构520也可以包括在键合界面530处的键合层。键合层可以包括多个键合接触结构和电隔离键合接触结构的电介质。键合接触结构可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层的剩余区域可以用电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合接触结构和键合层中的围绕电介质可以用于混合键合。根据一些实施方式，键合接触结构在键合界面530处与键合接触结构接触。

如图5C中所示，第二半导体结构520可以在键合界面530处以面对面的方式键合在第一半导体结构510的顶部上。在一些实施方式中，键合界面530是混合键合的结果(也称为“金属/电介质混合键合”)，混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂的中间层)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面530是第一半导体结构510和第二半导体结构520相遇并键合的地方。

在一些实施方式中，3D存储器件500C是NAND闪存器件，其中存储单元517的阵列以NAND存储串的阵列的形式提供。每个NAND存储串可以包括相应沟道结构。如图5C中所示，每个沟道结构可以垂直延伸穿过多个对，每个对包括堆叠导电层和堆叠电介质层。交错的堆叠导电层和堆叠电介质层是存储堆叠体的部分。存储堆叠体中的堆叠导电层和堆叠电介质层的对的数量确定3D存储器件500C中的存储单元的数量。应当理解，在一些实施方式中，存储堆叠体可以具有阶梯结构，阶梯结构包括堆叠在彼此之上的多个存储层叠(deck)。每个存储层叠中的堆叠导电层和堆叠电介质层的对的数量可以相同或不同。

存储堆叠体可以包括多个交错的堆叠导电层和堆叠电介质层。存储堆叠体中的堆叠导电层和堆叠电介质层可以在垂直方向上交替。换言之，除了在存储堆叠体的顶部或底部的那些之外，每个堆叠导电层可以在两侧由两个堆叠电介质层邻接，并且每个堆叠电介质层可以在两侧由两个堆叠导电层邻接。堆叠导电层可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个堆叠导电层可以包括由粘合剂层和栅极电介质层围绕的栅极电极(栅极线)。堆叠导电层的栅极电极可以作为字线横向延伸，终止于存储堆叠体的一个或多个阶梯结构。堆叠电介质层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

在一些实施方式中，每个沟道结构可以具有圆柱形(例如柱形)，并且可以垂直延伸穿过存储堆叠体的交错的堆叠导电层和堆叠电介质层并与半导体层511接触。根据一些实施方式，每个沟道结构包括填充有复合功能层、半导体沟道和帽盖结构的沟道孔，复合功能层、半导体沟道和帽盖结构按此顺序从柱的中心向外表面径向布置。帽盖结构可以包括诸如氧化硅的电介质材料和/或气隙。复合功能层可以沿着横向方向径向包围半导体沟道。可以在半导体沟道和存储堆叠体之间横向形成复合功能层。在一些实施方式中，半导体沟道包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施方式中，半导体沟道可以包括掺杂部分和未掺杂部分。如下文关于制造工艺所述，从制造工艺的角度来看，在一些实施方式中，半导体沟道的掺杂部分延伸超出存储堆叠体并进入半导体层511中。

在一些实施方式中，3D存储器件500C的第一半导体结构510还包括在第一外围电路513、阶梯结构515和存储堆叠体上方的互连层(未示出)，以将电信号传输到外围电路。互连层可以包括多个互连(本文也称为接触结构)，互连包括横向互连线和垂直互连通路(VIA)接触结构。如本文所使用的，术语互连可以广泛地包括任何合适的类型的互连，诸如中端(middle-end-of-line，MEOL)互连和后端(back-end-of-line，BEOL)互联。互连层还可以包括一个或多个层间电介质(interlayer dielectric，ILD)层(也称为金属间电介质层(intermetal dielectric，IMD)层)，其中可以形成互连线和VIA接触结构。也就是说，互连层可以包括多个ILD层中的互连线和VIA接触结构。互连层中的互连线和VIA接触结构可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。

代替正面接触结构/焊盘，3D存储器件500C可以包括在掺杂半导体层511上方并与之接触的一个或多个背面接触结构/焊盘544，如图5C中所示。接触结构/焊盘544和存储堆叠体可以设置在掺杂半导体层511的相对侧，并且因此被视为“背面”接触结构/焊盘。在一些实施方式中，接触结构/焊盘544可以通过任何合适的BEOL方法形成，并通过掺杂半导体层511电连接到沟道结构的半导体沟道。接触结构/焊盘544可以包括任何合适的类型的接触结构和/或焊盘。在一些实施方式中，接触结构/焊盘544可以包括VIA接触部、横向延伸的壁形接触部、一个或多个导电层，诸如由粘合剂层(例如氮化钛(TiN))围绕的硅化物层或金属层(例如，W、Co、Cu或Al)等。在一些实施方式中，一个或多个接触结构/焊盘544还可以包括间隔体(例如电介质层)以将一个或多个接触结构/焊盘544与掺杂半导体层511电分开。

在一些实施方式中，3D存储器件500C还包括外围接触结构，每个外围接触结构在外围区域505中垂直延伸。在一些实施方案中，外围接触部可以与第一外围电路513的晶体管接触。外围接触结构均可以包括一个或多个导电层，诸如由粘合剂层(例如TiN)围绕的硅化物层或金属层(例如W、Co、Cu或Al)。在一些实施方式中，3D存储器件500C还包括各种局部接触结构(也称为“C1”)，局部接触结构直接与存储堆叠体中的结构接触。在一些实施方式中，局部接触结构包括沟道局部接触结构，沟道局部接触结构均在相应沟道结构的下端下方并与之接触。每个沟道局部接触部可以电连接到位线接触部(未示出)以用于位线扇出。在一些实施方式中，局部接触结构还包括字线局部接触结构，字线局部接触结构均在存储堆叠体的阶梯结构处的相应堆叠导电层(包括字线)下方并与之接触，以用于字线扇出。诸如沟道局部接触结构和字线局部接触结构的局部接触结构可以通过互连结构电连接到第一外围电路513和/或第二外围电路526。局部接触结构(诸如沟道局部接触结构和字线局部接触结构)均可以包括一个或多个导电层，诸如由粘合剂层(例如TiN)围绕的硅化物层或金属层(例如W、Co、Cu或Al)。

尽管在图5C中示出了示例性3D存储器件500C，但是应当理解，通过改变第一和第二半导体结构510和520的相对位置、各种互连的使用、接触结构和/或焊盘输出位置(pad-out location)(例如，通过第一半导体结构510和/或第二半导体构造520)，3D存储器件的任何其他合适的架构可适用于本公开，而无需进一步详细阐述。

图6示出了根据本公开的一些方面的具有3D存储器件的示例性系统600的框图。系统600可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏控制台、打印机、定位器件、可穿戴电子器件、智能传感器、虚拟现实(virtual reality，VR)器件、增强现实(argument reality，AR)器件或其中具有储存器的任何其他合适的电子器件。如图6中所示，系统600可以包括主机608和具有一个或多个3D存储器件604和存储器控制器606的存储系统602。主机608可以是电子器件的处理器，诸如中央处理单元(central processingunit，CPU)，或片上系统(system-on-chip，SoC)，诸如应用处理器(applicationprocessor，AP)。主机608可以被配置为向3D存储器件604发送数据或从3D存储器件604接收数据。

3D存储器件604可以是本文公开的任何3D存储器件，诸如图1和4B中所示的3D存储器件100和400。在一些实施方式中，每个3D存储器件604包括NAND闪存。与本公开的范围一致，3D存储器件604的半导体沟道可以被部分掺杂，使得形成源极接触部的半导体沟道的部分被高掺杂以降低势垒，而留下形成存储单元的半导体沟的另一部分保持未掺杂或低掺杂。3D存储器件604的每个沟道结构的一端可以从背面打开以暴露相应半导体沟道的掺杂部分。3D存储器件604还可以包括掺杂半导体层，该掺杂半导体层电连接半导体沟道的暴露掺杂部分，以进一步降低接触电阻和薄层电阻。此外，3D存储器件604可以包括复合电介质膜，其具有面向源极选择栅极线(单个或多个)的栅极电介质部分。栅极电介质部分可以不含氮化硅(例如，仅包括氧化硅)，并且用作SSG晶体管的栅极电介质。结果，可以提高3D存储器件604的电性能，这又提高了存储系统602和系统600的性能，例如实现了更高的操作速度。

根据一些实施方式，存储器控制器606(也称为控制器电路)耦合到3D存储器件604和主机608，并且被配置为控制3D存储器件404。存储器控制器606可以管理存储在3D存储器件604中的数据并与主机608通信。在一些实现方式中，存储器控制器606被设计用于在低占空比环境中操作，低占空比环境是例如安全数字(secure digital，SD)卡、紧凑型闪存(compact Flash，CF)卡、通用串行总线(universal serial bus，USB)闪存驱动器或用于电子器件(诸如个人计算机、数码相机、移动电话等)中的其他介质。在一些实施方式中，存储器控制器606被设计用于在高占空比环境(SSD或嵌入式多媒体卡(embedded multi-media-card，eMMC)，其用作用于移动器件(诸如智能电话、平板电脑、膝上型计算机等)和企业储存阵列的数据储存器)中操作。存储器控制器606可以被配置为控制3D存储器件604的操作，诸如读取、擦除和编程操作。存储器控制器606还可以被配置为管理关于存储或将存储在3D存储器件604中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器606还被配置为处理与从3D存储器件604读取或写入3D存储器件的数据相关的纠错码(error correction code，ECC)。任何其他合适的功能也可以由存储器控制器606执行，例如，格式化3D存储器件604。存储器控制器606可以根据特定通信协议与外部器件(例如主机608)通信。例如，存储器控制器606可以通过各种接口协议中的至少一种与外部器件通信，接口协议是诸如USB协议、MMC协议、外围部件互连(periphery component interconnection，PCI)协议、PCI-express(PCI-E)协议、高级技术附件(advanced technology attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computer small interface，SCSI)协议、增强型小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子器件(integrated driveelectronics，IDE)协议、火线协议等。

存储器控制器606和一个或多个3D存储器件604可以集成到各种类型的储存器件中，例如，可以包括在同一封装中，诸如通用闪存(universal Flash storage，UFS)封装或eMMC封装。也就是说，存储系统602可以被实施并封装成不同类型的终端电子产品。在如图7A中所示的一个示例中，存储器控制器606和单个3D存储器件604可以集成到存储卡702中。存储卡704可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(smartmedia，SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡702还可以包括存储卡连接器704，其将存储卡702与主机(例如，图6中的主机608)电耦合。在如图7B中所示的另一示例中，存储器控制器606和多个3D存储器件604可以集成到SSD 706中。SSD 706还包括将SSD 706与主机(例如，图6中的主机608)电耦合的SSD连接器708。在一些实施方式中，SSD 706的储存容量和/或操作速度大于存储卡702的存储容量和/或操作速度。

参考图8，示出了根据本公开的一些实施方式的用于形成3D存储器件的示例性方法800的流程图。应当理解，图8中所示的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以不同于图8中所示的顺序执行。图8-18示出了根据本公开的一些实施方式的在图8中所示的方法800的某些制造阶段的示例性3D存储器件的示意性横截面视图。

参考图8，方法800可以在操作801开始，其中可以提供第一半导体结构。在一些实施方式中，第一半导体结构可以包括一个或多个核心区域中的存储单元的一个或多个阵列、一个或多个阶梯区域中的一个或多个阶梯结构、以及一个或多个外围区域中的一个或多个第一外围电路。

如图9中所示，在一些实施方式中，存储单元的阵列930、阶梯结构949和第一外围电路920可以形成在第一衬底910上。在一些实施方式中，第一衬底910可以是包括牺牲衬底911、第一停止层913、初始半导体层915、第二停止层917和半导体膜919的堆叠结构。牺牲衬底911可以是任何合适的载体衬底(诸如硅衬底或由任何合适的材料(诸如玻璃、蓝宝石、塑料等)制成的载体衬底)，以降低衬底的成本。第一停止层913可以形成在牺牲衬底911上方，并且当在随后的工艺中从背面去除牺牲衬底911时，第一停止层可以用作化学机械抛光(chemical mechanical polishing，CMP)/蚀刻停止层，并且因此，第一停止层913可包括除牺牲衬底911的材料之外的任何合适的材料，诸如氮化硅或氧化硅。初始半导体层915可以形成为覆盖第一停止层913。在一些实施方式中，初始半导体层915可以包括硅。第二停止层917被形成为覆盖初始半导体层915。当从背面去除初始半导体层915的部分时，第二停止层917可以用作蚀刻停止层，并且因此可以包括除初始半导体层915的材料之外的任何合适的材料，诸如氮化硅或氧化硅。在第二停止层917上形成包括单晶硅的半导体膜919。

在一些实施方式中，包括牺牲衬底911、第一停止层913、初始半导体层915、第二停止层917和半导体膜919的第一衬底910可以使用一种或多种薄膜沉积工艺顺序形成，该薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积、原子层沉积(ALD)或其任何组合。应当理解，在一些示例中，可以在牺牲衬底911、第一停止层913、初始半导体层915、第二停止层917和半导体膜919之间形成焊盘氧化物层(例如，氧化硅层，未示出)，以弛豫不同层之间的应力并避免剥离。在一些实施方式中，间隔体结构929被形成为分开半导体膜919在外围区域906中的第一部分与半导体膜919在阶梯区域903和核心区域901中的第二部分。

在一些实施方式中，可以使用包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多个工艺在外围区域905中形成一个或多个第一外围电路920。在一些实施方式中，第一外围电路920包括多个晶体管922，这些晶体管922通过利用湿法蚀刻和/或干法蚀刻和薄膜沉积形成的STI 926彼此分开。在一些实施方式中，第一外围电路920包括HV电路406，并且晶体管922可以包括HV晶体管。在一些实施方式中，第一外围电路920还包括LV电路404，晶体管922还可以包括LV晶体管。在一些实施方式中，掺杂区域(例如，晶体管922的阱、源极和漏极)可以通过离子注入和/或热扩散形成在半导体膜919中，其例如用作晶体管922的源极区域和/或漏极区域。可以在第一衬底910上形成对应的晶体管接触结构(例如，栅极接触部、源极接触部和漏极接触部)。

如图9中所示，在一些实施方式中，可以在第一衬底910上形成包括交错的堆叠电介质层942和堆叠栅极结构944的存储堆叠体940。堆叠电介质层942与堆叠栅极结构944可以交替地设置在第一衬底910上。在一些实施方式中，每个堆叠电介质层942包括氧化硅层，并且每个堆叠栅极结构944包括由一个或多个绝缘膜包裹的栅极电极(也称为堆叠导电层)。栅极电极可以包括用作字线的任何合适的导电材料，例如钨、铝、铜、钴或其任何组合。绝缘膜可以用作一个或多个栅极电介质层，用于使相应字线(即栅极电极)绝缘。可以通过使用栅极替换工艺从电介质堆叠结构转换存储堆叠体940，其中电介质堆叠结构中的多个堆叠牺牲层被多个堆叠栅极结构944替换。

如图9中所示，存储堆叠体940可以在一个或多个阶梯区域903中包括一个或多个阶梯结构949。阶梯结构可以通过对电介质堆叠结构执行多个所谓的“修整蚀刻”循环并执行随后的栅极替换工艺来形成。阶梯结构949可以具有一个或多个倾斜边缘，以便方便地布线到存储堆叠体940的不同层中的相应字线(即，栅极电极)。可以形成阶梯绝缘层以覆盖阶梯结构944。在一些实施方式中，多个虚设沟道结构959可以形成在阶梯区域903中并延伸穿过并超出阶梯结构949。在一些实施方式中，虚设沟道结构959可以包括任何合适的电介质材料(诸如SiO₂)以提供用于3D存储器件的机械支撑。

如图9中所示，存储单元的阵列930可以包括形成在核心区域901中的多个沟道结构950。每个沟道结构950可以垂直延伸穿过并超出存储堆叠体940，并且可以包括功能层956和半导体沟道957。在一些实施方式中，功能层956是包括阻挡层951、储存层953和隧穿层955的复合电介质层。

形成沟道结构950的工艺可以包括形成延伸穿过存储堆叠体940并部分进入第一衬底910的沟道孔。在一些实施方式中，形成多个沟道孔，使得每个沟道孔成为用于生长单独沟道结构950的位置。在一些实施方式中，用于形成沟道结构950的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻。如图9中所示，阻挡层951、储存层953、隧穿层955和半导体沟道957沿着每个沟道孔的侧壁和底部表面按阻挡层951、储存层953、隧穿层955和半导体沟道957的顺序依次形成。在一些实施方式中，使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沿着沟道孔的侧壁和底部表面首先按阻挡层951、储存层953和隧穿层955的顺序沉积阻挡层951、储存层953和隧穿层955，以形成存储膜。然后，可以通过使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积半导体材料(诸如多晶硅(例如未掺杂多晶硅))来形成半导体沟道957。在一些实施方式中，顺序沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“ONOS”结构)以形成阻挡层951、储存层953、隧穿层955和半导体沟道957。

如图9中的Y-Z平面中的核心区域901的横截面视图中所示，在一些实施方式中，一个或多个缝隙结构960可以垂直穿过存储堆叠体940，并且可以在两组沟道结构950之间沿着字线方向(即，X方向)以直线横向延伸。缝隙结构960可以包括由栅极线间隔体(gateline spacer，GLSP)层夹置的电介质壁或导电壁(例如，用作阵列公共源极(array commonsource，ACS))。在一些实施方式中，可以形成填充绝缘结构947以覆盖第一外围电路920、阶梯结构949、存储堆叠体940、沟道结构950和虚设沟道结构959。可以执行CMP工艺以平坦化填充绝缘结构947的顶部表面。

如图9中所示，可以在填充绝缘结构947中形成多个接触结构970，包括沟道结构接触结构、字线接触结构、外围接触结构和/或ACS接触结构。在一些实施方式中，多个沟道结构接触结构可以形成在核心区域901中，多个字线接触结构可以形成在阶梯区域903中，并且多个外围接触结构可以形成在外围区域905中。在一些实施方式中，每个接触结构970的端部(例如，上端)可以彼此齐平。每个接触结构970的另一端部(例如，下端)可以与相应接触结构接触。例如，每个沟道结构接触部的下端可以与沟道结构950中的对应的沟道层957接触，每个字线接触部的下端可以与阶梯结构949的一个层级中的对应的栅极电极(字线)接触，并且每个外围接触部的下端可以与对应的外围电路接触部(例如，源极接触部、漏极接触部、栅极接触部等)接触。

应当理解，用于形成多个接触结构970的制造工艺可以包括多个工艺，例如光刻、蚀刻、薄膜沉积和CMP。例如，可以通过首先深蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充垂直开口，穿过填充绝缘结构947形成多个接触结构970。用于填充垂直开口的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施方式中，还使用其他导体材料来填充开口以用作阻挡层、粘附层和/或晶种层。在一些实施方式中，可以在相同的接触形成工艺中同时形成多个沟道结构接触结构、字线接触结构、外围接触结构和/或一个或多个ACS接触结构。

如图9中所示，可以在填充绝缘结构947中形成多个第一互连接触结构975。每个第一互连接触结构975的上端可以在填充绝缘结构947的顶部表面处彼此齐平，并且每个第一互连接触部975的下端可以彼此齐平并且与对应的接触结构970的上端接触。通过首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，随后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充开口，在填充绝缘结构947中形成多个第一互连接触结构975。用于形成第一互连接触结构975的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施方式中，其他导体材料用于填充开口以用作阻挡层、粘附层和/或晶种层。在一些实施方式中，每个第一互连接触部975可以包括形成在多个子层中的多个子接触结构。例如，多个子接触结构可以包括一个或多个接触结构、单层/多层过孔、导线、插塞、焊盘和/或任何其他合适的导电结构，并且可以在多个接触形成工艺中形成。例如，形成多个子接触结构的制造工艺可以包括在填充绝缘结构947的对应的子层中形成一个或多个导电层和一个或多个接触层。导电层和导体接触层可以通过任何合适的已知后端(BEOL)方法形成。在一些实施方式中，可以在相同的接触形成工艺中同时形成所有第一互连接触结构975。在一些实施方式中，第一互连接触结构975可用于在后续工艺中连接接触结构970。

返回参考图8，方法800进行到操作803，其中第二半导体结构可以键合到第一半导体结构。第二半导体结构可以包括第二衬底上的第二外围电路和多个第二互连接触结构。第一半导体结构和第二半导体结构以面对面的方式键合。

在一些实施方式中，第二衬底1010可以是具有任何合适的结构的任何合适的半导体衬底，诸如单晶单层衬底、多晶体硅(多晶硅)单层衬底，多晶硅和金属多层衬底等。

在一些实施方式中，如图10中所示，可以使用多种工艺在第二衬底1010上形成第二外围电路1020，多种工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其他合适的工艺。在一些实施方式中，第二外围电路1020包括多个晶体管1022，该多个晶体管通过用湿法蚀刻和/或干法蚀刻和薄膜沉积形成的STI(未示出)彼此分开。在一些实施方式中，第二外围电路1020包括LLV电路402，并且晶体管1022包括LLV晶体管。在一些实施方式中，第二外围电路1020包括LLV电路402和LV电路404，并且晶体管1022还包括LV晶体管。在一些实施方式中，掺杂区域(例如，晶体管1022的阱、源极和漏极，未示出)可以通过离子注入和/或热扩散形成在第二衬底1010上或第二衬底中，其例如用作晶体管1022的源极区域和/或漏极区域。对应的晶体管接触结构(例如，栅极接触部、源极接触部和漏极接触部)可以形成在覆盖第二衬底1010的绝缘层1050中。

在一些实施方式中，绝缘层1050可以包括任何合适的绝缘材料和/或电介质材料，诸如氧化硅等。在如图10中所示的一些实施方式中，绝缘层1050可以是沉积在第二衬底1010上并覆盖第二外围电路1020的氧化物层。

通过首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充开口，可以穿过绝缘层1050形成多个第二互连接触结构1040。用于形成第二互连接触结构1040的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施方式中，其他导体材料用于填充开口以用作阻挡层、粘附层和/或晶种层。在一些实施方式中，每个第二互连接触部1040可以包括形成在多个子层中的多个子接触结构。例如，多个子接触结构可以包括一个或多个接触结构、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合，并且多个子接触结构可以在多个接触形成工艺中形成。例如，形成多个子接触结构的制造工艺可以包括在绝缘层1050的对应的子层中形成一个或多个导电层和一个或多个接触层。导电层和导体接触层可以通过任何合适的已知后端(BEOL)方法形成。在一些实施方式中，可以在相同的接触形成工艺中同时形成所有第二互连接触结构1040。在一些实施方式中，第二互连接触结构1040可用于在后续工艺中连接晶体管1022。

键合可以包括混合键合。如图10中所示，第一半导体结构900可以上下颠倒。因此，根据一些实施方式，第一半导体结构900和第二半导体结构1000可以在键合界面1060处以面对面的方式键合在一起。在一些实施方式中，在键合之前，对第一半导体结构900和第二半导体结构1000的键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。在键合之后，对应的第一互连间接触结构975和第二互连接触结构1040彼此对准并接触，使得存储堆叠体940和沟道结构950可以电连接到第一外围电路920和第二外围电路1020。

返回参考图8，方法800进行到操作805，其中顺序地去除第一衬底的部分和沟道结构的部分，以暴露沟道结构的半导体沟道的部分。可以从第一衬底的背面进行去除。

如图11中所示，在一些实施方式中，牺牲衬底911可以从背面去除，直到被第一停止层913停止。牺牲衬底911可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻去除。在牺牲衬底911包括硅并且第一停止层913包括氮化硅的一些实施方式中，可以使用硅CMP去除牺牲衬底911，当到达具有除硅以外的材料的第一停止层923(即用作背面CMP停止层)时，硅CMP可以自动停止。在一些实施方式中，可以通过四甲基氢氧化铵(TMAH)使用湿法蚀刻来去除牺牲衬底911，当到达具有除硅以外的材料的第一停止层913(即，用作背面蚀刻停止层)时，该蚀刻自动停止。

如图12中所示，在一些实施方式中，在去除牺牲衬底911之后，可以去除第一停止层913的部分以暴露初始半导体层915的在核心区域901和阶梯区域903中的部分。在一些实施方式中，可以利用合适的蚀刻剂(诸如磷酸和氢氟酸)使用湿法蚀刻来去除第一停止层913的部分，直到被具有与第一停止层913的材料不同的材料(例如，硅)的初始半导体层915停止。因此，如图12中所示，可以暴露初始半导体层915的在核心区域901和阶梯区域903中的部分。第一停止层913的剩余部分可以覆盖初始半导体层915的与第一外围电路920的晶体管922对应的部分，并且在后续工艺中用于保护外围区域905中的初始半导体层915的部分。应当注意，在图中未示出的一些其他实施方式中，可以去除整个第一停止层913。也就是说，只要外围区域905中的半导体膜919被初始半导体层915覆盖和保护，初始半导体层915就可以暴露在外围区域905中。

如图13中所示，在一些实施方式中，可以去除初始半导体层915的暴露在核心区域901和阶梯区域903中的部分。这样，可以暴露沟道结构950的部分。例如，使用第一停止层913的在外围区域905中的剩余部分作为掩模，可以通过选择性湿法蚀刻完全去除初始半导体层915的在核心区域901和阶梯区域903中暴露的部分，并在第二停止层917处停止。可以暴露沟道结构950的在第二停止层917上方延伸的部分。之后，可以去除每个沟道结构950的功能层956的部分、第二停止层917的在核心区域901和阶梯区域903中的部分以及第一停止层913在外围区域905中的剩余部分。例如，可以执行选择性湿法蚀刻工艺以同时去除阻挡层951、储存层953和隧穿层955的在半导体膜919上方延伸的部分，以及核心区域901和阶梯区域903中的第二阻挡层917，以及第一停止层913的在外围区域905中的剩余部分。可以通过控制蚀刻时间和/或蚀刻速率来控制蚀刻工艺，使得蚀刻不会继续超过半导体膜919进入存储堆叠体970中。因此，可以暴露每个沟道结构950的半导体沟道957的上部部分。

返回参考图8，方法800进行到操作807，其中每个沟道结构的半导体沟道的上部部分可以被掺杂，并且可以形成补充半导体层以与每个沟道结构的掺杂半导体沟道电连接。

如图14中所示，在一些实施方式中，可以对半导体沟道957的顶部部分进行掺杂以增大其导电性以形成掺杂半导体沟道区域1057。例如，可以执行倾斜离子注入(tilted ionimplantation，IMP)工艺以利用p型掺杂剂(例如，硼、铟、镓等)或n型掺杂剂(例如，磷、砷等)对半导体沟道957的顶部部分(例如，包括多晶硅)执行掺杂，以达到期望的掺杂浓度。对于p型原位掺杂，可以使用p型掺杂前体，诸如但不限于乙硼烷(B₂H₆)和三氟化硼(BF₃)。对于n型原位掺杂，可以使用n型掺杂前体，诸如但不限于PH₃和AsH₃。在一些实施方式中，在IMP工艺之后，可以对形成的3D结构的顶部表面施加阵列热处理，以激活掺杂半导体沟道区域1057和外围区域905中的初始半导体层915的掺杂区域(例如，晶体管922的阱、源极和漏极)二者中的掺杂剂。

如图15中所示，可以在核心区域901、阶梯区域903和外围区域905中形成补充半导体层1100。补充半导体层100可以与每个沟道结构950的掺杂半导体沟道区域1057电接触。在一些实施方式中，补充半导体层1100可以与外围区域905中的第一衬底910电接触。在一些实施方式中，补充半导体层1100的制造工艺可以包括沉积掺杂非晶硅层以如图15中所示地覆盖3D结构的顶部表面，以及随后的化学机械抛光(CMP)工艺以如图16中所示地平坦化掺杂非晶硅层的顶部表面。

返回参考图8，方法800进行到操作809，其中可以在补充半导体层的某些部分上执行一个或多个局部激活工艺，以将补充半导体层转变为激活的半导体层。在一些实施方式中，在一个或多个局部激活工艺期间，补充半导体层的非晶硅材料可以转化为多晶体硅材料。

在一些实施方式中，可以将一个或多个局部激活工艺应用于核心区域901中的补充半导体层1100的部分，以将非晶硅材料转化为多晶体硅材料。局部激活工艺的详细描述可以参考2021年12月1日提交的美国专利申请No.17/539677，其全部并入本文。应当注意，可以在核心区域901中的补充半导体层1100的一个或多个预定区域中执行一个或多个局部激活工艺，以局部激活非晶硅材料。在一些实施方式中，激活工艺可以包括局部热处理，诸如激光退火工艺。在一些实施方式中，局部热处理的温度可以在1300摄氏度至1700摄氏度的范围内。在一些实施方式中，激光退火工艺包括激光束中的多个激光脉冲，每个激光脉冲具有100ns(即，纳秒)至300ns的脉冲时间。

局部热处理可以被限制在期望的控制区域中，并且不会影响其他热敏结构，诸如外围区域905中的初始半导体层915的掺杂区域(例如，晶体管922的阱、源极和漏极)，从而避免在这些热敏区域中注入离子的扩散。在一些实施方式中，一个或多个激活工艺可以不应用于补充半导体层1100的在阶梯区域903中的大部分。例如，在如图19A中所示的存储管芯1900A中，当每个存储面590包括由阶梯区域503分开和围绕的两个核心区域501时，可以使用两个局部热处理区域1910来覆盖两个核心区域501。在如图19A中所示的一些实施方式中，当核心区域501在X方向上具有长度L1并且在Y方向上具有宽度W1时，每个局部热处理区域1910可以具有大于L1的长度L2和大于W1的宽度W2，以确保核心区域501的完全覆盖。类似地，在如图19B中所示的一些存储管芯1900B中，每个存储面595包括在X方向上具有长度L3和在Y方向上具有宽度W3的一个核心区域501，每个局部热处理区域1915可以具有大于L3的长度L4和大于W3的宽度W4，以确保核心区域501的完全覆盖。

在一个或多个局部激活工艺之后，激活的半导体层1150(例如，掺杂多晶硅层)可以至少在核心区域901中延伸并与每个沟道结构950的掺杂半导体沟道区域1057接触。补充半导体层1100的剩余部分可以保持外围区域905的部分和阶梯区域903中掺杂非晶硅层。应当注意，非晶硅层的应力可以是负的，而多晶体硅层的应力可以是正的。第一半导体900的不同区域中的这种负应力和正应力可以彼此抵消。因此，可以通过限定要施加局部热处理的区域来控制应力分布以减少晶片应力。应当注意，非晶硅层或多晶体硅层的部分的具体布局不应受到本公开的实施方式的限制。

返回参考图8，方法800进行到操作811，其中可以在补充半导体上形成焊盘层以与激活的半导体层电连接。

如图18中所示，焊盘层1200可以包括嵌入焊盘电介质层1220中并与激活的半导体层1150电连接的多个焊盘结构1210。在一些实施方式中，焊盘层1200还可以包括在核心区域901和阶梯区域903中的在焊盘结构1210和焊盘电介质层1220上的布线层1230。在一些实施方式中，焊盘层1200还可以包括在核心区域901和阶梯区域903中的在布线层1230上的、以及在外围区域905中的在焊盘电介质层1220上的保护层1240。

焊盘电介质层1220可以包括一层或多层电介质材料，诸如氧化硅、氮化硅、氮氧化硅或其任何组合，并且可以通过一种或多种薄膜沉积工艺形成，该薄膜沉积工艺是诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。在一些实施方式中，可以在核心区域901、阶梯区域903和外围区域905中形成焊盘电介质层1220，以覆盖初始半导体层915、补充半导体层1100和激活的半导体层1150。

每个焊盘结构1210可以形成在焊盘电介质层1220中，并且包括一个或多个接触结构、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他合适的导电结构，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。每个焊盘结构1210的上端可以在焊盘电介质层1220的顶部表面处彼此齐平，并且每个焊盘结构1210的下端可以与对应的接触结构和/或激活的半导体层1150接触。

应当理解，用于形成多个焊盘结构1210的接触工艺可以包括多个工艺，例如光刻、蚀刻、薄膜沉积和CMP。在一些实施方式中，可以在焊盘电介质层1220上形成硬掩模层，并且可以通过使用硬掩模层通过湿法蚀刻和/或干法蚀刻在焊盘电介质层1220中形成多个垂直穿通开口。随后的沉积工艺可以通过使用ALD、CVD、PVD、任何其他合适的工艺或其任何组合用导体材料填充多个垂直穿通开口来形成多个焊盘结构1210。用于填充多个垂直穿通开口的导体材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。

如图18中所示，布线层1230可以是在核心区域901和阶梯区域903中的焊盘结构1210和焊盘电介质层1220上形成的图案化导电层。在一些实施方式中，形成布线层1230的制造工艺可以包括在焊盘结构1210和焊盘电介质层1220之上形成导电层。在那之后，通过光刻工艺形成抗蚀剂掩模，并且通过蚀刻去除不必要的部分来形成布线。在一些实施方式中，用于形成布线层1230的抗蚀剂掩模可以用喷墨法形成。布线层1230可以使用诸如钼(Mo)、钛(Ti)、铬(Cr)、钽(Ta)、钨(W)、铝(Al)、铜(Cu)、钕(Nd)、钪(Sc)等的金属材料中的任何金属材料以及包括这些材料中的任何材料作为主要成分的合金材料，以单层结构或分层结构形成。

在一些实施方式中，保护层1240可以形成为覆盖核心区域901和阶梯区域903中的布线层1230，并覆盖外围区域905中的焊盘电介质层1220。保护层124可以包括绝缘子层和聚合物子层。绝缘子层可以是氮化物层，诸如金属氮化物层。聚合物子层可以是聚合物的任何合适的纳米限定物，其被配置为防止对布线层1230的划伤或损坏。

特定实施方式的前述描述可以被容易地修改和/或调整用于各种应用。因此，基于本文所呈现的教导和指导，这些调整和修改旨在在所公开的实施方式的等效物的含义和范围内。

本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应仅根据以下权利要求及其等同物来定义。

Claims (37)

1.一种用于形成三维(3D)存储器件的方法，包括：

形成包括核心区域、阶梯区域和外围区域的第一半导体结构，包括：

在所述核心区域中在第一衬底上形成存储堆叠体；

在所述外围区域中在所述第一衬底上形成第一外围电路；以及

在所述阶梯区域中在所述存储堆叠体的一侧上形成阶梯结构；

形成第二半导体结构，所述第二半导体结构包括在第二衬底上的第二外围电路；

将所述第二半导体结构键合到所述第一半导体结构；

形成补充半导体层以替换所述第一衬底的在所述核心区域和所述阶梯区域中的部分；以及

执行激活工艺以将所述补充半导体层的在所述核心区域中的部分转变为激活的半导体层。

2.根据权利要求1所述的方法，其中，形成所述第一半导体结构还包括：

形成所述第一衬底，所述第一衬底包括沿垂直方向堆叠的牺牲衬底、第一停止层、初始半导体层、第二停止层和半导体膜，其中，所述半导体膜的在所述外围区域中的第一部分通过间隔体结构与所述半导体膜的在所述阶梯区域和所述核心区域中的第二部分分开。

3.根据权利要求2所述的方法，其中，形成所述第一半导体结构还包括：

在所述核心区域中形成多个沟道结构，所述沟道结构穿过所述存储堆叠体并延伸到所述第一衬底中，每个沟道结构包括功能层和半导体沟道。

4.根据权利要求3所述的方法，其中，形成所述第一半导体结构还包括：

在所述阶梯区域中形成多个虚设沟道结构，所述多个虚设沟道结构穿过所述阶梯结构并延伸到所述第一衬底中；以及

在所述核心区域中形成至少一个缝隙结构，所述至少一个缝隙结构垂直穿过所述存储堆叠体并延伸到所述第一衬底中，并且在所述多个沟道结构之间横向延伸。

5.根据权利要求3所述的方法，其中，形成所述存储堆叠体包括：

形成沿垂直方向堆叠的多个交错的堆叠电介质层和堆叠栅极结构。

6.根据权利要求3所述的方法，其中，形成所述第一半导体结构还包括：

形成多个接触结构，所述多个接触结构包括所述核心区域中的多个字线接触结构和沟道结构接触结构、所述外围区域中的多个外围接触结构；以及

形成分别与对应的接触结构连接的多个第一互连接触结构。

7.根据权利要求6所述的方法，其中，形成所述第一外围电路包括：

在所述外围区域中在所述第一衬底上形成包括多个高电压晶体管的高电压电路。

8.根据权利要求7所述的方法，其中，形成所述第一外围电路还包括：

在所述外围区域中在所述第一衬底上形成包括多个低电压晶体管的低电压电路。

9.根据权利要求7所述的方法，其中，形成所述第二外围电路包括：

在所述第二衬底上形成包括多个低低电压晶体管的低低电压电路；以及

形成分别与对应的低低电压晶体管连接的多个第二互连接触结构。

10.根据权利要求9所述的方法，其中，形成所述第二外围电路还包括：

在所述第二衬底上形成包括多个低电压晶体管的低电压电路。

11.根据权利要求9所述的方法，其中，将所述第二半导体结构键合到所述第一半导体结构包括：

以面对面的方式将所述第二半导体结构键合到所述第一半导体结构，以将所述第一互连接触结构分别连接到对应的第二互连接触结构。

12.根据权利要求11所述的方法，其中，形成所述补充半导体层包括：

去除所述牺牲衬底并在所述第一停止层处停止；

去除所述第一停止层的在所述核心区域和所述阶梯区域中的部分，以暴露所述初始半导体层的在所述核心区域和所述阶梯区域中的部分；

去除所述初始半导体层的在所述核心区域和所述阶梯区域中的暴露部分，并在所述第二停止层处停止以暴露所述沟道结构的部分；

去除每个沟道结构的所述功能层的部分以暴露所述半导体沟道；以及

对所述半导体沟道的部分进行掺杂以在每个沟道结构中形成掺杂半导体沟道区域。

13.根据权利要求12所述的方法，其中，去除每个沟道结构的所述功能层的所述部分包括：

去除每个沟道结构的阻挡层、存储层和隧穿层的位于所述半导体膜上方的部分；以及

去除所述核心区域和所述阶梯区域中的所述第二停止层以及所述外围区域中的所述第一停止层。

14.根据权利要求13所述的方法，还包括：

对所述外围区域中的所述半导体膜进行掺杂。

15.根据权利要求12所述的方法，其中，形成所述补充半导体层还包括：

至少在所述核心区域和所述阶梯区域中形成所述补充半导体层，以与每个沟道结构的所述掺杂半导体沟道区域电连接。

16.根据权利要求1所述的方法，其中，执行所述激活工艺包括：

对所述补充半导体层的覆盖所述核心区域的第一部分执行局部热处理，而不影响所述补充半导体层的在所述阶梯区域中的第二部分。

17.根据权利要求16所述的方法，其中，执行所述激活工艺还包括：

执行所述局部热处理以将非晶硅转变为多晶体硅材料。

18.根据权利要求16所述的方法，其中，形成所述第一半导体结构包括：

形成由一个阶梯区域分开并围绕的两个核心区域；以及

形成围绕所述一个阶梯区域的一个外围区域；

其中，所述第一部分在字线方向上的长度大于所述两个核心区域中的每个核心区域在所述字线方向上的长度，并且所述第一部分在位线方向上的宽度大于所述两个核心区域中的每个核心区域在所述位线方向上的宽度。

19.根据权利要求16所述的方法，其中，形成所述第一半导体结构包括：

形成由所述阶梯区域围绕的所述核心区域；以及

形成围绕所述一个阶梯区域的所述外围区域；

其中，所述第一部分在字线方向上的长度大于所述核心区域在所述字线方向上的长度，并且所述第一部分在位线方向上的宽度大于所述核心区域在所述位线方向上的宽度。

20.根据权利要求11所述的方法，还包括在所述激活的半导体层和所述补充半导体层上形成焊盘层，包括：

在所述核心区域中的所述激活的半导体层上、所述阶梯区域中的所述补充半导体层上、以及所述外围区域中的所述第一衬底的剩余部分上形成焊盘电介质层；

形成嵌入所述焊盘电介质层中的多个焊盘结构；

在所述焊盘电介质层上形成布线层以与所述多个焊盘结构连接；以及

形成保护层以覆盖所述布线层。

21.一种三维(3D)存储器件，包括：

第一半导体结构，包括核心区域、阶梯区域和外围区域，所述第一半导体结构包括：

在所述核心区域中的激活的半导体层上的存储堆叠体；

在所述阶梯区域中的补充半导体层上的阶梯结构；以及

在所述外围区域中的掺杂半导体膜上的第一外围电路；以及

第二半导体结构，包括在衬底上的第二外围电路；

其中，所述第二半导体结构与所述第一半导体结构连接。

22.根据权利要求21所述的器件，其中，所述第一半导体结构还包括：

在所述核心区域中的多个沟道结构，穿过所述存储堆叠体，每个沟道结构包括功能层和半导体沟道。

23.根据权利要求22所述的器件，其中，所述第一半导体结构还包括：

在所述阶梯区域中的多个虚设沟道结构，穿过所述阶梯结构；以及

至少一个缝隙结构，垂直穿过所述存储堆叠体并在横向方向上延伸以分开所述多个沟道结构。

24.根据权利要求22所述的器件，其中，所述存储堆叠体包括：

在垂直方向上堆叠的多个交错的堆叠电介质层和堆叠栅极结构。

25.根据权利要求24所述的器件，其中，所述第一半导体结构还包括：

多个接触结构，包括所述核心区域中的多个沟道结构接触结构、所述阶梯区域中的多个字线接触结构和所述外围区域中的多个外围接触结构；以及

多个第一互连接触结构，分别与对应的接触结构连接。

26.根据权利要求25所述的器件，其中，所述第一外围电路包括：

高电压电路，包括在所述外围区域中的所述初始半导体层上的多个高电压晶体管。

27.根据权利要求26所述的器件，其中，所述第一外围电路还包括：

低电压电路，包括在所述外围区域中的所述初始半导体层上的多个低电压晶体管。

28.根据权利要求26所述的器件，其中，所述第二外围电路包括：

低低电压电路，包括在所述衬底上的多个低低电压晶体管；以及

多个第二互连接触结构，分别与对应的低低电压晶体管连接。

29.根据权利要求28所述的器件，其中，所述第二外围电路还包括：

低电压电路，包括在所述衬底上的多个低电压晶体管。

30.根据权利要求28所述的器件，其中：

所述第二半导体结构和所述第一半导体结构以面对面的方式连接，使得所述第一互连接触结构和对应的第二互连接触结构分别在所述键合界面处连接。

31.根据权利要求21所述的器件，其中：

所述外围区域中的所述半导体膜包括单晶硅；

所述激活的半导体层包括掺杂多晶体硅。

32.根据权利要求22所述的器件，其中：

每个沟道结构的所述功能层包括阻挡层、储存层和隧穿层；并且

所述半导体沟道包括与所述激活的半导体层接触的掺杂半导体沟道区域。

33.根据权利要求21所述的器件，其中：

所述激活的半导体层和所述补充半导体层在垂直方向上处于第一水平面中；并且

所述半导体膜在所述垂直方向上处于不同于所述第一水平面的第二水平面中。

34.根据权利要求21所述的器件，其中，所述第一半导体结构还包括在所述激活的半导体层和所述补充半导体层上的焊盘层。

35.根据权利要求34所述的器件，其中，所述焊盘层包括：

焊盘电介质层，在所述激活的半导体层、所述补充半导体层和所述初始半导体层上；

多个焊盘结构，嵌入所述焊盘电介质层中；

布线层，在所述激活的半导体层和所述补充半导体层中的所述焊盘电介质层上，以与所述多个焊盘结构连接；以及

保护层，覆盖所述布线层。

36.根据权利要求21所述的器件，其中，所述第一半导体结构还包括：

间隔体层，被配置为通过间隔体结构将所述半导体膜的在所述外围区域中的第一部分与所述半导体膜的在所述阶梯区域和所述核心区域中的第二部分分开。

37.一种存储系统，包括：

存储器件，被配置为存储数据，并且包括：

第一半导体结构，包括核心区域、阶梯区域和外围区域，所述第一半导体结构包括：

存储堆叠体，包括在所述核心区域中的激活的半导体层上的存储单元的阵列；

阶梯结构，在所述阶梯区域中的补充半导体层上；以及

第一外围电路，在所述外围区域中的半导体膜上；

第二半导体结构，包括在衬底上的第二外围电路，其中，所述第二半导体结构与所述第一半导体结构连接；以及

存储器控制器，耦合到所述存储器件并被配置为通过所述第一外围电路和所述第二外围电路控制所述存储单元的阵列。