CN118053839A - 半导体封装 - Google Patents

Abstract

公开了一种半导体封装，包括：衬底；第一半导体芯片，在衬底上并包括第一半导体芯片中的通孔和在第一半导体芯片的上部上的多个第一接合焊盘；第二半导体芯片，在第一半导体芯片上并包括在第二半导体芯片的下部上的多个第二接合焊盘；以及导电柱，在衬底的顶表面与第二半导体芯片的底表面之间并与第一半导体芯片横向间隔开。第一接合焊盘与第二接合焊盘接触。第二半导体芯片在第一方向上的宽度大于第一半导体芯片在第一方向上的宽度，所述第一方向与由衬底的底表面限定的平面平行。

Description

半导体封装

相关申请的交叉引用

本申请要求于2022年11月17日向韩国知识产权局提交的韩国专利申请No.10-2022-0154674的优先权，其公开内容通过引用整体并入本文。

技术领域

本发明构思涉及一种半导体封装，更具体地，涉及一种包括重分布衬底的半导体封装。

背景技术

提供半导体封装以实现有资格用在电子产品中的集成电路芯片。半导体封装通常被配置为使得半导体芯片安装在印刷电路板上，并且接合线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究以提高半导体封装的可靠性和耐用性。

发明内容

本发明构思的一些实施例提供了一种其电特性得到改善的半导体封装。

根据本发明构思的一些实施例，半导体封装可以包括：衬底；第一半导体芯片，在衬底上，其中，第一半导体芯片包括第一半导体芯片中的通孔以及在第一半导体芯片的上部上的多个第一接合焊盘；第二半导体芯片，在第一半导体芯片上，其中，第二半导体芯片包括在第二半导体芯片的下部上的多个第二接合焊盘；以及导电柱，在衬底的顶表面与第二半导体芯片的底表面之间并且与第一半导体芯片横向间隔开。第一接合焊盘可以与第二接合焊盘接触。第二半导体芯片在第一方向上的宽度可以大于第一半导体芯片在第一方向上的宽度，所述第一方向与由衬底的底表面限定的平面平行。

根据本发明构思的一些实施例，半导体封装可以包括：衬底；第一半导体芯片，在衬底上并且包括第一半导体芯片中的通孔，第一半导体芯片在第一方向上具有第一宽度；第二半导体芯片，在第一半导体芯片上，第二半导体芯片在第一方向上具有第二宽度；第一模制层，在平面图中围绕第一半导体芯片；以及第二模制层，在平面图中围绕第二半导体芯片。第二宽度可以大于第一宽度。第一模制层的顶表面的一部分可以与第二模制层的整个底表面接触。

根据本发明构思的一些实施例，半导体封装可以包括：第一重分布衬底，包括第一介电层、第一种子图案以及在第一种子图案上的第一导电图案，其中，第一介电层包括：光成像聚合物；焊球，在第一重分布衬底的底表面上；第一半导体芯片，在第一重分布衬底的顶表面上并且在第一半导体芯片中包括多个通孔，其中，第一半导体芯片包括在第一半导体芯片的上部上的多个接合焊盘；导电柱，在第一重分布衬底的顶表面上并且与第一半导体芯片横向间隔开；第二半导体芯片，在第一半导体芯片和导电柱中的每一个的顶表面上并耦接到通孔和导电柱，其中，第二半导体芯片包括在第二半导体芯片的下部上的多个第二接合焊盘；连接结构，在第一重分布衬底的顶表面上并且与导电柱、第一半导体芯片和第二半导体芯片横向间隔开；第一模制层，在第一重分布衬底的顶表面上，其中，第一模制层在连接结构的侧壁上并且在平面图中围绕第一半导体芯片和第二半导体芯片；以及第二重分布衬底，在第一模制层和连接结构上。第二重分布衬底可以耦接到连接结构。第一接合焊盘可以与第二接合焊盘接触。第二半导体芯片的在第一方向上的宽度可以大于第一半导体芯片的在第一方向上的宽度。第一方向可以平行于第一重分布衬底的底表面。

附图说明

图1是示出了根据本发明构思的一些实施例的半导体封装的平面图。

图2是沿图1的线I-I′截取的截面图，示出了根据本发明构思的一些实施例的半导体封装。

图3A是示出了图2的AA部分的放大图。

图3B是示出了图2的BB部分的放大图。

图4是示出了根据本发明构思的一些实施例的半导体封装的截面图。

图5示出了表示根据本发明构思的一些实施例的半导体封装的截面图。

图6是示出了根据本发明构思的一些实施例的半导体封装的截面图。

图7是示出了根据本发明构思的一些实施例的半导体封装的截面图。

图8是示出了根据本发明构思的一些实施例的半导体封装的截面图。

图9是示出了根据本发明构思的一些实施例的半导体封装的截面图。

图10至图13是示出了根据本发明构思的一些实施例的半导体封装的制造方法的截面图。

具体实施方式

下文中，将参照附图来详细描述实施例。在本说明书中，相同的附图标记可以指示相同的组件。应当理解，虽然可以在本文使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开来。因此，例如，在不脱离本发明构思的教义的情况下，下面讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。本文中所使用的术语“和/或”包括相关联的列出项中的一个或多个的任意和所有组合。应注意，针对一个实施例描述的各方面可以并入不同的实施例中，尽管并未就此进行具体描述。也即，所有实施例和/或任意实施例的特征能够用任意方式和/或组合来予以组合。下面将描述根据本发明构思的半导体封装及其制造方法。

图1是示出了根据本发明构思的一些实施例的半导体封装的平面图。图2是沿图1的线I-I′截取的截面图，示出了根据本发明构思的一些实施例的半导体封装。图3A是示出了图2的AA部分的放大图。图3B是示出了图2的BB部分的放大图。

参照图1和图2，半导体封装10可以包括第一重分布衬底100、外部连接端子500、无源元件800、子半导体封装SP、连接结构300、第三模制层400和第二重分布衬底600。

第一重分布衬底100可以包括第一介电层101、凸块下图案120、第一重分布图案130、第一种子图案135、第一种子焊盘155和第一重分布焊盘150。第一重分布衬底100可以是重分布层或印刷电路板。第一重分布衬底100可以称为衬底。

第一介电层101可以包括有机材料，诸如光成像介电(PID)材料。光成像介电材料可以是聚合物。光成像介电材料可以包括一种或多种材料，诸如光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和/或苯并环丁烯聚合物。第一介电层101可以设置为多个。堆叠的第一介电层101的数量可以进行各种改变。例如，多个第一介电层101可以包括彼此相同的材料。可以在相邻的第一介电层101之间设置模糊的界面。

第一方向D1可以平行于第一介电层101中的最下方第一介电层的底表面101b，其可以被称为第一重分布衬底100的底表面。第二方向D2可以平行于最下方第一介电层101的底表面101b并且与第一方向D1正交。第三方向D3可以垂直于最下方第一介电层101的底表面101b。

凸块下图案120可以设置在最下方第一介电层101中。凸块下图案120的底表面可以被最下方第一介电层101暴露。凸块下图案120可以用作外部连接端子500的焊盘。凸块下图案120可以横向间隔开并且彼此电绝缘。短语“两个组件彼此横向间隔开”可以意味着“两个组件彼此水平地间隔开”。语言“水平地”可以意味着“平行于第二方向D2”。第一重分布衬底100可以具有由最下方介电层101的底表面101b和凸块下图案120的底表面构成的底表面。凸块下图案120可以包括金属材料，诸如铜。

第一重分布图案130可以设置在凸块下图案120上并且电连接到凸块下图案120。第一重分布图案130可以横向间隔开并且彼此电分离。第一重分布图案130可以包括金属，诸如铜。短语“电连接到第一重分布衬底100”可以包括“电连接到第一重分布图案130和/或凸块下图案120”的含义。

每个第一重分布图案130可以包括第一过孔部分和第一布线部分。第一过孔部分可以设置在对应的第一介电层101中。第一布线部分可以设置在第一过孔部分上，并且第一布线部分和第一过孔部分可以彼此连接而其间没有界面。第一布线部分的宽度可以大于第一过孔部分的宽度。第一布线部分可以延伸到对应的第一介电层101的顶表面上。在本说明书中，组件“过孔”可以是用于竖直(D3方向)连接的元件，并且组件“布线”可以是用于水平连接(D2方向)的元件。术语“竖直”可以指示“平行于第三方向D3”。

第一重分布图案130可以包括彼此堆叠的下重分布图案和上重分布图案。下重分布图案可以设置在凸块下图案120上。上重分布图案可以对应地设置在下重分布图案上并且耦接到下重分布图案。

第一种子图案135可以对应地设置在第一重分布图案130的底表面上。例如，每个第一种子图案135可以在包括在对应的第一重分布图案130中的第一布线部分的底表面上并至少部分地覆盖所述底表面，并且还可以在包括在对应的第一重分布图案130中的第一过孔部分的底表面和侧壁上并至少部分地覆盖所述底表面和所述侧壁。每个第一种子图案135可以不延伸到包括在对应的第一重分布图案130中的第一布线部分的侧壁上。第一种子图案135可以包括与凸块下图案120和第一重分布图案130的金属材料不同的金属材料。例如，第一种子图案135可以包括铜、钛和/或其任何合金。第一种子图案135可以用作阻挡层以减少或防止包括在第一重分布图案130中的材料的扩散。

第一重分布焊盘150可以设置在第一重分布图案130的上重分布图案上，以耦接到第一重分布图案130。第一重分布焊盘150可以彼此横向间隔开。第一重分布焊盘150可以通过对应的第一重分布图案130耦接到对应的凸块下图案120。当设置第一重分布图案130时，至少一个第一重分布焊盘150可以不与电连接到至少一个第一重分布焊盘150的凸块下图案120竖直对齐。因此，可以更自由地设计第一重分布焊盘150的布置。堆叠在凸块下图案120与第一重分布焊盘150之间的第一重分布图案130的数量可以进行各种改变，而不限于所示的实施例。

第一重分布焊盘150可以设置在最上方(D3方向)第一介电层101中并设置在其上。每个第一重分布焊盘150的下部可以设置在最上方第一介电层101中。每个第一重分布焊盘150的上部可以延伸到最上方第一介电层101的顶表面上。第一重分布焊盘150可以包括金属，诸如铜。第一重分布焊盘150还可以包括镍、金和/或其任何合金。

第一种子焊盘155可以对应地设置在第一重分布焊盘150的底表面上。第一种子焊盘155可以对应地设置在第一重分布焊盘150与第一重分布图案130的上重分布图案之间，并且可以在最上方第一介电层101与第一重分布焊盘150之间延伸。第一种子焊盘155可以包括与第一重分布焊盘150的金属材料不同的金属材料。

外部连接端子500可以附接到第一重分布衬底100的底表面上。例如，外部连接端子500可以对应地设置在凸块下图案120的底表面上以耦接到凸块下图案120。外部连接端子500可以通过凸块下图案120电连接到第一重分布图案130。外部连接端子500可以横向间隔开并且彼此电分离。外部连接端子500可以包括焊料材料。焊料材料可以包括例如锡、铋、铅、银和/或其任何合金。外部连接端子500可以包括单个焊球、接地焊球和电源焊球。

无源元件800可以安装在第一重分布衬底100的底表面上。无源元件800可以设置为与外部连接端子500横向间隔开。无源元件800可以具有位于比外部连接端子500的最下表面高的水平处(D3方向)的底表面。因此，当半导体封装10的外部连接端子500与板结合时，无源元件800可以与板间隔开。因此，半导体封装10可以有利地安装在板上。某个组件的水平可以指示竖直水平。可以在第三方向D3上测量两个组件之间的水平差。

无源元件800可以是例如电容器。在其他实施例中，无源元件800可以是电感器或电阻器。无源元件800可以包括第一导电端子830、第二导电端子820和绝缘体810。第一导电端子830和第二导电端子820可以分别是第一电极和第二电极。第二导电端子820可以与第一导电端子830间隔开。绝缘体810可以设置在第一导电端子830与第二导电端子820之间。

无源元件800的结构和组件可以进行各种改变，而不限于所示的。例如，无源元件800可以包括集成堆叠电容器(ISC)。在该实施例中，堆叠结构(未示出)可以设置在绝缘体810中。堆叠结构可以包括多个导电层和对应地设置在导电层之间的多个介电层。

焊料连接部580可以设置在第一导电端子830与凸块下图案120之间，以及在第二导电端子820与对应的凸块下图案120之间。焊料连接部580可以彼此间隔开并且电分离。第一导电端子830可以通过焊料连接部580之一电连接到对应的凸块下图案120。例如，第一导电端子830可以通过第一重分布衬底100电连接到外部连接端子500之一。外部连接端子500之一可以是电源焊球。因此，可以向第一导电端子830施加电压。该电压可以是接地电压或电源电压。

第二导电端子820可以通过其他焊料连接部580电连接到第一重分布衬底100。例如，第二导电端子820可以通过第一重分布图案130电连接到对应的第一重分布焊盘150。因此，外部电压可以通过外部连接端子500施加到无源元件500，并且从无源元件800输出的电压可以被传送到电连接到无源元件800的第一重分布焊盘150。

子半导体封装SP可以设置在第一重分布衬底100的顶表面上。子半导体封装SP可以包括第一半导体芯片210、凸块结构220、第二半导体芯片250、导电柱234、第一模制层240和第二模制层260。

第一半导体芯片210可以安装在第一重分布衬底100的顶表面100a上。例如，第一半导体芯片210可以是逻辑芯片或缓冲器芯片。逻辑芯片可以包括专用集成电路(ASIC)芯片或应用处理器(AP)芯片。ASIC芯片可以包括专用集成电路(ASIC)。在其他实施例中，逻辑芯片可以包括中央处理单元(CPU)或图形处理单元(GPU)。不同的是，第一半导体芯片210可以是存储器芯片。第一半导体芯片210可以具有第一宽度W1。第一宽度W1可以是在第一方向D1或第二方向D2上的宽度。

第一半导体芯片210可以包括第一主体212、通孔214、第一接合焊盘216和第一钝化层218。第一主体212可以包括半导体衬底和集成电路。

通孔214可以设置在第一主体212中。通孔214可以穿透第一主体212。通孔214可以电连接到第一主体212的集成电路。通孔214可以包括信号通孔、接地通孔和电源通孔。通孔214可以各自具有第二宽度W2。第二宽度W2可以是在第一方向D1或第二方向D2上的宽度。

第一接合焊盘216可以设置在第一主体212的顶表面上。第一接合焊盘216可以耦接到对应的通孔214以与第一主体212的集成电路电连接。第一接合焊盘216可以包括金属材料，诸如铜。表述“两个组件彼此电连接”可以包括“两个组件彼此直接电连接或通过其他组件彼此间接电连接”的含义。

第一钝化层218可以设置在第一主体212的顶表面上。第一钝化层218可以在第一接合焊盘216的侧表面上并且至少部分地覆盖第一接合焊盘216的侧表面。第一钝化层218可以暴露第一接合焊盘216的顶表面。第一钝化层218可以具有与第一接合焊盘216的顶表面共面的顶表面。第一钝化层218可以具有与第一主体212的侧表面线性对齐的侧表面。第一钝化层218可以包括介电材料，诸如氧化硅。

在平面图中，第一模制层240可以与第一半导体芯片210接壤或者围绕第一半导体芯片210。例如，第一模制层240可以沿第一半导体芯片210的侧表面延伸，并且可以暴露第一半导体芯片210的顶表面210a和底表面210b。第一模制层240可以具有与第一半导体芯片210的顶表面210a共面的顶表面240a。第一模制层240可以具有与第一半导体芯片210的底表面210b共面的底表面240b。第一模制层240可以包括诸如环氧基模塑料的介电聚合物和诸如氧化硅、碳化硅或氧化铝的填料。

参照图2和图3A，钝化图案223和凸块结构220可以设置在第一半导体芯片210下方。凸块结构220可以包括凸块焊盘224、阻挡图案225、接合图案226和焊料凸块227。

钝化图案223可以设置在第一半导体芯片210和第一模制层240下方。钝化图案223可以在第一半导体芯片210的底表面210b和第一模制层240的底表面240b上，并至少部分地覆盖第一半导体芯片210的底表面210b和第一模制层240的底表面240b。钝化图案223可以部分地暴露凸块焊盘224的底表面，这将在下面描述。钝化图案223可以包括介电材料，诸如氮化硅、氧化硅和/或氮氧化硅。

凸块焊盘224可以设置在通孔214下方。凸块焊盘224还可以设置在导电柱234下方，这将在下面描述。凸块焊盘224的底表面可以位于比钝化图案223的底表面高的水平处(D3方向)。凸块焊盘224可以电连接到将在下面描述的通孔214和导电过孔234。凸块焊盘224可以包括金属材料，诸如铝。

阻挡图案225可以设置在凸块焊盘224下方。阻挡图案225的底表面可以位于比钝化图案223的底表面低的水平处(D3方向)。阻挡图案225可以电连接到凸块焊盘224。阻挡图案225可以包括金属材料，诸如铜。

接合图案226可以设置在阻挡图案225下方。接合图案226可以电连接到阻挡图案225。接合图案226可以包括金属材料，诸如镍。

焊料凸块227可以设置在接合图案226下方。焊料凸块227可以介于第一重分布焊盘150与接合图案226之间。焊料凸块227可以电连接到第一重分布焊盘150和接合图案226。焊料凸块227可以包括焊料材料。焊料材料可以包括例如锡、铋、铅、银和/或其任何合金。

返回参照图1和图2，第二半导体芯片250可以设置在第一半导体芯片210上。第二半导体芯片250可以具有与第一半导体芯片210不同的类型。第二半导体芯片250可以是逻辑芯片或缓冲器芯片。在其他实施例中，第二半导体芯片250可以是存储器芯片。第二半导体芯片250可以包括第二主体252、第二接合焊盘254、第三接合焊盘256和第二钝化层258。第二半导体芯片250可以具有第三宽度W3。第三宽度W3可以是在第一方向D1或第二方向D2上的宽度。第三宽度W3可以大于第一宽度W1。

在平面图中，第二模制层260可以与第二半导体芯片250接壤或者围绕第二半导体芯片250。例如，第二模制层260可以沿第二半导体芯片250的侧表面延伸，并且可以暴露第二半导体芯片250的顶表面250a和底表面250b。

子半导体封装SP可以具有第一区域R1、第二区域R2和第三区域R3。第一区域R1可以由第一半导体芯片210所占据的区域和与第一半导体芯片210竖直重叠的区域构成。例如，当在平面图中观察时，第一区域R1可以是第二半导体芯片250的中心区域。第二区域R2可以由第二半导体芯片250的边缘区域和与边缘区域竖直重叠的区域构成。在平面图中，第二区域R2可以与第一区域R1接壤或者围绕第一区域R1。第三区域R3可以由第三模制层260的区域和与第三模制层260的周围区域重叠的区域构成，第三模制层260在平面图中与第二半导体芯片250的侧表面接壤或者围绕第二半导体芯片250的侧表面。在平面图中，第三区域R3可以与第二区域R2接壤或者围绕第二区域R2。当在平面图中观察时，第二区域R2和第三区域R3都不可以与第一半导体芯片200重叠。当在平面图中观察时，第三区域R3可以不与第二区域R2重叠。

第二主体252可以包括半导体衬底和集成电路。第二接合焊盘254可以设置在第二主体252的底表面上。第二接合焊盘254可以设置在第一区域R1中。第一接合焊盘216和第二接合焊盘254可以包括金属，诸如铜、钨、铝、镍和/或锡。例如，第一接合焊盘216和第二接合焊盘254可以包括铜(Cu)。第一接合焊盘216可以与第二接合焊盘254接触。第一接合焊盘216和第二接合焊盘254可以构成其间没有界面的单一整体或单片形状。尽管第一接合焊盘216和第二接合焊盘254被示出为使其侧壁彼此线性对齐，但是本发明构思的实施例不限于此，并且当在平面图中观察时，第一接合焊盘216和第二接合焊盘254可以具有彼此间隔开的侧壁。

第三接合焊盘256可以设置在第二主体252的底表面上。第三接合焊盘256可以设置在第二区域R2中。第三接合焊盘256可以包括金属，诸如铜、钨、铝、镍和/或锡。例如，第三接合焊盘256可以包括铜。

第二钝化层258可以设置在第二主体252下方。第二钝化层258可以在第二接合焊盘254的侧表面和第三接合焊盘256的侧表面上，并且至少部分地覆盖第二接合焊盘254的侧表面和第三接合焊盘256的侧表面。第二钝化层258可以暴露第二接合焊盘254的底表面和第三接合焊盘256的底表面。第二钝化层258可以具有与第二接合焊盘254的底表面和第三接合焊盘256的底表面共面的底表面。第二钝化层258可以与第一区域R1上的第一钝化层218接触。第二钝化层258可以与第二区域R2上的第一模制层240接触。

第二模制层260可以在第二半导体芯片250的侧表面上，并且至少部分地覆盖第二半导体芯片250的侧表面。例如，第二模制层260可以在第二主体252的侧表面和第二钝化层258的侧表面上，并且至少部分地覆盖第二主体252的侧表面和第二钝化层258的侧表面。当在平面图中观察时，第二模制层260可以设置在第三区域R3中。第二模制层260可以暴露第二半导体芯片250的顶表面250a。第二模制层260可以具有与第二半导体芯片250的顶表面250a共面的顶表面260a。在其他实施例中，第二模制层260可以在第二半导体芯片250的顶表面250a上，并且至少部分地覆盖第二半导体芯片250的顶表面250a。第二模制层260可以暴露第二半导体芯片250的底表面250b。第二模制层260可以具有与第二半导体芯片250的底表面250b共面的底表面260b。在第三区域R3上，第二模制层260可以与第一模制层240接触。第二模制层260可以具有与第一模制层240的侧表面线性对齐的侧表面。

第二模制层260可以包括诸如环氧基模塑料的介电聚合物和诸如氧化硅、碳化硅或氧化铝的填料。第二模制层260可以包括与第一模制层240的材料相同或不同的材料。

参照图1、图2和图3B，一个或多个导电柱234可以设置在第一重分布衬底100上并与第一半导体芯片210横向间隔开。导电柱234可以设置在第一重分布衬底100的顶表面与第二半导体芯片250的底表面250b之间，并且可以电连接到第一重分布衬底100和第二半导体芯片250。当在平面图中观察时，导电柱234可以设置在第二区域R2上以在平面图中与第一半导体芯片210接壤或者围绕第一半导体芯片210。导电柱234可以延伸到或穿透第一模制层240。导电柱234可以耦接到凸块焊盘224。导电柱234可以具有第四宽度W4。第四宽度W4可以是在第一方向D1或第二方向D2上的宽度。第四宽度W4可以大于第二宽度W2。

导电柱234上可以在其上设置有第四接合焊盘232。第四接合焊盘232可以介于导电柱234与第三接合焊盘256之间。例如，导电柱234可以与第三接合焊盘256和第四接合焊盘232竖直重叠。第四接合焊盘232可以设置在第二区域R2中。第四接合焊盘232可以电连接到导电柱234和第三接合焊盘256。第一模制层240可以暴露第四接合焊盘232的顶表面。第四接合焊盘232的顶表面可以与第一半导体芯片210的顶表面210a和第一模制层240的顶表面240a共面。

第四接合焊盘232可以包括金属，诸如铜、钨、铝、镍或锡。例如，第四接合焊盘232可以包括铜。第三接合焊盘256可以与第四接合焊盘232接触。第三接合焊盘256和第四接合焊盘232可以构成其间没有界面的单一整体或整体形状。尽管第三接合焊盘256和第四接合焊盘232被示出为使其侧壁彼此线性对齐，但是本发明构思的实施例不限于此，并且当在平面图中观察时，第三接合焊盘256和第四接合焊盘232可以具有彼此间隔开的侧壁。

返回参照图1和图2，导电柱234可以与无源元件800竖直重叠。例如，导电柱234可以完全或部分地与无源元件800重叠。导电柱234可以通过第一重分布衬底100电连接到无源元件800。导电柱234可以是电压供应柱并且用作电压供应路径。该电压可以是电源电压或接地电压。例如，从无源元件800输出的电压可以通过导电柱234传送到半导体芯片250。因为导电柱234与第二半导体芯片250和无源元件800竖直重叠，所以第二半导体芯片250与无源元件800之间的电压供应路径可以具有减小的长度。

根据本发明构思，导电柱234的第四宽度W4可以大于通孔214的第二宽度W2。导电柱234可以将第一重分布衬底100和第二半导体芯片250直接彼此连接而不穿过第一半导体芯片210。因此，导电柱234可以减小电阻，并且可以令人满意地为第二半导体芯片250提供期望电压。因此，半导体封装10的电性能可以增加。

另外，第一接合焊盘216可以与第二接合焊盘254直接接触，并且第三接合焊盘256可以与第四接合焊盘232直接接触。因此，第一半导体芯片210、第二半导体芯片250和第一重分布衬底100之间的电压供应路径可以具有减小的长度，并且因此半导体封装10可以具有改善的电特性。

施加到一个外部连接端子500的电压可以通过无源元件800传送到第二半导体芯片250。因为无源元件800向半导体芯片250提供电压，所以半导体封装10可以表现出改善的电力完整性特性。

连接结构300可以设置在第一重分布衬底100上。连接结构300可以设置在第一重分布衬底100的边缘区域处的顶表面上。连接结构300可以设置为多个，并且多个连接结构300可以彼此间隔开。连接结构300可以与第一半导体芯片210、导电柱234、第二半导体芯片250、第一模制层240和第二模制层260横向间隔开。当在平面图中观察时，连接结构300可以与第一半导体芯片210、导电柱234、第二半导体芯片250、第一模制层240和第二模制层260接壤，或者围绕第一半导体芯片210、导电柱234、第二半导体芯片250、第一模制层240和第二模制层260。连接结构300的顶表面可以位于比导电柱234的顶表面高的水平处。连接结构300的顶表面可以位于与第二半导体芯片250的顶表面250a相同或比其更高的水平处。连接结构300可以对应地设置在第一重分布焊盘150上并且耦接到第一重分布焊盘150。因此，连接结构300可以耦接到第一重分布衬底100。连接结构300可以通过第一重分布衬底100电连接到外部连接端子500、第一半导体芯片210和/或第二半导体芯片250。每个连接结构300可以具有圆柱形。然而，在不同的实施例中，连接结构300的形状可以进行不同的改变。连接结构300可以是金属柱。例如，连接结构300可以包括铜或钨。

半导体封装10还可以包括导电种子图案305。导电种子图案305可以对应地设置在连接结构300的底表面上。例如，导电种子图案305可以设置在连接结构300与它们对应的第一重分布焊盘150之间。导电种子图案305可以包括与第一重分布焊盘150和连接结构300的金属材料不同的金属材料。与所示的不同，可以省略导电种子图案305，并且连接结构300可以直接耦接到第一重分布焊盘150。

第三模制层400可以设置在第一重分布衬底100上，以在连接结构300的侧壁、第一模制层240的侧壁和第二模制层260的侧壁上，并且至少部分地覆盖连接结构300的侧壁、第一模制层240的侧壁和第二模制层260的侧壁。第三模制层400还可以在第二半导体芯片250的顶表面250a上，并且至少部分地覆盖第二半导体芯片250的顶表面250a。第三模制层400可以具有与连接结构300的顶表面共面的顶表面。与所示的不同，第三模制层400还可以暴露第二半导体芯片250的顶表面250a。第三模制层400还可以在凸块结构220上，并且至少部分地覆盖凸块结构220。第三模制层400可以封装凸块焊盘224、阻挡图案225、接合图案226和焊料凸块227。在其他实施例中，底部填充图案(未示出)可以介于第一重分布衬底100与凸块结构220之间。第三模制层400可以具有与第一重分布衬底100的侧壁对齐的侧壁。

第三模制层400可以包括诸如环氧基模塑料的介电聚合物和诸如氧化硅、碳化硅或氧化铝的填料。第三模制层400可以包括与第一模制层240和第二模制层260的材料相同或不同的材料。

第二重分布衬底600可以设置在第三模制层400和连接结构300上。第二重分布衬底600可以设置在第二半导体芯片250上，并与第二半导体芯片250的顶表面250a竖直间隔开。第二重分布衬底600可以电连接到连接结构300。

第二重分布衬底600可以包括第二介电层601、第二重分布图案630、第二种子图案635和第二重分布焊盘650。第二介电层601可以设置为多个。多个第二介电层601可以堆叠在第三模制层400上。第二介电层601可以包括光成像介电(PID)材料。第二介电层601可以包括彼此相同的材料。可以在相邻的第二介电层601之间设置模糊的界面。在不同的实施例中，第二介电层601的数量可以进行不同的改变。

第二重分布图案630可以设置在连接结构300上。每个第二重分布图案630可以包括第二过孔部分和第二布线部分。第二过孔部分可以设置在对应的第二介电层601中。第二布线部分可以设置在第二过孔部分上，并且第二布线部分和第二过孔部分可以彼此连接而其间没有界面。每个第二重分布图案630的第二布线部分可以延伸到对应的第二介电层601的顶表面上。第二重分布图案630可以包括金属，诸如铜。

第二重分布图案630可以包括彼此堆叠的第二下重分布图案和第二上重分布图案。例如，第二下重分布图案可以设置在连接结构300的顶表面上以耦接到连接结构300。第二上重分布图案可以设置在第二下重分布图案上并耦接到第二下重分布图案。

第二种子图案635可以对应地设置在第二重分布图案630的底表面上。例如，每个第二种子图案635可以设置在对应的第二重分布图案630的第二过孔部分的底表面和侧壁上，并且可以延伸到对应的第二重分布图案630的第二布线部分的底表面上。第二种子图案635可以包括与连接结构300和第二重分布图案630不同的金属材料。第二种子图案635可以用作阻挡层，以减少或防止包括在第二重分布图案630中的材料的扩散。

第二重分布焊盘650可以设置在第二重分布图案630的第二上重分布图案上，以耦接到第二重分布图案630。第二重分布焊盘650可以彼此横向间隔开。第二重分布焊盘650的下部可以设置在最上方第二介电层601中。第二重分布焊盘650的上部可以延伸到最上方第二介电层601的顶表面上。第二重分布焊盘650可以包括金属，诸如铜。

第二重分布焊盘650可以通过重分布图案630耦接到连接结构300。当设置第二重分布图案630时，至少一个第二重分布焊盘650可以不与电连接到至少一个第二重分布焊盘650的连接结构300竖直对齐。因此，可以自由地设计第二重分布焊盘650的布置。堆叠在一个连接结构300与其对应的第二重分布焊盘650之间的第二重分布图案630的数量可以进行各种改变，而不限于所示的数量。例如，一个或三个或更多个第二重分布图案630可以设置在一个连接结构300与其对应的第二重分布焊盘650之间。

第二重分布衬底600还可以包括第二种子焊盘655。第二种子焊盘655可以介于最上方第二重分布图案630与第二重分布焊盘650之间。第二种子焊盘655可以包括金属材料。

图4是示出了根据本发明构思的一些实施例的半导体封装的截面图。除了以下描述之外，将省略以避免对参照图1至图3B所述的那些特征的描述。

参照图4，半导体封装11可以包括第四模制层265，代替图1和图2中所示的第一模制层240和第二模制层260。第四模制层265可以通过合并图2的第一模制层240和第二模制层260来获得。第四模制层265可以在第一半导体芯片210的侧表面、第二半导体芯片250的侧表面以及第二半导体芯片250的底表面250b的一部分上，并至少部分地覆盖第一半导体芯片210的侧表面、第二半导体芯片250的侧表面以及第二半导体芯片250的底表面250b的一部分。第四模制层265可以在导电柱234的侧表面和第四接合焊盘232的侧表面上，并至少部分地覆盖导电柱234的侧表面和第四接合焊盘232的侧表面。第四模制层265可以在钝化图案223的顶表面上，并至少部分地覆盖钝化图案223的顶表面。第四模制层265可以具有与第二半导体芯片250的顶表面250a共面的顶表面265a。第四模制层265可以具有与第一半导体芯片210的底表面210b共面的底表面265b。

子半导体封装SP可以具有第一区域R1、第二区域R2和第三区域R3。第一区域R1可以由第一半导体芯片210所占据的区域和与第一半导体芯片210竖直重叠的区域构成。第二区域R2可以由第二半导体芯片250的边缘区域和与边缘区域竖直重叠的区域构成。第三区域R3可以由第四模制层265的区域和与第四模制层265的周围区域重叠的区域构成，第四模制层265在平面图中与第二半导体芯片250的侧表面接壤或者围绕第二半导体芯片250的侧表面。在平面图中，第三区域R3可以与第二区域R2接壤或者围绕第二区域R2。当在平面图中观察时，第二区域R2和第三区域R3都不可以与第一半导体芯片200重叠。当在平面图中观察时，第三区域R3可以不与第二区域R2重叠。当在平面图中观察时，第三区域R3可以不与第一半导体芯片210和第二半导体芯片250中的任何一个重叠。

在第二区域R2上，导电柱234可以延伸到或穿透第四模制层265以耦接到第四结合焊盘232和凸块焊盘224。第四模制层265可以仅设置在第二区域R2和第三区域R3上。

第四模制层265可以包括诸如环氧基模塑料的介电聚合物和诸如氧化硅、碳化硅和/或氧化铝的填料。

图5是示出了根据本发明构思的一些实施例的半导体封装的截面图。除了以下描述之外，将省略以避免对参照图1至图3B所述的那些特征的描述。

参照图5，半导体封装12可以包括下重分布层270，代替图1和图2中所示的凸块结构220。例如，在一些实施例中可以省略凸块结构220。下重分布层270可以设置在第一半导体芯片210的底表面210b、第一模制层240的底表面240b和导电柱234的底表面上。下重分布层270可以包括下介电层、下重分布图案273和下重分布焊盘275。下介电层可以包括有机材料，诸如光成像介电(PID)材料。下介电层可以是多层，但是本发明构思的实施例不限于此。下重分布图案273可以设置在下介电层中。至少一个下重分布图案273可以耦接到导电柱234。其他下重分布图案273可以耦接到通孔214。短语“电连接到下重分布层270”可以包括“电连接到下重分布图案273”的含义。

下重分布焊盘275可以设置在下重分布层270的底表面上，以与下重分布图案273电连接。下重分布焊盘275可以包括第一下重分布焊盘275A和第二下重分布焊盘275B。在第一区域R1上，第一下重分布焊盘275A可以通过下重分布图案273耦接到通孔214。与所示的不同，至少一个第一下重分布焊盘275A可以不竖直连接到与其电连接的通孔214。因此，第一下重分布焊盘275A的布置可以更自由地设计，而不限于通孔214的布置。

第二下重分布焊盘275B可以通过第二区域R2上的对应的下重分布图案273耦接到导电柱234。第二下重分布焊盘275B可以与第一下重分布焊盘275A横向间隔开并电绝缘。第二下重分布焊盘275B可以是电压供应焊盘。至少一个第二下重分布焊盘275B可以与导电柱234竖直重叠。因此，无源元件800与导电柱234之间的电路径可以具有减小的长度。下重分布图案273和下重分布焊盘275可以包括金属。

半导体封装12还可以包括第一凸块511和第二凸块512。在第一区域R1上，第一凸块511可以介于第一重分布衬底100与第一半导体芯片210之间。例如，每个第一凸块511可以设置在第一重分布衬底100与下重分布层270之间，以耦接到对应的第一重分布焊盘150和对应的下重分布焊盘275。因此，第一凸块511可以电连接到通孔214。第一凸块511可以包括焊料材料。第一凸块511还可以包括柱状图案(未示出)

在第二区域R2上，第二凸块512可以介于第一重分布衬底100与导电柱234之间。例如，第二凸块512可以设置在第一重分布衬底100与下重分布层270之间，以耦接到对应的第一重分布焊盘150和对应的第二下重分布焊盘275B。因此，第二凸块512可以电连接到导电柱234。第二凸块512可以是电源凸块或接地凸块，并且可以用作将电压供应到第二半导体芯片250的路径。第二凸块512可以具有与第一凸块511的高度基本相同的高度。第二凸块512可以具有与第一凸块511的宽度基本相同的宽度。短语“某些组件在宽度、高度和水平方面是相同的”可以包括在制造工艺期间可能出现的允许公差。第二凸块512可以包括焊料材料。第二凸块512还可以包括柱状图案(未示出)。

图6是示出了根据本发明构思的一些实施例的半导体封装的截面图。除了以下描述之外，将省略以避免对参照图1至图3B和图5所述的那些特征的描述。

参照图6，半导体封装13可以包括第一重分布衬底100、外部连接端子500、无源元件800、第一半导体芯片210和第二半导体芯片250、第一、第二和第三模制层240、260和400、导电柱234、连接结构300和第二重分布衬底600。半导体封装13可以不包括参照图5描述的第一凸块511和第二凸块512中的任何一个。

第一重分布衬底100可以包括第一介电层101、第一重分布图案130、第一种子图案135、第一种子焊盘155和第一重分布焊盘150。第一重分布衬底100可以不包括图1和图2中讨论的凸块下图案120。第一重分布衬底100可以与下重分布层270和第三模制层400直接接触。例如，最上方第一介电层101可以与下重分布层270的底表面和第三模制层400的底表面直接接触。

第一种子图案135可以对应地设置在第一重分布图案130的顶表面上。最上方第一介电层101中的第一种子图案135可以耦接到下重分布焊盘275或导电种子图案305。例如，最上方第一重分布图案130中的每一个可以包括与重分布焊盘275和导电种子图案305之一竖直重叠的第一过孔部分。

与所示的不同，在其他实施例中，可以省略下重分布层270，并且第一重分布衬底100可以与第一模制层240、导电柱234和第一半导体芯片210直接接触。

外部连接端子500可以设置在最下方第一重分布图案130的底表面上。最下方第一重分布图案130可以用作外部连接端子500的焊盘。

半导体封装13可以通过先芯片工艺来制造，但是本发明构思的实施例不限于此。

图7是示出了根据本发明构思的一些实施例的半导体封装的截面图。除了以下描述之外，将省略以避免对参照图1至图3B所述的那些特征的描述。

参照图7，半导体封装14可以包括连接衬底350，代替图1和图2所示的连接结构300。连接衬底350可以包括基底层351、竖直结构352、上连接焊盘354和下连接焊盘355。连接衬底350可以包括通孔350H。

基底层351可以设置在第一重分布衬底100上。基底层351可以设置为与第一半导体芯片210、第二半导体芯片250、第一模制层240和第二模制层260彼此间隔开。例如，基底层351可以包括介电树脂。根据一些实施例，基底层351可以包括聚羟基苯乙烯(PHS)、聚苯并恶唑(PBO)和/或聚丙二醇(PPG)。

竖直结构352可以设置为延伸到或穿透基底层351。上连接焊盘354可以设置在基底层351的顶表面上。上连接焊盘354可以电连接到第二重分布图案630中的对应的一个第二重分布图案。下连接焊盘355可以设置在基底层351的底表面上。下连接焊盘355可以连接到第一重分布焊盘150中的对应的第一重分布焊盘。竖直结构352可以将上连接焊盘354连接到下连接焊盘355。竖直结构352可以包括金属材料，诸如铜。上连接焊盘354和下连接焊盘355可以包括金属材料，诸如铝。

半导体封装14还可以包括连接端子360。连接端子360可以介于连接衬底350与第一重分布衬底100之间，并电连接到连接衬底350和第一重分布衬底100。连接端子360可以与连接衬底350的下连接焊盘355接触，并与被包括在第一重分布衬底100内的第一重分布焊盘150中的对应第一重分布焊盘接触。连接端子360可以包括焊料材料。焊料材料可以包括例如锡、铋、铅、银和/或其任何合金。

当在平面图中观察时，通孔350H可以在其中设置有第一半导体芯片210、凸块结构220、第二半导体芯片250、第一模制层240和第二模制层260。例如，当在平面图中观察时，连接衬底350可以与第一半导体芯片210、凸块结构220、第二半导体芯片250、第一模制层240和第二模制层260接壤，或者包围第一半导体芯片210、凸块结构220、第二半导体芯片250、第一模制层240和第二模制层260。

第三模制层400可以介于第一模制层240与第二模制层260之间。第三模制层400可以延伸到连接衬底350的底表面，以与连接端子360的侧表面接壤或者围绕连接端子360的侧表面。第三模制层400可以密封连接端子360。在其他实施例中，底部填充图案(未示出)可以介于连接衬底350与第一重分布衬底100之间。

半导体封装14可以是扇出面板级封装(FOPLP)，但是本发明构思的实施例不限于此。

图8是示出了根据本发明构思的一些实施例的半导体封装的截面图。

参照图8，半导体封装20可以包括下封装30和上封装40。下封装30可以与图1和图2的示例中描述的半导体封装10基本相同。例如，下封装30可以包括第一重分布衬底100、外部连接端子500、无源元件800、子半导体封装SP、连接结构300、第三模制层400和第二重分布衬底600。又例如，下封装30可以与图4的半导体封装12、图6的半导体封装13或图7的半导体封装14基本相同。

上封装40可以包括上半导体芯片710和上模制层740。上封装40还可以包括热辐射结构790。上半导体芯片710可以设置在第二重分布衬底600的顶表面上。连接凸块675可以设置在第二重分布衬底600与上半导体芯片710之间，以耦接到第二重分布焊盘650和上芯片焊盘712。上芯片焊盘712可以设置在上半导体芯片710的底表面上。上模制层740可以直接设置在第二重分布衬底600上。上模制层740还可以延伸到上半导体芯片71 0的底表面上以密封连接凸块675。在其他实施例中，底部填充图案(未示出)可以介于第二重分布衬底600与上半导体芯片710之间。

热辐射结构790可以设置在上半导体芯片710的顶表面和上模制层740的顶表面上。热辐射结构790还可以延伸到上模制层740的侧表面上。热辐射结构790可以包括散热器、散热片或热界面材料(TIM)层。热辐射结构790可以包括例如金属。

图9是示出了根据本发明构思的一些实施例的半导体封装的截面图。

参照图9，半导体封装21可以包括下封装30和上封装41。下封装30可以与图8的示例中讨论的基本相同。

上封装41可以包括上衬底700、上半导体芯片710、上模制层740和热辐射结构790。上衬底700可以设置在第二重分布衬底600的顶表面上，并与第二重分布衬底600的顶表面间隔开。上衬底700可以是印刷电路板(PCB)或重分布层。上衬底700可以分别在上衬底700的底表面和顶表面上设置有第一衬底焊盘701和第二衬底焊盘702。上衬底700可以在其中设置有耦接到第一衬底焊盘701和第二衬底焊盘702的金属线701。

上半导体芯片710可以安装在上衬底700的顶表面上。上半导体芯片710可以在其底表面上包括上芯片焊盘712。与所示的不同，可以设置多个上半导体芯片710。多个上半导体芯片710可以彼此竖直堆叠。在其他实施例中，多个上半导体芯片710可以设置为彼此横向间隔开。为了简洁起见，将描述单个上半导体芯片710。

上封装41还可以包括上凸块750。上凸块750可以设置在上衬底700与上半导体芯片710之间，以耦接到第二衬底焊盘702和上芯片焊盘712。上凸块750可以包括焊料材料。上凸块750还可以包括柱状图案。

第二重分布衬底600与上衬底700可以在其间设置有连接凸块675。例如，连接凸块675可以设置在第二重分布焊盘650与第一衬底焊盘701之间，并耦接到第二重分布焊盘650和第一衬底焊盘701。因此，上半导体芯片710可以通过连接凸块675电连接到第二半导体芯片250、第一半导体芯片210和/或外部连接端子500。

上衬底700上可以在其上设置有上模制层740，上模制层740位于上半导体芯片710上并至少部分地覆盖上半导体芯片710。上模制层740可以包括介电聚合物，诸如环氧基模塑料。

热辐射结构790可以设置在上半导体芯片710的顶表面和上模制层740的顶表面上。热辐射结构790可以具有与图8所示的热辐射结构790相同的配置。

图10至图13是示出了根据本发明构思的一些实施例的半导体封装的制造方法的截面图。

参照图10，可以在第一承载衬底900上形成凸块下图案120、第一介电层101、第一种子图案135和第一重分布图案130。

根据一些实施例，可以执行电镀工艺，以在第一承载衬底900上形成凸块下图案120。第一介电层101可以形成在第一承载衬底900上，以位于凸块下图案120的侧壁和顶表面上，并至少部分地覆盖凸块下图案120的侧壁和顶表面。可以在第一介电层101中形成第一开口109以暴露凸块下图案120。

可以在第一开口109中和在第一介电层101的顶表面上共形地形成种子导电层(未示出)。第一重分布图案130可以通过执行将种子导电层用作电极的电镀工艺来形成。第一重分布图案130可以形成在第一开口109中和在第一介电层101的顶表面上，从而形成种子导电层的一部分。每个第一重分布图案130可以包括第一过孔部分和第一布线部分。第一过孔部分可以形成在对应的第一开口109中。第一布线部分可以形成在第一过孔部分上，并且可以延伸到第一介电层101的顶表面上。种子导电层可以经历蚀刻工艺，在蚀刻工艺中第一重分布图案130被用作蚀刻掩模，以形成第一种子图案135。

可以重复地执行第一介电层101的形成、第一种子图案135的形成和第一重分布图案130的形成。因此，可以形成堆叠的第一介电层101，并且可以形成堆叠的第一重分布图案130。

可以在最上方第一介电层101的对应的第一开口109中形成第一重分布焊盘150，从而耦接到第一重分布图案130。在形成第一重分布焊盘150之前，可以形成第一种子焊盘155。可以执行电镀工艺，在电镀工艺中第一种子焊盘155用作电极以形成第一重分布焊盘150。因此，可以制造第一重分布衬底100。第一重分布衬底100可以包括第一介电层101、凸块下图案120、第一种子图案135、第一重分布图案130、第一种子焊盘155和第一重分布焊盘150。

可以在位于第一重分布衬底100的边缘区域上的第一重分布焊盘150上形成导电种子图案305。可以执行电镀工艺，在电镀工艺中导电种子图案305被用作电极，以形成连接结构300。连接结构300可以形成在导电种子图案305上。然而，导电种子图案305和连接结构300都不能形成在位于第一重分布衬底100的中心区域上的第一重分布焊盘150上。

参照图11，可以形成一个或多个导电柱234。第二承载衬底910可以在其上设置有第一主体212，其中在第一主体212上形成有通孔214和第一钝化层218。可以在第一主体212的顶表面和侧表面上形成模制层(未示出)。模制层可以包括环氧基模塑料。模制层可以经历平坦化工艺，以暴露第一钝化层218并形成第一模制层240。

第一模制层240可以经历光刻工艺和蚀刻工艺，以形成第二开口240H1和在第二开口240H1中的导电柱234。导电柱234的顶表面可以位于比第一模制层240的顶表面240a的水平低的水平处。

参照图12，可以形成第一接合焊盘216和第四接合焊盘232。第一接合焊盘216和第四接合焊盘232的形成可以包括：允许第一模制层240和第一钝化层218经历光刻工艺和蚀刻工艺，以形成第三开口218H和第四开口240H2；以及在第三开口218H和第四开口240H2中形成第一接合焊盘216和第四接合焊盘232。第三开口218H可以是与通孔214竖直重叠的空间。第四开口240H2可以是与导电柱234竖直重叠的空间。当形成第一接合焊盘216时，可以形成第一半导体芯片210。

参照图13，可以制造初级封装10p。例如，可以在第一半导体芯片210和第一模制层240上形成第二半导体芯片250和第二模制层260。第二半导体芯片250可以包括第二主体252、第二接合焊盘254、第三接合焊盘256和第二钝化层258。第二接合焊盘254可以与第一接合焊盘216接触。第三接合焊盘256可以与第四接合焊盘232接触。在第三区域R3上，第二模制层260可以与第一模制层240接触。第三区域R3可以指示与参照图1和图2描述的第三区域R3的区域相同的区域。

可以去除第二承载衬底910，并且可以在第一半导体芯片210和第一模制层240下方形成凸块结构220。凸块结构220的形成可以包括：在通孔214和导电柱234下方形成凸块焊盘224；形成在凸块焊盘224的侧表面和顶表面上并至少部分地覆盖凸块焊盘224的侧表面和顶表面的钝化层；允许钝化层经历光刻工艺和蚀刻工艺以暴露凸块焊盘224的底表面的至少一部分；以及形成沿向下方向(D3方向)设置在凸块焊盘224下方的阻挡图案225、接合图案226和焊料凸块227。因此，可以制造初级封装10p。

返回参照图2，图13中制造的初级封装10p可以安装在第一重分布衬底100的顶表面上。因此，第一半导体芯片210、第二半导体芯片250和导电柱234可以电连接到第一重分布衬底100。

可以在第一重分布衬底100的顶表面上形成第三模制层400，以在第一重分布衬底100、第一模制层240、第二模制层260、第二半导体芯片250、凸块结构220和连接结构300上，并至少部分地覆盖第一重分布衬底100、第一模制层240、第二模制层260、第二半导体芯片250、凸块结构220和连接结构300。第三模制层400可以在第二半导体芯片250的顶表面250a和连接结构300的顶表面上，并至少部分地覆盖第二半导体芯片250的顶表面250a和连接结构300的顶表面。第三模制层400的顶表面可以位于比第二半导体芯片250的顶表面250a和连接结构300的顶表面高的水平处。第三模制层400还可以延伸到凸块结构220的底表面上以在阻挡图案225的侧表面、接合图案226的侧表面和焊料凸块227的侧表面上，并至少部分地覆盖阻挡图案225的侧表面、接合图案226的侧表面和焊料凸块227的侧表面。

可以对第三模制层400执行研磨工艺以暴露连接结构300的顶表面。例如，可以通过执行化学机械抛光工艺来执行研磨工艺。在研磨工艺终止之后，连接结构300的暴露的顶表面可以位于与第三模制层400的顶表面基本相同的水平处。第二半导体芯片250的顶表面250a可以在第三模制层400上，并至少部分地被第三模制层400覆盖。在其他实施例中，第二半导体芯片250的顶表面250a可以被暴露，而不被第三模制层400覆盖。

可以在第三模制层400和连接结构300上形成第二介电层601、第二种子图案635、第二重分布图案630、第二种子焊盘655和第二重分布焊盘650，从而可以制造第二重分布衬底600。

根据一些实施例，第二介电层601可以形成在第三模制层400的顶表面上。可以在第二介电层601中形成开口，以对应地暴露连接结构300的顶表面。第二种子图案635可以共形地形成在开口中以及第二介电层601的顶表面上。第二重分布图案630可以形成在开口中和第二介电层601的顶表面上，从而位于第二种子图案635上，并至少部分地覆盖第二种子图案635。每个第二重分布图案630可以包括第二过孔部分和第二布线部分。第二过孔部分可以形成在对应的开口中。第二布线部分可以形成在第二过孔部分上，并且可以延伸到第二介电层601的顶表面上。第二种子图案635和第二重分布图案630的形成可以与图10的示例中描述的第一种子图案135和第一重分布图案130的形成相同或相似。可以重复地执行第二介电层601的形成、第二种子图案635的形成和第二重分布图案630的形成。因此，可以形成多个堆叠的第二介电层601，并且可以形成多个堆叠的第二重分布图案630。

可以在最上方第二介电层601中和最上方第二介电层601的顶表面上形成第二重分布焊盘650。在形成第二重分布焊盘650之前，可以形成第二种子焊盘655。可以执行电镀工艺，在电镀工艺中第二种子焊盘650用作电极以形成第二重分布焊盘650。因此，可以制造第二重分布衬底600。第二重分布衬底600可以包括第二介电层601、第二种子图案635、第二重分布图案630、第二种子焊盘655和第二重分布焊盘650。

可以去除第一承载衬底900以暴露第一重分布衬底100的底表面101b。例如，可以暴露最下方第一介电层101的底表面和凸块下图案120的底表面。

外部连接端子500可以对应地形成在凸块下图案120的底表面上以耦接到凸块下图案120。通过上述工艺，最终可以制造出半导体封装10。

下面提供了对单个半导体封装10的描述，但是制造半导体封装的方法不限于芯片级制造实施例。例如，半导体封装10可以以芯片级、面板级或晶片级制造。

根据本发明构思的实施例，半导体封装可以包括衬底、在衬底上包括通孔的第一半导体芯片、在第一半导体芯片上的第二半导体芯片和导电柱，其中第二半导体芯片通过导电柱连接到衬底。导电柱的宽度可以大于通孔的宽度。另外，导电柱可以直接将衬底和第二半导体芯片彼此连接，而不穿过第一半导体芯片。因此，与通过第一半导体芯片的通孔向第二半导体芯片提供电压的示例相比，可以有利地向第二半导体芯片提供电压。因此，半导体封装可以提供改善的电特性。

此外，第一半导体芯片和第二半导体芯片可以通过直接接触来连接，在第一半导体芯片与第二半导体芯片的焊盘之间没有诸如凸块的连接端子。此外，第二半导体芯片和导电柱可以通过直接接触来连接，在导电柱与第二半导体芯片的焊盘之间没有连接端子。因此，第一半导体芯片、第二半导体芯片和第一重分布衬底之间的电压供应路径可以具有减小的长度，并且因此半导体封装可以具有改善的电特性。

本发明构思的实施例的详细描述不应被解释为限于这里阐述的实施例，并且本发明构思旨在覆盖各种组合，在不脱离本发明构思的精神和范围的情况下，可以对不同实施例进行修改和变化。

Claims (20)

1.一种半导体封装，包括：

衬底；

第一半导体芯片，在所述衬底上，其中，所述第一半导体芯片包括在所述第一半导体芯片中的通孔以及在所述第一半导体芯片的上部上的多个第一接合焊盘；

第二半导体芯片，在所述第一半导体芯片上，其中，所述第二半导体芯片包括在所述第二半导体芯片的下部上的多个第二接合焊盘；以及

导电柱，在所述衬底的顶表面与所述第二半导体芯片的底表面之间并与所述第一半导体芯片横向间隔开，

其中，所述第一接合焊盘与所述第二接合焊盘接触，以及

其中，所述第二半导体芯片在第一方向上的宽度大于所述第一半导体芯片在所述第一方向上的宽度，所述第一方向与由所述衬底的底表面限定的平面平行。

2.根据权利要求1所述的半导体封装，其中，

所述第一半导体芯片还包括在所述第一半导体芯片的所述上部上的第一钝化层，所述第一钝化层沿所述第一接合焊盘的侧表面延伸，

所述第二半导体芯片还包括在所述第二半导体芯片的所述下部上的第二钝化层，所述第二钝化层沿所述第二接合焊盘的侧表面延伸，以及

所述第一钝化层的顶表面与所述第二钝化层的底表面接触。

3.根据权利要求1所述的半导体封装，还包括耦接到所述导电柱并在所述第一方向上与所述第一半导体芯片间隔开的第三接合焊盘，

其中，所述第二半导体芯片还包括在所述第二半导体芯片的所述下部上的第四接合焊盘，所述第四接合焊盘在第二方向上与所述导电柱竖直重叠，所述第二方向垂直于由所述衬底的所述底表面限定的所述平面，以及

其中，所述第三接合焊盘与所述第四接合焊盘彼此接触。

4.根据权利要求1所述的半导体封装，还包括在所述第一半导体芯片下方的凸块结构，

其中，所述凸块结构包括：

凸块焊盘，在所述导电柱下方并在所述通孔下方；

阻挡图案，与所述凸块焊盘的底表面接触；以及

接合图案和焊料凸块，沿向下的方向依次设置在所述阻挡图案下方。

5.根据权利要求1所述的半导体封装，还包括安装在所述衬底的底表面上的无源元件，

其中，所述导电柱在第二方向上与所述无源元件的至少一部分竖直重叠，所述第二方向垂直于由所述衬底的所述底表面限定的所述平面。

6.根据权利要求1所述的半导体封装，其中，

所述通孔在所述第一方向上具有第一宽度，

所述导电柱在所述第一方向上具有第二宽度，以及

所述第二宽度大于所述第一宽度。

7.根据权利要求1所述的半导体封装，还包括在所述第一半导体芯片的侧壁、所述第二半导体芯片的侧壁以及所述导电柱的侧壁上的第一模制层，

其中，所述第一模制层的顶表面与所述第二半导体芯片的顶表面共面。

8.根据权利要求7所述的半导体封装，还包括：

连接结构，在所述衬底上并在所述第一方向上与所述第一模制层间隔开；以及

第二模制层，在所述连接结构的侧壁和所述第一模制层的侧壁上。

9.根据权利要求1所述的半导体封装，还包括在所述第一半导体芯片下方的下重分布层，

其中，所述下重分布层包括：

下介电层；

多个下重分布图案，在所述下介电层中；以及

第一下重分布焊盘和第二下重分布焊盘，耦接到所述下重分布图案，

其中，所述第一下重分布焊盘通过所述下重分布图案之一连接到所述通孔，以及

其中，所述第二下重分布焊盘通过另一下重分布图案连接到所述导电柱。

10.根据权利要求9所述的半导体封装，其中，所述衬底包括：

多个第一介电层；以及

多个第一重分布图案，在所述第一介电层中，

其中，所述第一介电层中的最上方第一介电层与所述下重分布层接触，以及

其中，所述第一重分布图案中的最上方第一重分布图案与所述第一下重分布焊盘和所述第二下重分布焊盘接触。

11.根据权利要求1所述的半导体封装，还包括：包括通孔的连接衬底，

其中，所述连接衬底包括：

基底层；

竖直结构，所述竖直结构延伸到所述基底层中；

上连接焊盘，在所述竖直结构的顶表面上；以及

下连接焊盘，在所述竖直结构的底表面上，

其中，当在平面图中观察时，所述第一半导体芯片和所述第二半导体芯片在所述通孔中。

12.一种半导体封装，包括：

衬底；

第一半导体芯片，在所述衬底上并包括在所述第一半导体芯片中的通孔，所述第一半导体芯片在第一方向上具有第一宽度；

第二半导体芯片，在所述第一半导体芯片上，所述第二半导体芯片在所述第一方向上具有第二宽度；

第一模制层，在平面图中围绕所述第一半导体芯片；以及

第二模制层，在平面图中围绕所述第二半导体芯片，

其中，所述第二宽度大于所述第一宽度，以及

所述第一模制层的顶表面的一部分与所述第二模制层的整个底表面接触。

13.根据权利要求12所述的半导体封装，其中，

所述第一模制层的顶表面与所述第一半导体芯片的顶表面共面，以及

所述第二模制层的底表面与所述第二半导体芯片的底表面共面。

14.根据权利要求12所述的半导体封装，其中，所述第一模制层的侧壁与所述第二模制层的侧壁线性对齐。

15.根据权利要求12所述的半导体封装，还包括在所述第一模制层的侧壁上和在所述第二模制层的侧壁上的第三模制层，

其中，所述第三模制层还在所述第一半导体芯片的底表面的至少一部分上和在所述第二半导体芯片的顶表面的至少一部分上。

16.根据权利要求12所述的半导体封装，还包括：导电柱，在所述衬底上并在所述第一方向上与所述第一半导体芯片间隔开，所述第一方向平行于所述衬底的底表面，

其中，所述导电柱在垂直于所述衬底的所述底表面的第二方向上与所述第二半导体芯片的一部分竖直重叠。

17.根据权利要求16所述的半导体封装，还包括在所述第一半导体芯片下方的凸块结构，

其中，所述凸块结构包括：

凸块焊盘，在所述导电柱下方并在所述通孔下方；

阻挡图案，与所述凸块焊盘的底表面接触；以及

接合图案和焊料凸块，沿向下的方向依次设置在所述阻挡图案下方。

18.根据权利要求16所述的半导体封装，还包括在所述第一半导体芯片下方的下重分布层，

其中，所述下重分布层包括：

下介电层；

多个下重分布图案，在所述下介电层中；以及

第一下重分布焊盘和第二下重分布焊盘，电连接到所述下重分布图案，

其中，所述第一下重分布焊盘通过所述下重分布图案之一耦接到所述通孔，以及

其中，所述第二下重分布焊盘通过另一下重分布图案耦接到所述导电柱。

19.一种半导体封装，包括：

第一重分布衬底，包括第一介电层、第一种子图案和在所述第一种子图案上的第一导电图案，其中，所述第一介电层包括光成像聚合物；

焊球，在所述第一重分布衬底的底表面上；

第一半导体芯片，在所述第一重分布衬底的顶表面上并包括在所述第一半导体芯片中的多个通孔，其中，所述第一半导体芯片包括在所述第一半导体芯片的上部上的多个接合焊盘；

导电柱，在所述第一重分布衬底的顶表面上并与所述第一半导体芯片横向间隔开；

第二半导体芯片，在所述第一半导体芯片和所述导电柱中的每一个的顶表面上并耦接到所述通孔和所述导电柱，其中，所述第二半导体芯片包括在所述第二半导体芯片的下部上的多个第二接合焊盘；

连接结构，在所述第一重分布衬底的顶表面上并与所述导电柱、所述第一半导体芯片和所述第二半导体芯片横向间隔开；

第一模制层，在所述第一重分布衬底的顶表面上，其中，所述第一模制层在所述连接结构的侧壁上并在平面图中围绕所述第一半导体芯片和所述第二半导体芯片；以及

第二重分布衬底，在所述第一模制层和所述连接结构上，

其中，所述第二重分布衬底耦接到所述连接结构，

其中，所述第一接合焊盘与所述第二接合焊盘接触，以及

其中，所述第二半导体芯片在第一方向上的宽度大于所述第一半导体芯片在所述第一方向上的宽度，所述第一方向平行于所述第一重分布衬底的所述底表面。

20.根据权利要求19所述的半导体封装，还包括安装在所述第二重分布衬底上的上封装，

其中，所述上封装包括上半导体芯片和上模制层，

其中，所述上半导体芯片包括在所述上半导体芯片的下部上的上芯片焊盘。