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CN117878157B - 一种沟槽mosfet器件及沟槽mosfet器件阵列 - Google Patents

一种沟槽mosfet器件及沟槽mosfet器件阵列 Download PDF

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CN117878157B CN202410263359.1A CN202410263359A CN117878157B CN 117878157 B CN117878157 B CN 117878157B CN 202410263359 A CN202410263359 A CN 202410263359A CN 117878157 B CN117878157 B CN 117878157B
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

本申请提供一种沟槽MOSFET器件及沟槽MOSFET器件阵列，通过分别形成掩埋区和第三掺杂区，可以精确控制掩埋区和第三掺杂区的宽度，进而，对于相邻的沟槽MOSFET器件，可以精确控制掩埋区之间的距离，以及第三掺杂区之间的距离，由于相邻掩埋区之间以及相邻第三掺杂区之间会形成JFET区，通过设置相邻的第三掺杂区之间的距离大于相邻的掩埋区之间的距离，进而使得相邻的第三掺杂区之间形成电阻更小的JFET区，降低了器件的导通电阻，且增加了电流扩展空间，增大器件导通电流，可以提升沟槽MOSFET器件的导通特性，同时掩埋区可以很好的保护栅极槽角，提升沟槽MOSFET的整体器件性能。

Description

一种沟槽MOSFET器件及沟槽MOSFET器件阵列
技术领域
本申请涉及半导体技术领域，特别涉及一种沟槽MOSFET器件及沟槽MOSFET器件阵列。
背景技术
目前，随着半导体技术的迅速发展，沟槽金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）器件已经成为人们的研究热点。但是现有的沟槽MOSFET器件中，仍然存在利用JFET区保护栅极槽角和其较大导通电阻之间的矛盾关系，影响器件性能进一步提升。因此，提供一种全新的沟槽MOSFET器件成为目前急需解决的技术问题。
发明内容
有鉴于此，本申请的目的在于提供一种沟槽MOSFET器件及沟槽MOSFET器件阵列，降低了器件的导通电阻，增大器件导通电流，可以提升沟槽MOSFET器件的导通特性，提升沟槽MOSFET的器件性能。其具体方案如下：
第一方面，本申请提供了一种沟槽MOSFET器件，包括：
沿第一方向依次堆叠的漏极金属层、衬底层、外延层、电流扩展层、阱层、源区和源极金属层；所述衬底层、所述外延层和所述电流扩展层具有第一掺杂类型，所述阱层具有与所述第一掺杂类型相反的第二掺杂类型；
与所述电流扩展层、所述阱层、所述源区和所述源极金属层同层，且设置在沟槽内的栅极结构；所述源区包括具有所述第一掺杂类型的第一掺杂区，以及具有所述第二掺杂类型的第二掺杂区，所述第一掺杂区和所述栅极结构相邻；
位于所述外延层内的掩埋区，所述掩埋区具有所述第二掺杂类型；
与所述电流扩展层同层设置且具有所述第二掺杂类型的第三掺杂区，所述第三掺杂区与所述掩埋区相连；在相邻的沟槽MOSFET器件中，相邻的所述第三掺杂区之间的距离大于相邻的所述掩埋区之间的距离。
可选地，所述第三掺杂区与所述沟槽的侧壁之间的距离小于预设距离，且所述第三掺杂区将所述掩埋区和所述阱层相连。
可选地，所述第三掺杂区至少与所述沟槽的一侧侧壁相接触。
可选地，所述第三掺杂区和所述第二掺杂区通过离子注入同时形成。
可选地，在第二方向上所述掩埋区的长度大于所述沟槽的长度，所述第二方向为与所述第一方向垂直的方向。
可选地，所述沟槽MOSFET器件还包括具有所述第一掺杂类型的第四掺杂区，所述第四掺杂区位于所述掩埋区和所述电流扩展层内，所述第四掺杂区与所述沟槽的一侧侧壁和底部相接触。
可选地，所述掩埋区包括多个掩埋层，多个所述掩埋层位于所述外延层的不同深度位置处；
或，所述掩埋区的厚度大于预设厚度。
第二方面，本申请实施例还提供了一种沟槽MOSFET器件阵列，包括多个所述的沟槽MOSFET器件，多个所述沟槽MOSFET器件在第一方向和第二方向上阵列排布。
可选的，多个所述沟槽MOSFET器件包括第一沟槽MOSFET器件，所述第一沟槽MOSFET器件中的第三掺杂区与所述沟槽的侧壁之间的距离小于预设距离，且所述第三掺杂区将所述掩埋区和所述阱层相连。
可选的，多个所述沟槽MOSFET器件还包括第二沟槽MOSFET器件，所述第二沟槽MOSFET器件中的第三掺杂区位于所述沟槽的底部和所述掩埋区之间，所述第一沟槽MOSFET器件和所述第二沟槽MOSFET器件在所述第一方向上交替排列。
本申请实施例提供了一种沟槽MOSFET器件及沟槽MOSFET器件阵列，沟槽MOSFET器件包括沿第一方向依次堆叠的漏极金属层、衬底层、外延层、电流扩展层、阱层、源区和源极金属层，以及栅极结构、掩埋层和第三掺杂区。其中，衬底层、外延层和电流扩展层具有第一掺杂类型，阱层具有与第一掺杂类型相反的第二掺杂类型，栅极结构与电流扩展层、阱层、源区和源极金属层同层，且设置在沟槽内的栅极结构，源区包括具有第一掺杂类型的第一掺杂区，以及具有第二掺杂类型的第二掺杂区，第一掺杂区和栅极结构相邻。掩埋区位于外延层内部，且具有第二掺杂类型，第三掺杂区与电流扩展层同层设置且具有第二掺杂类型，第三掺杂区与掩埋区相连。
由此可见，通过分别形成掩埋区和第三掺杂区，可以精确控制掩埋区和第三掺杂区的宽度，进而，对于相邻的沟槽MOSFET器件，可以精确控制掩埋区之间的距离，以及第三掺杂区之间的距离，由于相邻掩埋区之间以及相邻第三掺杂区之间会形成JFET区，通过设置相邻的第三掺杂区之间的距离大于相邻的掩埋区之间的距离，可以使得相邻的第三掺杂区之间的距离较大，进而使得相邻的第三掺杂区之间形成电阻更小的JFET区，降低了器件的导通电阻，且增加了电流扩展空间，增大器件导通电流，可以提升沟槽MOSFET器件的导通特性，同时掩埋区可以很好的保护栅极槽角，提升沟槽MOSFET的整体器件性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种沟槽MOSFET器件的结构示意图；
图2-6示出了本申请实施例提供的又一种沟槽MOSFET器件的结构示意图；
图7示出了本申请实施例提供的一种沟槽MOSFET器件阵列的结构示意图；
图8示出了本申请实施例提供的一种沟槽MOSFET器件阵列的俯视图；
图9示出了本申请实施例提供的一种沟槽MOSFET器件阵列的结构示意图；
图10-16示出了本申请实施例提供的一种沟槽MOSFET器件的形成过程示意图；
图17-19示出了本申请实施例提供的一种沟槽MOSFET器件阵列的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，现有的沟槽MOSFET器件中仍然存在利用JFET区保护栅极槽角和其较大导通电阻之间的矛盾关系即，利用JFET区可以实现保护栅极槽角，但是JFET区具有较大的导通电阻，影响器件性能。
具体地，相关技术中，为了更好的保护沟槽MOSFET的栅极氧化层，特别是底部和沟槽角落，业界公司产品的常见的器件结构是在沟槽栅极底部或两侧采用辅助的P型注入掩蔽，但现有产品的P型掩蔽构造中，会造成电流通路上较深的JFET区域，沟槽槽角电场的掩蔽降低效果和JFET区域电阻的设计呈现矛盾，同时由于碳化硅的P型离子注入深度优先， P型屏蔽层对槽角落和底部电场掩蔽保护效果有限，难以实现较深的掩蔽的同时保持较低的JFET区电阻。
基于以上技术问题，本申请实施例提供了一种沟槽MOSFET器件及沟槽MOSFET器件阵列，通过分别形成掩埋区和第三掺杂区，可以精确控制掩埋区和第三掺杂区的宽度，进而，对于相邻的沟槽MOSFET器件，可以精确控制掩埋区之间的距离，以及第三掺杂区之间的距离，由于相邻掩埋区之间以及相邻第三掺杂区之间会形成JFET区，通过设置相邻的第三掺杂区之间的距离大于相邻的掩埋区之间的距离，可以使得相邻的第三掺杂区之间的距离较大，进而使得相邻的第三掺杂区之间形成的JFET区的电阻较小，降低了器件的导通电阻，且增加了电流扩展空间，增大器件导通电流，可以提升沟槽MOSFET器件的导通特性，同时掩埋区可以很好的保护栅极槽角，提升沟槽MOSFET的整体器件性能。
为了便于理解，下面结合附图对本申请实施例提供的一种沟槽MOSFET器件及沟槽MOSFET器件阵列进行详细的说明。
参考图1所示，为本申请实施例提供的一种沟槽MOSFET器件的结构示意图，沟槽MOSFET器件包括漏极金属层101、衬底层102、外延层103、电流扩展层104、阱层105、源区106、源极金属层111、栅极结构108、掩埋区109和第三掺杂区110。
具体地，源极金属层111、衬底层102、外延层103、电流扩展层104、阱层105、源区106和源极金属层111沿第一方向依次堆叠，第一方向即各个膜层的堆叠方向，衬底层102、外延层103和电流扩展层104具有第一掺杂类型，阱层105具有与第一掺杂类型相反的第二掺杂类型。第一掺杂类型和第二掺杂类型分别为P型掺杂或N型掺杂中的一种。
举例来说，在第一掺杂类型为N型掺杂时，第二掺杂类型为P型掺杂，在下述描述中，为了描述方便，以第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂为例进行说明。这样，在衬底层102、外延层103和电流扩展层104都具有N型掺杂，阱层105具有P型掺杂，可以设置衬底层102和电流扩展层104为高掺杂浓度，外延层103为低掺杂浓度，掺杂浓度越高，则该层的电阻越小，可以使得衬底层102和电流扩展层104中具有较小的电阻，提高器件导通电流大小。
为了表示方便，可以将衬底层102记为N+衬底层，外延层103记为N-外延层，电流扩展层104记为N+电流扩展层，阱层105记为P-阱层（P-well层），从而明确出掺杂类型和掺杂浓度高低。
栅极结构108可以设置在沟槽107内部，沟槽107可以与电流扩展层104、阱层105、源区106和源极金属层111同层，栅极结构108可以包括栅极介质层、栅极多晶硅层和层间介质层。
具体地，沟槽107的结构可以为一级沟槽107、二级沟槽107甚至更多级沟槽107，图1中沟槽107为二级沟槽107。比如为N级沟槽107时，可以将沟槽107分为多个子沟槽107，每个子沟槽107的横截面宽度都不相同。通过构建多级沟槽107，由于沟槽107的深度较深，可以辅助构造更深的掩埋区109，对沟槽107栅底部及槽角的电场保护作用会更好。
其中，源区106可以包括具有第一掺杂类型的第一掺杂区1061，以及具有第二掺杂类型的第二掺杂区1062，比如第一掺杂区1061具有N型掺杂，第二掺杂区1062具有P型掺杂，具有N型掺杂的第一掺杂区1061可以和栅极结构108相邻，以便在源漏两极导通时，实现电流流动。
掩埋区109位于外延层103内部，掩埋区109的表面可以和外延层103的表面平齐，掩埋区109具有第二掺杂类型，即具有P型掺杂，还可以设置掩埋区109具有较高的掺杂浓度，可以将掩埋区109记为掩埋P+区。通过设置掩埋区109可以对沟槽107栅极底部进行保护，避免在沟槽107槽角处的电场加剧，提高电场掩蔽效果。此外，还可以尽量减小掩埋区109的厚度，通过降低掩埋区109的厚度，可以减小JFET区的电阻，同时保障较好的电场屏蔽作用。
第三掺杂区110可以设置在电流扩展层104内部，即与电流扩展层104同层设置，且第三掺杂区110具有第二掺杂类型，第三掺杂区110可以和掩埋区109相连，以实现掩埋区109接地，从而避免由于动态载流子俘获集聚效应，使得掩蔽层逐渐数去保护沟槽107栅极底部的作用，还可以避免由于寄生电容导致的开关损耗增大问题。
由于沟槽MOSFET器件中的掩埋区109和第三掺杂区110为相互独立的两层膜层，掩埋区109和第三掺杂区110都是独立形成的，在形成过程中可以精确的控制每一层的膜层尺寸，比如膜层在水平方向上的宽度，这样，在形成多个沟槽MOSFET器件时，对于相邻的沟槽MOSFET器件，由于可以精确的控制每个器件中的掩埋区109宽度和第三掺杂区110宽度，进而可以精确的控制相邻的掩埋区109之间的距离，以及相邻的第三掺杂区110之间的距离。
由于相邻的掩埋区109之间会形成JFET区，相邻的第三掺杂区110之间也会形成JFET区，相比于相关技术中，在沟槽107周围形成仅形成一层较厚的掺杂区，导致较厚的掺杂区会形成一整块较大区域的JFET区而言，本申请中可以分别形成多个较小区域的JFET区，对于每个JFET区都可以控制相邻的掩埋区109或第三掺杂区110之间的距离，能够更精确的控制距离大小。
而且，本方案中设置相邻的第三掺杂区110之间的距离大于相邻的掩埋区109之间的距离。这样，对于相邻的第三掺杂区110之间形成的JFET区，由于距离较大，可以使得JFET区电阻减小，进而降低整个器件中的JFET区电阻，降低了器件的导通电阻，且增加了电流扩展空间，降低了JFET区中耗尽层对器件的电流影响，增大了器件导通电流，可以提升沟槽MOSFET器件的导通特性，进而提升沟槽MOSFET器件的性能。
在本申请实施例中，可以设置第三掺杂区110与沟槽107的侧壁之间的距离小于预设距离，预设距离可以根据沟槽107的结构，以及第二掺杂区1062和沟槽107侧壁之间的距离确定，比如沟槽107为一级沟槽107时，则沟槽107各个位置处的横截面的宽度都相同，则预设距离可以为第二掺杂区1062和沟槽107侧壁之间的距离。比如沟槽107为多级沟槽107时，预设距离可以略大于第二掺杂区1062和沟槽107侧壁之间的距离。
通过设置第三掺杂区110和沟槽107侧壁之间具有较小的距离，可以保障沟槽107至少一侧的侧壁附近可以使得器件导通电流流动，还可以保障第三掺杂区110和掩埋区109能够实现连接，第三掺杂区110可以将掩埋区109和阱层105相连，这样，通过相接触的掩埋区109、第三掺杂区110、阱层105、第二掺杂区1062和源极金属层111，可以将源极金属层111的接地电位传输至掩埋区109，实现掩埋区109接地，可以避免由于距离太大导致掩埋区109的接地难以实现，从而保障沟槽MOSFET器件的电流正常流动。
在本申请实施例中，可以设置第三掺杂区110至少与沟槽107的一侧侧壁相接触。第三掺杂区110可以和沟槽107一侧的侧壁接触，参考图2中，位于右侧的沟槽MOSFET器件。
通过设置第三掺杂区110和沟槽107的一侧侧壁相接触，可以尽量增大相邻的第三掺杂区110之间的距离，进一步降低JFET电阻，提高器件导通特性。此外，还便于第三掺杂区110的形成，即在刻蚀形成沟槽107之后可以通过离子注入等方式形成第三掺杂区110，还可以保障第三掺杂区110的掺杂浓度满足要求，提高第三掺杂区110的掺杂质量。
其中，第三掺杂区110还可以和沟槽107两侧的侧壁都接触，当然，第三掺杂区110还可以和沟槽107的部分底部相接触，参考图1中右侧的沟槽MOSFET器件，这样，可以进一步保障掩埋区109可以正常接地，第三掺杂区110的位置区域可以根据离子注入角度进行确定。
在本申请实施例中，第三掺杂区110可以和第二掺杂区1062通过离子注入同时形成，此时，第三掺杂区110和沟槽107的侧壁之间存在一定的距离，参考图3所示，第三掺杂区110和第二掺杂区1062的延伸方向相同，这样，本方案在形成第二掺杂区1062时，可以通过加大P型离子的注入深度，从而同时向下形成第三掺杂区110，这样，不需要额外步骤进行离子注入，只需一次离子注入即可以同时形成第二掺杂区1062和第三掺杂区110，从而将第三掺杂区110和掩埋区109实现连接，简化工艺流程。
此外，由于第二掺杂区1062和沟槽107之间具有一定的距离，则第三掺杂区110和沟槽107之间也具有一定的距离，这样，在栅极结构108的两侧都可以形成沟道，两侧沟道都可以导通，进一步提升器件的导通特性。
在本申请实施例中，可以将与第一方向垂直的方向记为第二方向，在第二方向上掩埋区109的长度可以大于沟槽107的长度，即，在水平方向上，掩埋区109的宽度可以大于沟槽107的宽度，这样，掩埋区109可以将沟槽107的底部完全包围，从而更大限度的对沟槽107底部进行保护，提高对沟槽107底部和沟槽107槽角的电场屏蔽作用。
在本申请实施例中，沟槽MOSFET器件还可以包括具有第一掺杂类型的第四掺杂区112，参考图4所示，比如具有N型掺杂的第四掺杂区112，可以记为N型岛区，第四掺杂区112可以位于掩埋区109和电流扩展层104内，第四掺杂区112可以与沟槽107的一侧侧壁和底部相接触。
这样，当掩埋P+区的尺寸足够大时，比如宽度和厚度足够大，可以包裹整个栅极沟槽107时，可以利用第三掺杂区110使掩埋P+区保持接地状态，同时再进行一次额外的N型离子注入，形成N型岛区，从而可以较好的保护栅氧，同时提升器件的动态特性。
在本申请实施例中，掩埋区109可以包括多个掩埋层，多个掩埋层可以位于外延层103的不同深度位置处，其中，多个掩埋层的层数可以为M，M≥1，从而可以调制电场分布，提升器件的击穿特性。此外，多个掩埋层之间可以进行连接，这样可以将悬浮结保持接地状态，可以进一步提升器件的动态特性。参考图5所示，掩埋区109包括2层掩膜层，2层掩膜层通过第三掺杂区110实现连接。
在本申请实施例中，掩埋区109的厚度可以大于预设厚度，通过设置掩埋区109的厚度足够大，可以形成超结结构，提升器件的整体特性，参考图6所示，掩埋区109比较厚。
本申请实施例提供了一种沟槽MOSFET器件，通过分别形成掩埋区和第三掺杂区，可以精确控制掩埋区和第三掺杂区的宽度，进而，对于相邻的沟槽MOSFET器件，可以精确控制掩埋区之间的距离，以及第三掺杂区之间的距离，由于相邻掩埋区之间以及相邻第三掺杂区之间会形成JFET区，通过设置相邻的第三掺杂区之间的距离大于相邻的掩埋区之间的距离，可以使得相邻的第三掺杂区之间的距离较大，进而使得相邻的第三掺杂区之间形成的JFET区的电阻较小，降低了器件的导通电阻，且增加了电流扩展空间，增大器件导通电流，可以提升沟槽MOSFET器件的导通特性，同时掩埋区可以很好的保护栅极槽角，提升沟槽MOSFET的器件性能。
基于以上实施例提供的一种沟槽MOSFET器件，本申请实施例还提供了一种沟槽MOSFET器件阵列，沟槽MOSFET器件阵列可以包括多个沟槽MOSFET器件，多个沟槽MOSFET器件在第一方向和第二方向上阵列排布。
这样，无论在第一方向上还是在第二方向上，对于相邻的两个沟槽MOSFET器件之间的JFET区，通过设置相邻的第三掺杂区110之间的距离大于相邻的掩埋区109之间的距离，可以使得相邻的第三掺杂区110之间的距离较大，进而使得相邻的第三掺杂区110之间形成的JFET区的电阻较小，且增加了电流扩展空间，增大器件导通电流，可以提升沟槽MOSFET器件的导通特性，提升沟槽MOSFET器件的性能。
在本申请实施例中，多个沟槽MOSFET器件可以包括第一沟槽MOSFET器件，在第一沟槽MOSFET器件中，第三掺杂区110和沟槽107的侧壁之间的距离可以小于预设距离，且第三掺杂区110将掩埋区109和阱层105相连，也就是说，第三掺杂区110和沟槽107的侧壁可以直接接触，也可以具有一定的距离，此时第三掺杂区110和第二掺杂区1062同时形成。沟槽MOSFET器件阵列中沟槽MOSFET器件可以全部为第一沟槽MOSFET器件，也可以部分器件为第一沟槽MOSFET器件。
在本申请实施例中，多个沟槽MOSFET器件还包括第二沟槽MOSFET器件1102，在第二沟槽MOSFET器件1102中，第三掺杂区110位于沟槽107的底部和掩埋区109之间，即，第三掺杂区110没有和阱层105相连，无法使得掩埋区109接地。
可以设置第一沟槽MOSFET器件1101和第二沟槽MOSFET器件1102在第一方向上交替排列，这样，多个第一沟槽MOSFET器件1101和多个第二沟槽MOSFET器件1102可以组成MOSFET器件阵列。
参考图7所示，为本申请实施例提供的一种沟槽MOSFET器件阵列的结构示意图，包括间隔排列的第一沟槽MOSFET器件1101和第二沟槽MOSFET器件1102，在第一方向上器件阵列的不同位置处可以获取截面图，分别记为截面A和截面B，截面A和截面B的器件结构不同，由于交替排列的方式，在截面A中，第一沟槽MOSFET器件1101位于第二沟槽MOSFET器件1102的右侧，在截面B中，第一沟槽MOSFET器件1101位于第二沟槽MOSFET器件1102的左侧。
在第一沟槽MOSFET器件1101中，第三掺杂区110连接阱层105和掩埋区109，第三掺杂区110还包围沟槽107侧壁和底部，且在沟槽107右侧壁的第三掺杂区110的厚度大于在沟槽107左侧壁的厚度，在第二沟槽MOSFET器件1102中，第三掺杂区110位于沟槽107底部和掩埋区109之间。为了表述方便，可以将第二沟槽MOSFET器件1102中的第三掺杂区110记为P1区，将第一沟槽MOSFET器件1101中的第三掺杂区110记为P2区。
在相邻的第三掺杂区110或掩埋区109之间可以形成JFET区，可以将截面A中，相邻的第三掺杂区110之间的JFET区记为JFET2区，在截面B中，将相邻的第三掺杂区110之间的JFET区记为JFET1区，相邻的掩埋区109之间的JFET区记为JFET3区。
可以理解的是，JFET1区和JFET2区都为相邻的第三掺杂区110之间形成的JFET区，但JFET1区是第二沟槽MOSFET器件1102的第三掺杂区110，与第一沟槽MOSFET器件1101中位于沟槽107左侧的第三掺杂区110之间的距离，JFET2区是第二沟槽MOSFET器件1102的第三掺杂区110，与第一沟槽MOSFET器件1101中位于沟槽107右侧的第三掺杂区110之间的距离。JFET1区和JFET2区的宽度大小可能略有区别，但差别不大，JFET1区和JFET2区都会比JFET3区更宽。
参考图8所示，为本申请实施例提供的一种沟槽MOSFET器件阵列的俯视图，其中截面A和截面B与图7相对应，主要给出了掩埋P+区、P1区和P2区的位置分布，形成了JFET1区、JFET2区和JFET3区三个区域，其中JFET1区和JFET2区相比JFET3有更宽的JFET区域，因此具有更小的JFET电阻，可以提升器件的导通特性，同时P1区和P2区间隔排布，P2区使得沟槽107底部所有掩埋P+区保持接地状态。
这样，第一沟槽MOSFET器件1101中的第三掺杂区110可以实现与源极金属层111相连，以实现掩埋区109接地，在第一方向中，设置第一沟槽MOSFET器件1101和第二沟槽MOSFET器件1102相邻，可以使得两个第三掺杂区110相连，进而第二沟槽MOSFET器件1102中的掩埋区109可以通过相连的两个第三掺杂区110，以实现与源极金属层111的连接，进而实现第二沟槽MOSFET器件1102中的掩埋层可以接地。
因此，由于第一沟槽MOSFET器件1101中的第三掺杂区110仅需和掩埋区109相连，可以减少第三掺杂区110的形成范围，减少掺杂，降低器件成本，通过设置第一沟槽MOSFET器件1101和第二沟槽MOSFET器件1102相邻，可以保障各个沟槽MOSFET器件都可以正常工作，从而提高沟槽MOSFET器件阵列的可靠性，提高器件阵列性能。
在沟槽MOSFET器件阵列全部由第一沟槽MOSFET器件1101组成时，参考图9所示，在不同位置处的截面A和截面B的器件结构相同。即在沟槽MOSFET器件阵列中的每个沟槽MOSFET器件中，第三掺杂区110都距离沟槽107侧壁足够近，这样，各个沟槽MOSFET器件可以在阵列的任意位置，无需考虑相邻的沟槽MOSFET器件的器件结构，可能简化器件阵列构造流程，提高器件阵列的可靠性。
此外，在沟槽MOSFET器件阵列中，第一沟槽MOSFET器件1101的第三掺杂区110未与沟槽107侧壁相接触，二者之间存在一定的距离时，这样，第一沟槽MOSFET器件1101的沟槽107一侧侧壁，甚至可能两侧侧壁附近都可以形成导电通路，都能够实现电流流动，这样，可以提高器件的导通特性，进一步加大器件导通电流，从而提升器件阵列的导通特性。
本申请实施例提供了一种沟槽MOSFET器件阵列，通过分别形成掩埋区和第三掺杂区，可以精确控制掩埋区和第三掺杂区的宽度，进而，对于相邻的沟槽MOSFET器件，可以精确控制掩埋区之间的距离，以及第三掺杂区之间的距离，由于相邻掩埋区之间以及相邻第三掺杂区之间会形成JFET区，通过设置相邻的第三掺杂区之间的距离大于相邻的掩埋区之间的距离，可以使得相邻的第三掺杂区之间的距离较大，进而使得相邻的第三掺杂区之间形成的JFET区的电阻较小，降低了器件的导通电阻，且增加了电流扩展空间，增大器件导通电流，可以提升沟槽MOSFET器件的导通特性，同时掩埋区可以很好的保护栅极槽角，提升沟槽MOSFET的整体器件性能。
接下来可以介绍沟槽MOSFET器件的形成过程，参考图10-图16所示，为本申请实施例提供的一种沟槽MOSFET器件的形成过程示意图。
在本申请实施例中，可以在宽禁带半导体材料衬底层102上生长外延层103，宽禁带半导体材料可以包括SiC、GaN、Ga2O3、C、AlN等，接着，在外延层103上通过离子注入形成掩埋区109，然后，在外延层103上生长电流扩展层104。当然，在形成掩埋区109和电流扩展层104时，也可以先在外延层103上生长电流扩展层104，然后通过离子注入方式在外延层103中形成掩埋区109。接着，通过离子注入、二次外延、生长P型或N型氧化物等方式形成阱层105。
具体地，参考图11所示，在阱层105中通过离子注入方式形成第二掺杂区1062，比如形成源极P+区，接着，参考图12所示，在第二掺杂区1062中通过离子注入方式形成第一掺杂区1061，比如形成源极N+区。
接着，参考图13所示，通过干法刻蚀等方式形成沟槽107。然后通过离子注入方式形成第三掺杂区110，虽然在本实施例中，以同时形成两个沟槽MOSFET器件为例进行说明，但是并不限于只能形成两个沟槽MOSFET器件，也可以形成一个或者更多个沟槽MOSFET器件。
通过离子注入方式可以形成P1区，即第三掺杂区110，如图14所示，接着，进行离子注入并施加一定的注入角度，从而形成P2区，即第三掺杂区110，如图15所示。然后，在沟槽107中进行栅极结构108的生长，可以进行栅极介质层生长、栅极多晶硅生长及刻蚀、层间介质层生长和刻蚀，参考图16所示。在栅极结构108上方沉积并刻蚀形成源极金属层111，在衬底上沉积并刻蚀形成漏极金属层101，最终形成如图1所示的器件结构。
在一种可能的实现方式中，在沟槽107为多级结构时，比如为两级结构，则第二级沟槽107可以在第一级沟槽107的正中间，也可以在最左侧，还可以在最右侧，本领域技术人员在此不作具体限定，参考图17所示，第二级沟槽107位于第一级沟槽107的最右侧。
在一种可能的实现方式中，在器件阵列由第一沟槽MOSFET器件1101和第二沟槽MOSFET器件1102交替排列构成时，或者器件阵列全部由第一沟槽MOSFET器件1101构成时，通过施加更大角度注入形成更窄的P2区，P2区的宽度只需保证可以将阱层105和掩埋区109相连接即可，通过形成较窄的P2区，可以形成更宽的JFET2区，可以进一步减小JFET2区的电阻，进一步提升器件的导通特性。
参考图18所示，第三掺杂区110的宽度较小，以实现降低JFET2区的电阻的作用。当然，对于器件阵列中的每个沟槽MOSFET器件，第三掺杂区110可以位于沟槽107的左侧壁附近，也可以位于沟槽107的右侧壁附近，本领域技术人员可以根据实际情况进行选择。
在一种可能的实现方式中，沟槽107的结构可以为多级结构，也可以为一级结构，参考图19所示，沟槽107为一级结构，沟槽107各个位置处的截面宽度相等。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (6)

1.一种沟槽MOSFET器件阵列，其特征在于，包括多个沟槽MOSFET器件，所述沟槽MOSFET器件包括：
沿第一方向依次堆叠的漏极金属层、衬底层、外延层、电流扩展层、阱层、源区和源极金属层；所述衬底层、所述外延层和所述电流扩展层具有第一掺杂类型，所述阱层具有与所述第一掺杂类型相反的第二掺杂类型；
与所述电流扩展层、所述阱层、所述源区和所述源极金属层同层，且设置在沟槽内的栅极结构；所述源区包括具有所述第一掺杂类型的第一掺杂区，以及具有所述第二掺杂类型的第二掺杂区，所述第一掺杂区和所述栅极结构相邻；
位于所述外延层内的掩埋区，所述掩埋区具有所述第二掺杂类型；
与所述电流扩展层同层设置且具有所述第二掺杂类型的第三掺杂区，所述第三掺杂区与所述掩埋区相连；在相邻的沟槽MOSFET器件中，相邻的所述第三掺杂区之间的距离大于相邻的所述掩埋区之间的距离；
多个所述沟槽MOSFET器件在第一方向和第二方向上阵列排布；
多个所述沟槽MOSFET器件包括第一沟槽MOSFET器件，所述第一沟槽MOSFET器件中的第三掺杂区与所述沟槽的侧壁之间的距离小于预设距离，且所述第三掺杂区将所述掩埋区和所述阱层相连；
多个所述沟槽MOSFET器件还包括第二沟槽MOSFET器件，所述第二沟槽MOSFET器件中的第三掺杂区位于所述沟槽的底部和所述掩埋区之间，所述第一沟槽MOSFET器件和所述第二沟槽MOSFET器件在所述第一方向上交替排列。
2.根据权利要求1所述的沟槽MOSFET器件阵列，其特征在于，在所述沟槽MOSFET器件中，所述第三掺杂区至少与所述沟槽的一侧侧壁相接触。
3.根据权利要求1所述的沟槽MOSFET器件阵列，其特征在于，在所述沟槽MOSFET器件中，所述第三掺杂区和所述第二掺杂区通过离子注入同时形成。
4.根据权利要求1所述的沟槽MOSFET器件阵列，其特征在于，在所述沟槽MOSFET器件中，在第二方向上所述掩埋区的长度大于所述沟槽的长度，所述第二方向为与所述第一方向垂直的方向。
5.根据权利要求1所述的沟槽MOSFET器件阵列，其特征在于，在所述沟槽MOSFET器件中，所述沟槽MOSFET器件还包括具有所述第一掺杂类型的第四掺杂区，所述第四掺杂区位于所述掩埋区和所述电流扩展层内，所述第四掺杂区与所述沟槽的一侧侧壁和底部相接触。
6.根据权利要求1所述的沟槽MOSFET器件阵列，其特征在于，在所述沟槽MOSFET器件中，所述掩埋区包括多个掩埋层，多个所述掩埋层位于所述外延层的不同深度位置处；
或，所述掩埋区的厚度大于预设厚度。
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