CN117833906A - 电平转换电路 - Google Patents

Abstract

本发明公开了一种电平转换电路，包括：连接在第一电源电压和地之间的上拉和下拉电路。下拉电路包括串联的第一和第二子电路。第一子电路的控制端连接偏置电压，第一子电路的第一端连接高压输出端、第二端连接第二子电路的第一端。第二子电路的第二端接地、控制端为低压输入端。第一子电路的第二端的电压跟随偏置电压变化；偏置电压的大小设置为使第一子电路保持为导通状态并使第一子电路的第二端的电压的最大值小于等于第二子电路的耐压。本发明在下拉电路中不需要采用本征高压MOS器件，能实现电平正常翻转，还能满足下拉电路的低工作电压器件的耐压要求，能消除采用本征高压MOS器件时所带来的工艺成本高的缺陷或对工艺平台具有限制的缺陷。

Description

电平转换电路

技术领域

本发明涉及一种半导体集成电路(IC)，特别是涉及一种电平转换电路。

背景技术

随着集成电路的发展，IC内部的典型工作电压已低于1V，最低可达0.6V，在IC芯片外部，电源电压依然可以是1.8V、2.5V、3.3V或者5V及更高电压，为适应各种应用场景，需要采用电平电压转换电路将IC内部的低压信号转换为对应的IC外部高压信号,IC外部的高压信号转换为IC内部相应的低压信号。

如图1所示，是现有第一种电平转换电路的电路图，图1为最传统的四管电平转换电路，包含一对高压PMOS管P1、P2，一对高压NMOS管N1、N2，PMOS管P1与NMOS管N1在第一电源电压即高压VH与地VSS之间串联，PMOS管P2与NMOS管N2在高压VH与地VSS之间串联，PMOS管P1的栅极与NMOS管N2和PMOS管P2的漏极相连，PMOS管P2的栅极与NMOS管N1和PMOS管P1的漏极相连，反相器的PMOS管P3、NMOS管N3串联在第二电源电压即低压VL与地VSS之间，输入信号IN_PL连接到NMOS管N1栅极和反相器的输入端即PMOS管P3、NMOS管N3的栅极，反相器的输出端即PMOS管P3、NMOS管N3的漏极输出输入信号IN_NL并连接到NMOS管N2的栅极。NMOS管N2的漏极和PMOS管P2的漏极连接在一起并作为输出信号OUTP的输出端，输出信号OUTP还与NMOS管N4的漏极相连，NMOS管N4的栅极连接到高压控制信号POC_PH，NMOS管N4的源极接地。NMOS管N1的漏极和PMOS管P1的漏极的连接端作为输出信号OUTN的输出端。输出信号OUTN和OUTP为一对反相信号。NMOS管N4的栅极被电源检测电路产生的高压控制信号POC_PH所控制，当低压VL低于预定电压时，高压控制信号POC_PH为逻辑高，NMOS管N4开启，输出信号OUTP被拉到地VSS电位，此时PMOS管P1开启，输出信号OUTN保持为高压VH。

图1所示的现有第一种结构在某些工艺平台或内部电压较低的平台，存在高压NMOS管N1、NMOS管N2的阈值电压(VT)接近甚至大于低压VL的情形，这种情况此结构用于电平转换就存在无法翻转的问题。这时往往需要采用图2所示的现有第二种结构。

如图2所示，是现有第二种电平转换电路的电路图，现有第二种电平电压转换器包括：一对高压PMOS管P1、P2，一对低压NMOS晶体管N1、N2和一对高压NMOS管N5和N6，高压NMOS管N5和N6都采用阈值电压趋于0V的本征(Native)NMOS管，即高压NMOS管N5和N6都为本征高压NMOS管；PMOS管P1与NMOS管N1和N5在第一电源电压即高压VH与地VSS之间串联，PMOS管P2与NMOS管N2和N6在高压VH与地VSS之间串联，PMOS管P1的栅极与NMOS管N6的漏极和PMOS管P2的漏极相连，PMOS管P2的栅极与NMOS管N5和PMOS管P1的漏极相连，由PMOS管P3和NMOS管N3串联形成的反相器连接在第二电源电压即低压VL与地VSS之间，输入信号IN_PL连接到NMOS管N1和N5的栅极和反相器的输入端即PMOS管P3的栅极和NMOS管N3的栅极，反相器的输出端即PMOS管P3和NMOS管N3的漏极作为反相后的输入信号IN_NL连接到NMOS管N2和N6的栅极，NMOS管N6的漏极和PMOS管P2的漏极连接在一起并作为输出信号OUTP的输出端，输出信号OUTP还与NMOS管N4的漏极相连，NMOS管N4的栅极连接到高压控制信号POC_PH，NMOS管N4的源极接地。NMOS管N5的漏极和PMOS管P1的漏极的连接端作为输出信号OUTN的输出端。输出信号OUTN和OUTP为一对反相信号。图2中电平转换器的输出端OUT通过高压的NMOS管N4接到地VSS，NMOS管N4的栅极被电源检测电路产生的高压控制信号POC_PH所控制，当低压VL低于预定电压时，高压控制信号POC_PH为逻辑高，NMOS管N4开启，输出信号OUTP被拉到地VSS电位，此时PMOS管P1开启，输出信号OUTN保持为高压VH。

图2所示的现有第二种结构使用阈值电压接近0V的本征高压NMOS管与低压NMOS管串联，本征高压NMOS管即NMOS管N5和N6，低压NMOS管即NMOS管N1和N2，利用本征高压NMOS管与低压NMOS管都具有低阈值电压来解决图1所示的现有第一种结构的电平翻转问题和利用本征高压NMOS管解决低压NMOS管的耐压问题。但许多先进工艺平台缺少本征MOS器件，或者需要增加较大成本来制作本征MOS器件，例如高压工艺或者FINFET工艺中就缺少本征MOS器件的工艺，这样在高压工艺或FINFET工艺中无法使用图2所示的现有第二种结构。而如果采用高压NMOS管代替本征高压NMOS管N5、N6，当高压NMOS管的阈值电压VT接近甚至大于低压VL时，也存在电平无法翻转的问题。

发明内容

本发明所要解决的技术问题是提供一种电平转换电路，在下拉电路中不需要采用本征高压MOS器件，能实现电平正常翻转，还能满足下拉电路的低工作电压器件的耐压要求，能消除采用本征高压MOS器件时所带来的工艺成本高的缺陷或对工艺平台具有限制的缺陷。

为解决上述技术问题，本发明提供的电平转换电路包括：

连接在第一电源电压和地之间的上拉电路和下拉电路。

所述下拉电路的低压输入端连接低压输入信号，所述上拉电路和所述下拉电路的连接位置为高压输出端且输出高压输出信号，所述低压输入信号的大小位于第二电源电压和地之间，所述高压输出信号的大小位于所述第一电源电压和地之间；所述第一电源电压高于所述第二电源电压。

所述下拉电路包括串联的第一子电路和第二子电路。

所述第一子电路的耐压大于等于所述第一电源电压。

所述第二子电路的耐压大于等于所述第二电源电压且所述第二子电路的耐压小于所述第一电源电压。

所述第一子电路的控制端连接偏置电压，所述第一子电路的第一端连接所述高压输出端，所述第一子电路的第二端连接所述第二子电路的第一端。

所述第二子电路的第二端接地，所述第二子电路的控制端为所述低压输入端。

所述第一子电路的第二端的电压跟随所述偏置电压变化；所述偏置电压的大小设置为使所述第一子电路保持为导通状态并使所述第一子电路的第二端的电压的最大值小于等于所述第二子电路的耐压。

进一步的改进是，所述第一子电路包括第一NMOS管。

所述第一子电路的第一端包括所述第一NMOS管的漏极。

所述第一子电路的第二端包括所述第一NMOS管的源极。

所述第一子电路的控制端包括所述第一NMOS管的栅极。

所述第一NMOS管具有第一阈值电压。

所述第一NMOS管的源极电压的最大值等于所述偏置电压减去所述第一阈值电压。

进一步的改进是，所述第二子电路包括第二NMOS管。

所述第二子电路的第一端包括所述第二NMOS管的漏极，所述第二NMOS管的漏极连接所述第一NMOS管的源极。

所述第二子电路的第二端包括所述第二NMOS管的源极，所述第二NMOS管的源极接地。

所述第二子电路的控制端包括所述第二NMOS管的栅极，所述第二NMOS管的栅极作为第一低压输入端，所述第一低压输入端输入第一低压输入信号。

进一步的改进是，所述偏置电压由偏置电路提供，所述偏置电路包括电流源和第一PMOS管。

所述第一PMOS管的耐压大于等于所述第一电源电压。

所述电流源连接在所述第一电源电压和所述第一PMOS管的源极之间。

所述第一PMOS管的栅极连接所述第二电源电压。

所述第一PMOS管的漏极接地。

所述第一PMOS管具有第二阈值电压。

所述第一PMOS管的源极输出所述偏置电压，所述偏置电压的大小为所述第二电源电压加所述第二阈值电压的绝对值；所述第二阈值电压的绝对值小于等于所述第一阈值电压。

进一步的改进是，所述上拉电路包括第二PMOS管。

所述第二PMOS管的源极连接所述第一电源电压。

所述第二PMOS管的漏极连接所述第一NMOS管的漏极。

进一步的改进是，所述上拉电路和所述下拉电路都为差分结构。

进一步的改进是，所述上拉电路还包括第三PMOS管。

所述第三PMOS管的源极连接所述第一电源电压。

所述第三PMOS管的栅极连接所述第二PMOS管的漏极，所述第二PMOS管的漏极为第一高压输出端且输出第一高压输出信号。

所述第二PMOS管的栅极连接所述第三PMOS管的漏极，所述第三PMOS管的漏极为第二高压输出端且输出第二高压输出信号。

所述第一高压输出信号和所述第二高压输出信号反相。

进一步的改进是，所述第一子电路还包括第三NMOS管。

所述第一子电路的第一端还包括所述第三NMOS管的漏极。

所述第一子电路的第二端还包括所述第三NMOS管的源极。

所述第一子电路的控制端还包括所述第三NMOS管的栅极。

所述第三NMOS管具有所述第一阈值电压。

所述第三NMOS管的源极电压的最大值等于所述偏置电压减去所述第一阈值电压。

进一步的改进是，所述第二子电路还包括第四NMOS管。

所述第二子电路的第一端还包括所述第四NMOS管的漏极，所述第四NMOS管的漏极连接所述第三NMOS管的源极。

所述第二子电路的第二端还包括所述第四NMOS管的源极，所述第四NMOS管的源极接地。

所述第二子电路的控制端还包括所述第四NMOS管的栅极，所述第四NMOS管的栅极作为第二低压输入端，所述第二低压输入端输入第二低压输入信号；所述第二低压输入信号和所述第一低压输入信号反相。

进一步的改进是，所述电平转换电路还包括由第四PMOS管和第五NMOS管连接形成的反相器，所述第四PMOS管的源极连接所述第二电源电压，所述第五NMOS管的源极接地，所述第四PMOS管的栅极和所述第五NMOS管的栅极都连接所述第一低压输入信号，所述第四PMOS管的漏极和所述第五NMOS管的漏极连接在一起且输出所述第二低压输入信号。

本发明在电平转换电路的下拉电路中具有高耐压的第一子电路和具有低耐压的第二子电路，和现有电路中第一子电路的控制端通过低压输入信号控制不同，本发明的第一子电路的控制端是通过额外设置的偏置电压控制，偏置电压能保证第一子电路导通的同时使第一子电路的第二端的电压的最大值小于等于所述第二子电路的耐压，从而能保证第二子电路的耐压要求；由于第二子电路具有低耐压，且第一子电路能在偏置电压的控制下实现导通，故本发明能在第二电源电压不断降低的条件下使电路实现正常电平翻转，例如能在第二电源电压下降到低于下拉电路中的高耐压的MOS器件的阈值电压时也能使下拉电路导通从而实现电平信号的翻转，从而不必在下拉电路中设置阈值电压趋于0V的本征高压MOS管，这样消除由于设置本征高压MOS管所带来的工艺成本高的问题以及能消除采用本征高压MOS器件时对工艺平台的限制，所以本发明还具有成本低以及能适用于各种工艺平台的优点。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有第一种电平转换电路的电路图；

图2是现有第二种电平转换电路的电路图；

图3是本发明实施例电平转换电路的电路图；

图4是本发明实施例电平转换电路采用的偏置电路图；

图5是本发明实施例电平转换电路的第一子电路的第二端的电压的仿真曲线；

图6是本发明实施例电平转换电路的第二高压输出信号的仿真曲线。

具体实施方式

如图3所示，是本发明实施例电平转换电路的电路图；如图4所示，是本发明实施例电平转换电路采用的偏置电路4图；本发明实施例电平转换电路包括：

连接在第一电源电压VH和地VSS之间的上拉电路1和下拉电路2。

所述下拉电路2的低压输入端连接低压输入信号，所述上拉电路1和所述下拉电路2的连接位置为高压输出端且输出高压输出信号，所述低压输入信号的大小位于第二电源电压VL和地VSS之间，所述高压输出信号的大小位于所述第一电源电压VH和地VSS之间；所述第一电源电压VH高于所述第二电源电压VL，所述第一电源电压VH也称高压，所述第二电源电压VL也称低压。

所述下拉电路2包括串联的第一子电路21和第二子电路22。

所述第一子电路21的耐压大于等于所述第一电源电压VH，故所述第一子电路21的工作电压采用较高的所述第一电源电压VH。

所述第二子电路22的耐压大于等于所述第二电源电压VL且所述第二子电路22的耐压小于所述第一电源电压VH。故所述第二子电路22的工作电压采用较低的所述第二电源电压VL。

所述第一子电路21的控制端连接偏置电压Vbias，所述第一子电路21的第一端连接所述高压输出端，所述第一子电路21的第二端连接所述第二子电路22的第一端。

所述第二子电路22的第二端接地VSS，所述第二子电路22的控制端为所述低压输入端。

所述第一子电路21的第二端的电压跟随所述偏置电压Vbias变化；所述偏置电压Vbias的大小设置为使所述第一子电路21保持为导通状态并使所述第一子电路21的第二端的电压的最大值小于等于所述第二子电路的耐压。

本发明实施例中，所述第一子电路21包括第一NMOS管N101。

所述第一子电路21的第一端包括所述第一NMOS管N101的漏极。

所述第一子电路21的第二端包括所述第一NMOS管N101的源极。

所述第一子电路21的控制端包括所述第一NMOS管N101的栅极。

所述第一NMOS管N101具有第一阈值电压。

所述第一NMOS管N101的源极电压的最大值等于所述偏置电压Vbias减去所述第一阈值电压。

所述第二子电路22包括第二NMOS管N102。

所述第二子电路22的第一端包括所述第二NMOS管N102的漏极，所述第二NMOS管N102的漏极连接所述第一NMOS管N101的源极。

所述第二子电路22的第二端包括所述第二NMOS管N102的源极，所述第二NMOS管N102的源极接地VSS。

所述第二子电路22的控制端包括所述第二NMOS管N102的栅极，所述第二NMOS管N102的栅极作为第一低压输入端，所述第一低压输入端输入第一低压输入信号IN_PL。

所述上拉电路1包括第二PMOS管P102。

所述第二PMOS管P102的源极连接所述第一电源电压VH。

所述第二PMOS管P102的漏极连接所述第一NMOS管N101的漏极。

本发明实施例中，所述上拉电路1和所述下拉电路2都为差分结构。

所述上拉电路1还包括第三PMOS管P103。

所述第三PMOS管P103的源极连接所述第一电源电压VH。

所述第三PMOS管P103的栅极连接所述第二PMOS管P102的漏极，所述第二PMOS管P102的漏极为第一高压输出端且输出第一高压输出信号OUTN。

所述第二PMOS管P102的栅极连接所述第三PMOS管P103的漏极，所述第三PMOS管P103的漏极为第二高压输出端且输出第二高压输出信号OUTP。

所述第一高压输出信号OUTN和所述第二高压输出信号OUTP反相。

所述第一子电路21还包括第三NMOS管N103。

所述第一子电路21的第一端还包括所述第三NMOS管N103的漏极。

所述第一子电路21的第二端还包括所述第三NMOS管N103的源极。

所述第一子电路21的控制端还包括所述第三NMOS管N103的栅极。

所述第三NMOS管N103具有所述第一阈值电压。

所述第三NMOS管N103的源极电压的最大值等于所述偏置电压Vbias减去所述第一阈值电压。

所述第二子电路22还包括第四NMOS管N104。

所述第二子电路22的第一端还包括所述第四NMOS管N104的漏极，所述第四NMOS管N104的漏极连接所述第三NMOS管N103的源极。

所述第二子电路22的第二端还包括所述第四NMOS管N104的源极，所述第四NMOS管N104的源极接地VSS。

所述第二子电路22的控制端还包括所述第四NMOS管N104的栅极，所述第四NMOS管N104的栅极作为第二低压输入端，所述第二低压输入端输入第二低压输入信号IN_NL；所述第二低压输入信号IN_NL和所述第一低压输入信号IN_PL反相。

所述电平转换电路还包括由第四PMOS管P104和第五NMOS管N105连接形成的反相器3，所述第四PMOS管P104的源极连接所述第二电源电压VL，所述第五NMOS管N105的源极接地VSS，所述第四PMOS管P104的栅极和所述第五NMOS管N105的栅极都连接所述第一低压输入信号IN_PL，所述第四PMOS管P104的漏极和所述第五NMOS管N105的漏极连接在一起且输出所述第二低压输入信号IN_NL。

所述偏置电压Vbias由偏置电路4提供，所述偏置电路4包括电流源I1和第一PMOS管P101。

所述第一PMOS管P101的耐压大于等于所述第一电源电压VH。

所述电流源I1连接在所述第一电源电压VH和所述第一PMOS管P101的源极之间。

所述第一PMOS管P101的栅极连接所述第二电源电压VL。

所述第一PMOS管P101的漏极接地VSS。

所述第一PMOS管P101具有第二阈值电压。

所述第一PMOS管P101的源极输出所述偏置电压Vbias，所述偏置电压Vbias的大小为所述第二电源电压VL加所述第二阈值电压的绝对值；所述第二阈值电压的绝对值小于等于所述第一阈值电压。

所述电平转换电路还包括第六NMOS管N106，所述第六NMOS管N106的漏极连接所述第二高压输出端，所述第六NMOS管N106的源极接地VSS，所述第六NMOS管N106的栅极连接第一控制电压POC_PH。

当所述第二电源电压VL低于预定电压时所述第一控制电压POC_PH为高电平，使所述第二高压输出信号OUTP固定连接到地VSS并使所述第一高压输出信号OUTN固定连接到所述第一电源电压VH。

当所述第二电源电压VL大于等于所述预定电压时所述第六NMOS管N106断开。

本发明实施例在电平转换电路的下拉电路2中具有高耐压的第一子电路21和具有低耐压的第二子电路22，和现有电路中第一子电路21的控制端通过低压输入信号控制不同，本发明实施例的第一子电路21的控制端是通过额外设置的偏置电压Vbias控制，偏置电压Vbias能保证第一子电路21导通的同时使第一子电路21的第二端的电压的最大值小于等于所述第二子电路22的耐压，从而能保证第二子电路22的耐压要求；由于第二子电路22具有低耐压，且第一子电路21能在偏置电压Vbias的控制下实现导通，故本发明实施例能在第二电源电压VL不断降低的条件下使电路实现正常电平翻转，例如能在第二电源电压VL下降到低于下拉电路2中的高耐压的MOS器件的阈值电压时也能使下拉电路2导通从而实现电平信号的翻转，从而不必在下拉电路2中设置阈值电压趋于0V的本征高压MOS管，也即，即使低压VL降低到低于高压NMOS管N1和N3所具有的第一阈值电压时NMOS管N1和N3也能导通，而不必要采用阈值电压为0V的本征高压NMOS管来替换高压NMOS管N1和N3使高压NMOS管N1和N3对应的路径导通，所以，本发明实施例不必要设置本征高压MOS管，从而能消除由于设置本征高压MOS管所带来的工艺成本高的问题以及能消除采用本征高压MOS器件时对工艺平台的限制，所以本发明实施例还具有成本低以及能适用于各种工艺平台的优点。

本发明实施例结构中，第一PMOS管P101开启时，所述偏置电压Vbias的大小为(VL+|VT|)，其中VT为第一PMOS管P101的阈值电压，即所述第二阈值电压。这里VL表示所述第二电源电压。

Vbias连接所述第一NMOS管N101和所述第三NMOS管N103的栅极，经过一个NMOS管的阈值电压即所述第一阈值电压的损失，使所述第二NMOS管N102和所述第四NMOS管N104的漏极电压的范围为0V-VL，相比图1所示的现有第一种结构，本发明实施例解决了低压器件耐压问题；而且，所述第二NMOS管N102和所述第四NMOS管N104在开启时的源漏端的压差为其正常工作电压VL，不会抑制所述第二NMOS管N102和所述第四NMOS管N104的器件性能，相比图2所示的现有第二种结构，本发明实施例解决由于高压NMOS的阈值电压的局限使所述第二NMOS管N102和所述第四NMOS管N104器件无法工作，从而使电平难翻转的问题。

以28nm平台为例，将VL为0.9V、VH为8V进行全PVT(process，voltage，temperature)工艺角(corner)仿真，包括：

如图5所示，是本发明实施例电平转换电路的第一子电路的第二端的电压的仿真曲线；第一子电路的第二端包括了所述第一NMOS管N101的源极和所述第三NMOS管N103的源极；曲线101为所述第一NMOS管N101的源极电压的仿真曲线，也即为所述第二NMOS管N102的漏极电压的仿真曲线；曲线102为所述第三NMOS管N103的源极电压的仿真曲线，也即为所述第四NMOS管N104的漏极电压的仿真曲线。

曲线101和102都重复做了多次，可以看出，在N102/N104即所述第二NMOS管N102和所述第四NMOS管N104关闭时，对应的漏极电压数值在0.5V-1.1*VL之间，解决了低压器件即所述第二NMOS管N102和所述第四NMOS管N104的耐压问题，且源漏端压差大于低压NMOS器件的阈值电压，又保证了所述第二NMOS管N102和所述第四NMOS管N104的正常器件工作性能，解决了电平转换难的问题。

如图6所示，是本发明实施例电平转换电路的第二高压输出信号OUTP的仿真曲线103，曲线103也重复做了多次，可以看出，第二高压输出信号OUTP的电压输出正常。所以，本发明实施例中，0.9V到8V全corner翻转难的问题得到了解决。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种电平转换电路，其特征在于，包括：

连接在第一电源电压和地之间的上拉电路和下拉电路；

所述下拉电路的低压输入端连接低压输入信号，所述上拉电路和所述下拉电路的连接位置为高压输出端且输出高压输出信号，所述低压输入信号的大小位于第二电源电压和地之间，所述高压输出信号的大小位于所述第一电源电压和地之间；所述第一电源电压高于所述第二电源电压；

所述下拉电路包括串联的第一子电路和第二子电路；

所述第一子电路的耐压大于等于所述第一电源电压；

所述第二子电路的耐压大于等于所述第二电源电压且所述第二子电路的耐压的小于所述第一电源电压；

所述第一子电路的控制端连接偏置电压，所述第一子电路的第一端连接所述高压输出端，所述第一子电路的第二端连接所述第二子电路的第一端；

所述第二子电路的第二端接地，所述第二子电路的控制端为所述低压输入端；

所述第一子电路的第二端的电压跟随所述偏置电压变化；所述偏置电压的大小设置为使所述第一子电路保持为导通状态并使所述第一子电路的第二端的电压的最大值小于等于所述第二子电路的耐压。

2.如权利要求1所述的电平转换电路，其特征在于：所述第一子电路包括第一NMOS管；

所述第一子电路的第一端包括所述第一NMOS管的漏极；

所述第一子电路的第二端包括所述第一NMOS管的源极；

所述第一子电路的控制端包括所述第一NMOS管的栅极；

所述第一NMOS管具有第一阈值电压；

所述第一NMOS管的源极电压的最大值等于所述偏置电压减去所述第一阈值电压。

3.如权利要求2所述的电平转换电路，其特征在于：所述第二子电路包括第二NMOS管；

所述第二子电路的第一端包括所述第二NMOS管的漏极，所述第二NMOS管的漏极连接所述第一NMOS管的源极；

所述第二子电路的第二端包括所述第二NMOS管的源极，所述第二NMOS管的源极接地；

所述第二子电路的控制端包括所述第二NMOS管的栅极，所述第二NMOS管的栅极作为第一低压输入端，所述第一低压输入端输入第一低压输入信号。

4.如权利要求3所述的电平转换电路，其特征在于：所述偏置电压由偏置电路提供，所述偏置电路包括电流源和第一PMOS管；

所述第一PMOS管的耐压大于等于所述第一电源电压；

所述电流源连接在所述第一电源电压和所述第一PMOS管的源极之间；

所述第一PMOS管的栅极连接所述第二电源电压；

所述第一PMOS管的漏极接地；

所述第一PMOS管具有第二阈值电压；

所述第一PMOS管的源极输出所述偏置电压，所述偏置电压的大小为所述第二电源电压加所述第二阈值电压的绝对值；所述第二阈值电压的绝对值小于等于所述第一阈值电压。

5.如权利要求4所述的电平转换电路，其特征在于：所述上拉电路包括第二PMOS管；

所述第二PMOS管的源极连接所述第一电源电压；

所述第二PMOS管的漏极连接所述第一NMOS管的漏极。

6.如权利要求5所述的电平转换电路，其特征在于：所述上拉电路和所述下拉电路都为差分结构。

7.如权利要求6所述的电平转换电路，其特征在于：所述上拉电路还包括第三PMOS管；

所述第三PMOS管的源极连接所述第一电源电压；

所述第三PMOS管的栅极连接所述第二PMOS管的漏极，所述第二PMOS管的漏极为第一高压输出端且输出第一高压输出信号；

所述第二PMOS管的栅极连接所述第三PMOS管的漏极，所述第三PMOS管的漏极为第二高压输出端且输出第二高压输出信号；

所述第一高压输出信号和所述第二高压输出信号反相。

8.如权利要求7所述的电平转换电路，其特征在于：

所述第一子电路还包括第三NMOS管；

所述第一子电路的第一端还包括所述第三NMOS管的漏极；

所述第一子电路的第二端还包括所述第三NMOS管的源极；

所述第一子电路的控制端还包括所述第三NMOS管的栅极；

所述第三NMOS管具有所述第一阈值电压；

所述第三NMOS管的源极电压的最大值等于所述偏置电压减去所述第一阈值电压。

9.如权利要求8所述的电平转换电路，其特征在于：所述第二子电路还包括第四NMOS管；

所述第二子电路的第一端还包括所述第四NMOS管的漏极，所述第四NMOS管的漏极连接所述第三NMOS管的源极；

所述第二子电路的第二端还包括所述第四NMOS管的源极，所述第四NMOS管的源极接地；

所述第二子电路的控制端还包括所述第四NMOS管的栅极，所述第四NMOS管的栅极作为第二低压输入端，所述第二低压输入端输入第二低压输入信号；所述第二低压输入信号和所述第一低压输入信号反相。

10.如权利要求9所述的电平转换电路，其特征在于：所述电平转换电路还包括由第四PMOS管和第五NMOS管连接形成的反相器，所述第四PMOS管的源极连接所述第二电源电压，所述第五NMOS管的源极接地，所述第四PMOS管的栅极和所述第五NMOS管的栅极都连接所述第一低压输入信号，所述第四PMOS管的漏极和所述第五NMOS管的漏极连接在一起且输出所述第二低压输入信号。