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CN117832275A - 一种低导通电阻的功率器件及制造方法 - Google Patents

一种低导通电阻的功率器件及制造方法 Download PDF

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CN117832275A
CN117832275A CN202311781172.2A CN202311781172A CN117832275A CN 117832275 A CN117832275 A CN 117832275A CN 202311781172 A CN202311781172 A CN 202311781172A CN 117832275 A CN117832275 A CN 117832275A
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CN
China
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conductive type
conductive
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electric field
area
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Application number
CN202311781172.2A
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魏家行
王晨露
付浩
宋兆旭
刘斯扬
孙伟锋
时龙兴
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Southeast University
Original Assignee
Southeast University
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Publication date
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Abstract

本发明涉及一种低导通电阻的功率器件及制造方法，包括各个第二导电类型电场屏蔽区（9）、各个金属件（11）、预设厚度的各个导电源区件，以及自下至上依次堆叠设置的底部金属层（8）、第一导电类型衬底（1）、第一导电类型外延层（2）、第二导电类型体区层（5），并按设计实施构建功率器件，通过在栅极沟槽（10）下方设置第二导电类型电场屏蔽区（9），可以有效屏蔽电场，大幅度降低器件栅极介质层（3）承受的反向电场强度，提升器件击穿电压，增强器件可靠性，同时，设计第二导电类型电场屏蔽区（9）与对应栅极沟槽节点所接第二导电类型体区层（5）接触，从元胞结构设计上解决了屏蔽区带来的开关速度降低、导通电阻增大等问题。

Description

一种低导通电阻的功率器件及制造方法
技术领域
本发明涉及一种低导通电阻的功率器件及制造方法，属于功率半导体器件结构设计及制造技术领域。
背景技术
以碳化硅为代表的第三代半导体材料所制作的器件具有高频、高压、耐高温、抗辐射等优异的工作能力，能够实现更高的功率密度和更高的效率。碳化硅（SiC）功率MOSFET作为SiC开关器件的代表，具有开关损耗低、工作频率高等优点，现已广泛应用于电力电子领域。目前SiC功率MOSFET有两种技术路线：平面栅结构和沟槽栅结构，其中，沟槽栅结构因其更高的沟道迁移率、更小的元胞尺寸，拥有更好的导通能力。但是，沟槽栅结构在沟槽底部拐角处存在电场峰值，容易造成拐角处半导体雪崩击穿和器件栅介质层退化，三维沟槽拐角处的电场峰值更大，器件的击穿电压进一步下降，降低了器件的可靠性。为解决该问题，电场屏蔽区被引入沟槽栅功率器件中。但在传统的沟槽栅功率器件中，电场屏蔽区域之间相互孤立，没有固定的电位，需额外解决屏蔽区的电位问题，否则会带来开关速度降低、导通电阻退化、器件雪崩浪涌可靠性降低等问题。为解决屏蔽区接地问题，传统沟槽栅MOSFET器件需要牺牲器件的有源区面积，降低器件的导通效率。
发明内容
本发明所要解决的技术问题是提供一种低导通电阻的功率器件，对器件结构进行创新，打破原有问题限制，提高器件的导通效率和可靠性。
本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种低导通电阻的功率器件，包括各个第二导电类型电场屏蔽区、各个金属件、预设厚度的各个导电源区件，以及自下至上依次堆叠设置的底部金属层、第一导电类型衬底、第一导电类型外延层、第二导电类型体区层；
其中，各个导电源区件的结构尺寸彼此相同，导电源区件表面为正多边形，以相邻导电源区件彼此相对边之间位置对应、且保持预设间距，各导电源区件分布设置于第二导电类型体区层上表面，第二导电类型体区层上表面的非导电源区件覆盖区域内嵌设置栅极沟槽，栅极沟槽的内底面和内侧壁均覆盖设置栅极介质层，栅极介质层包围区域中填充设置栅极；
各个金属件分别一一对应设置于各导电源区件的上表面；不同方向栅极沟槽之间相交位置构成栅极沟槽节点，第二导电类型电场屏蔽区的数量与栅极沟槽节点的数量相等，各个第二导电类型电场屏蔽区设置于第一导电类型外延层中，且各个第二导电类型电场屏蔽区分别设置于对应栅极沟槽节点的外底部，且各个第二导电类型电场屏蔽区分别延伸至其对应栅极沟槽节点所连第二导电类型体区层区域接触。
作为本发明的一种优选技术方案：上表面未设置金属件的各导电源区件分别通过电连接方式、直接或间接经其它导电源区件连接金属件。
作为本发明的一种优选技术方案：所述导电源区件包括彼此相同正多边形表面形状的第二导电类型源区与第一导电类型源区，且该正多边形即为导电源区件表面的正多边形形状，第二导电类型源区的厚度与第一导电类型源区的厚度均等于导电源区件的厚度，第一导电类型源区的外径大于第二导电类型源区的外径，第二导电类型源区贯穿嵌于第一导电类型源区中，第二导电类型源区表面所在面与第一导电类型源区表面所在面彼此平行，且第二导电类型源区的两表面所在面分别与第一导电类型源区对应侧的表面所在面相共面，第二导电类型源区的中心位置与第一导电类型源区的中心位置彼此重叠，且第二导电类型源区各侧边分别与第一导电类型源区各侧边彼此一一对应平行；关于上表面设置金属件的各导电源区件，在垂直于导电源区件表面方向上，第二导电类型源区的投影位于其对应金属件的投影内，且金属件的投影位于其对应导电源区件的投影内。
作为本发明的一种优选技术方案：所述各第二导电类型电场屏蔽区分别覆盖其对应栅极沟槽节点外底部的区域、占对应栅极沟槽节点外底部区域的比例位于四分之一上下预设波动范围内。
作为本发明的一种优选技术方案：所述各第二导电类型电场屏蔽区分别覆盖其对应栅极沟槽节点外底部的全部区域，且各第二导电类型电场屏蔽区一周分别延伸至其对应栅极沟槽节点一周所连第二导电类型体区层区域接触。
作为本发明的一种优选技术方案：在垂直于栅极沟槽节点外底部表面方向上，各第二导电类型电场屏蔽区投影呈对称形状。
作为本发明的一种优选技术方案：在垂直于栅极沟槽节点外底部表面方向上，各第二导电类型电场屏蔽区投影呈四边形、圆形、三角形、六边形。
作为本发明的一种优选技术方案：第一导电类型衬底和第二导电类型电场屏蔽区具有第一离子掺杂浓度，第一导电类型外延层和第二导电类型体区层具有第二离子掺杂浓度，第二导电类型源区和第一导电类型源区具有第三离子掺杂浓度，其中，第一离子掺杂浓度大于或等于第二离子掺杂浓度，第三离子掺杂浓度大于第二离子掺杂浓度。
作为本发明的一种优选技术方案：所述导电源区件的正多边形表面为正三边形、正四边形、正六边形。
与上述相对应，本发明还要解决的技术问题是提供一种低导通电阻的功率器件的制作方法，针对结构设计，依次设计结构构建过程，高效实现设计器件的制作，提供制作工作效率。
本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种低导通电阻的功率器件的制作方法，包括如下步骤：
步骤A. 基于第一导电类型衬底上表面生长构建第一导电类型外延层，再在第一导电类型外延层上表面构建各个第二导电类型体区层；
步骤B. 应用离子注入工艺，分别在各个第二导电类型体区层上表面形成第二导电类型源区和第一导电类型源区，由各第二导电类型体区层上表面的第二导电类型源区和第一导电类型源区构成导电源区件；
步骤C. 在相邻第二导电类型体区层之间，应用刻蚀工艺构建栅极沟槽，并使用化学气相沉积工艺在栅极沟槽的内底面和内侧壁形成栅介质层；使用化学气相沉积工艺在栅极沟槽内沉积栅极材料并形成栅极；
步骤D. 分别针对不同方向栅极沟槽之间相交位置所构成的各个栅极沟槽节点，通过倾斜离子注入的方式，在栅极沟槽节点外底部形成第二导电类型电场屏蔽区，并且第二导电类型电场屏蔽区延伸至其对应栅极沟槽节点所连第二导电类型体区层区域接触；
步骤E. 分别针对各个导电源区件，使用溅射工艺，在导电源区件上表面形成金属件，且金属件与第二导电类型源区、第一导电类型源区连接；
步骤F. 在第一导电类型衬底的下表面上制作底部金属层。
本发明所述一种低导通电阻的功率器件及制造方法，采用以上技术方案与现有技术相比，具有以下技术效果：
本发明所设计一种低导通电阻的功率器件中，栅极沟槽因其更高的沟道迁移率、更小的元胞尺寸而拥有更好的导通能力，并且引入第二导电类型电场屏蔽区设计，针对栅极沟槽底部拐角处存在的电场峰值，最大限度避免拐角处半导体雪崩击穿和器件栅介质层退化，降低栅极沟槽拐角处的电场峰值，提高器件的击穿电压下降，保证了器件的可靠性；此外，设计提出关于第二导电类型电场屏蔽区的新型元胞结构，将第二导电类型电场屏蔽区设置在栅极沟槽节点下方，且随各栅极沟槽节点排布，第二导电类型电场屏蔽区和第一导电类型外延层之间形成耗尽层，可以有效降低栅极介质层中的电场强度，防止栅极介质层击穿，提高器件击穿电压；同时本发明结构从元胞结构上解决了第二导电类型电场屏蔽区的电位浮空问题，提升器件的雪崩浪涌可靠性；
本发明设计器件从元胞结构上解决了传统MOSFET器件中电场屏蔽区电位浮空的问题，不需要额外牺牲有源区面积，同时避免浮空的电场屏蔽区带来的开关速度降低、导通电阻退化等问题，提高器件的开关频率，降低开关损耗；并且本发明设计器件中各第二导电类型电场屏蔽区随各栅极沟槽节点排布，且将第二导电类型电场屏蔽区设置在栅极沟槽节点的下方，保护栅极介质层电场，同时，相邻第二导电类型电场屏蔽区之间的栅极沟槽不会被第二导电类型电场屏蔽区和第一导电类型外延层之间的耗尽层夹断，最大程度地保留栅极沟槽区面积，确保器件导通的电流密度，提升器件导通效率，降低器件比导通电阻；
本发明设计的元胞结构，具有创新的元胞结构，实现了器件反向耐压与可靠性、以及正向导通效率的同步提升，克服了现有结构的缺点：1）沟槽底部设置电场屏蔽区所存在屏蔽区电位浮空的问题，需要从版图布局上将电场屏蔽区接地，降低了器件比导通电阻；2）采用非对称的半包沟槽结构，不需要额外对电场屏蔽区进行接地处理，但牺牲了沟道区的一半面积；3）采用双极沟槽结构，将器件源级做成沟槽结构，通过两侧源级沟槽底部的第二导电类型屏蔽区保护栅极沟槽底部，但此方案引入了JFET区电阻，同时增大了元胞面积，降低了器件导通效率。
附图说明
图1为本发明设计低导通电阻的功率器件实施例一正四边形导电源区件的器件的俯视图；
图2为本发明设计实施例一关于图1中沟槽栅功率器件元胞100的三维结构示意图；
图3为本发明设计实施例一关于图1中沟槽栅功率器件元胞100对应图2中1001方向的截面图；
图4为本发明设计实施例一关于图3的沟槽栅功率器件元胞100的三维结构示意图；
图5为本发明设计实施例一关于图1中沟槽栅功率器件元胞100对应图2中1002方向的截面图；
图6为本发明设计实施例一关于图1中沟槽栅功率器件元胞100对应图2中1003方向的截面图；
图7为本发明设计低导通电阻的功率器件实施例二正四边形导电源区件的器件的俯视图；
图8为本发明设计实施例二关于图7中沟槽栅功率器件元胞200的三维结构示意图；
图9为本发明设计实施例二关于图7中沟槽栅功率器件元胞200对应图8中1004方向的截面图；
图10为本发明设计实施例二关于图7中沟槽栅功率器件元胞200对应图8中1005方向的截面图；
图11为本发明设计实施例二关于图7中沟槽栅功率器件元胞200对应图8中1006方向的截面图；
图12为本发明设计低导通电阻的功率器件实施例三正四边形导电源区件的器件的俯视图；
图13为本发明设计低导通电阻的功率器件实施例四正四边形导电源区件的器件的俯视图；
图14为本发明设计低导通电阻的功率器件实施例五正三角形导电源区件的器件的俯视图；
图15为本发明设计低导通电阻的功率器件实施例六正六边形导电源区件的器件的俯视图。
其中，1. 第一导电类型衬底，2. 第一导电类型外延层，3. 栅极介质层，4. 栅极，5. 第二导电类型体区层，6. 第二导电类型源区，7. 第一导电类型源区，8. 底部金属层，9. 第二导电类型电场屏蔽区，10. 栅极沟槽，11. 金属件
实施方式
下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。
本发明所设计一种低导通电阻的功率器件，实际应用当中，如图1至图15所示，具体设计包括各个第二导电类型电场屏蔽区9、各个金属件11、预设厚度的各个导电源区件，以及自下至上依次堆叠设置的底部金属层8、第一导电类型衬底1、第一导电类型外延层2、第二导电类型体区层5，底部金属层8与第一导电类型衬底1的下表面形成欧姆接触。
其中，各个导电源区件的结构尺寸彼此相同，导电源区件表面为正多边形，以相邻导电源区件彼此相对边之间位置对应、且保持预设间距，各导电源区件分布设置于第二导电类型体区层5上表面，第二导电类型体区层5上表面的非导电源区件覆盖区域内嵌设置栅极沟槽10，栅极沟槽10的内底面和内侧壁均覆盖设置栅极介质层3，栅极介质层3包围区域中填充设置栅极4；栅极沟槽10内栅极介质层3侧壁在有第二导电类型电场屏蔽区9位置对应的区域，栅极介质层3侧壁不会形成沟道，不会有沟道电流产生，而栅极沟槽10内栅极介质层3侧壁在没有第二导电类型电场屏蔽区9部分下，栅极介质层3侧壁会形成沟道，形成沟道电流，本发明结构有效保留更多的沟道面积，将电场保护区域和导电区域进行分离，达到既保证导通电流又能有效降低栅极介质层3电场的良好效果。
各个金属件11分别一一对应设置于各导电源区件的上表面，上表面未设置金属件11的各导电源区件分别通过电连接方式、直接或间接经其它导电源区件连接金属件11；不同方向栅极沟槽10之间相交位置构成栅极沟槽节点，第二导电类型电场屏蔽区9的数量与栅极沟槽节点的数量相等，各个第二导电类型电场屏蔽区9设置于第一导电类型外延层2中，且各个第二导电类型电场屏蔽区9分别设置于对应栅极沟槽节点的外底部，且各个第二导电类型电场屏蔽区9分别延伸至其对应栅极沟槽节点所连第二导电类型体区层5区域接触。在降低栅极介质层3电场、保护栅极沟槽10底部栅极介质层3、提高器件耐压能力的同时，尽可能多地保留栅极沟槽10作为导电沟道，提高器件正向导通效率，降低开关损耗。
关于导电源区件，同样如图1至图15所示，具体设计导电源区件包括彼此相同正多边形表面形状的第二导电类型源区6与第一导电类型源区7，且该正多边形即为导电源区件表面的正多边形形状，第二导电类型源区6的厚度与第一导电类型源区7的厚度均等于导电源区件的厚度，第一导电类型源区7的外径大于第二导电类型源区6的外径，第二导电类型源区6贯穿嵌于第一导电类型源区7中，第二导电类型源区6表面所在面与第一导电类型源区7表面所在面彼此平行，且第二导电类型源区6的两表面所在面分别与第一导电类型源区7对应侧的表面所在面相共面，第二导电类型源区6的中心位置与第一导电类型源区7的中心位置彼此重叠，且第二导电类型源区6各侧边分别与第一导电类型源区7各侧边彼此一一对应平行；关于上表面设置金属件11的各导电源区件，在垂直于导电源区件表面方向上，第二导电类型源区6的投影位于其对应金属件11的投影内，且金属件11的投影位于其对应导电源区件的投影内，金属件11与第一导电类型源区7和第二导电类型源区6的上表面形成欧姆接触。
关于上述设计低导通电阻的功率器件，实际应用当中，诸如设计如下五种实施例，其中实施例一如图1至图6所示，导电源区件的正多边形表面为正四边形，并具体设计各第二导电类型电场屏蔽区9分别覆盖其对应栅极沟槽节点外底部的区域、占对应栅极沟槽节点外底部区域的比例位于四分之一上下预设波动范围内。本实施例一结构实际应用中，栅极沟槽10呈网格状连接，形成方形元胞，沟道利用率高，电流导通能力强，实现了栅极同电位，因此可直接通过金属线引出栅极，不需要额外在版图上打金属总线，元胞均一性好，且有效节省芯片面积。
实施例二如图7至图11所示，导电源区件的正多边形表面为正四边形，并具体设计各第二导电类型电场屏蔽区9分别覆盖其对应栅极沟槽节点外底部的全部区域，且各第二导电类型电场屏蔽区9一周分别延伸至其对应栅极沟槽节点一周所连第二导电类型体区层5区域接触，并且在实际应用当中，在垂直于栅极沟槽节点外底部表面方向上，各第二导电类型电场屏蔽区9投影呈对称形状。本实施例二更大程度地降低器件反向阻断状态下栅极介质层3的电场，提高器件的可靠性。
实施例三如图12所示，导电源区件的正多边形表面为正四边形，并在实施例二的基础上，具体针对在垂直于栅极沟槽节点外底部表面方向上，设计各第二导电类型电场屏蔽区9投影呈圆形。
实施例四如图13所示，导电源区件的正多边形表面为正四边形，并在实施例二的基础上，具体针对在垂直于栅极沟槽节点外底部表面方向上，设计各第二导电类型电场屏蔽区9投影呈六边形。
实施例五如图14所示，导电源区件的正多边形表面为正三边形，并基于各个正三角形导电源区件的位置，构建各个第二导电类型电场屏蔽区9，诸如图14所示，在垂直于栅极沟槽节点外底部表面方向上，设计各第二导电类型电场屏蔽区9投影呈四边形。
实施例六如图15所示，导电源区件的正多边形表面为正六边形，并基于各个正六边形导电源区件的位置，构建各个第二导电类型电场屏蔽区9，诸如图14所示，在垂直于栅极沟槽节点外底部表面方向上，设计各第二导电类型电场屏蔽区9投影呈四边形。
关于上述具体实施应用下设计的实施例一至实施例六，即在实际应用中，导电源区件的正多边形表面为正三边形、正四边形、正六边形，并且关于第二导电类型电场屏蔽区9，在垂直于栅极沟槽节点外底部表面方向上，各第二导电类型电场屏蔽区9投影可以根据实际场景位置关系，呈现四边形、圆形、三角形、六边形，但又不局限于这些形状。各实施例在实际实施中相较传统元胞设计的优势在于，通过优化排布器件的三维结构，让栅极沟槽10排布呈现网格状，尽可能多地保留导电沟道，提高沟道利用率，提升器件的导通效率，降低器件导通电阻。此外，将第二导电类型电场屏蔽区9放置在栅极沟槽节点底部，且第二导电类型电场屏蔽区9延伸至其对应栅极沟槽节点所连第二导电类型体区层5区域接触，第二导电类型体区层5通过第二导电类型源区6即P+有源区与金属件11接触，可以有效解决屏蔽区的接地问题，不再需要通过额外打线等方式将浮空的电场屏蔽区接地，提高器件的开关频率，降低开关损耗。同时可有效屏蔽沟槽底部电场，降低栅极介质层3的电场强度，提升器件击穿电压以及可靠性。
上述设计低导通电阻的功率器件在具体的实际应用当中，关于各个结构的离子掺杂浓度，具体设计第一导电类型衬底1和第二导电类型电场屏蔽区9具有第一离子掺杂浓度，第一导电类型外延层2和第二导电类型体区层5具有第二离子掺杂浓度，第二导电类型源区6和第一导电类型源区7具有第三离子掺杂浓度，其中，第一离子掺杂浓度大于或等于第二离子掺杂浓度，第三离子掺杂浓度大于第二离子掺杂浓度；实际具体设计实施中，诸如设计第一离子掺杂浓度为1×1019cm-3，第二离子掺杂浓度为6.5×1015cm-3，第三离子掺杂浓度设计为1×1019cm-3。
与上述相对应，本发明设计了一种低导通电阻的功率器件的制作方法，具体设计实施如下步骤A至步骤F。
步骤A. 基于第一导电类型衬底1上表面生长构建第一导电类型外延层2，再在第一导电类型外延层2上表面构建各个第二导电类型体区层5，实际应用中，第一导电类型衬底1诸如采用碳化硅衬底。
步骤B. 应用离子注入工艺，分别在各个第二导电类型体区层5上表面形成第二导电类型源区6和第一导电类型源区7，由各第二导电类型体区层5上表面的第二导电类型源区6和第一导电类型源区7构成导电源区件。
步骤C. 在相邻第二导电类型体区层5之间，应用刻蚀工艺构建栅极沟槽10，并使用化学气相沉积工艺在栅极沟槽10的内底面和内侧壁形成栅介质层3；使用化学气相沉积工艺在栅极沟槽10内沉积栅极材料并形成栅极4。
步骤D. 分别针对不同方向栅极沟槽10之间相交位置所构成的各个栅极沟槽节点，通过倾斜离子注入的方式，在栅极沟槽节点外底部形成第二导电类型电场屏蔽区9，并且第二导电类型电场屏蔽区9延伸至其对应栅极沟槽节点所连第二导电类型体区层5区域接触。
步骤E. 分别针对各个导电源区件，使用溅射工艺，在导电源区件上表面形成金属件11，且金属件11与第二导电类型源区6、第一导电类型源区7连接。
步骤F. 在第一导电类型衬底1的下表面上制作底部金属层8。
上述技术方案在设计实施中，栅极沟槽10因其更高的沟道迁移率、更小的元胞尺寸而拥有更好的导通能力，并且引入第二导电类型电场屏蔽区9设计，针对栅极沟槽10底部拐角处存在的电场峰值，最大限度避免拐角处半导体雪崩击穿和器件栅介质层退化，降低栅极沟槽10拐角处的电场峰值，提高器件的击穿电压下降，保证了器件的可靠性；此外，在传统的沟槽栅功率器件中，电场屏蔽区域之间相互孤立，没有固定的电位，电位浮空的电场屏蔽区会存储电荷，降低器件开关速度及雪崩浪涌可靠性，对此，本发明设计提出关于第二导电类型电场屏蔽区9的新型元胞结构，将第二导电类型电场屏蔽区9设置在栅极沟槽节点下方，且随各栅极沟槽节点排布，第二导电类型电场屏蔽区9和第一导电类型外延层2之间形成耗尽层，可以有效降低栅极介质层3中的电场强度，防止栅极介质层3击穿，提高器件击穿电压；同时本发明结构从元胞结构上解决了第二导电类型电场屏蔽区9的电位浮空问题，提升器件的雪崩浪涌可靠性；
为降低器件沟槽底部的峰值电场，传统型沟槽MOSFET结构在沟槽底部设置电场屏蔽区，但存在电场屏蔽区电位浮空的问题，需要从版图布局上将电场屏蔽区接地，不仅额外增加器件加工成本，还牺牲了器件有源区的面积，降低了器件比导通电阻；本发明设计器件从元胞结构上解决了传统MOSFET器件中电场屏蔽区电位浮空的问题，不需要额外牺牲有源区面积，同时避免浮空的电场屏蔽区带来的开关速度降低、导通电阻退化等问题，提高器件的开关频率，降低开关损耗；并且本发明设计器件中各第二导电类型电场屏蔽区9随各栅极沟槽节点排布，且将第二导电类型电场屏蔽区9设置在栅极沟槽节点的下方，保护栅极介质层3电场，同时，相邻第二导电类型电场屏蔽区9之间的栅极沟槽10不会被第二导电类型电场屏蔽区9和第一导电类型外延层2之间的耗尽层夹断，最大程度地保留栅极沟槽10区面积，确保器件导通的电流密度，提升器件导通效率，降低器件比导通电阻。
此外本发明设计的元胞结构，具有创新的元胞结构，实现了器件反向耐压与可靠性、以及正向导通效率的同步提升，克服了现有结构的缺点：1）沟槽底部设置电场屏蔽区所存在屏蔽区电位浮空的问题，需要从版图布局上将电场屏蔽区接地，降低了器件比导通电阻；2）采用非对称的半包沟槽结构，不需要额外对电场屏蔽区进行接地处理，但牺牲了沟道区的一半面积；3）采用双极沟槽结构，将器件源级做成沟槽结构，通过两侧源级沟槽底部的第二导电类型屏蔽区保护栅极沟槽底部，但此方案引入了JFET区电阻，同时增大了元胞面积，降低了器件导通效率。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (10)

1.一种低导通电阻的功率器件，其特征在于：包括各个第二导电类型电场屏蔽区（9）、各个金属件（11）、预设厚度的各个导电源区件，以及自下至上依次堆叠设置的底部金属层（8）、第一导电类型衬底（1）、第一导电类型外延层（2）、第二导电类型体区层（5）；
其中，各个导电源区件的结构尺寸彼此相同，导电源区件表面为正多边形，以相邻导电源区件彼此相对边之间位置对应、且保持预设间距，各导电源区件分布设置于第二导电类型体区层（5）上表面，第二导电类型体区层（5）上表面的非导电源区件覆盖区域内嵌设置栅极沟槽（10），栅极沟槽（10）的内底面和内侧壁均覆盖设置栅极介质层（3），栅极介质层（3）包围区域中填充设置栅极（4）；
各个金属件（11）分别一一对应设置于各导电源区件的上表面；不同方向栅极沟槽（10）之间相交位置构成栅极沟槽节点，第二导电类型电场屏蔽区（9）的数量与栅极沟槽节点的数量相等，各个第二导电类型电场屏蔽区（9）设置于第一导电类型外延层（2）中，且各个第二导电类型电场屏蔽区（9）分别设置于对应栅极沟槽节点的外底部，且各个第二导电类型电场屏蔽区（9）分别延伸至其对应栅极沟槽节点所连第二导电类型体区层（5）区域接触。
2.根据权利要求1所述一种低导通电阻的功率器件，其特征在于：上表面未设置金属件（11）的各导电源区件分别通过电连接方式、直接或间接经其它导电源区件连接金属件（11）。
3.根据权利要求1所述一种低导通电阻的功率器件，其特征在于：所述导电源区件包括彼此相同正多边形表面形状的第二导电类型源区（6）与第一导电类型源区（7），且该正多边形即为导电源区件表面的正多边形形状，第二导电类型源区（6）的厚度与第一导电类型源区（7）的厚度均等于导电源区件的厚度，第一导电类型源区（7）的外径大于第二导电类型源区（6）的外径，第二导电类型源区（6）贯穿嵌于第一导电类型源区（7）中，第二导电类型源区（6）表面所在面与第一导电类型源区（7）表面所在面彼此平行，且第二导电类型源区（6）的两表面所在面分别与第一导电类型源区（7）对应侧的表面所在面相共面，第二导电类型源区（6）的中心位置与第一导电类型源区（7）的中心位置彼此重叠，且第二导电类型源区（6）各侧边分别与第一导电类型源区（7）各侧边彼此一一对应平行；关于上表面设置金属件（11）的各导电源区件，在垂直于导电源区件表面方向上，第二导电类型源区（6）的投影位于其对应金属件（11）的投影内，且金属件（11）的投影位于其对应导电源区件的投影内。
4.根据权利要求1至3中任意一项所述一种低导通电阻的功率器件，其特征在于：所述各第二导电类型电场屏蔽区（9）分别覆盖其对应栅极沟槽节点外底部的区域、占对应栅极沟槽节点外底部区域的比例位于四分之一上下预设波动范围内。
5.根据权利要求1至3中任意一项所述一种低导通电阻的功率器件，其特征在于：所述各第二导电类型电场屏蔽区（9）分别覆盖其对应栅极沟槽节点外底部的全部区域，且各第二导电类型电场屏蔽区（9）一周分别延伸至其对应栅极沟槽节点一周所连第二导电类型体区层（5）区域接触。
6.根据权利要求5所述一种低导通电阻的功率器件，其特征在于：在垂直于栅极沟槽节点外底部表面方向上，各第二导电类型电场屏蔽区（9）投影呈对称形状。
7.根据权利要求6所述一种低导通电阻的功率器件，其特征在于：在垂直于栅极沟槽节点外底部表面方向上，各第二导电类型电场屏蔽区（9）投影呈四边形、圆形、三角形、六边形。
8.根据权利要求3所述一种低导通电阻的功率器件，其特征在于：第一导电类型衬底（1）和第二导电类型电场屏蔽区（9）具有第一离子掺杂浓度，第一导电类型外延层（2）和第二导电类型体区层（5）具有第二离子掺杂浓度，第二导电类型源区（6）和第一导电类型源区（7）具有第三离子掺杂浓度，其中，第一离子掺杂浓度大于或等于第二离子掺杂浓度，第三离子掺杂浓度大于第二离子掺杂浓度。
9.根据权利要求1或2所述一种低导通电阻的功率器件，其特征在于：所述导电源区件的正多边形表面为正三边形、正四边形、正六边形。
10.针对根据权利要求1至9中任意一项所述一种低导通电阻的功率器件的制造方法，其特征在于，包括如下步骤：
步骤A. 基于第一导电类型衬底（1）上表面生长构建第一导电类型外延层（2），再在第一导电类型外延层（2）上表面构建各个第二导电类型体区层（5）；
步骤B. 应用离子注入工艺，分别在各个第二导电类型体区层（5）上表面形成第二导电类型源区（6）和第一导电类型源区（7），由各第二导电类型体区层（5）上表面的第二导电类型源区（6）和第一导电类型源区（7）构成导电源区件；
步骤C. 在相邻第二导电类型体区层（5）之间，应用刻蚀工艺构建栅极沟槽（10），并使用化学气相沉积工艺在栅极沟槽（10）的内底面和内侧壁形成栅介质层（3）；使用化学气相沉积工艺在栅极沟槽（10）内沉积栅极材料并形成栅极（4）；
步骤D. 分别针对不同方向栅极沟槽（10）之间相交位置所构成的各个栅极沟槽节点，通过倾斜离子注入的方式，在栅极沟槽节点外底部形成第二导电类型电场屏蔽区（9），并且第二导电类型电场屏蔽区（9）延伸至其对应栅极沟槽节点所连第二导电类型体区层（5）区域接触；
步骤E. 分别针对各个导电源区件，使用溅射工艺，在导电源区件上表面形成金属件（11），且金属件（11）与第二导电类型源区（6）、第一导电类型源区（7）连接；
步骤F. 在第一导电类型衬底（1）的下表面上制作底部金属层（8）。
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