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CN117751408A - 存储器模块 - Google Patents

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CN117751408A
CN117751408A CN202280054032.2A CN202280054032A CN117751408A CN 117751408 A CN117751408 A CN 117751408A CN 202280054032 A CN202280054032 A CN 202280054032A CN 117751408 A CN117751408 A CN 117751408A
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voltage
memory
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control unit
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CN202280054032.2A
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森阳太郎
西野理市
柴原祯之
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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Abstract

根据本公开的一方面的存储器模块包括多个存储器单元格阵列单元。每个存储器单元格阵列单元包括存储器单元格阵列，该存储器单元格阵列包括存储器单元格。存储器单元格一对一地设置在多条第一布线和多条第二布线的每个交叉点处。每个存储器单元格阵列单元还包括控制单元，其控制从存储器单元格阵列读取数据和向存储器单元格阵列写入数据。存储器单元格包括可变电阻器和选择器元件。可变电阻器是其中通过电阻值的高或低状态来记录一位信息的电阻器。选择器元件串联耦合到可变电阻器。控制单元对存储器单元格执行检测操作以检测存储器单元格的状态，并且此后，当选择器元件通过检测操作被接通时，控制单元对接通的存储器单元格执行复位操作以使接通的存储器单元格从低电阻状态改变为高电阻状态。

Description

存储器模块
技术领域
本公开涉及一种存储器模块。
背景技术
已知一种包括多个非易失性可重写存储器单元格的存储器模块。每个存储器单元格设置有电阻性RAM(ReRAM)，其中通过单元格的电阻值的状态来记录信息，该单元格的电阻值随着电压的施加而变化。这种存储器模块设置有多个存储器单元格阵列。每个存储器单元格阵列是在多条字线和多条位线的每个交叉点处设置存储器单元格的交叉点型(例如，参见PTL 1)。
引文列表
专利文献
PTL 1：日本未审专利申请公开No.2011-204297
发明内容
顺便提及，要求上述存储器模块使删除(复位)或写入(置位)信息的时间(时延)尽可能短。因此，期望提供一种使得能够减少时延的存储器模块。
根据本公开的一方面的存储器模块包括多个存储器单元格阵列单元以及存储器控制器。存储器控制器控制从多个存储器单元格阵列单元读取数据以及向多个存储器单元格阵列单元写入数据。每个存储器单元格阵列单元包括多条第一布线、多条第二布线以及包括存储器单元格的存储器单元格阵列。存储器单元格一对一地在多条第一布线和多条第二布线的每个交叉点处设置。每个存储器单元格阵列单元还包括控制单元。控制单元基于存储器控制器的控制来控制从存储器单元格阵列读取数据和向存储器单元格阵列写入数据。存储器单元格包括可变电阻器和选择器元件。可变电阻器是通过电阻值的高或低状态来记录一位信息的电阻器。选择器元件串联耦合到可变电阻器。控制单元对存储器单元格执行检测操作以检测存储器单元格的状态，并且此后，当选择器元件通过检测操作被接通时，控制单元对接通的存储器单元格执行复位操作以使接通的存储器单元格从低电阻状态改变为高电阻状态。
在根据本公开的一方面的存储器模块中，对存储器单元格执行用于检测存储器单元格的状态的检测操作，并且此后，当选择器元件通过检测操作被接通时，对接通的存储器单元格执行复位操作，以使接通的存储器单元格从低电阻状态改变为高电阻状态。这使得有可能防止对不打算进行复位操作的存储器单元格进行复位操作。此外，有可能在一个存储器模块中执行置位操作的时段中在另一个存储器模块中执行一系列检测操作和复位操作。因此有可能省略执行复位操作和置位操作之前的预读取。
附图说明
图1是图示根据本公开的实施例的信息处理系统的示意性构造的示例的图。
图2是图示图1中的存储器单元格阵列单元的示意性构造的示例的图。
图3是图示图2中的存储器单元格阵列的示意性构造的示例的图。
图4是图示图3中的存储器单元格的操作示例的图。
图5是图示对图2中的存储器单元格阵列的选择操作的示例的图。
图6是图示图2中的字线解码器的示意性构造示例的图。
图7是图示根据比较示例的复位操作中的存储器单元格的电压波形的示例的图。
图8是图示根据比较示例的复位操作中的存储器单元格的电压波形的示例的图。
图9是图示根据示例的复位操作中的存储器单元格的电压波形的示例的图。
图10是图示根据示例的复位操作中的存储器单元格的电压波形的示例的图。
图11(A)是图示现有写入操作的示例的图。图11(B)是图示现有写入操作的示例的图。图11(C)是图示实施例的写入操作的示例的图。
图12是图示实施例的写入操作的示例的流程图。
具体实施方式
下面将参考附图详细描述本公开的实施例。但是，下面描述的实施例仅仅是示例，并且并不旨在排除下面未陈述的各种修改和技术的应用。在不脱离本技术的范围的情况下，能够做出各种修改(例如，实施例的组合等)来执行本技术。此外，在以下附图的描述中，完全相同或相似的部分由相同或相似的附图标记表示。附图是示意性的，并且不一定与实际维度和比例等相符。在附图中，也有一些部分的维度关系或比例可以有所不同。
<1.实施例>
[构造]
图1图示了根据本公开的实施例的信息处理系统的功能块的示例。这个信息处理系统包括主机计算机100和存储器模块200。存储器模块200包括存储器控制器300、多个存储器单元格阵列单元400，以及电源单元500。
(主机计算机100)
主机计算机100控制存储器模块200。具体而言，主机计算机100发出指定访问目的地的逻辑地址的命令，并将命令和数据供给存储器模块200。主机计算机100接收从存储器模块200输出的数据。这里的命令用于控制存储器模块200的，并且包括例如命令数据写入处理的写入命令或命令数据读取处理的读取命令。此外，逻辑地址是在由主机计算机100定义的地址空间中当主机计算机100访问存储器模块200时在每次访问时指派给每个区域的地址。
(存储器控制器300)
存储器控制器300控制从多个存储器单元格阵列单元400读取//向多个存储器单元格阵列单元400写入数据。存储器控制器300从主机计算机100接收具有指定的逻辑地址的写入命令。此外，根据写入命令，存储器控制器300执行数据写入处理。在这个数据写入处理中，逻辑地址被转换成物理地址，并且数据被写入那个物理地址。这里的物理地址是当存储器控制器300访问多个存储器单元格阵列单元400时在每次访问时指派给多个存储器单元格阵列单元400的地址。当接收到指定了逻辑地址的读取命令时，存储器控制器300将那个逻辑地址转换成物理地址，并从那个物理地址读取数据。另外，存储器控制器300将已经读取的数据作为读取数据输出到主机计算机100。
(电源单元500)
电源单元500向多个存储器单元格阵列单元400供给期望的电压。例如，电源单元500向后面将描述的电压控制电路40和70中的每一个供给在写入时(在置位时和在复位时)或在读出时(在感测时)使用的电压。
(存储器单元格阵列单元400)
随后，描述存储器单元格阵列单元400。图2图示了存储器单元格阵列单元400的功能块的示例。存储器单元格阵列单元400包括例如半导体芯片。例如，如图2中所示，存储器单元格阵列单元400包括多条字线WL、多条位线BL和存储器单元格阵列10。
(存储器单元格阵列10)
存储器单元格阵列10包括例如两层存储器单元格阵列10a和10b，如图3中所示。例如，如图3中所示，存储器单元格阵列10a和10b各自在上字线UWL和位线BL的相应交叉点处以及下字线LWL和位线BL的相应交叉点处包括1位存储器单元格MC。存储器单元格MC是可写的非易失性存储器。存储器单元格MC具有可变电阻器VR(Variable Resistor)和选择器元件SE(Selector Element)的串联结构。可变电阻器VR是其中根据电阻值的高或低状态记录1位信息的电阻器。选择器元件SE具有双向二极管特性。下面，在适当的时候将上字线UWL和下字线LWL统称为字线WL。
在存储器单元格阵列10中，有可能将数据写到通过来自外部的地址的输入指定的存储器单元格MC。此外，有可能读取存储在通过地址的输入指定的存储器单元格MC中的数据。存储在存储器单元格MC中的数据值通过可变电阻器VR的电阻状态来区分。例如，如果它处于高电阻状态则区分为“0”，而如果处于低电阻状态则区分为“1”。
图4图示了存储器单元格MC的I-V特性。假设当可变电阻器VR处于低电阻状态(LRS)时，存储器单元格MC两端的电压从0V开始扫掠。此时，在存储器单元格MC两端的电压下降到4V的情况下，电流突然流入存储器单元格MC，这种现象被称为突变(snap)，并且突变电压Vsnap_LRS是4V。可变电阻器VR处于高电阻状态(HRS)时的瞬变电压Vsnap_HRS高于瞬变电压Vsnap_LRS，并且是例如6V。当5V施加到期望知道其状态的存储器单元格MC时，当可变电阻器VR处于低电阻状态(LRS)时，存储器单元格MC突变，而当可变电阻器VR处于高电阻状态(HRS)时，存储器单元格MC不突变。因此，通过识别是否存在突变，有可能执行从存储器单元格MC的数据读取。当可变电阻器VR处于高电阻状态(HRS)时，存储器单元格MC突变，并且可变电阻器VR进入熔融状态，然后被冷却。这导致可变电阻器VR改变为低电阻状态(LRS)。当可变电阻器VR处于低电阻状态(LRS)时，高电压被施加到存储器单元格MC，并且存储器单元格MC突变。这使得可变电阻器VR改变为高电阻状态(HRS)。通过组合上述数据的读取和可变电阻器VR的电阻改变，有可能执行向存储器单元格MC写入数据。
在执行从存储器单元格MC读取数据的情况下，例如在将字线WL充电至-2.5V之后，控制电路20将+2.5V施加到位线BL。因此，当位于字线WL和位线BL的交叉点处的存储器单元格MC的可变电阻器VR处于低电阻状态(LRS)时，存储器单元格MC突变，并且字线WL的寄生电容被放电，并且字线WL的电位增加到大约0V。当位于字线WL和位线BL的交叉点处的存储器单元格MC的可变电阻器VR处于高电阻状态(HRS)时，存储器单元格MC没有突变，并且只有轻微的漏电流流过字线WL，并且字线WL的电位保持在大约-2V。此时，例如使用感测放大器，控制电路20将字线WL的电压与参考电压Vref(例如，大约-1V)进行比较，并确定可变电阻器VR是处于低电阻状态(LRS)还是高电阻状态(HRS)。例如，控制电路20在可变电阻器VR处于低电阻状态(LRS)的情况下生成逻辑1，或者在可变电阻器VR处于高电阻状态(HRS)的情况下生成逻辑0，从而生成读取数据。例如，控制电路20将生成的读取数据输出到存储器控制器300。
在对其中可变电阻器VR处于高电阻状态(HRS)的存储器单元格MC执行数据写入(置位)的情况下，例如在将字线WL充电至Vneg1(例如，-4V)之后，控制电路20向位线BL施加Vset(例如，+4V)(参见图5)。因此，位于字线WL和位线BL的交叉点处的存储器单元格MC突变，并且可变电阻器VR进入熔融状态，然后被冷却。这使得存储器单元格MC从高电阻状态(HRS)改变为低电阻状态(LRS)。存储器单元格MC以这种方式被置位。
在对其中可变电阻器VR处于低电阻状态(LRS)的存储器单元格MC执行数据写入(复位)的情况下，例如在将下字线LWL充电至Vneg1(例如，-4V)之后，控制电路20向位线BL施加Vrst(例如，+4V)(参见图5)。因此，位于下字线LWL和位线BL的交叉点处的存储器单元格MC突变，并且可变电阻器VR从低电阻状态(LRS)改变为高电阻状态(HRS)。存储器单元格MC以这种方式被复位。
在上述置位操作和复位操作中，例如Vcom(例如，0V)被施加到与已向其施加Vset和Vrst(例如，+4V)的位线BL(被选择的位线BL)不同的位线BL(未选择的位线BL)。此外，例如Vcom(例如，0V)被施加到与已向其施加Vneg1(例如，-4V)的字线WL(被选择的字线WL)不同的字线WL(未选择的字线WL)。这里，重要的是不向位于被选择的位线BL和未选择的字线WL的交叉点处的存储器单元格MC(在图5中用三角形指示的半选择的单元格MC)施加允许选择器元件SE接通的电压Vth(＝Vsnap_LRS)。此外，重要的是不向位于未选择的位线BL和被选择的字线WL的交叉点的存储器单元格MC(在图5中用点图案三角形指示的半选择的单元格MC)施加允许选择器元件SE接通的电压Vth。其原因之一在于，在半选择单元格中，在选择器元件SE接通并且可变电阻器VR处于低电阻状态(LRS)的情况下，流入半选择的单元格的电流不仅使得期望被选择的存储器单元格MC不可选择，而且还产生了半选择的单元格的状态可能被损坏的可能性。在本实施例中，在防止这种损坏的同时，就扩大存储器材料的选择范围而言，执行允许施加尽可能高的电压的写入操作(置位操作和复位操作)。
存储器单元格阵列单元400还包括例如如图2中所示的控制电路20、定时控制电路30、电压控制电路40、电流控制电路50、字线解码器60、电压控制电路70和位线解码器80。控制电路20、定时控制电路30、电压控制电路40、电流控制电路50、字线解码器60、电压控制电路70和位线解码器80基于存储器控制器300的控制而控制从存储器单元格阵列10读取数据/向存储器单元格阵列10写入数据。
例如，控制电路20与存储器控制器300交换地址、命令(诸如写入命令或读取命令)和数据(诸如写入数据或读取数据)。例如，根据命令和地址，控制电路20控制电压控制电路40和70、字线解码器60和位线解码器80。定时控制电路30控制用于电压控制电路40和70以及电流控制电路50的定时，以输出用于向存储器单元格阵列10写入数据/从存储器单元格阵列10读取数据的电压。
当受到控制电路20或定时控制电路30的写入控制时，电压控制电路40将写入操作所必需的电压施加到全局字线GWL。当受到控制电路20或定时控制电路30的读取控制时，电压控制电路40将读取操作所必需的电压施加到全局字线GWL，并通过全局字线GWL读取读取数据。
电流控制电路50控制流过字线WL的电流。当执行数据的写入时，电流控制电路50以使得流过字线WL的电流被限制为预定受限电流值的方式通过电压控制电路40控制流过字线WL的电流。电流控制电路50包括例如两个NMOS晶体管和恒流源。两个NMOS晶体管具有彼此耦合的相应栅极端子。在电流控制电路50中，其中一个NMOS晶体管耦合到字线WL，并且另一个NMOS晶体管耦合到恒流源。两个NMOS晶体管和恒流源构成电流镜电路。在与字线WL耦合的NMOS晶体管在饱和状态下操作的情况下，预定受限电流流过字线WL。
字线解码器60基于从控制电路20给出的字线地址信息来选择字线WL。字线解码器60将写入或读出操作所必需的预定电压输出到被选择的字线WL。字线解码器60向除被选择的字线WL以外的字线WL(未选择的字线WL)输出不允许选择器元件SE接通的预定电压。
图6图示了电流控制电路50、字线解码器60和位线解码器80的电路构造的示例。电流控制电路50包括具有电流限制功能的选择器元件。字线解码器60包括作为选择字线WL的元件的具有电流限制功能的选择器元件(电流控制电路50)、字线驱动器61和感测放大器62。字线驱动器61向被选择的字线WL输出写入或读取操作所必需的预定电压。字线驱动器61还包括用于使存储器单元格MC的未选择的字线WL的电压成为预定电压的晶体管。字线解码器60还包括内部电阻63。从字线解码器60输出的电流流入内部电阻63，这引起电压降(IR降)。
基于来自控制电路20的控制信号，感测放大器62将字线WL的电压与参考电压Vref(例如，大约-1V)进行比较，并确定可变电阻器VR是处于低电阻状态(LRS)还是高电阻状态(HRS)。感测放大器62在可变电阻器VR处于低电阻状态(LRS)的情况下生成逻辑1，或者在可变电阻器VR处于高电阻状态(HRS)的情况下生成逻辑0，从而生成读取数据。感测放大器62将生成的读取数据输出到控制电路20。
位线解码器80包括位线驱动器81和内部电阻82。位线驱动器81将写入或读取操作所必需的预定电压输出到被选择的位线BL。位线驱动器81还包括用于使存储器单元格MC的未选择的位线BL的电压成为预定电压的晶体管。从位线解码器80输出的电流流入内部电阻82，这引起IR降。
在受到控制电路20的写入控制时，电压控制电路70将写入操作所必需的电压施加到全局位线GBL。在受到控制电路20的读取控制时，电压控制电路40将读取操作所必需的电压输出到全局位线GBL。位线解码器80基于从控制电路20给出的位线地址信息来选择位线BL。位线解码器80向除被选择的位线BL以外的位线BL(未选择的位线BL)输出不允许选择器元件SE接通的预定电压。
[操作]
随后，与比较示例中的复位操作相比较来描述根据本实施例的存储器单元格阵列单元400的复位操作。
图7图示了根据比较示例的复位操作中被选择的单元格的电压波形的示例。图8图示了根据比较示例的复位操作中半选择的单元格的电压波形的示例。图7图示了被选择的单元格处于低电阻状态时的电压波形的示例。图8图示了半选择的单元格处于高电阻状态时的电压波形的示例。在图7中，实线指示向被选择的单元格施加电压的电路的设定电压，而虚线指示耦合到被选择的单元格的字线WL和位线BL的相应电压。在图8中，实线指示向半选择的单元格施加电压的电路的设定电压，而虚线指示耦合到半选择的单元格的字线WL和位线BL的相应电压。在以下中，将在比较示例中与控制电路20对应的电路称为控制电路20'。
(当被选择的单元格处于低电阻状态时，图7)
在复位操作之前，控制电路20'通过字线解码器60和位线解码器80将所有字线WL和位线BL驱动至公共电压Vcom(例如，0V)。在复位操作开始后，控制电路20'通过字线解码器60将被选择的字线WL驱动至预定电压Vneg1(例如，-4V)，并且进一步通过位线解码器80将被选择的位线BL驱动至预定电压Vrst(例如，+4V)。
当施加到被选择的单元格中的选择器元件SE的电压增加时，与选择器元件SE的特性对应的电流流入被选择的单元格。此时，当施加到被选择的单元格的电压逐渐增加，并且超过选择器元件SE的接通电压Vth的电压被施加到被选择的单元格中的选择器元件SE时，选择器元件SE接通。此后，当超过突变电压Vsnap_LRS的电压被施加到被选择的单元格中处于低电阻状态的可变电阻器VR时，存储器单元格MC被突变，并且大电流开始流入被选择的单元格。此时，由于电流控制电路50的电流限制，流入被选择的单元格的电流受到限制。此外，IR降是由流经耦合到被选择的单元格的字线WL或位线BL的电流引起的。因此，字线WL的电压变为小于电压Vneg1(例如，-4V)的电压，并且位线BL的电压变为小于电压Vrst(例如，+4V)的电压。
(当半选择的单元格处于高电阻状态时，图8)
在复位操作之前，控制电路20'通过字线解码器60和位线解码器80将所有字线WL和位线BL驱动至公共电压Vcom(例如，0V)。在复位操作开始后，控制电路20'通过字线解码器60将被选择的字线WL驱动至预定电压Vneg1(例如，-4V)，或者通过位线解码器80将被选择的位线BL驱动至预定电压Vrst(例如，+4V)。这里，耦合到被选择的位线BL和未选择的字线WL的存储器单元格MC以及耦合到未选择的位线BL和被选择的字线WL的存储器单元格MC各自与上述半选择的单元格对应。
当施加到半选择的单元格中的选择器元件SE的电压增加时，与选择器元件SE的特性对应的电流流入半选择的单元格。此时，当施加到半选择的单元格的电压逐渐增加，并且超过选择器元件SE的接通电压Vth的电压被施加到半选择的单元格中的选择器元件SE时，选择器元件SE接通。但是，超过突变电压Vsnap_HRS的电压不被施加到半选择的单元格中处于高电阻状态的可变电阻器VR；因此，存储器单元格MC不会突变并维持在高电阻状态。
顺便提及，假设当半选择的单元格处于低电阻状态时，控制电路20'通过字线解码器60将被选择的字线WL驱动至预定电压Vneg1(例如，-4V)，或者通过位线解码器80将被选择的位线BL驱动至预定电压Vrst(例如，+4V)。此时，在半选择的单元格中，选择器元件SE接通，并且存储器单元格MC突变，并且大电流流入半选择的单元格。因此，在半选择的单元格从低电阻状态改变为高电阻状态的情况下，半选择的单元格的状态(数据)被损坏。如上所述，根据比较示例的复位操作具有半选择的单元格的状态(数据)可能被损坏的问题。
图9图示了根据本实施例的复位操作中被选择的单元格的电压波形的示例。图10图示了根据本实施例的复位操作中半选择的单元格的电压波形的示例。图11图示了根据本实施例的复位操作的过程的示例。图9图示了当被选择的单元格处于低电阻状态时的电压波形的示例。图10图示了当半选择的单元格处于高电阻状态时的电压波形的示例。在图9中，实线指示向被选择的单元格施加电压的电路的设定电压，而虚线指示耦合到被选择的单元格的字线WL和位线BL的相应电压。在图10中，实线指示向半选择的单元格施加电压的电路的设定电压，而虚线指示耦合到半选择的单元格的字线WL和位线BL的相应电压。
(当被选择的单元格处于低电阻状态时，图9)
在复位操作之前，控制电路20通过字线解码器60和位线解码器80将所有字线WL和位线BL驱动至公共电压Vcom(例如，0V)。在复位操作开始后，控制电路20对存储器单元格MC执行突变检测操作以检测存储器单元格MC的状态。具体而言，控制电路20通过字线解码器60将被选择的字线WL驱动至预定电压Vneg2(例如，-2.5V)，并且进一步通过位线解码80将被选择的位线BL驱动至预定电压Vread(例如，+2.5V)。这里，|Vneg2-Vread|是当可变电阻器VR处于高电阻状态时不允许选择器元件SE接通的电压。要注意的是，控制电路20对多个存储器单元格MC当中与接通的存储器单元格共同耦合到字线WL或位线BL的多个存储器单元格MC执行突变检测操作。
此后，控制电路20对存储器单元格MC执行突变检测操作以检测存储器单元格MC的状态。具体而言，当施加到被选择的单元格中的选择器元件SE的电压增加时，与选择器元件SE的特性对应的电流流入被选择的单元格。此时，当施加到被选择的单元格的电压逐渐增加，并且超过选择器元件SE的接通电压Vth的电压被施加到被选择的单元格中的选择器元件SE时，选择器元件SE接通。此后，当超过突变电压Vsnap_LRS的电压被施加到被选择的单元格中处于低电阻状态的可变电阻器VR时，存储器单元格MC突变，并且大电流开始流入被选择的单元格。此时，由于电流控制电路50的电流限制，流入被选择的单元格的电流受到限制。此外，IR降是由流过耦合到被选择的单元格的字线WL或位线BL的电流引起的。因此，字线WL的电压变为小于电压Vneg2(例如，-2.5V)的电压，并且位线BL的电压变为小于电压Vread(例如，+2.5V)的电压。
此时，例如控制电路20使用感测放大器62来检测字线WL的电压(步骤S101)。控制电路20将检测到的字线WL的电压与参考电压Vref(例如，大约-1V)进行比较，并确定可变电阻器VR是处于低电阻状态(LRS)还是高电阻状态(HRS)(步骤S102)。例如，控制电路20在可变电阻器VR处于低电阻状态(LRS)的情况下生成逻辑1，或者在可变电阻器VR处于高电阻状态(HRS)的情况下生成逻辑0，从而生成读取数据。例如，控制电路20将生成的读取数据输出到存储器控制器300。
例如，如图9中所示，当字线WL的电压的绝对值小于参考电压Vref(例如，大约-1V)的绝对值时，控制电路20确定可变电阻器VR处于低电阻状态(LRS)。在确定可变电阻器VR处于低电阻状态(LRS)的情况下，控制电路20执行复位操作(步骤S103)。相比之下，当字线WL的电压的绝对值大于或等于参考电压Vref(例如，大约-1V)的绝对值时，不执行复位操作(步骤S104)。
当选择器元件SE通过检测操作被接通时，控制电路20执行复位操作以将接通的存储器单元格MC从低电阻状态改变为高电阻状态。具体而言，控制电路20如下执行复位操作。控制电路20通过字线解码器60将被选择的字线WL驱动至预定电压Vneg1(例如，-4V)，并进一步通过位线解码器80将被选择的位线BL驱动至预定电压Vrst(例如，+4V)。|Vneg1-Vrst|是在复位操作中允许接通的存储器单元格从低电阻状态改变到高电阻状态的电压。
此时，当进行从检测操作到复位操作的转变时，控制电路20使输出到被选择的字线WL的电压从Vneg2(例如，-2.5V)连续地(即，平缓地且不成直角地)改变至Vneg1(例如，-4V)。当进行从检测操作到复位操作的转变时，控制电路20进一步使输出到被选择的位线BL的电压从Vread(例如，+2.5V)连续地(即，平缓地且不成直角地)改变至Vrst(例如，+4V)。这使得有可能防止选择器元件SE在从突变检测操作转变到复位操作的过程中瞬间关断，并且使得有可能防止被选择的单元格的状态改变。
当超过突变电压Vsnap_LRS的电压被施加到被选择的单元格中处于低电阻状态的可变电阻器VR时，存储器单元格MC突变，并且大电流开始流入被选择的单元格。此时，由于电流控制电路50的电流限制，流入被选择的单元格的电流受到限制。此外，IR降是由流过耦合到被选择的单元格的字线WL或位线BL的电流引起的。因此，字线WL的电压变为小于电压Vneg1(例如，-4V)的电压，并且位线BL的电压变为小于电压Vrst(例如，+4V)的电压。因此，可变电阻器VR从低电阻状态(LRS)改变为高电阻状态(HRS)。以这种方式，复位操作完成。此后，控制电路20可以根据需要核实是否已经确实执行了复位(读取操作)(步骤S105)。
(当半选择的单元格处于高电阻状态时，图10)
在复位操作之前，控制电路20通过字线解码器60和位线解码器80将所有字线WL和位线BL驱动至公共电压Vcom(例如，0V)。在复位操作开始后，控制电路20通过字线解码器60将被选择的字线WL驱动至预定电压Vneg2(例如，-2.5V)，或者通过位线解码器80将被选择的位线BL驱动至预定电压Vread(例如，+2.5V)。这里，耦合到被选择的位线BL和未选择的字线WL的存储器单元格MC以及耦合到未选择的位线BL和被选择的字线WL的存储器单元格MC与上述半选择的单元格对应。
当施加到半选择的单元格中的选择器元件SE的电压增加时，与选择器元件SE的特性对应的电流流入半选择的单元格。此时，施加到半选择的单元格的电压逐渐增加；但是，没有将超过选择器元件SE的接通电压Vth的电压施加到半选择的单元格中的选择器元件SE。因此，选择器元件SE不接通并保持关断。因此，字线WL的电压变为电压Vneg2(例如，-2.5V)，并且位线BL的电压变为电压Vread(例如，+2.5V)。
此时，例如，控制电路20使用感测放大器62来检测字线WL的电压(步骤S101)。控制电路20将检测到的字线WL的电压与参考电压Vref(例如，大约-1V)进行比较，并确定可变电阻器VR是处于低电阻状态(LRS)还是高电阻状态(HRS)(步骤S102)。例如，控制电路20在可变电阻器VR处于低电阻状态(LRS)的情况下生成逻辑1，或者在可变电阻器VR处于高电阻状态(HRS)的情况下生成逻辑0，从而生成读取数据。例如，控制电路20将生成的读取数据输出到存储器控制器300。
例如，如图10中所示，当字线WL的电压的绝对值大于参考电压Vref(例如，大约-1V)的绝对值时，控制电路20确定可变电阻器VR处于高电阻状态(HRS)。在确定可变电阻器VR处于高电阻状态(HRS)的情况下，控制电路20不执行复位操作(步骤S104)。当通过检测操作选择器元件SE未接通时，控制电路20停止向未接通的存储器单元格MC施加电压。此后，控制电路20可以根据需要来核实复位实际上不是必要的(读取操作)(步骤S105)。
顺便提及，根据本实施例的复位操作在复位操作之前设置有突变检测操作。因此，用于使存储器单元格MC突变的电压不被施加到半选择的单元格，因此不存在半选择的单元格的状态(数据)被损坏的可能性。此外，在根据本实施例的复位操作中，在突变检测操作之后，仅对其中每个选择器元件SE接通的单元格执行复位操作。这使得有可能用高电压执行复位操作，因此有可能扩大存储器材料的选择范围。
随后，与比较示例相比较地描述根据本实施例的存储器单元格阵列单元400的写入操作(置位操作和复位操作)。图12(A)图示了根据比较示例的存储器单元格阵列单元的写入操作(置位操作和复位操作)的示例。图12(B)图示了根据本实施例的存储器单元格阵列单元400的写入操作(置位操作和复位操作)的示例。
一般而言，写入数据可以具有任何模式。因此，在一些情况下，对所有多个存储器单元格阵列单元400执行置位操作或复位操作；在其它情况下，对多个存储器单元格阵列单元400中的一些执行置位操作，并且对其它存储器单元格阵列单元400执行复位操作。为了减少写入时间，存储器控制器300基于写入数据对多个存储器单元格阵列单元400同时执行置位操作和复位操作。
具体而言，根据输入到多个存储器单元格阵列单元400的写入数据和地址数据，存储器控制器300执行置位操作和复位操作。例如，基于输入到多个存储器单元格阵列单元400的地址数据，存储器控制器300将输入到多个存储器单元格阵列单元400的写入数据与每个存储器单元格阵列单元400的状态进行比较(图12(A)中的预读)。基于比较的结果，存储器控制器300对要求置位操作的每个存储器单元格阵列单元400执行置位操作(施加置位电流Iset的控制)(图12(A)中的置位)。存储器控制器300在执行置位操作的同时还基于预定单位(例如，以行为单位)对每个要求复位操作的存储器单元格阵列单元400顺序地执行复位操作(图12(A)中的复位)。
但是，在这种序列中，用于写入操作(置位操作和复位操作)的时间(时延)变得更长。要注意的是，可以通过省略预读来减少时延。但是，在那种情况下，存在半选择的单元格的状态可能被损坏，并且在复位操作中不能将高电压施加到该单元格的可能性。
相比之下，在本实施例中，在复位操作之前设置突变检测操作(图12(B)中的DC感测)。因此，用于使存储器单元格MC突变的电压没有被施加到半选择的单元格，因此不存在半选择的单元格的状态(数据)被损坏的可能性。因此，图12(B)中的DC感测能够充当图12(A)中的预读的角色。因此，有可能通过省略图12(A)中的预读来减少时延。要注意的是，一般而言，复位操作所花费的时间比置位操作所花费的时间短。因此，即使在复位操作之前执行图12(B)中的DC感测的情况下，也有可能在复位操作的一段时间内完成图12(B)中的DC感测和图12(B)中的复位操作。
此外，在本实施例中，在突变检测操作之后，仅对其中选择器元件SE接通的单元格执行复位操作(图12(B)中的复位)。这使得有可能用高电压执行复位操作。因此有可能扩大存储器材料的选择范围。
<2.修改示例>
[修改示例A]
在上述实施例中，在复位操作中，控制电路20可以根据接通的存储器单元格MC的位置来改变内部电阻63或内部电阻82的电阻值。此时，内部电阻63和82各自具有根据来自控制电路20的控制信号改变电阻值的机构。当接通的存储器单元格MC位于远离字线驱动器61时，控制电路20将内部电阻63的电阻值设置为低于当接通的存储器单元格MC位于字线驱动器61附近时的电阻值。当接通的存储器单元格MC位于远离位线驱动器81时，控制电路20将内部电阻82的电阻值设置为低于当接通的存储器单元格MC位于位线驱动器81附近时的电阻值。在这种情况下，无论存储器单元格MC接通的位置如何，都有可能均匀化由电流引起的IR降的影响。
[修改示例B]
在上述实施例及其修改示例中，控制电路20可以将|Vneg2-Vread|改变为比平常更高的值，以接通其中选择器元件SE通常不接通的存储器单元格MC的选择器元件SE，并且对接通的存储器单元格MC执行复位操作。在这种情况下，有可能将偏离电阻值通常可以取的值的存储器单元格MC的电阻值复位到电阻值通常可以取的值。因此，有可能抑制诸如读取错误之类的故障的发生。
以上参考实施例描述了本技术；但是，本公开不限于上述实施例，并且可能进行各种修改。要注意的是，本说明书中描述的效果仅仅是示例。本公开的效果不限于本说明书中描述的那些。本公开可以具有本说明书中描述的效果以外的效果。
此外，例如，本公开可以具有以下配置。
(1)
一种存储器模块，包括：
多个存储器单元格阵列单元；以及
存储器控制器，控制从所述多个存储器单元格阵列单元读取数据以及向所述多个存储器单元格阵列单元写入数据，其中
每个存储器单元格阵列单元包括
多条第一布线，
多条第二布线，
存储器单元格阵列，包括存储器单元格，该存储器单元格一对一地设置在所述多条第一布线和所述多条第二布线的每个交叉点处，以及
控制单元，基于存储器控制器的控制来控制从存储器单元格阵列读取数据和向存储器单元格阵列写入数据，
存储器单元格包括可变电阻器和选择器元件，可变电阻器是通过电阻值的高或低状态来记录一位信息的电阻器，选择器元件串联耦合到可变电阻器，
控制单元对存储器单元格执行检测操作以检测存储器单元格的状态，并且此后，当选择器元件通过检测操作被接通时，控制单元对接通的存储器单元格执行复位操作以使接通的存储器单元格从低电阻状态改变为高电阻状态。
(2)
根据(1)的存储器模块，其中在检测操作中，控制单元向存储器单元格输出第一电压，当可变电阻器处于高电阻状态时，该第一电压不允许选择器元件接通。
(3)
根据(2)的存储器模块，其中
在复位操作中，控制单元向存储器单元格输出第二电压，该第二电压允许接通的存储器单元格从低电阻状态转改变为高电阻状态，以及
当进行从检测操作到复位操作的转变时，控制单元使输出到存储器单元格的电压从第一电压连续地改变到第二电压。
(4)
根据(2)或(3)的存储器模块，其中控制单元对多个所述存储器单元格中的多个第一存储器单元格执行检测操作，所述多个第一存储器单元格耦合到与接通的存储器单元格共用的第一布线或第二布线。
(5)
根据(1)至(4)中的任一项的存储器模块，其中当选择器元件未通过检测操作接通时，控制单元停止向未接通的存储器单元格施加电压。
(6)
根据(1)至(5)中的任一项的存储器模块，其中
控制单元包括
耦合到第一布线的第一内部电阻，
耦合到第二布线的第二内部电阻，以及
电流控制电路，限制流过第一布线的电流。
(7)
根据(6)的存储器模块，其中在复位操作中，控制单元根据接通的存储器单元格的位置来改变第一内部电阻或第二内部电阻的电阻值。
(8)
根据(2)或(3)的存储器模块，其中控制单元将第一电压改变为比平常更高的值，以接通其中选择器元件通常不接通的存储器单元格的选择器元件，并且对接通的存储器单元格执行复位操作。
在根据本公开的一方面的存储器模块中，对存储器单元格执行检测存储器单元格的状态的检测操作，并且此后，当选择器元件通过检测操作被接通时，对接通的存储器单元格执行复位操作，以使接通的存储器单元格从低电阻状态改变为高电阻状态。这使得有可能防止对不打算进行复位操作的存储器单元格执行复位操作。此外，有可能在一个存储器模块中执行置位操作的时段中在另一个存储器模块中执行一系列检测操作和复位操作。因此有可能在执行复位操作和置位操作之前省略预读。因此，有可能通过省略预读来减少时延。要注意的是，本公开的效果不一定限于这里描述的那些效果，并且可以包括本说明书中描述的任何效果。
本申请要求于2021年8月11日向日本专利局提交的日本优先权专利申请JP2021-131398的权益，其全部内容通过引用并入本文。
本领域技术人员应当理解的是，取决于设计要求和其它因素，可以出现各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同形式的范围内即可。

Claims (8)

1.一种存储器模块，包括：
多个存储器单元格阵列单元；以及
存储器控制器，控制从所述多个存储器单元格阵列单元读取数据以及向所述多个存储器单元格阵列单元写入数据，其中
每个存储器单元格阵列单元包括
多条第一布线，
多条第二布线，
存储器单元格阵列，包括存储器单元格，该存储器单元格一对一地设置在所述多条第一布线和所述多条第二布线的每个交叉点处，以及
控制单元，基于存储器控制器的控制来控制从存储器单元格阵列读取数据和向存储器单元格阵列写入数据，
存储器单元格包括可变电阻器和选择器元件，可变电阻器是通过电阻值的高或低状态来记录一位信息的电阻器，选择器元件串联耦合到可变电阻器，
控制单元对存储器单元格执行检测操作以检测存储器单元格的状态，并且此后，当选择器元件通过检测操作被接通时，控制单元对接通的存储器单元格执行复位操作以使接通的存储器单元格从低电阻状态改变为高电阻状态。
2.根据权利要求1所述的存储器模块，其中在检测操作中，控制单元向存储器单元格输出第一电压，当可变电阻器处于高电阻状态时，该第一电压不允许选择器元件接通。
3.根据权利要求2所述的存储器模块，其中
在复位操作中，控制单元向存储器单元格输出第二电压，该第二电压允许接通的存储器单元格从低电阻状态转改变为高电阻状态，以及
当进行从检测操作到复位操作的转变时，控制单元使输出到存储器单元格的电压从第一电压连续地改变到第二电压。
4.根据权利要求2所述的存储器模块，其中控制单元对多个所述存储器单元格中的多个第一存储器单元格执行检测操作，所述多个第一存储器单元格耦合到与接通的存储器单元格共用的第一布线或第二布线。
5.根据权利要求1所述的存储器模块，其中当选择器元件未通过检测操作接通时，控制单元停止向未接通的存储器单元格施加电压。
6.根据权利要求1所述的存储器模块，其中
控制单元包括
耦合到第一布线的第一内部电阻，
耦合到第二布线的第二内部电阻，以及
电流控制电路，限制流过第一布线的电流。
7.根据权利要求6所述的存储器模块，其中在复位操作中，控制单元根据接通的存储器单元格的位置来改变第一内部电阻或第二内部电阻的电阻值。
8.根据权利要求2所述的存储器模块，其中控制单元将第一电压改变为比平常更高的值，以接通其中选择器元件通常不接通的存储器单元格的选择器元件，并且对接通的存储器单元格执行复位操作。
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