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CN1177368C - 半导体器件 - Google Patents

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CN1177368C
CN1177368C CNB011255811A CN01125581A CN1177368C CN 1177368 C CN1177368 C CN 1177368C CN B011255811 A CNB011255811 A CN B011255811A CN 01125581 A CN01125581 A CN 01125581A CN 1177368 C CN1177368 C CN 1177368C
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CN
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conductor layer
semiconductor
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thin film
layer
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田原伊和男
三原一郎
青木由隆
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Zhao Tan Jing Co ltd
Lapis Semiconductor Co Ltd
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Casio Computer Co Ltd
Oki Electric Industry Co Ltd
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Abstract

在包括多个连接焊盘的半导体衬底的电路元件形成区域上，层积形成薄膜无源元件，该薄膜无源元件包括由多个导体层和介质层形成的电容元件或由已构图的导体层形成的电感元件的至少其中之一，并与电路元件形成区域的电路元件连接，可以缩小芯片面积，并且内置RF功能所需的无源元件，所以可以实现缩小具有无线I/F功能的模块尺寸。薄膜无源元件在半导体晶片上通过插入绝缘膜来形成，电容元件层积第1导体层、介质层和第2导体层来形成，电感元件通过产生电感分量的、例如形成构图为螺旋角形状的导体层来形成，在每个芯片形成区域中，通过将半导体晶片单片化来形成半导体器件。由此，在芯片上可以集中形成层积搭载薄膜无源元件的多个半导体器件。

Description

半导体器件
技术领域
本发明涉及CSP(Chip Size Package：芯片尺寸封装)结构的半导体器件及其制造方法。
背景技术
近年来，芯片和封装的尺寸大致相等的CPS结构的半导体器件众所周知，用于提高电路衬底的安装密度。其结构例示于图40。图41是图40的V-V面的剖面图，表示除了导体层5的状态。
半导体器件10在半导体衬底1的表面侧(电路面侧)有铝电极等构成的多个连接焊盘2，在该连接焊盘2的上表面侧形成氧化硅或氮化硅等构成的钝化膜3，以便露出各连接焊盘2的中央部。此外，在除了半导体衬底1的表面侧的连接焊盘2形成部分的区域中包括电路元件形成区域(DA)，集成形成未图示的电路元件。
在钝化膜3的上表面侧上形成对各连接焊盘2的中央部分进行开口的保护膜4。保护膜4例如通过在半导体衬底1的电路面侧整个表面上涂敷固化聚酰亚胺系树脂后，用腐蚀液实施抗蚀剂构图和保护膜构图后进行抗蚀剂剥离来形成。
在保护膜4上形成与连接焊盘2连接的导体层5，在导体层5的规定地方上设置作为柱状电极的与外部电路连接的多个接线端子6。这里，如后述，接线端子6是对其前端实施焊料印刷等金属化处理，用于连接到未图示的电路衬底上的端子，高度至少比50μm大，典型高度形成为100～150μm左右，通过形成为直线状，以便吸收半导体衬底1和电路衬底之间的热膨胀系数不同所产生的应力。
在接线端子6间的半导体衬底1的电路面整体上形成聚酰亚胺树脂或还氧树脂等的密封膜7。在接线端子6的端面6a上，除去氧化膜，实施焊料印刷等金属化处理来形成用于外部连接的端子部。在电路衬底上安装该半导体器件的情况下，使接线端子6上的外部连接用的端子部与电路衬底的端子部对置配置，通过焊料接合等来接合安装。
但是，为了构成具有蓝牙(Bluetooth)等无线I/F(接口Interface)功能的收发机芯片，需要使半导体芯片具有PLL锁相环(Phase Lock Loop)电路或VCO(压控振荡器Voltage ControlledOscillator)电路或滤波器电路等的RF(RF射频Radio Frequency)功能要素。在实现这些RF功能要素时，需要将电容元件和电感元件等各种无源元件设置在半导体衬底1的电路元件形成区域(DA设备区Device Area)。
但是，在形成这些无源元件时需要比较大的面积，所以为了将这些无源元件形成在电路元件形成区域(DA)，必然导致芯片面积的增大。在上述CSP结构的半导体器件10中，如果增大芯片面积，则存在不仅不能提高电路衬底的安装密度，而且用一片半导体晶片可形成的芯片数目减少，制造良品率也下降，制造成本上升这样的问题。因此，在实际中，形成将具有RF功能要素的各种无源元件作为分立部件外装在芯片上的形态。但是，在该形态中，难以缩小RF模块的尺寸。
发明内容
本发明的目的在于提供一种可以将无源元件搭载在芯片上而不导致芯片面积增大的半导体器件和半导体器件的制造方法。
为了实现上述目的，本发明的半导体器件包括：形成电路元件形成区域和多个连接焊盘的半导体衬底；在电路元件形成区域上形成的绝缘膜；与多个连接焊盘内的至少一个连接焊盘电连接的外部电路连接用的柱状电极；以及在电路元件形成区域上的绝缘膜上层积形成至少一个薄膜无源元件，该薄膜无源元件由多个导体层和介质层形成的电容元件、或以产生电感分量的形状由已构图的导体层形成的电感元件的至少其中之一构成。该薄膜无源元件以各种形态配置在电路元件形成区域(DA)上，具有通过连接焊盘来连接外部连接端子，或通过柱状电极来连接外部端子的至少其中之一的结构。由此，可以层积搭载薄膜无源元件而不导致芯片面积的增大，缩小芯片面积，并且可以实现内置以往需要外装的无源元件，所以可以缩小模块尺寸。
为了实现上述目的，本发明的半导体器件的制造方法在具有多个芯片形成区域的半导体晶片的每个芯片形成区域中设置的多个连接焊盘的上表面侧形成分别露出各连接焊盘的中央部分的钝化膜后，在钝化膜的上表面侧形成第1保护膜。然后，在形成电容元件作为薄膜无源元件的情况下，在第1保护膜上形成与连接焊盘连接的第1导体层，在第1导体层上的电容元件形成处上形成介质层后，在其上形成第2导体层，从而形成电容元件。或者，通过将第1导体层相互相邻来配置，在间隙部形成介质层，夹入介质层来形成电容元件，可以削减形成电容元件所需的工序。此外，在形成电感元件作为薄膜无源元件的情况下，通过在第1保护膜上形成与连接焊盘连接的第1导体层，以产生电感分量的形状、例如螺旋角形状或环形状形成已构图的导体层而形成电感元件。此外，在形成电感元件的导体层上，通过保护膜来设置磁性膜也可以。由此，可以增大电感元件的电感值。然后，对每个芯片形成区域实施划线分割来将半导体晶片单片化，形成多个各自具有至少一个薄膜无源元件的本发明的半导体器件。由此，可以集中形成在芯片上层积搭载薄膜无源元件的多个半导体器件。
附图说明
图1表示本发明第1实施例的半导体器件的结构剖面图。
图2A表示图1所示的半导体器件的I-I面的剖面图的主要部分的第1例。
图2B表示图1所示的半导体器件的I-I面的剖面图的主要部分的第2例。
图3～图10表示本发明第1实施例的制造工艺的剖面图。
图11A表示本发明第1实施例的电容元件的第1连接形态的剖面图。
图11B表示图11A所示的电容元件的连接形态所对应的等效电路。
图12A表示本发明第1实施例的电容元件的第2连接形态的剖面图。
图12B表示图12A所示的电容元件的连接形态所对应的等效电路。
图13A表示本发明第1实施例的电容元件的第3连接形态的剖面图。
图13B表示图13A所示电容元件的连接形态所对应的等效电路。
图14A表示本发明第1实施例的电容元件的第4连接形态的剖面图。
图14B表示图14A所示电容元件的连接形态所对应的等效电路。
图15A表示本发明第1实施例的电容元件的第5连接形态的剖面图。
图15B表示图15A所示电容元件的连接形态所对应的等效电路。
图16表示本发明第2实施例的半导体器件的结构剖面图。
图17A表示图16所示的半导体器件的II-II面的剖面图的主要部分的第1例。
图17B表示图16所示的半导体器件的II-II面的剖面图的主要部分的第2例。
图18～图19表示本发明第2实施例的制造工艺的剖面图。
图20A表示本发明第2实施例的电容元件的第1连接形态的剖面图。
图20B表示图20A所示的电容元件的连接形态所对应的等效电路。
图21A表示本发明第2实施例的电容元件的第2连接形态的剖面图。
图21B表示图21A所示的电容元件的连接形态所对应的等效电路。
图22A表示本发明第2实施例的电容元件的第3连接形态的剖面图。
图22B表示图22A所示的电容元件的连接形态所对应的等效电路。
图23A表示本发明第2实施例的电容元件的第4连接形态的剖面图。
图23B表示图23A所示的电容元件的连接形态所对应的等效电路。
图24表示本发明第3实施例的半导体器件结构的剖面图。
图25A表示图24所示的半导体器件的III-III面的剖面图的主要部分的第1例。
图25B表示图24所示的半导体器件的III-III面的剖面图的主要部分的第2例。
图26表示本发明第4实施例的半导体器件结构的剖面图。
图27A表示图26所示的半导体器件的IV-IV面的剖面图的主要部分的第1例。
图27B表示图26所示的半导体器件的IV-IV面的剖面图的主要部分的第2例。
图28～图32表示本发明第4实施例的制造工艺的剖面图。
图33A表示本发明第4实施例的电感元件的第1连接形态的剖面图。
图33B表示图33A所示的电感元件的连接形态所对应的等效电路。
图34A表示本发明第4实施例的电感元件的第2连接形态的剖面图。
图34B表示图34A所示的电感元件的连接形态所对应的等效电路。
图35A表示本发明第4实施例的电感元件的第3连接形态的剖面图。
图35B表示图35A所示的电感元件的连接形态所对应的等效电路。
图36A表示本发明第4实施例的电感元件的第4连接形态的剖面图。
图36B表示图36A所示的电感元件的连接形态所对应的等效电路。
图37表示本发明第5实施例的半导体器件结构的剖面图。
图38表示本发明第6实施例的半导体器件结构的剖面图。
图39表示混杂包括本发明各实施例的无源元件的半导体器件结构的剖面图。
图40表示现有的半导体器件结构的剖面图。
图41表示图40所示的现有的半导体器件的V-V面的剖面图。
具体实施方式
以下，根据附图所示的实施例来说明本发明的半导体器件及其制造方法的细节。
<第1实施例>
图1是表示本发明第1实施例的半导体器件200的剖面图，图2A和图2B是图1的I-I面的剖面中的除了密封膜17以外的主要部分的图。
第1实施例的半导体器件200与图40和图41的现有半导体器件10同样，包括在半导体衬底11的表面侧(电路面侧)的电路元件形成区域(DA)周围设置的由铝电极等构成的多个连接焊盘(パツド)12，在该连接焊盘12的上表面侧，包括形成使各连接焊盘12的中央部露出的、由氧化硅或氮化硅等构成的钝化膜13，以及在钝化膜13的上表面侧形成的保护膜14(以下记为第1保护膜14)。然后，在第1保护膜14上形成与连接焊盘12连接的导体层15(以下记为第1导体层15)。
第1实施例的半导体器件200包括：下面与连接焊盘12连接的第1导体层15；在导体层15上形成的导体层20(以下记为第2导体层20)；以及在两导体层之间设置的介质层18；由此，其特征为包括形成电容元件C的结构来作为薄膜无源元件。这里，薄膜无源元件是在第1保护膜14上包括至少一个薄膜组成的导体层来形成的无源元件，例如，在第1实施例、以及后述的第2～第3实施例中是电容元件，而在第4～第6实施例中是电感元件，例如，与电路元件形成区域(DA)的电路元件组合，来构成无线I/F功能的元件。此外，本发明的薄膜无源元件并不限于此，例如，也可以是薄膜晶体管、薄膜SAW(SurfaceAcoustic Wave：表面声波)滤波器、微带线、MMIC(MicrowaveMonolithic Integrated Circuit：单片微波集成电路)等。
此外，在导体层20上规定处，设置与现有相同的外部电路连接用的多个接线端子16。这些接线端子16形成为直线形状，高度至少比50μm高，一般有100～150μm的高度。
通过在电容元件C的周围形成保护膜19(以下记为第2保护膜19)，来使电容元件C电绝缘。
在未形成电容元件C的第1导体层15上，通过第2导体层20来设置接线端子16。
在各接线端子16间形成聚酰亚胺树脂或还氧树脂等的密封膜17，在露出接线端子16的端面16a上，除去氧化膜，实施焊料印刷等金属化处理来形成外部连接用的端子部。
通过这样结构形成的电容元件C，由形成介质层18的介质的介电常数、厚度、以及面积来决定其电容值。作为形成介质层18的介质，例如使用钛酸钡、钛酸钽等。
在上述构成的半导体衬底11的电路元件形成区域(DA)上层积形成的电容元件C，可以根据需要以各种形态来配置。例如，如图2A所示，可以增大介质层18的面积来设置大容量的电容元件C。此外，例如如图2B所示，将多个电容元件C并排设置在半导体衬底11上也可以。
图3～图10是说明本发明第1实施例的半导体器件200的制造工序的剖面图。以下根据这些附图来说明制造工序。
在本发明的以下各实施例中的制造工序中，如后述那样，在半导体晶片100上形成布线层和电容元件、电感元件等后，最终通过将半导体晶片100分断为每个芯片来形成半导体衬底11，完成半导体器件200。
在第1实施例的制造工序中，首先，如图3所示，在具有多个芯片形成区域的半导体晶片100的电路面侧的每个芯片形成区域中设置的铝电极等所构成的多个连接焊盘12的上表面侧上，以分别露出各连接焊盘12的中央部的方式来形成氧化硅或氮化硅等构成的钝化膜13。然后，在钝化膜13的上表面侧上对各连接焊盘12的中央部分开口，来形成第1保护膜14。该第1保护膜14例如通过在半导体晶片100的电路面侧整个表面上涂敷固化聚酰亚胺材料后，用腐蚀液实施抗蚀剂构图和保护膜构图后，使抗蚀剂剥离来形成。此外，在形成第1保护膜14时，除此以外，也可以采用使用擦干器的印刷法或从喷嘴喷出油墨的涂敷法，作为保护膜材料，不限于聚酰亚胺系树脂材料，也可以使用还氧系树脂或PBO(ベンザオキシド一ル)等。
接着，如图4所示，通过第1保护膜14上形成的开口部，在露出的连接焊盘12上形成第1导体层15。第1导体层15通过在第1保护膜14的整个表面上由溅射处理等来堆积UBM(under bump metal)层，然后涂敷固化导体层用的光抗蚀剂，通过光刻技术实施具有规定形状的开口的构图后，对该抗蚀剂产生的开口部分实施电镀来形成。
作为形成第1导体层15的方法，除此以外，也可以采用无电镀方法。作为形成导体层的布线材料，使用具有良好导电特性的铜、铝和金或它们的合金。
接着，如图5所示，在第1导体层15上的电容元件形成处上形成介质层18。介质层18例如以抗蚀剂形成图形后，将介质材料通过溅射堆积到规定厚度来形成层。
接着，如图6所示，形成使介质层18与其他层电绝缘的第2保护膜19，进行构图，在以后形成的设置第2导体层20的部分、以及划线切割的部分上设置开口部。第2保护膜19与上述第1保护膜14同样，例如通过在半导体晶片1的电路面侧整个表面上涂敷并固化聚酰亚胺系树脂材料后，用腐蚀液实施抗蚀剂构图和保护膜构图后，使抗蚀剂剥离来形成。
接着，如图7所示，形成第2导体层20，并形成通过第2保护膜19上的开口部与露出的第1导体层15电连接的导体层部分；以及在介质层18的上表面侧形成、与介质层18电连接、构成电容元件的导体层部分。该第2导体层20与上述第1导体层15同样，在用抗蚀剂形成图形后，通过实施电镀来形成。
然后，如图8所示，在各导体层20上的规定处设置接线端子16。接线端子16与以往一样，例如在至少比50μm大、一般以100～150μm左右的厚度涂敷固化接线端子形成用的光抗蚀剂后，形成使第2导体层20的规定处露出的开口部，通过在该开口部内实施电镀来形成。作为形成接线端子16的方法，除此以外，也可以使用无电镀方法或嵌入块法。在接线端子16所用的材料中，使用具有良好导电特性的铜、焊料、金或镍等。在采用焊料作为接线端子形成材料的情况下，通过实施后面的回流处理，可以形成球状的电极。此外，在用焊料来形成接线端子16的情况下，除了上述方法以外，也可以使用印刷法。
接着，如图9所示，为了覆盖接线端子16，从半导体晶片100的表面侧(电路面侧)整体由聚酰亚胺或还氧等树脂材料例如经模压形成密封膜17。在确保与环境对应的可靠性上，密封膜17最好是与上述第1保护膜14和第2保护膜19的主要成分实质上相同的树脂材料。作为形成密封膜17的方法，还可以使用印刷法、浸渍法、旋转涂敷法、双重涂敷法。
然后，如图10所示，切削研磨密封膜17的上表面来使接线端子16的端面16a露出，除去其表面的氧化膜，在其上实施焊料印刷等金属化处理。
然后，沿预定的与芯片形成区域对应的切割线CL实施划线，将半导体晶片100单片化为每个芯片形成区域来形成半导体衬底11。由此，生成图1所示结构的半导体器件200。
在具有这样结构的半导体器件200中，由于将电容元件层积形成在电路元件形成区域(DA)上，所以根据第2导体层再布线20和接线端子16的配置状态，能够将电容元件以各种形态配置在电路元件形成区域(DA)上。表示半导体器件200中的第2导体层20和接线端子16的配置状态所对应的电容元件C的连接形态的剖面图示于图11A～图15A，对应的等效电路图示于图11B～图15B。
图11A表示第1实施例的电容元件的第1连接形态，表示在与连接焊盘12-2连接的第1导体层15上设置介质层18，层积通过第1导体层15与连接焊盘12-3连接的第2导体层20来形成电容元件C，在第2导体层20上未设置接线端子16的情况。在未形成电容元件的导体层15上，通过第2导体层20来设置接线端子16，从而与外部连接端子T1连接。
作为等效电路，如图11B所示，电容元件C的一端和另一端仅连接电路元件形成区域(DA)。
图12A表示第1实施例的电容元件的第2连接形态，表示在分别与连接焊盘12-1、12-2连接的第1导体层15上分别设置介质层18，分别层积第2导体层20来分别形成电容元件C，并且在各第2导体层20上设置接线端子16来与各自外部连接端子T1、T2连接的情况。在未形成电容元件的导体层15上，通过第2导体层20来设置接线端子16，从而与外部连接端子T3连接。
作为等效电路，如图12B所示，电容元件C的一端分别与电路元件形成区域(DA)的电路元件连接，而另一端分别与外部连接端子T1、T2连接。
图13A表示第1实施例的电容元件的第3连接形态，表示在与连接焊盘12-2连接的第1导体层15上的两处设置介质层18，层积各个第2导体层20来并列形成两个电容元件C，并且在各第2导体层20上设置接线端子16来与外部连接端子T2、T3连接的情况。在未形成电容元件的导体层15上，通过第2导体层20来设置接线端子16，从而与外部连接端子T1连接。
作为等效电路，如图13B所示，两个电容元件C的一端连接在一起来与电路元件形成区域(DA)的电路元件连接，另一端分别与外部连接端子T2、T3连接。
图14A表示第1实施例的电容元件的第4连接形态，表示在与连接焊盘12-2连接的第1导体层15上设置介质层18，层积导体层20来形成电容元件C，并且在第2导体层20上设置接线端子16来与外部连接端子T2连接的情况。在未形成电容元件的各导体层15上，通过第2导体层20来设置接线端子16，从而与外部连接端子T1、T3连接。
作为等效电路，如图14B所示，电容元件C的一端与电路元件形成区域(DA)的电路元件连接，另一端分别与外部连接端子T2连接。
图15A表示第1实施例的电容元件的第5连接形态，表示在与连接焊盘12-2连接的第1导体层15上设置介质层18，层积通过第1导体层15与连接焊盘12-3连接的第2导体层20，来形成电容元件C，并且在第2导体层20上设置接线端子16来与外部连接端子T3连接的情况。在未形成电容元件的导体层15上，通过第2导体层20来设置接线端子16，从而与外部连接端子T1连接。
作为等效电路，如图15B所示，电容元件C的一端与电路元件形成区域(DA)的电路元件连接，另一端与电路元件形成区域(DA)的电路元件连接并还与外部连接端子T3连接。
不言而喻，也可以将图11A～图15A所示的各种形态混合设置。
如上所述，根据第1实施例，由于在电路元件形成区域(DA)上层积，立体地形成电容元件C，并与电路元件连接，所以可以搭载电容元件而不导致芯片面积的增大。由此，可以缩小芯片面积，并且在构成具有无线I/F功能的模块情况下，可以将以往需要外装的电容元件内置在芯片上，所以有助于缩小模块尺寸。
在上述第1实施例中，介质层18为单层，但并不限于此，例如，用将介质层18和第2导体层20交替重叠的复层结构来形成多个电容元件也可以。该情况下，根据交替重叠的多个第2导体层20的图形，可以并联连接多个电容元件，也可以串联连接多个电容元件。
此外，为了抑制电容元件对其他导体层产生的影响、即杂散电容或寄生电容造成的串音等影响，例如，在与第1导体层15或导体层20同一平面的附近位置上，最好设置与第1导体层15或导体层20相同材料构成的接地(ゲランド)层。
在第1实施例中，在第1导体层15上设置介质层18来形成电容元件，但例如在第2保护膜19中混入介质材料来兼作介质层18也可以。
<第2实施例>
图16是表示本发明第2实施例的半导体器件200的剖面图，图17A和图17B是表示图16的II-II面的剖面中的除了密封膜17以外的主要部分的图。
图18～图19是说明第2实施例的半导体器件200的结构和其制造工序的剖面图。在这些图中，与上述第1实施例共同的部分附以同一标号，并省略其说明。
在第2实施例中，如图16所示，在第1保护膜14上相互相邻地配置第1导体层15，在该第1导体层15的剖面的一侧和另一侧的间隙中形成介质层18。由此，作为薄膜无源元件，第1导体层15的剖面为电极，通过夹入介质层18来形成电容元件C。即，形成平面电容元件C的结构。在未形成电容元件的导体层15上，通过第2导体层20来设置接线端子16，从而与外部连接端子T3连接。
上述结构形成的电容元件C与第1实施例同样，由形成介质层18的介质的介质常数、厚度和面积来决定其电容值。作为形成介质层18的介质，例如使用钛酸钡、钛酸钽等。
此外，在电路元件形成区域(DA)上平面形成的电容元件C可以以各种状态来配置。例如，如图17A所示，也可以增大第1导体层15的截面积和介质层18的面积来设置大容量的电容元件C。此外，例如，如图17B所示，并排设置多个电容元件C也可以。
下面根据图18～图19，来说明第2实施例的半导体器件200的制造工序。第2实施例的制造工序与上述第1实施例的不同方面在于，在第1保护膜14上相互相邻地配置第1导体层15后，在相邻的第1导体层15的一侧和另一侧的间隙中形成介质层18，然后，设置第2保护膜19。
即，在第2实施例的制造工序中，首先，如图18所示，与第1实施例的图3同样，在半导体晶片100上的连接焊盘12的上表面侧形成形成钝化膜13，并分别使各连接焊盘12的中央部露出来后，在该钝化膜13的上表面侧形成第1保护膜14，并使各连接焊盘12的中央部分开口。接着，通过在第1保护膜14上形成的开口部，在露出的连接焊盘12上形成第1导体层15。第1导体层15的形成过程为：通过在第1保护膜14的整个表面上由UBM溅射处理等来堆积UBM层(图中略)，然后，涂敷并固化导体层用的光抗蚀剂，利用光刻技术实施具有规定形状的开口的构图后，在抗蚀剂造成的开口部分上实施电镀。此时，在第1保护膜14上的第1导体层15的规定位置上形成用于设置介质层18的间隙部。介质层18例如用抗蚀剂形成图形后，将介质材料由溅射堆积到规定厚度而形成层。
接着，如图19所示，与第1实施例的图6同样，在形成使介质层18与其他层电绝缘的第2保护膜19后，与第1实施例的图8同样，通过在第2保护膜19形成的开口部来设置与露出的第1导体层15电连接的接线端子16。然后，与第1实施例的图9、图10同样，在形成覆盖接线端子16的密封膜17后，切削研磨密封膜17的上端面，使接线端子16的端面16a露出，除去其表面的氧化膜，实施焊料印刷等金属化处理。然后，通过沿预定的与芯片形成区域对应的切割线CL实施划线，将半导体晶片100以每个芯片形成区域单片化，来形成半导体衬底11。由此，获得图16所示结构的半导体器件200。这样，根据第2实施例，由于平面地形成电容元件，所以与立体地形成电容元件C的第1实施例相比，可以削减处理的工序数目，由此可以实现成本降低。
在具有这样结构的半导体器件200中，由于用导体层15夹住介质层18来平面地形成电容元件C，所以根据第1导体层15和接线端子16的配置状况，可将电容元件C以各种形态与电路元件形成区域(DA)的电路元件连接。表示与半导体器件200中的第1导体层15和接线端子16的配置状态所对应的电容元件C的连接形态示于图20A～图23A，对应的等效电路示于图20B～图23B。
图20A表示第2实施例的电容元件的第1连接形态，表示在第1导体层15的间隙部设置介质层18来形成电容元件C，并且在各个第1导体层15上设置接线端子16来与外部连接端子T1、T2连接的情况。在未形成电容元件的导体层15上设置接线端子16，从而与外部连接端子T3连接。
作为等效电路，如图20B所示，电容元件C的两端都仅与外部连接端子T1、T2连接。
图21A表示第2实施例的电容元件的第2连接形态，表示在与连接焊盘12-1和连接焊盘12-2连接的第1导体层15的间隙部设置介质层18来形成电容元件C，而未设置接线端子16。在未形成电容元件的导体层15上，设置接线端子16来与外部连接端子T3连接。
作为等效电路，如图21B所示，电容元件C的一端和另一端仅与电路元件形成区域(DA)的电路元件连接。
图22A表示第2实施例的电容元件的第3连接形态，表示在与连接焊盘12-1和连接焊盘12-2连接的第1导体层15的间隙部上设置介质层18来形成电容元件C，并且在各个第1导体层15上设置接线端子16来与外部连接端子T1、T2连接的情况。在未形成电容元件的导体层15上设置接线端子16来与外部连接端子T3连接。
作为等效电路，如图22B所示，电容元件C的两端与电路元件形成区域(DA)的电路元件连接，并且与外部连接端子T1、T2连接。
图23A表示第2实施例的电容元件的第4连接形态，表示在与连接焊盘12-1和连接焊盘12-2连接的第1导体层15的间隙部上设置介质层18来形成电容元件C，并且在第1导体层15上设置接线端子16来与外部连接端子T2连接的情况。在未形成电容元件的各导体层15上设置接线端子16来与外部连接端子T2连接。
作为等效电路，如图23B所示，电容元件C的一端与电路元件形成区域(DA)的电路元件连接，另一端与电路元件形成区域(DA)的电路元件连接，并且还与外部连接端子T2连接。
不言而喻，也可以将图20A～图23A所示的各种形态混合设置。
如上所述，根据第2实施例，由于在电路元件形成区域(DA)上层积立体地形成平面的电容元件，获得与电路元件的连接，所以可以搭载电容元件而不导致芯片面积的增大。由此，可以缩小芯片面积，并且在构成具有无线I/F功能的模块情况下，可以将以往需要外装的电容元件内置在芯片上，所以有助于缩小模块尺寸。
此外，为了抑制电容元件对其他导体层产生的影响、即杂散电容或寄生电容造成的串音等影响，例如，在与第1导体层15或导体层20同一平面的附近位置上，最好设置与第1导体层15或导体层20相同材料构成的接地层。
<第3实施例>
图24是表示本发明第3实施例的半导体器件200的剖面图，图25A和图25B是表示图24的III-III面的剖面中的除了密封膜17以外的主要部分的图。在这些图中，与上述第1实施例的共同部分附以同一标号，省略其说明。
在第3实施例中，如图24所示，与上述第2实施例同样，包括在第1保护膜14上相互相邻地配置的第1导体层15，并且包括在第1导体层15上设置的、相互相邻配置的接线端子16b，在这些第1导体层15和接线端子16b的一侧和另一侧之间形成介质层18。即，作为薄膜无源元件，由第1导体层15和接线端子16b夹住介质层18来平面地形成电容元件C。这种情况下，夹住介质层18的接线端子16b形成为方柱状或板状。由此，相对于上述第2实施例的情况，可以增大介质层18的面积，所以可以增大电容值。此外，仅用板状的接线端子16b夹住介质层18也可以。
平面形成的电容元件C可以根据夹住介质层18的第1导体层15和接线端子16b的形状以各种状态配置在芯片上。例如，以细长的板状来形成接线端子16b，以图25A所示的状态将电容元件C配置在芯片上也可以。此外，例如通过将板状的接线端子16b铺设在芯片周边，如图25B所示，也可以将电容元件配置在芯片周边。由此，由于可以进一步增大介质层18的面积，所以可形成大容量的电容元件C。
在具有这样结构的半导体器件200中，与第2实施例同样，可将电容元件C以各种形态与电路元件形成区域(DA)的电路元件连接。此外，不言而喻，也可以混合设置这些各种形态。
如上所述，根据第3实施例，由于用第1导体层15和接线端子16b夹住介质层18来平面地形成电容元件，所以能够搭载比所述第2实施例情况大的电容元件。由此，可以缩小芯片面积，并且在构成具有无线I/F功能的模块情况下，可以进一步缩小模块尺寸。
<第4实施例>
图26是表示本发明第4实施例的半导体器件200的剖面图，图27A和图27B是表示图26的IV-IV面的剖面中的除了密封膜17以外的主要部分的图。在这些图中，与上述第1实施例共同的部分附以同一标号，并省略其说明。
在第4实施例的半导体器件200中，如图26所示，在第1保护膜14上具有与连接焊盘连接的第1导体层15，以及按照产生电感分量的形状来构图的导体层21，由此，作为薄膜无源元件，其特征在于形成电感元件L。
在图26所示的情况下，电感元件L的一端形成通过导体层21与连接焊盘12连接，及与电路元件形成区域(DA)的电路元件连接的接线端子16，此外，在电感元件的另一侧形成接线端子16。
对于形成该电感元件的导体层21的形状来说，作为产生电感分量的形状，例如采用螺旋角形状、弯曲藤形状(矩形波形状)或环形状。
此外，通过上述构成，在半导体衬底11的电路元件形成区域(DA)上层积形成的电感元件L，可以根据需要以各种形态来配置。例如，也可以将螺旋角形状构图的、具有比较大尺寸从而具有比较大电感分量的电感元件L，如图27A所示来配置。此外，例如，如图27B所示，也可以并排设置多个电感元件L。
图28～图32是说明本发明第4实施例的半导体器件200的制造工序的剖面图。下面根据这些图来说明制造工序。
在第4实施例的制造工序中，首先，如图28所示，在具有多个芯片形成区域的半导体晶片100的电路面侧的每个芯片形成区域中设置的铝电极等构成的多个连接焊盘12的上表面侧上，以分别露出各连接焊盘12的中央部的方式，来形成由氧化硅或氮化硅等构成的钝化膜13后，在钝化膜13的上表面侧上对各连接焊盘12的中央部分开口来形成第1保护膜14。该第1保护膜14的形成过程为：例如通过在半导体晶片100的电路面侧整个表面上涂敷并固化聚酰亚胺系树脂材料后，用腐蚀液实施抗蚀构图和保护膜构图后，使抗蚀剂剥离。此外，在形成第1保护膜14时，除此以外，也可以采用使用擦干器的印刷法或从喷嘴喷出油墨的涂敷法，作为保护膜材料，不限于聚酰亚胺系树脂材料，也可以使用还氧系树脂或PBO(ベンザオキシド一ル)等。
接着，如图29所示，在通过第1保护膜14上的开口部露出的连接焊盘12上，形成第1导体层15、以及构成电感元件L的导体层21。第1导体层15和导体层21通过在第1保护膜14的整个表面上由UBM溅射处理等来堆积UBM层(图中省略)，然后涂敷固化导体层和电感元件所用的光抗蚀剂，通过光刻技术实施具有规定形状的开口的构图后，对该抗蚀剂产生的开口部分实施电镀来形成。作为形成第1导体层15和导体层21的方法，除此以外，也可以采用无电解电镀方法。作为形成导体层的布线材料，使用具有良好导电特性的铜、铝和金或它们的合金。
接着，如图30所示，在第1导体层15和导体层21上的规定处上形成接线端子16。接线端子16例如在至少比50μm大、一般以100～150μm左右的厚度涂敷固化用于形成接线端子的光抗蚀剂后，形成使各第1导体层15和电感元件L的规定处露出的开口部，通过在该开口部内实施电解电镀来形成。作为形成接线端子16的方法，除此以外，也可以使用无电解电镀方法或嵌入块法。在接线端子16所用的材料中，使用具有良好导电特性的铜、焊料、金或镍等。在采用焊料作为接线端子形成材料的情况下，通过实施后面的回流处理，可以形成球状的电极。此外，在用焊料来形成接线端子16的情况下，除了上述方法以外，也可以使用印刷法。
接着，如图31所示，为了覆盖接线端子16，在半导体晶片100的电路表面侧整体由聚酰亚胺或还氧等树脂材料例如经模压形成密封膜17。在确保与环境对应的可靠性的条件下，密封膜17最好是与上述第1保护膜14的主要成分实质上相同的树脂材料。作为形成密封膜17的方法，还可以使用印刷法、浸渍法、旋转涂敷法、双重涂敷法。
然后，如图32所示，切削研磨密封膜17的上端面来使接线端子16的端面16a露出，除去其表面的氧化膜，在其上实施焊料印刷等金属化处理。
然后，沿预定的与芯片形成区域对应的切割线CL实施划线，将半导体晶片100单片化为每个芯片形成区域来形成半导体衬底11。由此，生成图26所示结构的半导体器件200。
在具有这样结构的半导体器件200中，由于将电感元件L层积形成在电路元件形成区域(DA)上，所以根据导体层21和接线端子16的配置状态，能够将电感元件以各种形态配置在电路元件形成区域(DA)上。与半导体器件200中的导体层21和接线端子16的配置状态所对应的电感元件L的连接形态的剖面图示于图33A～图36A，对应的等效电路图示于图33B～图36B。
图33A表示第4实施例的电感元件的第1连接形态，表示在通过与连接焊盘12-2连接的导体层21来形成电感元件L，并且在导体层21构成的电感元件L的两端上设置接线端子16来与外部连接端子T2、T3连接的情况。在未形成电感元件的导体层15上设置接线端子16，从而与外部连接端子T1连接。
作为等效电路，如图33B所示，电感元件L的一端与电路元件形成区域(DA)的电路元件连接，而电感元件L的一端和另一端与外部连接端子T2、T3连接。
图34A表示第4实施例的电感元件的第2连接形态，表示构成电感元件L的导体层21的两端分别与连接焊盘12-2、连接焊盘12-3连接，并且形成电感元件L，同时在导体层21构成的电感元件L的两端设置接线端子16来与外部连接端子T2、T3连接的情况。在未形成电感元件的导体层15上来设置接线端子16，从而与外部连接端子T1连接。
作为等效电路，如图34B所示，电感元件L的一端和另一端与电路元件形成区域(DA)的电路元件连接，而且还与外部连接端子T2、T3连接。
图35A表示第4实施例的电感元件的第3连接形态，表示在形成电感元件L的导体层21的两端分别与连接焊盘12-2、连接焊盘12-3连接，在电感元件L上未设置接线端子16的情况。在未形成电感元件的导体层15上设置接线端子16，从而与外部连接端子T1连接。
作为等效电路，如图35B所示，电感元件L的一端和另一端仅与电路元件形成区域(DA)的电路元件连接。
图36A表示第4实施例的电感元件的第4连接形态，表示在形成电感元件L的导体层21的一端和另一端上设置接线端子16来与外部连接端子T2、T3连接，而导体层21不与连接焊盘连接的情况。在未形成电感元件的各导体层15上设置接线端子16，从而与外部连接端子T1连接。
作为等效电路，如图36B所示，电感元件L的一端和另一端仅与外部连接端子T2、T3连接。
不言而喻，也可以将图33A～图36A所示的各种形态混合设置。
如上所述，根据第4实施例，由于能在电路元件形成区域(DA)上层积形成电感元件，并与电路元件连接，所以可以搭载电感元件而不导致芯片面积的增大。由此，可以缩小芯片面积，并且在构成具有无线I/F功能的模块时，可以将以往需要外装的电容元件内置在芯片上，所以有助于缩小模块尺寸。
在上述第4实施例中，电感元件以单层的导体层21来形成，但并不限于此，用交替重叠绝缘膜和导体层21的多层结构来形成多个电感元件也可以。
此外，为了抑制电感元件对其他导体层产生的电磁感应造成的串音等影响，例如，在与导体层21同一平面的附近位置上，最好设置与导体层21相同材料构成的密封层。
<第5实施例>
图37是表示本发明第5实施例的半导体器件200的剖面图。在该图中，与上述第4实施例共同的部分附以同一标号，并省略其说明。
在第5实施例中，如图37所示，在形成薄膜无源元件的电感元件L的导体层21和第1导体层15上设置第3保护膜22。
根据这样的结构，由于将电感元件L夹入在第1保护膜14和第3保护膜23内，所以能够获得稳定的感应特性。
该第3保护膜22在形成构成第1导体层15和电感元件L的导体层21后，与上述第1保护膜14同样，例如在半导体晶片1的电路面侧整个表面上涂敷并固化聚酰亚胺系树脂后，用腐蚀液实施抗蚀构图和保护膜构图后，剥离抗蚀剂来形成。
<第6实施例>
图38是表示本发明第6实施例的半导体器件200的剖面图。在该图中，与上述第4实施例共同的部分附以同一标号，并省略其说明。
在该第6实施例中，除了具有上述第5实施例的结构以外，在薄膜无源元件的电感元件L上，具有通过第3保护膜22来设置磁性膜19的结构。磁性膜19由强磁性材料形成，或也可以在树脂等材料中混合强磁性材料或软磁性材料来形成。
在这样的电感元件L上通过第3保护膜22来设置磁性膜19，可以增大电感元件L的电感值，并且提高作为电感元件的特性。其结果，可以减小为了获得相同电感值所需要的导体层21的尺寸，并且提高感应特性。
如上所述，根据本发明的各实施例，在半导体器件200的电路元件形成区域(DA)上，可以一体地层积搭载电容元件和电感元件组成的无源元件。当然，也可以将各实施例的电容元件和电感元件混合设置在电路元件形成区域(DA)上。例如，如图39所示，在电路元件形成区域(DA)上形成多个接线端子16的半导体器件200中，在电路元件形成区域(DA)上，也可以形成第1实施例的电容元件C1、第2实施例的电容元件C2、以及第4实施例的电感元件L1。这样的话，能够层积搭载电容元件和电感元件而不导致芯片面积的增大。由此，可以进一步缩小芯片面积，并且在构成具有无线I/F功能等的模块情况下，通过将无线I/F功能等所需的电容元件和电感元件内置在芯片上，可以进一步缩小模块尺寸。

Claims (21)

1.一种具有半导体衬底的半导体组件，其特征在于，包括：
形成有电路元件形成区域和多个连接焊盘的半导体衬底；
在该电路元件形成区域上形成的绝缘膜；
上端面向外部露出，用于与外部电路衬底连接的直线形状的柱状电极；
与所述柱状电极电连接的、所述多个连接焊盘内的至少一个连接焊盘；以及
至少一个薄膜无源元件，其在所述绝缘膜上形成，具有至少一个导体层和2个端子电极，该2个端子电极和所述连接焊盘或所述柱状电极的至少其中之一电连接。
2.如权利要求1的半导体组件，其特征在于，所述薄膜无源元件至少是一个电容元件。
3.如权利要求2的半导体组件，其特征在于：
所述电容元件有两个导体层和一个介质层；
所述两个导体层层积设置在所述绝缘膜上；
所述介质层设置在所述导体层之间。
4.如权利要求2的半导体组件，其特征在于：
所述电容元件有两个导体层和一个介质层；
所述两个导体层相互相邻地设置在所述绝缘膜上；
所述介质层形成在所述相邻的两个导体层的间隙中。
5.如权利要求2的半导体组件，其特征在于：
所述电容元件有两个导体层和一个介质层；
所述两个导体层包括：第1导体层，其是由在绝缘膜上相互相邻设置在同一层的2个的电极构成；第2导体层，由具有板状形状，板状的面相互相邻的2个板状电极构成，分别设置在与第1导体层相邻的2个电极上；；
所述介质层至少在上述第2导体层的2个板状电极的，相邻板状面的一侧和另一侧之间的间隙中形成。
6.如权利要求1的半导体组件，其特征在于，所述薄膜无源元件至少是一个电感元件。
7.如权利要求6的半导体组件，其特征在于：
所述电感元件有一个导体层；
所述导体层形成螺旋角形状、矩形波形状、环形状的其中一个形状。
8.如权利要求7的半导体组件，其特征在于：
所述电感元件还具有在所述导体层上形成的磁性膜。
9.如权利要求1的半导体组件，其特征在于：
该薄膜无源元件的所述两个端子电极的至少其中一个与所述连接焊盘和所述柱状电极电连接。
10.如权利要求1的半导体组件，其特征在于：
所述薄膜无源元件的周围被保护膜覆盖。
11.如权利要求1的半导体组件，其特征在于：
包括多个所述薄膜无源元件。
12.一种具有半导体衬底的半导体组件的制造方法，其特征在于，包括：
准备包括多个芯片形成区域的半导体晶片衬底的工序，该芯片形成区域具有电路元件形成区域和多个连接焊盘；
在所述各芯片形成区域的电路元件形成区域上形成绝缘膜的工序；
形成用于与外部电路衬底连接的直线形状的柱状电极的工序，该柱状电极与所述多个连接焊盘内的至少一个连接焊盘电连接；以及
形成至少1个薄膜无源组件的工序，该薄膜无源组件在绝缘膜上备有至少1个导体层，并具有2个端子电极，所述2个端子电极与连接焊盘或柱状电极的至少其中之一电连接；
在所述半导体芯片衬底上形成覆盖所述薄膜无源元件及所述柱状电极的密封膜的工序，使所述柱状电极的上端面从密封膜上向外部露出；
将所述半导体晶片衬底分断成各个所述芯片形成区域，形成每个分别具有至少一个所述薄膜无源元件的多个半导体组件的工序。
13.如权利要求11的半导体组件的制造方法，其特征在于：
形成所述薄膜无源元件的工序包括形成至少一个电容元件的工序。
14.如权利要求13的半导体组件的制造方法，其特征在于，包括：
形成所述电容元件的工序，
在所述半导体衬底的电路元件形成区域上使绝缘膜夹在之间来形成第1导体层的工序，
在所述第1导体层上形成介质层的工序，以及
在所述介质层上形成第2导体层的工序。
15.如权利要求13的半导体组件的制造方法，其特征在于，包括：
形成所述电容元件的工序，
在所述绝缘膜上隔开规定的间隙来形成相互相邻的两个导体层的工序，以及
在所述相邻的两个导体层的间隙中设置介质层的工序。
16.如权利要求13的半导体组件的制造方法，其特征在于，包括：
形成所述电容元件的工序，
在所述绝缘膜上隔开规定的间隔来形成相互相邻的由同一层的两个电极构成的第1导体层的工序，
在各个与所述第1导体层相邻的2个电极上形成具有板状形状、板状的面相互相邻的2个板状电极构成的第2导体层的工序，以及
至少在所述第2导体层的2个板状电极的相邻的板状面的一侧和另一侧之间设置介质层的工序。
17.如权利要求12的半导体组件的制造方法，其特征在于：
形成所述薄膜无源元件的工序包括至少形成一个电感元件的工序。
18.如权利要求12的半导体组件的制造方法，其特征在于，包括：
形成所述电感元件的工序，以及
将所述导体层形成为螺旋角形状、矩形波形状、环形状的其中之一的形状的工序。
19.如权利要求18的半导体组件的制造方法，其特征在于：
形成所述电感元件的工序包括在所述导体层上形成磁性膜的工序。
20.如权利要求12的半导体组件的制造方法，其特征在于：
形成所述薄膜无源元件的工序包括用保护膜来覆盖该薄膜无源元件周围的工序。
21.如权利要求12的半导体组件的制造方法，其特征在于：
形成所述薄膜无源元件的工序，包括将该薄膜无源元件的2个电极端子的至少其中之一连接到所述连接焊盘和所述柱状电极的工序。
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Free format text: FORMER OWNER: CASIO COMPUTER CO., LTD.

Effective date: 20120629

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY LTD.

Effective date: 20120629

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Effective date of registration: 20120629

Address after: Tokyo, Japan

Co-patentee after: Zhaozhuang Micro Co.,Ltd.

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Tokyo, Japan

Co-patentee before: CASIO COMPUTER Co.,Ltd.

Patentee before: Oki Electric Industry Co.,Ltd.

C56 Change in the name or address of the patentee
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Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Patentee after: Zhaozhuang Micro Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: LAPIS SEMICONDUCTOR Co.,Ltd.

Patentee before: Zhaozhuang Micro Co.,Ltd.

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Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

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Patentee before: LAPIS SEMICONDUCTOR Co.,Ltd.

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Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

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