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CN117674815A - 半导体器件 - Google Patents

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CN117674815A
CN117674815A CN202311021065.XA CN202311021065A CN117674815A CN 117674815 A CN117674815 A CN 117674815A CN 202311021065 A CN202311021065 A CN 202311021065A CN 117674815 A CN117674815 A CN 117674815A
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CN
China
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mode
signal
pad
leakage
power
Prior art date
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Pending
Application number
CN202311021065.XA
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English (en)
Inventor
郑泰京
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
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Pending legal-status Critical Current

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Abstract

公开了一种半导体器件，包括：第一焊盘；上拉电阻器，其被连接在所述第一焊盘与高电压的供电端子之间；第二焊盘，其被连接至所述第一焊盘；下拉驱动器，其被连接在所述第二焊盘与低电压的供电端子之间，并且适于基于对应于预定信号的控制信号而选择性地使用所述低电压驱动所述第二焊盘；第一防泄漏驱动器，其被连接在所述控制信号的输入端子与所述低电压的供电端子之间，并且适于基于防泄漏信号而选择性地使用所述低电压驱动所述控制信号；以及控制器，其被连接至所述第二焊盘，并且适于基于模式信号和联结控制信号而生成所述防泄漏信号。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年9月7日提交的编号为10-2022-0113191的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开的多种实施例涉及半导体设计技术，更具体地涉及包括接口的半导体器件。
背景技术
半导体器件包括主芯片和从芯片。主芯片和从芯片中的每一个包括用于输入/输出信号的接口。
一个主芯片被连接至至少一个从芯片。因为被连接在主芯片和至少一个从芯片之间的信号线(或焊盘)通过主芯片中包括的上拉电阻器而基本上保持在逻辑高电平，并且信号线的逻辑电平通过选择的从芯片中包括的驱动器而被选择性地改变为逻辑低电平，所以通信在主芯片和至少一个从芯片之间进行。即使一个主芯片被连接至多个从芯片，实质上与主芯片通信的从芯片也只是当前由主芯片指定的选择的从芯片。为此，在与选择的从芯片通信之前，主芯片向多个从芯片指定选择的从芯片的地址。
发明内容
本公开的多种实施例涉及半导体器件，其控制漏电流在从芯片的断电模式下不出现在从芯片的接口。
根据本公开的实施例，一种半导体器件可以包括：第一焊盘；上拉电阻器，其被连接在所述第一焊盘与高电压的供电端子之间；第二焊盘，其被连接至所述第一焊盘；下拉驱动器，其被连接在所述第二焊盘与低电压的供电端子之间，并且适于基于对应于预定信号的控制信号而选择性地使用所述低电压驱动所述第二焊盘；以及第一防泄漏驱动器，其被连接在所述控制信号的输入端子与所述低电压的供电端子之间，并且适于基于防泄漏信号而选择性地使用所述低电压驱动所述控制信号。
根据本公开的实施例，一种半导体器件可以包括：第一焊盘；上拉电阻器，其被连接在所述第一焊盘与高电压的供电端子之间；第二焊盘，其被连接至所述第一焊盘；下拉驱动器，其被连接在所述第二焊盘与低电压的供电端子之间，并且适于基于对应于预定信号的控制信号而选择性地使用所述低电压驱动所述第二焊盘；第一防泄漏驱动器，其被连接在所述控制信号的输入端子与所述低电压的供电端子之间，并且适于基于防泄漏信号而选择性地使用所述低电压驱动所述控制信号；以及控制器，其被连接至所述第二焊盘，并且适于基于模式信号和联结控制信号(tie control signal)而生成所述防泄漏信号。
根据本公开的实施例，一种半导体器件可以包括：主芯片，其适于将第一焊盘保持在对应于高电压的第一逻辑电平；以及至少一个从芯片，其适于：在所述至少一个从芯片的通电模式下基于控制信号而选择性地将被连接至所述第一焊盘的第二焊盘改变为对应于低电压的第二逻辑电平，以及在所述至少一个从芯片的断电模式下基于防泄漏信号而强制地去激活所述控制信号。
根据本公开的实施例，一种半导体器件可以包括：主芯片，其适于将第一焊盘保持在对应于高电压的第一逻辑电平；以及至少一个从芯片，其适于：在所述至少一个从芯片的通电模式下基于模式信号和控制信号而选择性地将被连接至所述第一焊盘的第二焊盘改变为对应于低电压的第二逻辑电平，以及在所述至少一个从芯片的断电模式下基于所述模式信号和联结控制信号而强制地去激活所述控制信号。
根据本公开的实施例，一种半导体器件可以包括：焊盘；第一接地电路，其被配置为根据第一控制节点的逻辑电平而将所述焊盘接地；以及第一控制电路，其被配置为根据第二控制节点的逻辑电平而将所述第一控制节点接地。
附图说明
图1是示出根据本公开的实施例的半导体器件的框图。
图2是示出根据本公开的实施例的图1所示的半导体器件的示例的电路图。
图3是示出根据本公开的实施例的图1所示的半导体器件的另一示例的电路图。
图4是示出根据本公开的实施例的图1所示的半导体器件的又一示例的电路图。
图5是示出根据本公开的实施例的图1所示的半导体器件的再一示例的电路图。
具体实施方式
在下文参考附图描述本公开的多种实施例，以详细描述本公开，以使本公开所属领域的普通技术人员可以容易地实现本公开的技术精神。
应理解，当元素被称为被“连接至”或“耦接至”另一元素时，该元素可以被直接连接至或耦接至另一元素，或者被电连接至或耦接至另一元素而一个或多个元素插入在它们之间。此外，还应理解，除非另外提及，否则术语“包含”、“包括”、“含有”和“具有”用在本说明书中时不排除存在一个或多个其他元素，而是还可以包括或具有一个或多个其他元素。在贯穿说明书的描述中，一些组件用单数形式来描述，但是本公开不限于此，并且应理解，组件可以以复数形成。
图1是示出根据本公开的实施例的半导体器件的框图。
参考图1，半导体器件可以包括主芯片10和多个从芯片20_1至20_N。
多个从芯片20_1至20_N可以共享主芯片10。例如，多个从芯片20_1至20_N可以被共同连接至主芯片10中包括的主芯片焊盘MDP(参考图2)。多个从芯片20_1至20_N中的每一个可以独立地支持通电模式和断电模式。多个从芯片20_1至20_N中的每一个可以在通电模式下向主芯片10输出预定信号。预定信号可以是数据信号、地址信号、时钟信号和多种控制信号中的一个。
图2是示出根据本公开的实施例的图1所示的半导体器件的示例的电路图。为了便于描述，图2代表性地示出了多个从芯片20_1至20_N中的一个。
参考图2，主芯片110可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。第一逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑高电平，即“1”。主芯片110可以使用主芯片110的专用电源。主芯片110的专用电源可以指与从芯片120的电源模式(即通电模式或断电模式)无关地而被连续地供应的高电压VDDIO_EX或低电压VSSIO_EX。
例如，主芯片110可以包括上拉电阻器R10、电容器C10和主芯片焊盘MDP。
上拉电阻器R10可以被连接在高电压VDDIO_EX的供电端子与主芯片焊盘MDP之间。
电容器C10可以被连接在主芯片焊盘MDP与低电压VSSIO_EX的供电端子之间。
主芯片焊盘MDP可以通过上拉电阻器R10保持在第一逻辑电平，并且主芯片焊盘MDP的逻辑电平可以根据从芯片120而改变，即从第一逻辑电平切换或转变至第二逻辑电平。第二逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑低电平，即“0”。
从芯片120可以在通电模式下基于控制信号PD0而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平，并且可以在断电模式下基于防泄漏信号TIE_L而强制地将控制信号PD0去激活。
控制信号PD0可以在通电模式下响应于预定信号而具有逻辑低电平或逻辑高电平，而在断电模式下使用浮置状态(floating state)而具有去激活电平。在断电模式下，控制信号PD0可以在浮置状态下意外地具有对应于逻辑高电平的激活电平。例如，在断电模式下，控制信号PD0可以通过在从芯片焊盘SDP与控制信号PD0的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。在断电模式下，当控制信号PD0具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，从芯片120可以当控制信号PD0在断电模式下意外地被激活时通过强制地去激活控制信号PD0而防止漏电流。控制信号PD0在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片110之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力(electric shock or stress)而改变为较高电压电平。
防泄漏信号TIE_L可以在通电模式下与预定信号无关地具有逻辑低电平，并且在断电模式下使用浮置状态而具有去激活电平。在断电模式下，防泄漏信号TIE_L可以在浮置状态下意外地具有对应于逻辑高电平的激活电平。例如，在断电模式下，防泄漏信号TIE_L可以通过在从芯片焊盘SDP与防泄漏信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。在断电模式下，当防泄漏信号TIE_L具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，从芯片120可以当防泄漏信号TIE_L在断电模式下意外地被激活时通过强制地去激活防泄漏信号TIE_L而防止漏电流。防泄漏信号TIE_L在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片110之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力而改变为较高电压电平。
通电模式可以指从芯片120的专用电源被供应至从芯片120的模式。因此，在通电模式下，信号(即控制信号)，例如PD0和TIE_L，可以在从芯片120中基于从芯片120的专用电源正常地生成。断电模式可以指从芯片120的专用电源不被供应至从芯片120的模式。因此，在断电模式下，信号，例如PD0和TIE_L，可以在从芯片120中处于浮置状态。然而，根据本公开的实施例，在断电模式下，即使信号(例如PD0和TIE_L)意外地具有激活电平，信号也可以强制地具有去激活电平。
例如，从芯片120可以包括下拉驱动器(即第一接地电路)FD10、防泄漏驱动器(即第一控制电路)LD10、虚设驱动器(即第二接地电路)FD13和虚设防泄漏驱动器(即第二控制电路)LD13。
下拉驱动器FD10可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，下拉驱动器FD10可以包括：NMOS晶体管，其具有接收控制信号PD0的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
下拉驱动器FD10可以在通电模式下基于对应于预定信号的控制信号PD0而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，下拉驱动器FD10可以基于控制信号PD0而被使能，并且使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑高电平时，下拉驱动器FD10可以基于控制信号PD0而被禁止。在断电模式下，下拉驱动器FD10可以通过防泄漏驱动器LD10而基于具有逻辑低电平的控制信号PD0而被禁止。即，在断电模式下，下拉驱动器FD10可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
防泄漏驱动器LD10可以被连接在控制信号PD0的输入端子与低电压VSSIO_EX的供电端子之间。例如，防泄漏驱动器LD10可以包括：NMOS晶体管，其具有接收防泄漏信号TIE_L的栅极端子、以及被连接在控制信号PD0的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
防泄漏驱动器LD10可以基于防泄漏信号TIE_L而选择性地使用低电压VSSIO_EX驱动控制信号PD0。例如，防泄漏驱动器LD10可以在通电模式下基于具有逻辑低电平的防泄漏信号TIE_L而被禁止，以及在断电模式下基于具有激活电平的防泄漏信号TIE_L而使用低电压VSSIO_EX驱动控制信号PD0的输入端子。
虚设驱动器FD13可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，虚设驱动器FD13可以包括：NMOS晶体管，其具有接收防泄漏信号TIE_L的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
虚设驱动器FD13可以在通电模式和断电模式下基于具有逻辑低电平的防泄漏信号TIE_L而被禁止。在通电模式下和断电模式下，虚设驱动器FD13可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此不影响从芯片焊盘SDP。具体地，在断电模式下，如上所述，防泄漏信号TIE_L可以处于浮置状态，但是可以通过在从芯片焊盘SDP与防泄漏信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。因此，当防泄漏信号TIE_L具有激活电平时，虚设防泄漏驱动器LD13可以通过将具有激活电平的防泄漏信号TIE_L转换成具有对应于低电压VSSIO_EX的去激活电平的防泄漏信号TIE_L而被禁止。
虚设防泄漏驱动器LD13可以被连接在防泄漏信号TIE_L的输入端子与低电压VSSIO_EX的供电端子之间。例如，虚设防泄漏驱动器LD13可以包括：NMOS晶体管，其具有接收防泄漏信号TIE_L的栅极端子、以及被连接在防泄漏信号TIE_L的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
虚设防泄漏驱动器LD13可以基于防泄漏信号TIE_L而使用低电压VSSIO_EX选择性地驱动防泄漏信号TIE_L的输入端子。例如，虚设防泄漏驱动器LD13可以在通电模式下基于具有逻辑低电平的防泄漏信号TIE_L而被禁止，以及在断电模式下基于具有激活电平的防泄漏信号TIE_L而使用低电压VSSIO_EX驱动防泄漏信号TIE_L的输入端子。
从芯片焊盘SDP可以被连接至主芯片焊盘MDP。从芯片焊盘SDP可以在通电模式下根据控制信号PD0而输出具有逻辑低电平或逻辑高电平的预定信号，并且可以在断电模式下通过主芯片焊盘MDP而保持在逻辑高电平。
在下文中描述根据本公开的第一实施例的具有上述配置的半导体器件的操作。
首先，描述半导体器件在通电模式下的操作。
主芯片110可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片120的电源模式是通电模式还是断电模式而都被连续地供应的专用电源。主芯片110可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。例如，第一逻辑电平可以是通过主芯片焊盘MDP生成预定信号的逻辑高电平，即“1”。
从芯片120可以基于控制信号PD0和防泄漏信号TIE_L而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平。例如，第二逻辑电平可以是逻辑低电平，即“0”，为第一逻辑电平的反相电平。当预定信号对应于逻辑低电平时，从芯片120可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号对应于逻辑高电平时，从芯片120可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。在下文更详细地描述从芯片120在通电模式下的操作。
虚设驱动器FD13可以基于具有逻辑低电平的防泄漏信号TIE_L而被禁止。虚设驱动器FD13可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此不影响从芯片焊盘SDP。
防泄漏驱动器LD10和虚设防泄漏驱动器LD13中的每一个可以基于具有逻辑低电平的防泄漏信号TIE_L而被禁止。
下拉驱动器FD10可以基于对应于预定信号的控制信号PD0而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，下拉驱动器FD10可以基于具有逻辑高电平的控制信号PD0而被使能，并且使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号具有逻辑高电平时，下拉驱动器FD10可以基于具有逻辑低电平的控制信号PD0而被禁止，并且不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
接着，描述半导体器件在断电模式下的操作。
主芯片110可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片120的电源模式是通电模式还是断电模式而都被连续地供应的专用电源。主芯片110可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。
从芯片120可以基于防泄漏信号TIE_L而强制地去激活控制信号PD0。在断电模式下，控制信号PD0可以处于浮置状态，但是可以通过在从芯片焊盘SDP与控制信号PD0的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。此外，在断电模式下，防泄漏信号TIE_L可以是浮置信号，但是可以通过在从芯片焊盘SDP与防泄漏信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。然而，当控制信号PD0和防泄漏信号TIE_L意外地被激活时，从芯片120可以通过防泄漏操作而强制地去激活控制信号PD0和防泄漏信号TIE_L。在下文更详细地描述从芯片120在断电模式下的操作。
如上所述，控制信号PD0可以通过在从芯片焊盘SDP与控制信号PD0的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。
防泄漏驱动器LD10可以基于具有逻辑高电平的防泄漏信号TIE_L而被使能，并且使用低电压VSSIO_EX驱动控制信号PD0的输入端子。因此，控制信号PD0可以具有去激活电平，并且下拉驱动器FD10可以基于具有去激活电平的控制信号PD0而被禁止。下拉驱动器FD10可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
虚设防泄漏驱动器LD13可以基于具有逻辑高电平的防泄漏信号TIE_L而被使能，并且使用低电压VSSIO_EX驱动防泄漏信号TIE_L的输入端子。因此，防泄漏信号TIE_L可以具有去激活电平，并且虚设驱动器FD13可以基于具有去激活电平的防泄漏信号TIE_L而被禁止。虚设驱动器FD13可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
图3是示出根据本公开的实施例的图1所示的半导体器件的另一示例的电路图。
参考图3，主芯片210可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。第一逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑高电平，即“1”。主芯片210可以使用主芯片210的专用电源。主芯片210的专用电源可以指不管从芯片220处于通电模式还是断电模式而都被连续地供应的高电压VDDIO_EX或低电压VSSIO_EX。
例如，主芯片210可以包括上拉电阻器R10、电容器C10和主芯片焊盘MDP。由于主芯片210的上拉电阻器R10、电容器C10和主芯片焊盘MDP与图2所示的主芯片110的上拉电阻器R10、电容器C10和主芯片焊盘MDP相同，因此省略主芯片210的上拉电阻器R10、电容器C10和主芯片焊盘MDP的详细描述。
从芯片220可以在通电模式下基于第一控制信号至第三控制信号PD0、PD1和PD2而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平，并且在断电模式下基于防泄漏信号TIE_L而强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2。
第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以是在通电模式下响应于预定信号而被控制为逻辑低电平或逻辑高电平、以及在断电模式下被控制为去激活电平的信号。在断电模式下，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以在浮置状态下意外地具有激活电平。例如，在断电模式下，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以通过在从芯片焊盘SDP与第一控制信号至第三控制信号PD0、PD1和PD2中的每一个的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。当第一控制信号至第三控制信号PD0、PD1和PD2中的每一个在浮置状态下具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，即使第一控制信号至第三控制信号PD0、PD1和PD2在断电模式下意外地被激活，从芯片220也可以通过强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2而防止漏电流。第一控制信号至第三控制信号PD0、PD1和PD2在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片210之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力而改变为较高电压电平。
防泄漏信号TIE_L可以是具有在通电模式下与预定信号无关地被固定为逻辑低电平、以及在断电模式下被固定为逻辑高电平的逻辑电平的信号。在断电模式下，防泄漏信号TIE_L可以处于浮置状态，但是根据本公开的实施例而可以强制地具有逻辑高电平。例如，在断电模式下，防泄漏信号TIE_L可以通过在从芯片焊盘SDP与防泄漏信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。当防泄漏信号TIE_L在浮置状态下具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，即使防泄漏信号TIE_L在断电模式下意外地被激活，从芯片220也可以通过强制地去激活防泄漏信号TIE_L而防止漏电流。防泄漏信号TIE_L在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片210之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力而改变为较高电压电平。
通电模式可以指从芯片220的专用电源被供应至从芯片220的模式。例如，在通电模式下，信号，例如PD0、PD1、PD2和TIE_L，可以在从芯片220中基于从芯片220的专用电源正常地生成。断电模式可以指从芯片220的专用电源不被供应至从芯片220的模式。例如，在断电模式下，信号，例如PD0、PD1、PD2和TIE_L，可以在从芯片220中处于浮置状态。然而，根据本公开的实施例，在断电模式下，即使信号，例如PD0、PD1、PD2和TIE_L，意外地具有激活电平，信号，例如PD0、PD1、PD2和TIE_L，也可以强制地具有去激活电平。
例如，从芯片220可以包括第一下拉驱动器FD10、第一防泄漏驱动器LD10、第二下拉驱动器FD11、第二防泄漏驱动器LD11、第三下拉驱动器FD12、第三防泄漏驱动器LD12、虚设驱动器FD13、虚设防泄漏驱动器LD13和从芯片焊盘SDP。由于从芯片220的第一下拉驱动器FD10、第一防泄漏驱动器LD10、虚设驱动器FD13、虚设防泄漏驱动器LD13和从芯片焊盘SDP与图2所示的从芯片120的下拉驱动器FD10、防泄漏驱动器LD10、虚设驱动器FD13、虚设防泄漏驱动器LD13和从芯片焊盘SDP相同，因此省略从芯片220的第一下拉驱动器FD10、第一防泄漏驱动器LD10、虚设驱动器FD13、虚设防泄漏驱动器LD13和从芯片焊盘SDP的详细描述。在下文中描述从芯片220的第二下拉驱动器FD11、第二防泄漏驱动器LD11、第三下拉驱动器FD12和第三防泄漏驱动器LD12。
第二下拉驱动器FD11可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，第二下拉驱动器FD11可以包括：NMOS晶体管，其具有接收第二控制信号PD1的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
在通电模式下，第二下拉驱动器FD11可以基于对应于预定信号的第二控制信号PD1而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，第二下拉驱动器FD11可以基于预设的第二控制信号PD1而被使能或禁止。当预定信号具有逻辑高电平时，第二下拉驱动器FD11可以基于第二控制信号PD1而被禁止。当第二下拉驱动器FD11被使能时，第二下拉驱动器FD11可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。当第二下拉驱动器FD11被禁止时，第二下拉驱动器FD11可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
第二下拉驱动器FD11可以在断电模式下基于具有逻辑低电平的第二控制信号PD1而被禁止。即，在断电模式下，第二下拉驱动器FD11可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
第二防泄漏驱动器LD11可以被连接在第二控制信号PD1的输入端子与低电压VSSIO_EX的供电端子之间。例如，第二防泄漏驱动器LD11可以包括：NMOS晶体管，其具有接收防泄漏信号TIE_L的栅极端子、以及被连接在第二控制信号PD1的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
第二防泄漏驱动器LD11可以基于防泄漏信号TIE_L而选择性地使用低电压VSSIO_EX驱动第二控制信号PD1的输入端子。例如，第二防泄漏驱动器LD11可以在通电模式下基于具有逻辑低电平的防泄漏信号TIE_L而被禁止，以及在断电模式下基于具有逻辑高电平的防泄漏信号TIE_L而使用低电压VSSIO_EX驱动第二控制信号PD1的输入端子。
第三下拉驱动器FD12可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，第三下拉驱动器FD12可以包括：NMOS晶体管，其具有接收第三控制信号PD2的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
在通电模式下，第三下拉驱动器FD12可以基于对应于预定信号的第三控制信号PD2而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，第三下拉驱动器FD12可以基于预设的第三控制信号PD2而被使能或禁止。当预定信号具有逻辑高电平时，第三下拉驱动器FD12可以基于第三控制信号PD2而被禁止。当第三下拉驱动器FD12被使能时，第三下拉驱动器FD12可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。当第三下拉驱动器FD12被禁止时，第三下拉驱动器FD12可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
在断电模式下，第三下拉驱动器FD12可以基于具有逻辑低电平的第三控制信号PD2而被禁止。即，在断电模式下，第三下拉驱动器FD12可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
第三防泄漏驱动器LD12可以被连接在第三控制信号PD2的输入端子与低电压VSSIO_EX的供电端子之间。例如，第三防泄漏驱动器LD12可以包括：NMOS晶体管，其具有接收防泄漏信号TIE_L的栅极端子、以及被连接在第三控制信号PD2的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
第三防泄漏驱动器LD12可以基于防泄漏信号TIE_L而选择性地使用低电压VSSIO_EX驱动第三控制信号PD2的输入端子。例如，第三防泄漏驱动器LD12可以在通电模式下基于具有逻辑低电平的防泄漏信号TIE_L而被禁止，以及在断电模式下基于具有逻辑高电平的防泄漏信号TIE_L而使用低电压VSSIO_EX驱动第三控制信号PD2的输入端子。
在下文中描述根据本公开的第二实施例的具有上述配置的半导体器件的操作。
首先，描述半导体器件在通电模式下的操作。
主芯片210可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片220处于通电模式还是断电模式而都被连续地供应的专用电源。主芯片210可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。例如，第一逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑高电平，即“1”。
从芯片220可以基于第一控制信号至第三控制信号PD0、PD1和PD2以及防泄漏信号TIE_L而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平。当预定信号对应于逻辑低电平时，从芯片220可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号对应于逻辑高电平时，从芯片220可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。在下文更详细地描述从芯片220在通电模式下的操作。
虚设驱动器FD13可以基于具有逻辑低电平的防泄漏信号TIE_L而被禁止。虚设驱动器FD13可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此不影响从芯片焊盘SDP。
第一防泄漏驱动器至第三防泄漏驱动器LD10、LD11和LD12以及虚设防泄漏驱动器LD13中的每一个可以基于具有逻辑低电平的防泄漏信号TIE_L而被禁止。
第一下拉驱动器至第三下拉驱动器FD10、FD11和FD12可以基于对应于预定信号的第一控制信号至第三控制信号PD0、PD1和PD2而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，第一下拉驱动器至第三下拉驱动器FD10、FD11和FD12中的至少一个可以基于第一控制信号至第三控制信号PD0、PD1和PD2而被使能，并且使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号具有逻辑高电平时，第一下拉驱动器至第三下拉驱动器FD10、FD11和FD12全部可以基于第一控制信号至第三控制信号PD0、PD1和PD2而被禁止，并且不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
接着，描述半导体器件在断电模式下的操作。
主芯片210可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片220处于通电模式还是断电模式而都被连续地供应的专用电源。主芯片210可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。
从芯片220可以基于防泄漏信号TIE_L而强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2以及防泄漏信号TIE_L。虽然第一控制信号至第三控制信号PD0、PD1和PD2中的每一个在断电模式下可以处于浮置状态，但是第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以通过在从芯片焊盘SDP与第一控制信号至第三控制信号PD0、PD1和PD2中的每一个的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。此外，虽然防泄漏信号TIE_L在断电模式下可以处于浮置状态，但是防泄漏信号TIE_L可以通过在从芯片焊盘SDP与防泄漏信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。然而，当第一控制信号至第三控制信号PD0、PD1和PD2以及防泄漏信号TIE_L意外地被激活时，从芯片220可以通过防泄漏操作而强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2以及防泄漏信号TIE_L。在下文更详细地描述从芯片220在断电模式下的操作。
如上所述，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以通过在从芯片焊盘SDP与第一控制信号至第三控制信号PD0、PD1和PD2中的每一个的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有逻辑高电平。
第一防泄漏驱动器至第三防泄漏驱动器LD10、LD11和LD12均可以基于具有激活电平的防泄漏信号TIE_L而被使能，并且分别使用低电压VSSIO_EX来驱动第一控制信号至第三控制信号PD0、PD1和PD2的输入端子。因此，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以具有去激活电平，并且第一下拉驱动器至第三下拉驱动器FD10、FD11和FD12可以基于均具有去激活电平的第一控制信号至第三控制信号PD0、PD1和PD2而被禁止。第一下拉驱动器至第三下拉驱动器FD10、FD11和FD12中的每一个可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
虚设防泄漏驱动器LD13可以基于具有激活电平的防泄漏信号TIE_L而被使能，并且使用低电压VSSIO_EX驱动防泄漏信号TIE_L的输入端子。因此，防泄漏信号TIE_L可以具有去激活电平，并且虚设驱动器FD13可以基于具有去激活电平的防泄漏信号TIE_L而被禁止。虚设驱动器FD13可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
图4是示出根据本公开的实施例的图1所示的半导体器件的又一示例的电路图。
参考图4，主芯片310可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。第一逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑高电平，即“1”。主芯片310可以使用主芯片310的专用电源。主芯片310的专用电源可以指不管从芯片320处于通电模式还是断电模式而都被连续地供应的高电压VDDIO_EX或低电压VSSIO_EX。
例如，主芯片310可以包括上拉电阻器R20、电容器C20和主芯片焊盘MDP。
上拉电阻器R20可以被连接在高电压VDDIO_EX的供电端子与主芯片焊盘MDP之间。
电容器C20可以被连接在主芯片焊盘MDP与低电压VSSIO_EX的供电端子之间。
主芯片焊盘MDP可以通过上拉电阻器R20而保持在第一逻辑电平，并且主芯片焊盘MDP的逻辑电平可以根据从芯片320而改变，即从第一逻辑电平切换或转变至第二逻辑电平。第二逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑低电平，即“0”。
从芯片320可以在通电模式下基于控制信号PD0而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平、以及在断电模式下基于联结控制信号TIE_L而强制地去激活控制信号PD0。
控制信号PD0可以在通电模式下响应于预定信号而具有逻辑低电平或逻辑高电平、以及在断电模式下使用浮置状态而具有逻辑低电平。在断电模式下，控制信号PD0可以在浮置状态下意外地被激活。例如，在断电模式下，控制信号PD0可以通过在从芯片焊盘SDP与控制信号PD0的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有逻辑高电平。当控制信号PD0在浮置状态下具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，在断电模式下，即使控制信号PD0意外地被激活，从芯片320也可以通过强制地去激活控制信号PD0而防止漏电流。控制信号PD0在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片310之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力而改变为较高电压电平。
联结控制信号TIE_L可以在通电模式下与预定信号无关地具有逻辑低电平、以及在断电模式下具有对应于逻辑高电平的激活电平。在断电模式下，联结控制信号TIE_L可以处于浮置状态或意外地具有激活电平。例如，在断电模式下，联结控制信号TIE_L可以通过在从芯片焊盘SDP与联结控制信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。当联结控制信号TIE_L在浮置状态下具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，在断电模式下，即使联结控制信号TIE_L意外地被激活，从芯片320也可以通过强制地去激活联结控制信号TIE_L而防止漏电流。联结控制信号TIE_L在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片310之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力而改变为较高电压电平。
通电模式可以指从芯片320的专用电源被供应至从芯片320的模式。例如，在通电模式下，预定信号，例如PD0和TIE_L。可以基于从芯片320的专用电源而在从芯片320中正常地生成。断电模式可以指从芯片320的专用电源不被供应至从芯片320的模式。例如，在断电模式下信号，例如PD0和TIE_L，可以在从芯片320中处于浮置状态。然而，根据本公开的实施例，在断电模式下，即使信号(例如PD0和TIE_L)意外地具有激活电平，信号(例如PD0和TIE_L)也可以强制地具有去激活电平。
例如，从芯片320可以包括下拉驱动器FD20、防泄漏驱动器LD20、虚设驱动器FD23、虚设防泄漏驱动器LD23、控制器321和从芯片焊盘SDP。
下拉驱动器FD20可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，下拉驱动器FD20可以包括NMOS晶体管，其具有接收控制信号PD0的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
下拉驱动器FD20可以在通电模式下基于对应于预定信号的控制信号PD0而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，下拉驱动器FD20可以基于控制信号PD0而被使能，并且使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑高电平时，下拉驱动器FD20可以基于控制信号PD0而被禁止。在断电模式下，下拉驱动器FD20可以通过防泄漏驱动器LD20基于具有去激活电平的控制信号PD0而被禁止。即，在断电模式下，下拉驱动器FD20可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
防泄漏驱动器LD20可以被连接在控制信号PD0的输入端子与低电压VSSIO_EX的供电端子之间。例如，防泄漏驱动器LD20可以包括：NMOS晶体管，其具有接收防泄漏信号PD_C的栅极端子、以及被连接在控制信号PD0的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
防泄漏驱动器LD20可以基于防泄漏信号PD_C而选择性地使用低电压VSSIO_EX驱动控制信号PD0。例如，防泄漏驱动器LD20可以在通电模式下基于具有逻辑低电平的防泄漏信号PD_C而被禁止，并且在断电模式下基于具有激活电平的防泄漏信号PD_C而使用低电压VSSIO_EX驱动控制信号PD0的输入端子。
虚设驱动器FD23可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，虚设驱动器FD23可以包括：NMOS晶体管，其具有接收联结控制信号TIE_L的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
在通电模式和断电模式下，虚设驱动器FD23可以基于联结控制信号TIE_L而被禁止。在通电模式和断电模式下，虚设驱动器FD23可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此不影响从芯片焊盘SDP。具体地，在断电模式下，如上所述，联结控制信号TIE_L可以处于浮置状态，但是可以通过在从芯片焊盘SDP与联结控制信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。当联结控制信号TIE_L具有激活电平时，虚设防泄漏驱动器LD23可以将具有激活电平的联结控制信号TIE_L转换成具有对应于低电压VSSIO_EX的去激活电平的联结控制信号TIE_L，并且因此虚设驱动器FD23可以禁止。
虚设防泄漏驱动器LD23可以被连接在联结控制信号TIE_L的输入端子与低电压VSSIO_EX的供电端子之间。例如，虚设防泄漏驱动器LD23可以包括：NMOS晶体管，其具有接收防泄漏信号PD_C的栅极端子、以及被连接在联结控制信号TIE_L的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
虚设防泄漏驱动器LD23可以基于防泄漏信号PD_C而选择性地使用低电压VSSIO_EX驱动联结控制信号TIE_L的输入端子。例如，虚设防泄漏驱动器LD23可以在通电模式下基于具有逻辑低电平的防泄漏信号PD_C而被禁止，并且在断电模式下基于具有逻辑高电平的防泄漏信号PD_C而使用低电压VSSIO_EX驱动控制信号PD0的输入端子。
控制器321可以被连接在从芯片焊盘SDP与防泄漏信号PD_C的输出端子之间。控制器321可以基于指示通电模式或断电模式的模式信号VDDIO和联结控制信号TIE_L而生成防泄漏信号PD_C。例如，控制器321可以在通电模式下生成对应于联结控制信号TIE_L的电压电平的具有逻辑低电平的防泄漏信号PD_C、以及在断电模式下生成对应于从芯片焊盘SDP的电压电平的防泄漏信号PD_C。
控制器321可以包括第一连接器CD20和第二连接器CD21。
第一连接器CD20可以被连接在从芯片焊盘SDP与防泄漏信号PD_C的输出端子之间。例如，第一连接器CD20可以包括：PMOS晶体管，其具有接收模式信号VDDIO的栅极端子、以及被连接在从芯片焊盘SDP与防泄漏信号PD_C的输出端子之间的源极端子和漏极端子。第一连接器CD20可以基于模式信号VDDIO而在断电模式下将从芯片焊盘SDP电连接至防泄漏信号PD_C的输出端子。第一连接器CD20可以基于模式信号VDDIO而在通电模式下将从芯片焊盘SDP与防泄漏信号PD_C的输出端子电断开。
第二连接器CD21可以被连接在联结控制信号TIE_L的输入端子和防泄漏信号PD_C的输出端子之间。例如，第二连接器CD21可以包括：NMOS晶体管，其具有接收模式信号VDDIO的栅极端子、以及被连接在联结控制信号TIE_L的输入端子和防泄漏信号PD_C的输出端子之间的源极端子和漏极端子。第二连接器CD21可以基于模式信号VDDIO而在通电模式下将联结控制信号TIE_L的输入端子电连接至防泄漏信号PD_C的输出端子。第二连接器CD21可以基于模式信号VDDIO而在断电模式下将联结控制信号TIE_L的输入端子与防泄漏信号PD_C的输出端子电断开。
从芯片焊盘SDP可以被连接至主芯片焊盘MDP。从芯片焊盘SDP可以在通电模式下根据控制信号PD0而输出具有逻辑低电平或逻辑高电平的预定信号，并且在断电模式下通过主芯片焊盘MDP而保持在逻辑高电平。
在下文中描述根据本公开的第三实施例的具有上述配置的半导体器件的操作。
首先，描述半导体器件在通电模式下的操作。
主芯片310可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片320处于通电模式还是断电模式而都被连续地供应的专用电源。主芯片310可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。例如，第一逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑高电平，即“1”。
从芯片320可以基于模式信号VDDIO、控制信号PD0和联结控制信号TIE_L而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平。当预定信号对应于逻辑低电平时，从芯片320可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号对应于逻辑高电平时，从芯片320可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。在下文更详细地描述从芯片320在通电模式下的操作。
控制器321可以基于对应于通电模式的模式信号VDDIO而将联结控制信号TIE_L的输入端子电连接至防泄漏信号PD_C的输出端子。控制器321可以基于对应于通电模式的模式信号VDDIO而将从芯片焊盘SDP与防泄漏信号PD_C的输出端子电断开。控制器321可以生成对应于联结控制信号TIE_L的电压电平的具有逻辑低电平的防泄漏信号PD_C。
防泄漏驱动器LD20和虚设防泄漏驱动器LD23中的每一个可以基于具有逻辑低电平的防泄漏信号PD_C而被禁止。
下拉驱动器FD20可以基于对应于预定信号的控制信号PD0而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，下拉驱动器FD20可以基于控制信号PD0而被使能，并且使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号具有逻辑高电平时，下拉驱动器FD20可以基于控制信号PD0而被禁止，并且不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
虚设驱动器FD23可以基于具有逻辑低电平的防泄漏信号PD_C而被禁止。虚设驱动器FD23可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此不影响从芯片焊盘SDP。
接着，描述半导体器件在断电模式下的操作。
主芯片310可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片320处于通电模式还是断电模式而都被连续地供应的专用电源。主芯片310可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。
从芯片320可以基于防泄漏信号PD_C而强制地去激活控制信号PD0和联结控制信号TIE_L。在断电模式下，控制信号PD0可以在浮置状态下意外地被激活。例如，控制信号PD0可以通过在从芯片焊盘SDP与控制信号PD0的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。此外，在断电模式下，联结控制信号TIE_L可以在浮置状态下意外地被激活。例如，联结控制信号TIE_L可以通过在从芯片焊盘SDP与联结控制信号TIE_L的输入端子之间形成的寄生电容器而具有与主芯片焊盘MDP的电压电平一致的激活电平。然而，在断电模式下，当控制信号PD0和联结控制信号TIE_L意外地被激活时，从芯片320可以通过防泄漏操作而强制地去激活控制信号PD0和联结控制信号TIE_L。在下文更详细地描述从芯片320在断电模式下的操作。
控制器321可以基于对应于断电模式的模式信号VDDIO而将从芯片焊盘SDP电连接至防泄漏信号PD_C的输出端子。控制器321可以基于对应于断电模式的模式信号VDDIO而将联结控制信号TIE_L的输入端子与防泄漏信号PD_C的输出端子电断开。控制器321可以生成对应于从芯片焊盘SDP的电压电平的具有激活电平的防泄漏信号PD_C。
如上所述，控制信号PD0可以通过在从芯片焊盘SDP与控制信号PD0的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。
防泄漏驱动器LD20可以基于具有激活电平的防泄漏信号PD_C而被使能，并且使用低电压VSSIO_EX驱动控制信号PD0的输入端子。因此，控制信号PD0可以具有去激活电平，并且下拉驱动器FD20可以基于具有去激活电平的控制信号PD0而被禁止。下拉驱动器FD20可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
虚设防泄漏驱动器LD23可以基于具有激活电平的防泄漏信号PD_C而被使能，并且使用低电压VSSIO_EX驱动联结控制信号TIE_L的输入端子。因此，联结控制信号TIE_L可以具有去激活电平，并且虚设驱动器FD23可以基于具有去激活电平的联结控制信号TIE_L而被禁止。虚设驱动器FD23可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
图5是示出根据本公开的实施例的图1所示的半导体器件的再一示例的电路图。
参考图5，主芯片410可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。第一逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑高电平，即“1”。主芯片410可以使用主芯片410的专用电源。主芯片410的专用电源可以指不管从芯片420处于通电模式还是断电模式而都被连续地供应的高电压VDDIO_EX或低电压VSSIO_EX。
例如，主芯片410可以包括上拉电阻器R20、电容器C20和主芯片焊盘MDP。由于主芯片410的上拉电阻器R20、电容器C20和主芯片焊盘MDP与图4所示的主芯片310的上拉电阻器R20、电容器C20和主芯片焊盘MDP相同，因此省略主芯片410的上拉电阻器R20、电容器C20和主芯片焊盘MDP的详细描述。
从芯片420可以在通电模式下基于第一控制信号至第三控制信号PD0、PD1和PD2以及联结控制信号TIE_L而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平、以及在断电模式下基于防泄漏信号PD_C而强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2。
第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以在通电模式下响应于预定信号而具有逻辑低电平或逻辑高电平、以及在断电模式下具有对应于逻辑低电平的去激活电平。在断电模式下，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以在浮置状态下意外地具有激活电平。此外，在断电模式下，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以通过在从芯片焊盘SDP与第一控制信号至第三控制信号PD0、PD1和PD2中的每一个的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。当第一控制信号至第三控制信号PD0、PD1和PD2中的每一个在浮置状态下具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，即使第一控制信号至第三控制信号PD0、PD1和PD2在断电模式下意外地被激活，从芯片420也可以通过强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2而防止漏电流。第一控制信号至第三控制信号PD0、PD1和PD2在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片410之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力而改变为较高电压电平。
联结控制信号TIE_L可以在通电模式下与预定信号无关地具有逻辑低电平、以及在断电模式下处于浮置状态。在断电模式下，联结控制信号TIE_L可以在浮置状态下意外地具有激活电平。例如，在断电模式下，联结控制信号TIE_L可以通过在从芯片焊盘SDP与联结控制信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。当联结控制信号TIE_L在浮置状态下具有激活电平时，可以出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。然而，即使联结控制信号TIE_L在断电模式下意外地被激活，从芯片420也可以通过强制地去激活联结控制信号TIE_L而防止漏电流。联结控制信号TIE_L在断电模式下意外地被激活的情况(即条件)可以如下。当在另一从芯片和主芯片410之间传输信号时，主芯片焊盘MDP的电压电平可以从低电压电平改变为高电压电平。可选地，主芯片焊盘MDP的电压电平可以由于电击或电应力而改变为较高电压电平。
通电模式可以指从芯片420的专用电源被供应至从芯片420的模式。例如，在通电模式下，预定信号，例如PD0、PD1、PD2和TIE_L，可以在从芯片420中基于从芯片420的专用电源正常地生成。断电模式可以指从芯片420的专用电源不被供应至从芯片420的模式。因此，在断电模式下，预定信号，例如PD0、PD1、PD2和TIE_L，可以在从芯片420中处于浮置状态。
例如，从芯片420可以包括第一下拉驱动器FD20、第一防泄漏驱动器LD20、第二下拉驱动器FD21、第二防泄漏驱动器LD21、第三下拉驱动器FD22、第三防泄漏驱动器LD22、虚设驱动器FD23、虚设防泄漏驱动器LD23、控制器421和从芯片焊盘SDP。由于从芯片420的第一下拉驱动器FD20、第一防泄漏驱动器LD20、虚设驱动器FD23、虚设防泄漏驱动器LD23、控制器421和从芯片焊盘SDP与图4所示的从芯片320的下拉驱动器FD20、防泄漏驱动器LD20、虚设驱动器FD23、虚设防泄漏驱动器LD23、控制器321和从芯片焊盘SDP相同，因此省略从芯片420的第一下拉驱动器FD20、第一防泄漏驱动器LD20、虚设驱动器FD23、虚设防泄漏驱动器LD23、控制器421和从芯片焊盘SDP的详细描述。在下文中描述从芯片420的第二下拉驱动器FD21、第二防泄漏驱动器LD21、第三下拉驱动器FD22和第三防泄漏驱动器LD22。
第二下拉驱动器FD21可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，第二下拉驱动器FD21可以包括：NMOS晶体管，其具有接收第二控制信号PD1的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
在通电模式下，第二下拉驱动器FD21可以基于对应于预定信号的第二控制信号PD1而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，第二下拉驱动器FD21可以基于预设的第二控制信号PD1而被使能或禁止。当预定信号具有逻辑高电平时，第二下拉驱动器FD21可以基于第二控制信号PD1而被禁止。当第二下拉驱动器FD21被使能时，第二下拉驱动器FD21可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。当第二下拉驱动器FD21被禁止时，第二下拉驱动器FD21可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
在断电模式下，第二下拉驱动器FD21可以基于具有去激活电平的第二控制信号PD1而被禁止。即，在断电模式下，第二下拉驱动器FD21可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
第二防泄漏驱动器LD21可以被连接在第二控制信号PD1的输入端子与低电压VSSIO_EX的供电端子之间。例如，第二防泄漏驱动器LD21可以包括：NMOS晶体管，其具有接收防泄漏信号PD_C的栅极端子、以及被连接在第二控制信号PD1的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
第二防泄漏驱动器LD21可以基于防泄漏信号PD_C而选择性地使用低电压VSSIO_EX驱动第二控制信号PD1的输入端子。例如，第二防泄漏驱动器LD21可以在通电模式下基于具有逻辑低电平的防泄漏信号PD_C而被禁止、以及在断电模式下基于具有激活电平的防泄漏信号PD_C而使用低电压VSSIO_EX驱动第二控制信号PD1的输入端子。
第三下拉驱动器FD22可以被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间。例如，第三下拉驱动器FD22可以包括：NMOS晶体管，其具有接收第三控制信号PD2的栅极端子、以及被连接在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
在通电模式下，第三下拉驱动器FD22可以基于对应于预定信号的第三控制信号PD2而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，第三下拉驱动器FD22可以基于预设的第三控制信号PD2而被使能或禁止。当预定信号具有逻辑高电平时，第三下拉驱动器FD22可以基于第三控制信号PD2而被禁止。当第三下拉驱动器FD22被使能时，第三下拉驱动器FD22可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。当第三下拉驱动器FD22被禁止时，第三下拉驱动器FD22可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
在断电模式下，第三下拉驱动器FD22可以基于具有去激活电平的第三控制信号PD2而被禁止。即，在断电模式下，第三下拉驱动器FD22可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
第三防泄漏驱动器LD22可以被连接在第三控制信号PD2的输入端子与低电压VSSIO_EX的供电端子之间。例如，第三防泄漏驱动器LD22可以包括：NMOS晶体管，其具有接收防泄漏信号PD_C的栅极端子、以及被连接在第三控制信号PD2的输入端子与低电压VSSIO_EX的供电端子之间的源极端子和漏极端子。
第三防泄漏驱动器LD22可以基于防泄漏信号PD_C而选择性地使用低电压VSSIO_EX驱动第三控制信号PD2的输入端子。例如，第三防泄漏驱动器LD22可以在通电模式下基于具有逻辑低电平的防泄漏信号PD_C而被禁止、以及在断电模式下基于具有激活电平的防泄漏信号PD_C而使用低电压VSSIO_EX驱动第三控制信号PD2的输入端子。
在下文中描述根据本公开的第四实施例的具有上述配置的半导体器件的操作。
首先，描述半导体器件在通电模式下的操作。
主芯片410可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片420处于通电模式还是断电模式而都被连续地供应的专用电源。主芯片410可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。例如，第一逻辑电平可以是通过主芯片焊盘MDP生成的预定信号的逻辑高电平，即“1”。
从芯片420可以基于模式信号VDDIO、第一控制信号至第三控制信号PD0、PD1和PD2以及联结控制信号TIE_L而选择性地将从芯片焊盘SDP的逻辑电平改变为对应于低电压VSSIO_EX的第二逻辑电平。当预定信号对应于逻辑低电平时，从芯片420可以使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号对应于逻辑高电平时，从芯片420可以不使用低电压VSSIO_EX驱动从芯片焊盘SDP。在下文更详细地描述从芯片420在通电模式下的操作。
控制器421可以基于对应于通电模式的模式信号VDDIO而将联结控制信号TIE_L的输入端子电连接至防泄漏信号PD_C的输出端子。控制器421可以基于对应于通电模式的模式信号VDDIO而将从芯片焊盘SDP与防泄漏信号PD_C的输出端子电断开。控制器421可以生成对应于联结控制信号TIE_L的电压电平的具有逻辑低电平的防泄漏信号PD_C。
第一防泄漏驱动器至第三防泄漏驱动器LD20、LD21和LD22以及虚设防泄漏驱动器LD23中的每一个可以基于具有逻辑低电平的防泄漏信号PD_C而被禁止。
第一下拉驱动器至第三下拉驱动器FD20、FD21和FD22可以基于对应于预定信号的第一控制信号至第三控制信号PD0、PD1和PD2而选择性地使用低电压VSSIO_EX驱动从芯片焊盘SDP。当预定信号具有逻辑低电平时，第一下拉驱动器至第三下拉驱动器FD20、FD21和FD22中的至少一个可以基于第一控制信号至第三控制信号PD0、PD1和PD2而被使能，并且使用低电压VSSIO_EX驱动从芯片焊盘SDP。相反，当预定信号具有逻辑高电平时，第一下拉驱动器至第三下拉驱动器FD20、FD21和FD22全部可以基于第一控制信号至第三控制信号PD0、PD1和PD2而被禁止，并且不使用低电压VSSIO_EX驱动从芯片焊盘SDP。
虚设驱动器FD23可以基于具有逻辑低电平的联结控制信号TIE_L而被禁止。虚设驱动器FD23可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此不影响从芯片焊盘SDP。
接着，描述半导体器件在断电模式下的操作。
主芯片410可以接收高电压VDDIO_EX和低电压VSSIO_EX。高电压VDDIO_EX和低电压VSSIO_EX中的每一个可以是不管从芯片420处于通电模式还是断电模式而都被连续地供应的专用电源。主芯片410可以将主芯片焊盘MDP保持在对应于高电压VDDIO_EX的第一逻辑电平。
从芯片420可以基于防泄漏信号PD_C而强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2以及联结控制信号TIE_L。在断电模式下，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以在浮置状态下意外地被激活。例如，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以通过在从芯片焊盘SDP与第一控制信号至第三控制信号PD0、PD1和PD2中的每一个的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。此外，在断电模式下，联结控制信号TIE_L可以在浮置状态下意外地被激活。例如，联结控制信号TIE_L可以通过在从芯片焊盘SDP与联结控制信号TIE_L的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。然而，在断电模式下，当第一控制信号至第三控制信号PD0、PD1和PD2以及联结控制信号TIE_L意外地被激活时，从芯片420可以通过防泄漏操作而强制地去激活第一控制信号至第三控制信号PD0、PD1和PD2以及联结控制信号TIE_L。在下文更详细地描述从芯片420在断电模式下的操作。
控制器421可以基于对应于断电模式的模式信号VDDIO而将从芯片焊盘SDP电连接至防泄漏信号PD_C的输出端子。控制器421可以基于对应于断电模式的模式信号VDDIO而将联结控制信号TIE_L的输入端子与防泄漏信号PD_C的输出端子电断开。控制器421可以生成对应于从芯片焊盘SDP的电压电平的具有激活电平的防泄漏信号PD C。
如上所述，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以通过在从芯片焊盘SDP与第一控制信号至第三控制信号PD0、PD1和PD2中的每一个的输入端子之间形成的寄生电容器而根据主芯片焊盘MDP的电压电平的改变而具有激活电平。
第一防泄漏驱动器至第三防泄漏驱动器LD20、LD21和LD22可以基于具有激活电平的防泄漏信号PD_C而被使能，并且分别使用低电压VSSIO_EX来驱动第一控制信号至第三控制信号PD0、PD1和PD2的输入端子。因此，第一控制信号至第三控制信号PD0、PD1和PD2中的每一个可以具有对应于低电压VSSIO_EX的去激活电平，并且第一下拉驱动器至第三下拉驱动器FD20、FD21和FD22可以基于均具有去激活电平的第一控制信号至第三控制信号PD0、PD1和PD2而被禁止。第一下拉驱动器至第三下拉驱动器FD20、FD21和FD22中的每一个可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
虚设防泄漏驱动器LD23可以基于具有激活电平的防泄漏信号PD_C而被使能，并且使用低电压VSSIO_EX驱动联结控制信号TIE_L的输入端子。因此，联结控制信号TIE_L可以具有去激活电平，并且虚设驱动器FD23可以基于具有去激活电平的联结控制信号TIE_L而被禁止。虚设驱动器FD23可以电切断在从芯片焊盘SDP与低电压VSSIO_EX的供电端子之间的路径，由此防止出现从从芯片焊盘SDP到低电压VSSIO_EX的供电端子的漏电流。
根据本公开的实施例，即使与接口有关的控制信号在断电模式下意外地被激活，也可以通过强制地去激活控制信号而切断通过接口形成的漏电流路径。
根据本公开的实施例，在从芯片的断电模式下控制从芯片的接口中包括的驱动器不被接通，从而可以防止在断电模式下通过接口出现漏电流。
虽然已经针对特定实施例示出和描述了本公开，但是所公开的实施例的提供是为了进行描述，而不旨在进行限制。此外，应注意，如本领域技术人员根据本公开将认识到的，本公开可以通过落入随附权利要求的范围之中的替换、改变和修改而以多种方式实现。此外，实施例可以组合以形成另外的实施例。

Claims (21)

1.一种半导体器件，包括：
第一焊盘；
上拉电阻器，其被连接在所述第一焊盘与高电压的供电端子之间；
第二焊盘，其被连接至所述第一焊盘；
下拉驱动器，其被连接在所述第二焊盘与低电压的供电端子之间，并且适于基于对应于预定信号的控制信号而选择性地使用所述低电压驱动所述第二焊盘；以及
第一防泄漏驱动器，其被连接在所述控制信号的输入端子与所述低电压的供电端子之间，并且适于基于防泄漏信号而选择性地使用所述低电压驱动所述控制信号。
2.根据权利要求1所述的半导体器件，还包括：
虚设驱动器，其被连接在所述第二焊盘与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述第二焊盘；以及
第二防泄漏驱动器，其被连接在所述防泄漏信号的输入端子与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述防泄漏信号的输入端子。
3.根据权利要求1所述的半导体器件，
其中，不管当前电源模式是通电模式还是断电模式，都通过所述高电压的供电端子供应所述高电压，以及
其中，不管所述当前电源模式是所述通电模式还是所述断电模式，都通过所述低电压的供电端子供应所述低电压。
4.一种半导体器件，包括：
第一焊盘；
上拉电阻器，其被连接在所述第一焊盘与高电压的供电端子之间；
第二焊盘，其被连接至所述第一焊盘；
下拉驱动器，其被连接在所述第二焊盘与低电压的供电端子之间，并且适于基于对应于预定信号的控制信号而选择性地使用所述低电压驱动所述第二焊盘；
第一防泄漏驱动器，其被连接在所述控制信号的输入端子与所述低电压的供电端子之间，并且适于基于防泄漏信号而选择性地使用所述低电压驱动所述控制信号；以及
控制器，其被连接至所述第二焊盘，并且适于基于模式信号和联结控制信号而生成所述防泄漏信号。
5.根据权利要求4所述的半导体器件，其中，所述控制器包括：
第一连接器，其被连接在所述第二焊盘和所述防泄漏信号的输出端子之间，并且适于基于所述模式信号而在断电模式下将所述第二焊盘连接至所述防泄漏信号的输出端子；以及
第二连接器，其被连接在所述联结控制信号的输入端子和所述防泄漏信号的输出端子之间，并且适于基于所述模式信号而在通电模式下将所述联结控制信号的输入端子连接至所述防泄漏信号的输出端子。
6.根据权利要求4所述的半导体器件，还包括：
虚设驱动器，其被连接在所述第二焊盘与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述第二焊盘；以及
第二防泄漏驱动器，其被连接在所述联结控制信号的输入端子与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述联结控制信号的输入端子。
7.根据权利要求4所述的半导体器件，
其中，不管当前电源模式是通电模式还是断电模式，都通过所述高电压的供电端子供应所述高电压，以及
其中，不管所述当前电源模式是所述通电模式还是所述断电模式，都通过所述低电压的供电端子供应所述低电压。
8.一种半导体器件，包括：
主芯片，其适于将第一焊盘保持在对应于高电压的第一逻辑电平；以及
至少一个从芯片，其适于：
在所述至少一个从芯片的通电模式下，基于控制信号而选择性地将被连接至所述第一焊盘的第二焊盘改变为对应于低电压的第二逻辑电平，以及
在所述至少一个从芯片的断电模式下，基于防泄漏信号而强制地去激活所述控制信号。
9.根据权利要求8所述的半导体器件，
其中，所述第一焊盘被包括在所述主芯片中，以及
其中，所述第二焊盘被包括在所述从芯片中。
10.根据权利要求8所述的半导体器件，
其中，不管当前电源模式是所述通电模式还是所述断电模式，都通过所述高电压的供电端子供应所述高电压，以及
其中，不管所述当前电源模式是所述通电模式还是所述断电模式，都通过所述低电压的供电端子供应所述低电压。
11.根据权利要求8所述的半导体器件，其中，所述从芯片包括：
下拉驱动器，其被连接在所述第二焊盘与所述低电压的供电端子之间，并且适于基于对应于预定信号的所述控制信号而选择性地使用所述低电压驱动所述第二焊盘；以及
第一防泄漏驱动器，其被连接在所述控制信号的输入端子与所述低电压的供电端子之间，并且适于基于在所述通电模式下被去激活以及在所述断电模式下被激活的所述防泄漏信号而选择性地使用所述低电压驱动所述控制信号。
12.根据权利要求11所述的半导体器件，其中，所述从芯片还包括：
虚设驱动器，其被连接在所述第二焊盘与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述第二焊盘；以及
第二防泄漏驱动器，其被连接在所述防泄漏信号的输入端子与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述防泄漏信号的输入端子。
13.一种半导体器件，包括：
主芯片，其适于将第一焊盘保持在对应于高电压的第一逻辑电平；以及
至少一个从芯片，其适于在所述至少一个从芯片的通电模式下基于模式信号和控制信号而选择性地将被连接至所述第一焊盘的第二焊盘改变为对应于低电压的第二逻辑电平，以及在所述至少一个从芯片的断电模式下基于所述模式信号和联结控制信号而强制地去激活所述控制信号。
14.根据权利要求13所述的半导体器件，
其中，所述第一焊盘被包括在所述主芯片中，以及
其中，所述第二焊盘被包括在所述从芯片中。
15.根据权利要求13所述的半导体器件，
其中，不管当前电源模式是所述通电模式还是所述断电模式，都通过所述高电压的供电端子供应所述高电压，以及
其中，不管所述当前电源模式是所述通电模式还是所述断电模式，都通过所述低电压的供电端子供应所述低电压。
16.根据权利要求13所述的半导体器件，其中，所述从芯片包括：
下拉驱动器，其被连接在所述第二焊盘与所述低电压的供电端子之间，并且适于基于对应于预定信号的所述控制信号而选择性地使用所述低电压驱动所述第二焊盘；
第一防泄漏驱动器，其被连接在所述控制信号的输入端子与所述低电压的供电端子之间，并且适于基于防泄漏信号而选择性地使用所述低电压驱动所述控制信号；以及
控制器，其被连接在所述第二焊盘和所述防泄漏信号的输出端子之间，并且适于基于指示所述通电模式或所述断电模式的所述模式信号以及在所述通电模式下被去激活的所述联结控制信号而生成所述防泄漏信号。
17.根据权利要求16所述的半导体器件，其中，所述控制器包括：
第一连接器，其被连接在所述第二焊盘和所述防泄漏信号的输出端子之间，并且适于基于所述模式信号而在所述断电模式下将所述第二焊盘连接至所述防泄漏信号的输出端子；以及
第二连接器，其被连接在所述联结控制信号的输入端子和所述防泄漏信号的输出端子之间，并且适于基于所述模式信号而在所述通电模式下将所述联结控制信号的输入端子连接至所述防泄漏信号的输出端子。
18.根据权利要求16所述的半导体器件，其中，所述从芯片还包括：
虚设驱动器，其被连接在所述第二焊盘与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述第二焊盘；以及
第二防泄漏驱动器，其被连接在所述联结控制信号的输入端子与所述低电压的供电端子之间，并且适于基于所述防泄漏信号而选择性地使用所述低电压驱动所述联结控制信号的输入端子。
19.一种半导体器件，包括：
焊盘；
第一接地电路，其根据第一控制节点的逻辑电平而将所述焊盘接地；以及
第一控制电路，其根据第二控制节点的逻辑电平而将所述第一控制节点接地。
20.根据权利要求19所述的半导体器件，还包括：
第二接地电路，其根据第三控制节点的逻辑电平而将所述焊盘接地；以及
第二控制电路，其根据第四控制节点的逻辑电平而将所述第二控制节点接地。
21.根据权利要求20所述的半导体器件，其中，所述第二控制节点、所述第三控制节点和所述第四控制节点被电连接。
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