CN117480592A - 量子比特元件 - Google Patents

Abstract

本发明涉及量子比特元件(1)，包括量子阱结构(2)，在该量子阱结构内量子阱(3)沿第一方向(x)形成；电极布置(4)，其被设计为限制所述量子阱(3)中的电荷载流子沿第二方向(y)和逆第二方向(y)及沿第三方向(z)和逆第三方向(z)运动，以形成量子点(5)，其中所述第一方向(x)、第二方向(y)和第三方向(z)各自成对彼此垂直；由应变硅构成的基层(6)，该基层逆第一方向(x)与量子阱结构(2)邻接。

Description

量子比特元件

技术领域

本发明涉及一种量子比特元件(Qubit-Element)及该量子比特元件的应用及该量子比特元件的制造方法。

背景技术

传统计算机基于以二进制代码表示信息。比特用于存储和处理数据，其可通过各种物理概念来实现。所有这些物理概念均属经典物理学。相比之下，量子计算机基于量子物理学原理。量子计算机使用所谓的量子比特(简称Qubits)来代替比特。因此涉及到量子力学的双态系统。一个量子比特有两个本征态，该量子比特自身可处于其中。此外，由于量子物理效应，量子比特也可处于其两个本征态的任意叠加中。由此使得用量子计算机执行传统计算机无法执行的算法成为可能。这可大大缩短某些操作的计算时间。

电荷载流子的自旋可用作量子比特。不过，这需要以能够确定且影响电荷载流子自旋的方式接触到电荷载流子。为此，已知可将电荷载流子局域化在量子点中。然而，已知的半导体结构不能令人满意地控制自旋。

发明内容

本发明目的系基于所描述的现有技术，提出一种量子比特元件，利用该量子比特元件可特别好地控制电荷载流子的自旋。此外，还将介绍相应的应用和制造方法。

这些目的可通过根据独立权利要求的量子比特元件、应用和制造方法来解决。其他有利的设计方案将在从属权利要求中得到详细说明。权利要求和说明书中呈现的特征可通过任何技术上合理的方式彼此组合。

根据本发明，提出了一种量子比特元件，其包括:

量子阱结构，在该结构中沿第一方向形成量子阱，

电极布置(Elektrodenanordnung)，其被设为限制量子阱中的电荷载流子沿第二方向和逆第二方向及沿第三方向和逆第三方向运动，以形成量子点，其中第一方向、第二方向和第三方向各自成对彼此垂直，

由应变硅构成的基层，该基层逆第一方向与量子阱结构相邻接。

术语量子比特(qubit)在此照例系指量子力学双态系统的抽象概念，其可用于量子计算。然而与抽象概念不同，此处量子比特元件是指可实现量子比特的设备。故也可使用名称“用于实现量子比特的设备”来代替“量子比特元件”。量子比特元件尤其为半导体结构。在这种情况下，也可使用名称“用于实现量子比特的半导体结构”来代替“量子比特元件”。量子比特尤其可为具有多个按所描述形成的量子比特元件的设备的一部分。此种设备也为本发明的一部分。

量子点可在量子比特元件中形成。电荷载流子在量子点中的运动在所有方向上均受到限制，以至于电荷载流子只能呈现离散能量状态。量子点可被称为零维。电荷载流子可以是电子或空穴。量子点中的电荷载流子可用于实现量子比特。尤其是量子点中电荷载流子的自旋可用于实现量子比特。

该量子比特元件使用坐标系进行描述，该坐标系具有第一方向、第二方向和第三方向，其中该三个方向各自成对彼此垂直。

量子比特元件具有量子阱结构。量子阱在量子阱结构中形成。量子阱系限制位于其内部的电荷载流子沿一个方向运动的电势曲线。量子阱结构的量子阱沿第一方向形成。这表明量子阱中的电荷载流子沿第一方向和逆第一方向的移动被限制于量子阱内。形成量子阱的电势可以是半导体层结构的价带或导带。

量子阱结构可用于限制电荷载流子沿第一方向和逆第一方向的移动。限制电荷载流子沿其他两个方向和逆其他两个方向的移动可通过电场来实现，而电场可通过向电极(也可称为“栅”)施加电压来产生。为此量子比特元件具有电极布置。其如此设计使得电荷载流子在量子阱内沿第二方向和第三方向以及逆第二方向和第三方向的移动受到限制。

电极布置沿第一方向与量子阱结构间隔布置。如第一方向为从下到上，则电极布置位于量子阱结构上方。电极布置优选与量子阱结构电绝缘且因此不直接邻近量子阱结构。电极布置优选通过氧化层和/或覆盖层与量子阱结构间隔开。氧化层用于电绝缘，覆盖层用于将电极布置附着至氧化层。电极布置优选距量子阱结构边缘10nm至200nm[纳米]的距离。这是指最接近电极布置的量子阱结构边缘。

量子阱结构原则上可直接生长在晶片上，特别是硅晶片上。然而无论量子阱结构的晶格结构如何，均可能出现晶格缺陷。如量子阱结构在其朝向晶片的一侧的硅不具有天然晶格常数，则尤其如此。如第一方向为从下到上，则指量子阱结构的底部。当量子阱结构在其逆第一方向朝向的表面上具有的晶格常数与硅中天然存在的晶格常数不同，在这种情况下，所描述的量子比特元件的优势就能得到充分利用。

通过基层使制造所描述的量子比特元件特别容易。与直接在硅晶片或过渡层上生长量子阱结构的情况相比，这一点尤为适用。

基层逆第一方向与量子阱结构邻接。如第一方向为从下到上，则基层在底部与量子阱结构邻接。基层由应变硅形成。通常情况下，这意味着硅具有不同于天然存在的晶格常数。硅的天然存在的晶格常数为约0.5nm[纳米]。晶格常数偏离天然值至少0.2％，特别是至少1％的硅在此应被视为应变硅。因此，为代替术语“应变硅”，还可使用此类表述：“基层由晶格常数与天然硅晶格常数偏差至少0.2％，尤其至少1％的硅构成”。

基层厚度最好不超过20nm[纳米]。基层厚度是基层沿第一方向的延展。优选基层厚度在1nm至10nm[纳米]之间。

基层优选具有量子阱结构在基层与量子阱结构之间的界面处具有的晶格常数。因此，基层转变为量子阱结构而不改变晶格常数。这使得量子阱结构中的晶格缺陷特别少。如此可很好地控制量子点中电荷载流子的自旋。

在一优选实施例中，量子比特元件还包括由二氧化硅构成的绝缘层，其位于基层的与量子阱结构相反的一侧与基层相接。

二氧化硅层在此被称为绝缘层，因为二氧化硅可用于基层和邻近绝缘层的另一层之间的电绝缘。绝缘层可以是非晶体。绝缘层优选具有5nm至30nm[纳米]范围内的厚度。绝缘层的厚度是绝缘层沿第一方向的延展。

在量子比特元件的另一优选实施例中，量子阱结构沿第一方向具有三个连续层，其中中间层由应变硅形成，且其中剩余两层分别由硅和锗形成。

中间层的应变硅具有偏离硅的天然晶格常数的晶格常数。在这方面，中间层中的硅是应变的。中间层材料尤其可以是其晶格常数对应于其余层材料的晶格常数的硅。该表述可用来代替术语“应变硅”以用于中间层材料。

剩余两层优选由硅锗或锗硅构成。照常，硅锗是指由硅和锗构成的、硅含量比锗含量多的半导体材料。锗硅相应地为一种锗含量比硅含量高的半导体材料。量子阱结构的其余层(即量子阱结构中除中间层之外的层)的材料优选具有在60％至80％范围内或在20％至40％范围内的硅含量。优选该材料为硅_0.7锗_0.3或锗_0.7硅_0.3。

导带通过硅锗、硅、硅锗层序形成量子阱。据此可限制电子作为电荷载流子的运动。然后电子的自旋可用于实现量子比特。价带和导带通过锗硅、硅、锗硅层序形成量子阱。据此可限制空穴和/或电子作为电荷载流子的移动。然后电子或空穴的自旋可用于实现量子比特。

中间层优选具有3nm至12nm[纳米]范围内的厚度。量子阱结构的其余层优选具有30nm至70nm[纳米]范围内的厚度。在此层厚度为各层沿第一方向的延展。

在另一优选实施例中，量子比特元件还包括磁体，该磁体逆第一方向与量子阱结构间隔布置。

通过磁体磁场的梯度导致量子点中电荷载流子状态的自旋轨道耦合(Spin-Orbit-Kopplung)，且对于磁体附近的每个量子比特，其两个量子比特状态的能量分裂是个性化的。这对量子计算非常有利。如在设备中形成多个量子比特，则一个磁体可用于多个量子比特元件。

磁体逆第一方向与量子阱结构间隔布置。如第一方向为从下到上，则磁体位于量子阱结构下方且还位于与量子阱结构相邻的基层下方，也位于与基层相邻的绝缘层下方(如果存在的话)。磁体优选通过绝缘层与基层电绝缘。

磁体布置在量子阱结构的与电极布置相反的一侧上。与布置在电极布置同一侧的磁体的情况相比，这意味着磁体明显更靠近量子点。这是因为磁体布置得越靠近量子点，由磁体产生的磁场对量子点的影响越大。磁场梯度对于量子点中电荷载流子的自旋轨道耦合具有决定性作用。磁体离量子点越近，这种现象就越明显。

在量子阱结构的与电极布置相反的一侧布置磁体是可能的，这尤其归因于基层的存在。如量子阱结构朝向磁体的层例如由硅锗构成，则原则上也可在量子阱结构和硅晶片之间设置一个锗含量逐渐减少的硅锗过渡层。不过，为防止出现过多的晶格缺陷，过渡层的厚度须相当大，例如1μm[微米]。如此则意味着过渡层底面的磁体离量子点太远。而在所描述的量子比特元件中，由基层和优选设定由二氧化硅构成的绝缘层可实现磁体和量子点之间显著更小的距离。

在另一优选实施例中，量子比特元件还包括背栅，该背栅逆第一方向与量子阱结构间隔布置。

背栅可设成用于多个量子比特元件的全局背栅。量子点中的电荷载流子可通过背栅受到影响。尤其是费米能量可通过背栅发生偏移，从而影响量子点的占有。利用背栅和电极布置，可独立于背栅和电极布置之间的电场来调节量子点的占有数(Besetzungszahl)。背栅和电极布置的结合为量子比特元件的设计带来巨大灵活性，尤其在量子点区域的电场梯度方面。背栅可设为一体成型或由多个部分组成。背栅的各部分可彼此相邻或彼此间隔布置。在后一种情况下，也可称为结构化背栅。

对背栅的布置相应地适用于对磁体的描述。通过背栅和量子点之间相对较小的距离，可特别有针对性且快速影响量子点中的电荷载流子。量子点中的谷分裂因此特别大且均匀，使得量子比特元件可选择特别高的操作温度。背栅优选距量子阱结构边缘30至200nm[纳米]的距离。这是指最接近背栅的量子阱结构边缘。

设置磁体但未设置背栅或设置背栅但未设置磁体均可以。也可在设置磁体之外，仍设置背栅。在此种情况下，优选背栅与磁体电绝缘。替选地，优选磁体与背栅导电连接。在此，磁体可被视为背栅的一部分。因此应优选其中背栅至少部分被磁化的量子比特元件实施例。

磁体尤其可布置在绝缘层和背栅的剩余部分之间。在本实施例中，磁体直接邻接背栅的剩余部分，并因此与背栅的剩余部分导电连接。故磁体一方面可用于产生自旋轨道耦合(Spin-Orbit-Kopplung)的磁场梯度。另一方面，磁体构成背栅的一部分，因此也有助于产生电场。

在另一优选实施例中，量子比特元件还包括具有凹槽的晶片，其中背栅和/或磁体布置在凹槽内。如设置背栅但未设置磁体，则背栅设置在凹槽中。如设置磁体但未设置背栅，则磁体布置在凹槽中。如同时设置背栅和磁体，则优选背栅和磁体两者均布置在凹槽中。

晶片优选为硅晶片。可对硅晶片如此进行局部蚀刻，使得背栅和/或磁体可插入晶片的凹槽中。故背栅和/或磁体可特别靠近量子点。

尤其在本实施例中，量子比特元件优选具有由二氧化硅构成的绝缘层，该绝缘层位于基层的与量子阱结构相反的一侧与基层上毗邻(anliegt)。在这种情况下，二氧化硅还可充当用于蚀刻晶片的蚀刻停止。这样凹槽中的晶片材料就可完全去除。因此凹槽沿第一方向延伸穿过晶片的整个延展。故背栅和/或磁体可布置成直接邻近绝缘层。

作为本发明的另一方面是介绍按所描述形成的量子比特元件的应用，其中对电极布置如此施加电压，使得在量子阱结构的量子阱中可形成量子点。

所描述的量子比特元件的优点和特征适合应用并可转移使用，反之亦然。

量子比特元件优选在0.01K至4K的温度范围内使用。这尤其可在低温恒温器中实现。

在应用的优选实施例中，量子点中电荷载流子的自旋用于实现量子比特。

作为本发明的另一方面是提出一种用于制造量子比特元件的方法。该方法包括：

a)提供晶片及位于晶片表面上由二氧化硅制成的绝缘层及与绝缘层相邻的由应变硅制成的基层，

b1)提供与基层相邻(angrenzenden)的量子阱结构，其中量子阱沿第一方向已经或将要形成在量子阱结构内，

b2)在晶片的与绝缘层相反的一侧上局部蚀刻晶片，使得在晶片中形成凹槽，

c)将背栅和/或磁体布置在根据步骤b)蚀刻的凹槽内。

量子比特元件和应用的所描述的优点和特性适用于并且可转移至该方法，反之亦然。所描述的量子比特元件优选能用所描述的方法产生。所描述的方法优选被设为用于制造所描述的量子比特元件。

步骤b1)和b2)可按任意顺序进行。步骤b1)优选在步骤b2)之前进行。

在步骤a)中，提供晶片、位于晶片表面上由二氧化硅构成的绝缘层及与绝缘层相邻的由应变硅构成的基层。提供系指从供应商处获得带有绝缘层和由应变硅制成的基层的晶片，或该晶片作为本方法的一部分被生产出来。

具有绝缘层和由应变硅构成的基层的晶片可通过也被称为“尤里希工艺”的方法获得，该方法在US 6,464,780中有所描述。该文件全部内容作为参考文献被纳入本发明。首先，从硅衬底、与其相邻的硅锗层和与硅锗层相邻的硅覆盖层生长出一种辅助层结构。硅覆盖层将在加工过程中成为基层，因此具有基层的厚度。厚度优选最高20nm[纳米]，尤其在1nm和10nm之间。在这种安排下，硅锗受到应变。然后将氦气引入层结构，加热层结构以进行退火。这使得硅锗松弛并获得天然晶格常数。这种情况一直延续到相对较薄的硅覆盖层，因此硅覆盖层中的硅变成应变硅。这就是基层。为在绝缘层上提供基层，上述辅助层结构被“倒置(auf dem Kopf)”在绝缘层上，特别是通过晶片键合在绝缘层上。该层结构的硅锗层和硅衬底可通过选择性蚀刻去除。如此，就只剩下基层在绝缘层上。随后量子阱结构可通过例如分子束外延(MBE)在基层上生长。这在步骤b1)中完成，其中量子阱结构被提供在绝缘层上。

在步骤b2)中，对晶片进行局部蚀刻。这从晶片背面进行，因为蚀刻从晶片的与绝缘层相反的一侧开始。优选将凹槽区域中的晶片材料去除使凹槽延伸至绝缘层的程度。这很容易实现，因为二氧化硅作为蚀刻停止。在具有多个量子比特元件的设备中，以此方式蚀刻的凹槽可用于多个量子比特元件。

在步骤c)中，将磁体和/或背栅插入凹槽中。这优选以磁体和/或背栅邻接绝缘层的方式完成。在具有多个量子比特元件的设备中，背栅和/或磁体可全局地用于多个量子比特元件。

附图说明

下面将结合附图对本发明进行更详细的阐述。附图示出了特别优选的实施例，但本发明并不局限于此。附图和其中所示比例仅具示意性。附图示出：

图1示出根据本发明设计的量子比特元件，

图2示出图1中部分量子比特元件的能带结构。

具体实施方式

图1示出了量子比特元件1。该元件借助由成对且彼此垂直的第一方向x、第二方向y和第三方向z组成的坐标系来描述。量子比特元件1包括量子阱结构2，在该量子阱结构内沿第一方向x形成量子阱3。这如图2所示。量子比特元件1还包括电极布置4。电极布置4通过覆盖层15和氧化层16与量子阱结构2间隔布置。电极布置4被设计成限制量子阱3中的电荷载流子沿第二方向y和逆第二方向y及沿第三方向z和逆第三方向z的移动，以便形成量子点5。图中示出两个此类量子点5。量子点5可通过对电极布置4施加电压而形成。量子点5中电荷载流子的自旋可分别用作量子比特。所示两个量子点5中电荷载流子的自旋尤其可用作相互耦合的量子比特。

量子比特元件1还包括由应变硅制成的基层6，该基层逆第一方向x与量子阱结构2相邻接。此外，量子比特元件1包括由二氧化硅构成的绝缘层7，该绝缘层在基层6的与量子阱结构2相反的一侧与基层6毗邻。量子阱结构2沿第一方向x具有三个连续层8、9、10，其中第二层9由应变硅构成，以及其中第一层8和第三层10分别由硅锗或锗硅构成。量子比特元件1还包括磁体12和背栅14，该两者逆第一方向x与量子阱结构2间隔布置。在所示实施例中，磁体12以及背栅14(如未被磁体12盖住)与绝缘层7毗邻。背栅14可与磁体12电绝缘(通过磁体12和背栅14之间未示出的绝缘体)，或可与磁体12电连接。在后一种情况下，背栅14可理解为部分磁化。在此磁体12形成背栅14的磁化部分。此外，量子比特元件1包括带有凹槽13的晶片11。磁体12和背栅14布置于凹槽13内。

量子比特元件1可如此制造，首先提供晶片11，该晶片在其表面上具有绝缘层7以及与绝缘层7相邻的由应变硅制成的基层6。然后可产生与基层6相邻接的量子阱结构2。可在晶片11的与绝缘层7相反的一侧(即图1中的底部)对晶片11如此进行局部蚀刻，使得在晶片11中形成凹槽13。在此绝缘层7用作蚀刻停止。然后可将磁体12和背栅14布置在凹槽13内。

图2显示图1中部分量子比特元件1的能带结构。在所示的导带E_C和价带E_V上可见量子阱3。

附图列表

1 量子比特元件

2 量子阱结构

3 量子阱

4 电极布置

5 量子点

6 基层

7 绝缘层

8 量子阱结构第一层

9 量子阱结构第二层

10 量子阱结构第三层

11 晶片

12 磁体

13 凹槽

14 背栅

15 覆盖层

16 氧化层

x 第一方向

y 第二方向

z 第三方向。

Claims (10)

1.量子比特元件(1)，包括

量子阱结构(2)，在所述量子阱结构内量子阱(3)沿第一方向(x)形成，

电极布置(4)，其被设计为限制所述量子阱(3)中的电荷载流子沿第二方向(y)和逆第二方向(y)及沿第三方向(z)和逆第三方向(z)运动，以形成量子点(5)，其中，所述第一方向(x)、第二方向(y)和第三方向(z)各自成对彼此垂直，

由应变硅构成的基层(6)，该基层逆所述第一方向(x)与所述量子阱结构(2)邻接。

2.根据权利要求1所述的量子比特元件(1)，还包括由二氧化硅构成的绝缘层(7)，其在所述基层(6)的与所述量子阱结构(2)相反的一侧与所述基层(6)毗邻。

3.根据前述权利要求中任一项所述的量子比特元件(1)，其中，所述量子阱结构(2)沿所述第一方向(x)具有三个连续层(8，9，10)，其中，中间层(9)由应变硅构成，且其中剩余两层(8，10)分别由硅和锗制成。

4.根据前述权利要求中任一项所述的量子比特元件(1)，还包括磁体(12)，该磁体逆所述第一方向(x)与所述量子阱结构(2)间隔布置。

5.根据前述权利要求中任一项所述的量子比特元件(1)，还包括背栅(14)，所述背栅逆所述第一方向(x)与所述量子阱结构(2)间隔布置。

6.根据权利要求5所述的量子比特元件(1)，其中，所述背栅(14)至少部分被磁化。

7.根据权利要求4至6中任一项所述的量子比特元件(1)，还包括具有凹槽(13)的晶片(11)，其中，所述背栅(14)和/或所述磁体(12)布置在所述凹槽(13)内。

8.根据前述权利要求中任一项所述的量子比特元件(1)的应用，其中，对所述电极布置(4)如此施加电压，使得在所述量子阱结构(2)的所述量子阱(3)中形成量子点(5)。

9.根据权利要求8所述的应用，其中所述量子点(5)中的电荷载流子的自旋用于实现量子比特。

10.用于制造量子比特元件(1)的方法，包括：

a)提供晶片(11)、位于所述晶片(11)表面上由二氧化硅构成的绝缘层(7)及与所述绝缘层(7)相邻的由应变硅构成的基层(6)，

b1)提供与所述基层(6)相邻的量子阱结构(2)，其中，量子阱(3)已经或将要沿第一方向(x)形成在所述量子阱结构(2)内，

b2)在所述晶片(11)的与所述绝缘层(7)相反的一侧局部刻蚀所述晶片(11)，使得在所述晶片(11)中形成凹槽(13)，

c)将背栅(14)和/或磁体(12)布置在根据步骤b)蚀刻的所述凹槽(13)内。