CN117174139A - 一种信号生成电路及存储器 - Google Patents

Abstract

本发明提供一种信号生成电路及存储器包括：第一模块与第二模块对预充操作进行控制，对相应端口之间的选通进行控制；在不进行预充操作时，第一模块与第二模块使信号生成电路生成对存储单元进行写数据操作的位线信号；在进行预充操作时，第三模块使所述信号生成电路生成对存储单元进行读数据操作的位线信号；在进行预充操作时，第四模块使信号生成电路生成对存储单元进行读数据操作的位线信号。在不增加面积的前提下使静态随机存取存储器具备同时进行的双端口读写操作甚至多端口读写操作的能力，极大地提升了静态随机存取存储器的读写效率，并有效降低了静态功耗，具有广泛的适用性。

Description

一种信号生成电路及存储器

技术领域

本发明涉及集成电路设计与应用技术领域，特别是涉及一种信号生成电路及存储器。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)是一种设置于CPU与主存间的高速缓存，随着集成电路系统向微观化发展，对静态随机存取存储器的读写次数及读写频率也大幅度增加，使静态随机存取存储器需要具备同时进行读写操作的双端口甚至多端口，并且，在先进工艺节点下，版图面积的缩减，能够带来更大的收益，如何兼顾面积与静态随机存储器的读写效率，是当前的技术难点之一。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种信号生成电路及存储器，用于解决现有技术中如何在不增加面积的前提下提高读静态随机存取存储器的读写效率的问题。

为实现上述目的及其他相关目的，本发明提供一种信号生成电路，所述信号生成电路至少包括：第一模块、第二模块、第三模块及第四模块，其中：

所述第一模块的基于接入的上部控制信号对第一上部端口及第二上部端口的预充操作进行控制，基于接入的上部写使能信号对第一上部端口与第一数据端口选通进行控制、对第二上部端口与第二数据端口的选通进行控制；所述第二模块基于接入的下部控制信号对第一下部端口及第二下部端口的预充操作进行控制，基于接入的下部写使能信号对第一下部端口与第一数据端口的选通进行控制、对第二下部端口与第二数据端口的选通进行控制；

其中，在不进行预充操作时，所述第一模块与所述第二模块接入第一数据端口及第二数据端口的数据使所述信号生成电路生成对存储单元进行写数据操作的位线信号；

所述第三模块连接于第一上部端口与第一下部端口之间，在进行预充操作时，所述第三模块基于接入的上部第一读使能信号及下部第一读使能信号使所述信号生成电路生成对存储单元进行读数据操作的位线信号；所述第四模块连接于第二上部端口与第二下部端口之间，在进行预充操作时，所述第四模块基于接入的上部第二读使能信号及下部第二读使能信号使所述信号生成电路生成对存储单元进行读数据操作的位线信号。

可选地，第一上部端口与上部存储库中各存储单元的第一位线连接；第二上部端口与上部存储库中各存储单元的第二位线连接；第一下部端口与下部存储库中各存储单元的第一位线连接；第二下部端口与下部存储库中各存储单元的第二位线连接。

可选地，上部控制信号、上部写使能信号、下部控制信号、下部写使能信号、上部第一读使能信号、上部第二读使能信号、下部第一读使能信号及下部第二读使能信号均通过译码操作获得。

可选地，所述第一模块包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管及第一非门，其中：所述第一PMOS管的源极与工作电压连接，所述第一PMOS管的栅极接入上部控制信号，所述第一PMOS管的漏极与第一上部端口连接；所述第二PMOS管的源极与所述第一PMOS管的源极连接，所述第二PMOS管的栅极与所述第一PMOS管的栅极连接，所述第二PMOS管的漏极与第二上部端口连接；所述第一非门的输入端接入上部写使能信号；所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的栅极与所述第一非门的输出端连接，所述第一NMOS管的源极与第一数据端口连接；所述第二NMOS管的漏极与所述第二PMOS管的漏极连接，所述第二NMOS管的栅极与所述第一NMOS管的栅极连接，所述第二NMOS管的源极与第二数据端口连接。

可选地，所述第二模块包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管及第二非门，其中：所述第三PMOS管的源极与工作电压连接，所述第三PMOS管的栅极接入下部控制信号，所述第三PMOS管的漏极与第一下部端口连接；所述第四PMOS管的源极与所述第三PMOS管的源极连接，所述第四PMOS管的栅极与所述第三PMOS管的栅极连接，所述第四PMOS管的漏极与第二下部端口连接；所述第二非门的输入端接入下部写使能信号；所述第三NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三NMOS管的栅极与所述第二非门的输出端连接，所述第三NMOS管的源极与第一数据端口连接；所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的栅极与所述第三NMOS管的栅极连接，所述第四NMOS管的源极与第二数据端口连接。

可选地，所述第三模块包括：第三非门、第四非门及第五NMOS管，其中：所述第三非门的输入端接入上部第一读使能信号，所述第四非门的输入端接入下部第一读使能信号，所述第三非门的第一控制端与第一上部端口连接，所述第四非门的第一控制端与所述第三非门的第二控制端及第一下部端口连接，所述第四非门的第二控制端与所述第三门的第一控制端连接；所述第五NMOS管的栅极与所述第三非门的输出端及所述第四非门的输出端连接，所述第五NMOS管的源极与参考地连接，所述第五NMOS管的漏极与存储库第一位线汇总端口连接，其中，存储库第一位线汇总端口用于收集上部存储库中各存储单元的第一位线所存储的数据及下部存储库中各存储单元的第一位线所存储的数据。

可选地，所述第四模块包括：第五非门、第六非门及第六NMOS管，其中：所述第五非门的输入端接入上部第二读使能信号，所述第六非门的输入端接入下部第二读使能信号，所述第五非门的第一控制端与第二上部端口连接，所述第六非门的第一控制端与所述第五非门的第二控制端及第二下部端口连接，所述第六非门的第二控制端与所述第五门的第一控制端连接；所述第六NMOS管的栅极与所述第五非门的输出端及所述第六非门的输出端连接，所述第六NMOS管的源极与参考地连接，所述第六NMOS管的漏极与存储库第二位线汇总端口连接，其中，存储库第二位线汇总端口用于收集上部存储库中各存储单元的第二位线所存储的数据及下部存储库中各存储单元的第二位线所存储的数据。

可选地，对上部存储库中存储单元进行写数据操作时，不能对上部存储库进行读数据操作；对下部存储库中存储单元进行写数据操作时，不能对下部存储库进行读数据操作。

可选地，当上部第一读使能信号与上部第二读使能信号其中之一生效时，所述信号生成电路对上部存储库中存储单元的一个端口进行读数据操作；当上部第一读使能信号与上部第二读使能信号均生效时，所述信号生成电路对上部存储库中存储单元的两个端口进行读数据操作；当下部第一读使能信号与下部第二读使能信号其中之一生效时，所述信号生成电路对下部存储库中存储单元的一个端口进行读数据操作；当下部第一读使能信号与下部第二读使能信号均生效时，所述信号生成电路对下部存储库中存储单元的两个端口进行读数据操作。

为实现上述目的及其他相关目的，本发明提供一种存储器，所述存储器包括多个纵向且间隔排列的存储模块，每一存储模块包括纵向排列的上部存储库与下部存储库，上部存储库与下部存储库具有相同的行数M与相同的列数N，其中，M和N均为大于1的自然数，上部存储库与下部存储库均包括M*N个存储单元，其中，存储单元包括第一端口与第二端口；在同一存储模块中设置有N个所述信号生成电路，每一所述信号生成电路连接于上部存储库与下部存储库的对应列之间，其中，所述信号生成电路连接于上部存储库的对应位线与下部存储库的对应位线之间，第k信号生成电路连接于上部存储库的第k列的对应位线与下部存储库的第k列的对应位线之间，其中，k为自然数，且1≤k≤N。

如上所述，本发明的一种信号生成电路及存储器，具有以下有益效果：

本发明的信号生成电路及存储器，在不增加面积的前提下使静态随机存取存储器具备同时进行的双端口读写操作甚至多端口读写操作的能力，极大地提升了静态随机存取存储器的读写效率，并有效降低了静态功耗，具有广泛的适用性。

附图说明

图1显示为第一示例性的6T SRAM的电路示意图。

图2显示为第二示例性的8T SRAM的电路示意图。

图3显示为本发明的信号生成电路的示意图。

图4显示为本发明的存储单元的电路示意图。

图5显示为本发明的存储器的电路示意图。

附图标记说明

1 信号生成电路

11 第一模块

12 第二模块

13 第三模块

14 第四模块

2 存储单元

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

图1展示了一种6T SRAM电路，6T指的是有6个Transistor晶体管，Transistor晶体管包括MOSFET，MOS是Metal Oxide Semiconductor，即金属氧化物半导体的缩写，FET是Field Effect Transistor场效应晶体管的缩写，包括：PMOS管P11、PMOS管P12、NMOS管N11、NMOS管N12、NMOS管N13及NMOS管N14，其中：NMOS管N13的漏极与位线FBLT连接，NMOS管N14的漏极与位线FBLC连接，NMOS管N13的栅极与NMOS管N14的栅极均与位线FWL连接。在进行写数据操作时，位线FWL接入高电平，基于当前要写入的数据(包括数据“0”和数据“1”)，位线FBLT将节点T的数据进行改写、位线FBLC将节点C的数据进行改写，其中，位线FBLT的电平与位线FBLC的电平相反；在进行读数据操作时，通过位线FWL将NMOS管N13及NMOS管N14导通，并检测位线FBLT与位线FBLC的差异以进行数据读取。图2展示了一种8T SRAM的电路，8T指的是8个Transistor晶体管，包括：PMOS管P21、PMOS管P22、NMOS管N21、NMOS管N22、NMOS管N23、NMOS管N24、NMOS管N25及NMOS管N26，其中，NMOS管N23的漏极与位线SBLT连接，NMOS管N24的漏极与位线SBLC连接，NMOS管N23的栅极与NMOS管N24的栅极均与位线SWL连接。在进行写数据操作时，位线SWL接入高电平，基于当前要写入的数据(包括数据“0”和数据“1”)，位线SBLT将节点T的数据进行改写、位线SBLC将节点C的数据进行改写，其中，位线SBLT的电平与位线SBLC的电平相反；在进行读数据操作时，字线RWL接入高电平，位线RBL会被预充电至高电平，当节点C为高电平时，则将位线RBL拉低至参考地；当节点C为低电平时，位线RBL的信号保持不变。如果要继续增加读操作的数量，则可以在8T的基础上继续增加MOS管的数量以完成多读的目的，但是会增加SRAM的面积，因为随着集成电路系统向微观化发展，SRAM的面积越小能够带来更大的收益。

因此，本发明提供了一种信号生成电路及存储器，具体实施如下：

如图3所示，本实施例提供一种信号生成电路1，所述信号生成电路1包括：第一模块11、第二模块12、第三模块13及第四模块14，其中：

如图3所示，第一模块11的第一端与第一上部端口BLT_U及第二上部端口BLC_U连接，第一模块11的第二端与第一数据端口WBLT及第二数据端口WBLC连接；第一模块11的控制端基于接入的上部控制信号PRCHB_U对第一上部端口BLT_U及第二上部端口BLC_U的预充操作进行控制，基于接入的上部写使能信号WRT_BKENB_U对第一上部端口BLT_U与第一数据端口WBLT的选通进行控制、以及对第二上部端口BLC_U与第二数据端口WBLC的选通进行控制。

如图3所示，第二模块12的第一端与第一下部端口BLT_D及第二下部端口BLC_D连接，第二模块12的第二端与第一数据端口WBLT及第二数据端口WBLC连接；第二模块12的控制端基于接入的下部控制信号PRCHB_D对第一下部端口BLT_D及第二下部端口BLC_D的预充操作进行控制，基于接入的下部写使能信号WRT_BKENB_D对第一下部端口BLT_D与第一数据端口WBLT的选通进行控制、以及对第二下部端口BLC_D与第二数据端口WBLC的选通进行控制。在进行读数据操作时，第一上部端口BLT_U及第二上部端口BLC_U会被预充电至高电平，第一下部端口BLT_D及第二下部端口BLC_D会被预充电至高电平；在进行写数据操作时，第一上部端口BLT_U、第二上部端口BLC_U、第一下部端口BLT_D及第二下部端口BLC_D不进行预充操作。

需要说明的是，在内存中有一个重要的概念BANK，BANK是存储库的意思，也就是说，一块内存内部划分出了多个存储库，访问的时候指定内存库编号，就可以访问指定的存储库，内存中划分了多少个存储库，要看地址线中有几位BANK地址，如果有两位，说明内存中有4个BANK，如果有3位，说明内存中有8个BANK。图4展示了存储单元的电路，存储单元包括：PMOS管P31、PMOS管P32、NMOS管N31、NMOS管N32、NMOS管N33及NMOS管N34，其中：NMOS管N33的漏极与第一位线TBLT连接，NMOS管N33的栅极与第一字线WLT连接；NMOS管N34的漏极与第二位线TBLC连接，NMOS管N34的栅极与第二字线WLC连接。在每一个BANK中，位于相同行的存储单元共用相同的第一字线WLT与第二字线WLC，位于相同列的存储单元共用相同的第一位线TBLT与第二位线TBLC。

具体地，如图3及图4所示，第一上部端口BLT_U与上部存储库中各存储单元的第一位线TBLT连接；第二上部端口BLC_U与上部存储库中各存储单元的第二位线TBLC连接。上部控制信号PRCHB_U、上部写使能信号WRT_BKENB_U通过译码操作获得。译码操作是编码操作的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即都表示一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码，实现译码操作的电路叫做译码器，根据译码输出的信号数量去设置译码输入的线数，具体的关系为：输入线数N对应输出信号数量为2^N个，N为大于等于1的自然数。需要说明的是，上部控制信号PRCHB_U、上部写使能信号WRT_BKENB_U的获取过程包括但不限于译码操作，也可以采用组合逻辑电路的方式实现，其中，组合逻辑电路的具体形式在这里就不一一赘述。

具体地，如图3所示，第一模块包括：第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2及第一非门NOT1，其中：第一PMOS管P1的源极与工作电压VDD连接，第一PMOS管P1的栅极接入上部控制信号，第一PMOS管P1的漏极与第一上部端口BLT_U连接；第二PMOS管P2的源极与第一PMOS管P1的源极连接，第二PMOS管P2的栅极与第一PMOS管P1的栅极连接，第二PMOS管P2的漏极与第二上部端口BLC_U连接；第一非门NOT1的输入端接入上部写使能信号WRT_BKENB_U；第一NMOS管N1的漏极与第一PMOS管P1的漏极连接，第一NMOS管N1的栅极与第一非门NOT1的输出端连接，第一NMOS管N1的源极与第一数据端口WBLT连接；第二NMOS管N2的漏极与第二PMOS管P2的漏极连接，第二NMOS管N2的栅极与第一NMOS管N1的栅极连接，第二NMOS管N2的源极与第二数据端口WBLC连接。

具体地，如图3所示，第二模块12包括：第三PMOS管P3、第四PMOS管P4、第三NMOS管N3、第四NMOS管N4及第二非门NOT2，其中：第三PMOS管P3的源极与工作电压VDD连接，第三PMOS管P3的栅极接入下部控制信号PRCHB_D，第三PMOS管P3的漏极与第一下部端口BLT_D连接；第四PMOS管P4的源极与第三PMOS管P3的源极连接，第四PMOS管P4的栅极与第三PMOS管P3的栅极连接，第四PMOS管P4的漏极与第二下部端口BLC_D连接；第二非门NOT2的输入端接入下部写使能信号WRT_BKENB_D；第三NMOS管N3的漏极与第三PMOS管P3的漏极连接，第三NMOS管N3的栅极与第二非门NOT2的输出端连接，第三NMOS管N3的源极与第一数据端口WBLT连接；第四NMOS管N4的漏极与第四PMOS管P4的漏极连接，第四NMOS管N4的栅极与第三NMOS管N3的栅极连接，第四NMOS管N4的源极与第二数据端口WBLC连接。

需要说明的是，在进行写数据操作时，外部的有效数据传输至第一数据端口WBLT与第二数据端口WBLC。并且当选中上部存储库中的一行，此时的上部控制信号PRCHB_U为高电平，则第一PMOS管P1与第二PMOS管P2不导通，隔离预充线路对写数据线的影响。上部写使能信号WRT_BKEN_U为低电平，则第一NMOS管N1与第二NMOS管N2导通，第一上部端口BLT_U与第一数据端口WBLT连通，第二上部端口BLC_U与第二数据端口WBLC连通。被选中行的第一字线WLT为高，连接图4中NMOS管N33的栅极，第二字线WLC为高，连接图4中NMOS管N34的栅极，外部的有效数据通过第一数据端口WBLT传输到第一上部端口BLT_U、通过第二数据端口WBLC传输到第二上部端口BLC_U，进而通过NMOS管N33和NMOS管N34，根据写数据线的数据对存储单元的数据进行修改。第一下部端口BLT_D与下部存储库中各存储单元的第一位线TBLT连接；第二下部端口BLC_D与下部存储库中各存储单元的第二位线TBLC连接。下部控制信号PRCHB_D、下部写使能信号WRT_BKENB_D也通过译码操作获得，与上部控制信号PRCHB_U、上部写使能信号WRT_BKENB_U的获取过程的原理相同，在这里就不一一赘述。

需要说明的是，对下部存储库进行写数据操作与对上部存储库进行写数据操作的原理相同，在这里就不一一赘述。在本实施例中，当对内存中其中一个存储库进行写数据操作时，不能对正在进行写数据操作的存储库进行读数据。

综上，如图3所示，在进行写数据操作时，外部的有效数据传输至第一数据端口WBLT与第二数据端口WBLC。此时，当第一上部端口BLT_U与第二上部端口BLC_U不进行预充操作时，通过第一上部端口BLT_U与第一数据端口WBLT的连通、及第二上部端口BLC_U与第二数据端口WBLC的连通以生成用于对上部存储库中存储单元进行写数据操作的位线信号；当第一下部端口BLT_D与第二下部端口BLC_D不进行预充操作时，通过第一下部端口BLT_D与第一数据端口WBLT的连通、及第二下部端口BLC_D与第二数据端口WBLC的连通以生成用于对下部存储库中存储单元进行写数据操作的位线信号。

如图3所示，第三模块13连接于第一上部端口BLT_U与第一下部端口BLT_D之间，在进行预充操作时，第三模块13基于接入的上部第一读使能信号RD1_BKENB_U及下部第一读使能信号RD1_BKENB_D使信号生成电路1生成对存储单元进行读数据操作的位线信号，该位线信号对存储单元的第一端口进行数据读取，其中，第三模块13的输入端接入上部第一读使能信号RD1_BKENB_U及下部第一读使能信号RD1_BKENB_D，第三模块13的控制端与第一上部端口BLT_U及第一下部端口BLT_D连接；第四模块14连接于第二上部端口BLC_U与第二下部端口BLC_D之间，在进行预充操作时，第四模块14基于接入的上部第二读使能信号RD2_BKENB_U及下部第二读使能信号RD2_BKENB_D使信号生成电路1生成对存储单元进行读数据操作的位线信号，该位线信号对存储单元的第二端口进行数据读取，其中，第四模块14的输入端接入上部第二读使能信号RD2_BKENB_U及下部第二读使能信号RD2_BKENB_D，第四模块14的控制端与第二上部端口BLC_U及第二下部端口BLC_D连接，在第一上部端口BLT_U或第二上部端口BLC_U完成预充操作后，基于上部第一读使能信号RD1_BKENB_U或上部第二读使能信号RD2_BKENB_U的生效状态，且第一上部端口BLT_U与第一数据端口WBLT的断开状态及第二上部端口BLC_U与第二数据端口WBLC的断开状态以生成对上部存储库中存储单元进行读数据操作的位线信号；在第一下部端口BLT_D或第二下部端口BLC_D完成预充操作后，基于下部第一读使能信号RD1_BKENB_D或下部第二读使能信号RD2_BKENB_D的生效状态，且第一下部端口BLT_D与第一数据端口WBLT的断开状态及第二下部端口BLC_D与第二数据端口WBLC的断开状态以生成对下部存储库中存储单元进行读数据操作的位线信号。

具体地，作为示例，如图3及图4所示，第三模块13包括：第三非门NOT3、第四非门NOT4及第五NMOS管N5，其中：第三非门NOT3的输入端接入上部第一读使能信号RD1_BKENB_U，第四非门NOT4的输入端接入下部第一读使能信号RD1_BKENB_D，第三非门NOT3的第一控制端与第一上部端口BLT_U连接，第四非门NOT4的第一控制端与第三非门NOT3的第二控制端及第一下部端口BLT_D连接，第四非门NOT4的第二控制端与第三非门NOT3的第一控制端连接；第五NMOS管N5的栅极与第三非门NOT3的输出端及第四非门NOT4的输出端连接，第五NMOS管N5的源极与参考地连接，第五NMOS管N5的漏极与存储库第一位线汇总端口GRBL_T连接，其中，存储库第一位线汇总端口GRBL_T用于收集上部存储库中各存储单元的第一位线所存储的数据及下部存储库中各存储单元的第一位线所存储的数据，其中，存储库第一位线汇总端口GRBL_T收集数据的操作过程在这里就不一一赘述。第四模块14包括：第五非门NOT5、第六非门NOT6及第六NMOS管N6，其中：第五非门NOT5的输入端接入上部第二读使能信号RD2_BKENB_U，第六非门NOT6的输入端接入下部第二读使能信号RD2_BKENB_D，第五非门NOT5的第一控制端与第二上部端口BLC_U连接，第六非门NOT6的第一控制端与第五非门NOT5的第二控制端及第二下部端口BLC_D连接，第六非门NOT6的第二控制端与第五非门NOT5的第一控制端连接；第六NMOS管N6的栅极与第五非门NOT5的输出端及第六非门NOT6的输出端连接，第六NMOS管N6的源极与参考地连接，第六NMOS管N6的漏极与存储库第二位线汇总端口GRBL_C连接，其中，存储库第二位线汇总端口GRBL_C用于收集上部存储库中各存储单元的第二位线所存储的数据及下部存储库中各存储单元的第二位线所存储的数据，其中，存储库第二位线汇总端口GRBL_C收集数据的过程在这里就不一一赘述。

进一步地，如图3及图4所示，当上部第一读使能信号RD1_BKENB_U与上部第二读使能信号RD2_BKENB_U其中之一生效时，信号生成电路1对上部存储库中存储单元的一个端口进行读数据操作；当上部第一读使能信号RD1_BKENB_U与上部第二读使能信号RD2_BKENB_U均生效时，信号生成电路1对上部存储库中存储单元的两个端口进行读数据操作；当下部第一读使能信号RD1_BKENB_D与下部第二读使能信号RD2_BKENB_D其中之一生效时，信号生成电路1对下部存储库中存储单元的一个端口进行读数据操作；当下部第一读使能信号RD1_BKENB_D与下部第二读使能信号RD2_BKENB_D均生效时，信号生成电路1对下部存储库中存储单元的两个端口进行读数据操作。

需要说明的是，如图3及图4所示，当进行单端口的读数据操作时，假设对上部存储库中第一行、第一列的存储单元进行读取。首先上部控制信号PRCHB_U为低电平，第一PMOS管P1与第二PMOS管P2开启，进而对第一上部端口BLT_U与第二上部端口BLC_U进行预充操作，此时，上部写使能信号WRT_BKENB_U为高电平则将第一NMOS管N1与第二NMOS管N2关断，以隔离第一数据端口WBLT与第二数据端口WBLC所接入的外部数据。在预充结束后，将上部控制信号PRCHB_U调节为高电平，则第一PMOS管P1与第二PMOS管P2关断，进而在上部第一读使能信号RD1_BKENB_U为低电平时，当第一上部端口BLT_U中包含数据“1”时，第五NMOS管N5关断，导致存储库第一位线汇总端口GRBL_T无法拉低，因此读出数据“1”，通过对应的存储单元的第一位线TBLT读取到数据“1”；当第一上部端口BLT_U中包含数据“0”时，第五NMOS管N5开启，存储库第一位线汇总端口GRBL_T被下拉至参考地，通过对应的存储单元的第一位线TBLT读取到数据“0”。需要说明的是，当第三非门NOT3与第四非门NOT4的控制端接入数据“0”时，即接入低电平时，第三非门NOT3与第四非门NOT4工作。进一步地，在图4中，第一位线TBLT所连接的NMOS管N33所对应的是存储单元的第一端口，即完成了对第一端口的读数据操作。同理，第二位线TBLC所连接的NMOS管N34所对应的是存储单元的第二端口，基于上述过程可以完成对第二端口的读数据操作。

当进行两个端口的读数据操作时，假设存储单元2中节点T为高电平、节点C为低电平。首先对第一上部端口BLT_U与第二上部端口BLC_U进行预充操作，预充操作结束后，上部第一读使能信号RD1_BKENB_U与上部第二读使能信号RD2_BKENB_U均为低电平，根据实际存储的数据，此时的BLT_U为高电平，受其控制的第三非门NOT3将不会导通，存储库第一位线汇总端口GRBL_T将会保持高电平；此时的BLC_U为低电平，受其控制的第五非门NOT5将会导通，存储库第二位线汇总端口GRBL_C将会被下拉至地。同理可以对节点T为低电平、节点C为高电平的存储单元进行两个端口的读操作。其中，对下部存储库的单端口的读数据操作及两个端口的读数据操的过程在这里就不一一赘述。还需要注意的是，通常将存储单元2的节点T的数据定位为存储单元实际存储的值，由第二位线TBLC读出的数据通常需要进行取反操作以对应存储单元实际存储的值，这是由存储单元现有属性所决定。需要说明的是，第一模块11、第二模块12、第三模块13及第四模块14也可以采用组合逻辑电路的形式进行设置，以生成用于对上部存储库中存储单元进行写数据操作的位线信号、生成用于对下部存储库中存储单元进行写数据操作的位线信号、生成对上部存储库中存储单元进行读数据操作的位线信号以及生成对下部存储库中存储单元进行读数据操作的位线信号，其中，组合逻辑电路的设置形式在这里就不一一赘述。

如图5所示，本实施例还提供一种存储器，所述存储器包括多个纵向且间隔排列的存储模块，每一存储模块包括纵向排列的上部存储库BANK(1)与下部存储库BANK(2)，上部存储库BANK(1)与下部存储库BANK(2)具有相同的行数M与相同的列数N，其中，M和N均为大于1的自然数，上部存储库BANK(1)与下部存储库BANK(2)均包括M*N个存储单元，其中，存储单元包括第一端口与第二端口，存储单元的设置形式如图4所示，第一位线TBLT所连接的NMOS管N33所对应的是存储单元的第一端口，第二位线TBLC所连接的NMOS管N34所对应的是存储单元的第二端口；在同一存储模块中设置有N个本实施例所提供的信号生成电路1，每一信号生成电路1连接于上部存储库BANK(1)与下部存储库BANK(2)的对应列之间，其中，信号生成电路1连接于上部存储库的对应位线(信号生成电路1的第一上部端口BLT_U与上部存储库的第一位线TBLT连接，第二上部端口BLC_U与上部存储库的第二位线TBLC连接)与下部存储库的对应位线(信号生成电路1的第一下部端口BLT_D与下部存储库的第一位线TBLT连接，第二下部端口BLC_D与下部存储库的第二位线TBLC连接)之间，第k信号生成电路连接于上部存储库的第k列的对应位线与下部存储库的第k列的对应位线之间，其中，k为自然数，1≤k≤N。需要说明的是，图5中的存储单元是对图4中的存储单元的简化。

具体地，作为示例，对存储模块中上部存储库BANK(1)进行写数据操作，则可以对除BANK(1)以外的其他存储库(包括该存储模块中下部存储库BANK(2)、以及其他存储模块对应的上部存储库和下部存储库)进行读数据操作(包括单端口读数据操作与两个端口的读数据操作)；也可以在上部存储库的每一列与下部存储库的对应列之间增加信号生成电路1的数量以实现多读多写功能，具体的配置操作过程在这里就不一一赘述。

综上所述，本发明的一种信号生成电路及存储器包括：第一模块、第二模块、第三模块及第四模块，其中：所述第一模块的基于接入的上部控制信号对第一上部端口及第二上部端口的预充操作进行控制，基于接入的上部写使能信号对第一上部端口与第一数据端口选通进行控制、对第二上部端口与第二数据端口的选通进行控制；所述第二模块基于接入的下部控制信号对第一下部端口及第二下部端口的预充操作进行控制，基于接入的下部写使能信号对第一下部端口与第一数据端口的选通进行控制、对第二下部端口与第二数据端口的选通进行控制；其中，在不进行预充操作时，所述第一模块与所述第二模块接入第一数据端口及第二数据端口的数据使所述信号生成电路生成对存储单元进行写数据操作的位线信号；所述第三模块连接于第一上部端口与第一下部端口之间，在进行预充操作时，所述第三模块基于接入的上部第一读使能信号及下部第一读使能信号使所述信号生成电路生成对存储单元进行读数据操作的位线信号；所述第四模块连接于第二上部端口与第二下部端口之间，在进行预充操作时，所述第四模块基于接入的上部第二读使能信号及下部第二读使能信号使所述信号生成电路生成对存储单元进行读数据操作的位线信号。本发明的信号生成电路及存储器，在不增加面积的前提下使静态随机存取存储器具备同时进行的双端口读写操作甚至多端口读写操作的能力，极大地提升了静态随机存取存储器的读写效率，并有效降低了静态功耗，具有广泛的适用性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种信号生成电路，其特征在于，所述信号生成电路至少包括：第一模块、第二模块、第三模块及第四模块，其中：

所述第一模块的基于接入的上部控制信号对第一上部端口及第二上部端口的预充操作进行控制，基于接入的上部写使能信号对第一上部端口与第一数据端口选通进行控制、对第二上部端口与第二数据端口的选通进行控制；所述第二模块基于接入的下部控制信号对第一下部端口及第二下部端口的预充操作进行控制，基于接入的下部写使能信号对第一下部端口与第一数据端口的选通进行控制、对第二下部端口与第二数据端口的选通进行控制；

其中，在不进行预充操作时，所述第一模块与所述第二模块接入第一数据端口及第二数据端口的数据使所述信号生成电路生成对存储单元进行写数据操作的位线信号；

所述第三模块连接于第一上部端口与第一下部端口之间，在进行预充操作时，所述第三模块基于接入的上部第一读使能信号及下部第一读使能信号使所述信号生成电路生成对存储单元进行读数据操作的位线信号；所述第四模块连接于第二上部端口与第二下部端口之间，在进行预充操作时，所述第四模块基于接入的上部第二读使能信号及下部第二读使能信号使所述信号生成电路生成对存储单元进行读数据操作的位线信号。

2.根据权利要求1所述的信号生成电路，其特征在于：第一上部端口与上部存储库中各存储单元的第一位线连接；第二上部端口与上部存储库中各存储单元的第二位线连接；第一下部端口与下部存储库中各存储单元的第一位线连接；第二下部端口与下部存储库中各存储单元的第二位线连接。

3.根据权利要求1所述的信号生成电路，其特征在于：上部控制信号、上部写使能信号、下部控制信号、下部写使能信号、上部第一读使能信号、上部第二读使能信号、下部第一读使能信号及下部第二读使能信号均通过译码操作获得。

4.根据权利要求2所述的信号生成电路，其特征在于：所述第一模块包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管及第一非门，其中：所述第一PMOS管的源极与工作电压连接，所述第一PMOS管的栅极接入上部控制信号，所述第一PMOS管的漏极与第一上部端口连接；所述第二PMOS管的源极与所述第一PMOS管的源极连接，所述第二PMOS管的栅极与所述第一PMOS管的栅极连接，所述第二PMOS管的漏极与第二上部端口连接；所述第一非门的输入端接入上部写使能信号；所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的栅极与所述第一非门的输出端连接，所述第一NMOS管的源极与第一数据端口连接；所述第二NMOS管的漏极与所述第二PMOS管的漏极连接，所述第二NMOS管的栅极与所述第一NMOS管的栅极连接，所述第二NMOS管的源极与第二数据端口连接。

5.根据权利要求2所述的信号生成电路，其特征在于：所述第二模块包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管及第二非门，其中：所述第三PMOS管的源极与工作电压连接，所述第三PMOS管的栅极接入下部控制信号，所述第三PMOS管的漏极与第一下部端口连接；所述第四PMOS管的源极与所述第三PMOS管的源极连接，所述第四PMOS管的栅极与所述第三PMOS管的栅极连接，所述第四PMOS管的漏极与第二下部端口连接；所述第二非门的输入端接入下部写使能信号；所述第三NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三NMOS管的栅极与所述第二非门的输出端连接，所述第三NMOS管的源极与第一数据端口连接；所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的栅极与所述第三NMOS管的栅极连接，所述第四NMOS管的源极与第二数据端口连接。

6.根据权利要求2所述的信号生成电路，其特征在于：所述第三模块包括：第三非门、第四非门及第五NMOS管，其中：所述第三非门的输入端接入上部第一读使能信号，所述第四非门的输入端接入下部第一读使能信号，所述第三非门的第一控制端与第一上部端口连接，所述第四非门的第一控制端与所述第三非门的第二控制端及第一下部端口连接，所述第四非门的第二控制端与所述第三门的第一控制端连接；所述第五NMOS管的栅极与所述第三非门的输出端及所述第四非门的输出端连接，所述第五NMOS管的源极与参考地连接，所述第五NMOS管的漏极与存储库第一位线汇总端口连接，其中，存储库第一位线汇总端口用于收集上部存储库中各存储单元的第一位线所存储的数据及下部存储库中各存储单元的第一位线所存储的数据。

7.根据权利要求2所述的信号生成电路，其特征在于：所述第四模块包括：第五非门、第六非门及第六NMOS管，其中：所述第五非门的输入端接入上部第二读使能信号，所述第六非门的输入端接入下部第二读使能信号，所述第五非门的第一控制端与第二上部端口连接，所述第六非门的第一控制端与所述第五非门的第二控制端及第二下部端口连接，所述第六非门的第二控制端与所述第五门的第一控制端连接；所述第六NMOS管的栅极与所述第五非门的输出端及所述第六非门的输出端连接，所述第六NMOS管的源极与参考地连接，所述第六NMOS管的漏极与存储库第二位线汇总端口连接，其中，存储库第二位线汇总端口用于收集上部存储库中各存储单元的第二位线所存储的数据及下部存储库中各存储单元的第二位线所存储的数据。

8.根据权利要求1所述的信号生成电路，其特征在于：对上部存储库中存储单元进行写数据操作时，不能对上部存储库进行读数据操作；对下部存储库中存储单元进行写数据操作时，不能对下部存储库进行读数据操作。

9.根据权利要求1所述的信号生成电路，其特征在于：当上部第一读使能信号与上部第二读使能信号其中之一生效时，所述信号生成电路对上部存储库中存储单元的一个端口进行读数据操作；当上部第一读使能信号与上部第二读使能信号均生效时，所述信号生成电路对上部存储库中存储单元的两个端口进行读数据操作；当下部第一读使能信号与下部第二读使能信号其中之一生效时，所述信号生成电路对下部存储库中存储单元的一个端口进行读数据操作；当下部第一读使能信号与下部第二读使能信号均生效时，所述信号生成电路对下部存储库中存储单元的两个端口进行读数据操作。

10.一种存储器，其特征在于：所述存储器包括多个纵向且间隔排列的存储模块，每一存储模块包括纵向排列的上部存储库与下部存储库，上部存储库与下部存储库具有相同的行数M与相同的列数N，其中，M和N均为大于1的自然数，上部存储库与下部存储库均包括M*N个存储单元，其中，存储单元包括第一端口与第二端口；在同一存储模块中设置有N个如权利要求1-9任意一项所述的信号生成电路，每一所述信号生成电路连接于上部存储库与下部存储库的对应列之间，其中，所述信号生成电路连接于上部存储库的对应位线与下部存储库的对应位线之间，第k信号生成电路连接于上部存储库的第k列的对应位线与下部存储库的第k列的对应位线之间，其中，k为自然数，且1≤k≤N。