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CN116979903A - 电路的温度容忍性输入级 - Google Patents

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CN116979903A
CN116979903A CN202310485523.9A CN202310485523A CN116979903A CN 116979903 A CN116979903 A CN 116979903A CN 202310485523 A CN202310485523 A CN 202310485523A CN 116979903 A CN116979903 A CN 116979903A
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signal
input
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differential input
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S·樱井
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Abstract

本申请公开了电路的温度容忍性输入级。电路的输入级(102、104)的示例被配置为降低其中的PMOS晶体管中的负偏置温度不稳定性(NBTI)和正偏置温度不稳定性(PBTI)两者。电流开关PMOS源极跟随器晶体管M3、M5和低侧NMOS差分对M7、M8用于处理电路的轨到轨输入信号范围的较低范围。PMOS源极跟随器M3设置在电路的正输入和低侧NMOS差分对M7、M8的正输入之间。另一个PMOS源极跟随器M5设置在电路的负输入和低侧NMOS差分对M7、M8的负输入之间。提供各种布置以生成和维持两个PMOS源极跟随器M3、M5的偏置电流在整个较低输入信号范围内近似相同。

Description

电路的温度容忍性输入级
技术领域
本公开总体涉及容忍负偏置温度不稳定性(NBTI)和正偏置温度不稳定性(PBTI)的电路输入级，并且更具体地涉及具有开关源极跟随器的NBTI和PBTI容忍性电路输入级。
背景技术
通常用于放大器和模拟比较器的输入级的PMOS(即，p型金属氧化物半导体场效应)晶体管容易受到NBTI和PBTI的影响。在轨到轨电路输入级中，PMOS晶体管用于检测输入共模范围的低侧，而NMOS(即n型金属氧化物半导体场效应)晶体管用于检测此范围的高侧。
当大的差分输入信号施加到低侧PMOS差分对时，该对的PMOS晶体管中的一个通常比该对的另一个PMOS晶体管经历更大的源极到栅极电压(VSG)和栅极到体电压(VGB)。这会导致PMOS差分对中的不平衡NBTI和PBTI，进而导致该对中的不平衡阈值电压(VT)移位。这表现为输入级和放大器或比较器的偏移电压。输入级偏移电压过大会导致电路的偏移电压超过电路规格的上限。在不减轻需要输入处的PMOS差分对的轨到轨电路中的NBTI和PBTI影响的情况下，这些电路可能会经历偏移电压的大幅增加。
减少对输入级PMOS差分对的NBTI影响的先前方法包括扩大每个PMOS晶体管的宽度/长度(W/L)比、施加小偏置电流、使用低VT器件和/或通过将管体(bulk)端子连接到每个PMOS晶体管中的源极端子来消除体影响。这些调整中的每一个在个体上可以导致NBTI影响的非常小的减少。应用所有这些调整可以将VSG降低到几百毫伏(mV)，并且将VT移位降低到几毫伏。然而，连接管体和源极会增加VGB，并且也会增加PBTI影响，当NBTI和PBTI影响都需要保持较小时，这是不可接受的。
可以通过将每个PMOS晶体管的管体端子连接到电源电压端子来减少PBTI影响。然而，此种配置引入了体影响并且VSG可能变大。因此，NBTI及其对偏移电压的影响是显著的。
因此需要更好的解决方案。在此上下文中，出现了本公开的特征和方面。
发明内容
在示例中，一种电路包括高侧输入级和低侧输入级。高侧输入级包括差分信号输入，该差分信号输入被配置为分别接收差分输入信号(例如，Vin)的第一信号和第二信号(例如，VinP和VinN)。低侧输入级包括第一差分输入晶体管和第二差分输入晶体管(例如，M7和M8)，其各自具有控制端子；第一PMOS晶体管(例如M3)，其具有被配置为接收差分输入信号的第一信号的栅极，该第一PMOS晶体管具有耦合到第一差分输入晶体管(例如M7)的控制端子的源极；以及第二PMOS晶体管(例如M5)，其具有被配置为接收差分输入信号的第二信号的栅极，该第二PMOS晶体管具有耦合到第二差分输入晶体管(例如M8)的控制端子的源极。
在示例中，一种电路包括高侧输入级和低侧输入级。高侧输入级包括差分信号输入，该差分输入信号被配置为分别接收差分输入电压信号(例如，Vin)的第一电压信号和第二电压信号(例如，VinP和VinN)。低侧输入级包括第一差分输入晶体管和第二差分输入晶体管(例如M27和M28)，其各自具有控制端子；第一PMOS晶体管(例如M23)，其具有被配置为接收差分输入电压信号的第一电压信号的栅极，该第一PMOS晶体管具有耦合到第一差分输入晶体管(例如M27)的控制端子的源极；第二PMOS晶体管(例如M25)，其具有被配置为接收差分输入电压信号的第二电压信号的栅极，该第二PMOS晶体管具有耦合到第二差分输入晶体管(例如M28)的控制端子的源极；第三PMOS晶体管(例如，M24)，其具有被配置为接收差分输入电压信号的第一电压信号的栅极，该第三PMOS晶体管具有耦合在一起的源极和管体，该第三PMOS晶体管的管体还耦合到第一PMOS晶体管的管体；以及第四PMOS晶体管(例如，M26)，其具有被配置为接收差分输入电压信号的第二电压信号的栅极，该第四PMOS晶体管具有耦合在一起的源极和管体，该第四PMOS晶体管的管体也耦合到第二PMOS晶体管的管体。
在示例中，一种方法包括将差分输入信号(例如，Vin)的第一信号和第二信号(例如，VinP和VinN)分别施加到电路的输入级的第一PMOS晶体管和第二PMOS晶体管(例如，M3和M5)；使用输入级的电流镜生成用于第一PMOS晶体管的第一偏置电流和用于第二PMOS晶体管的第二偏置电流；基于第一信号和第一PMOS晶体管的源极到栅极电压生成第一电平移位输入信号(例如，Vp)；基于第二信号和第二PMOS晶体管的源极到栅极电压生成第二电平移位输入信号(例如，Vn)；并且将第一电平移位输入信号和第二电平移位输入信号施加到输入级的差分输入部件(例如，M7和M8)。
在示例中，一种方法包括将差分输入电压信号(例如，Vin)的第一电压信号和第二电压信号(例如，VinP和VinN)分别施加到电路的输入级的第一PMOS晶体管和第二PMOS晶体管(例如，M23和M25)；生成第一偏置电流和第二偏置电流，并且将第一偏置电流和第二偏置电流分别传送至第一PMOS晶体管和第二PMOS晶体管的源极端子；分别偏置第一PMOS晶体管的第一管体节点电压和第二PMOS晶体管的第二管体节点电压(例如，Vbp和Vbn)；基于第一电压信号在第一PMOS晶体管的源极端子处生成第一电平移位输入电压信号(例如，Vp)；基于第二电压信号在第二PMOS晶体管的源极端子处生成第二电平移位输入电压信号(例如，Vn)；并且将第一电平移位输入电压信号和第二电平移位输入电压信号施加到输入级的差分输入部件(例如，M27和M28)。
这些和其他特征将从以下参照附图的详细描述中得到更好的理解。
附图说明
从结合详细描述的以下附图可以理解本公开的特征。
图1是轨到轨电路的示例输入级的电路图。
图2是轨到轨电路的另一个示例输入级的电路图。
图3是操作轨到轨电路的输入级(诸如图1中所示的输入级)的示例方法的流程图。
图4是操作轨到轨电路的输入级(诸如图2中所示的输入级)的另一示例方法的流程图。
具体实施方式
下面参照附图对具体示例进行详细说明。这些示例不旨在限制。在附图中，除非另有说明，否则对应的编号和符号通常指对应的部分。附图中描绘的对象不一定按比例绘制。
在示例布置中，电路、其级和方法使用电流开关PMOS源极跟随器晶体管和低侧NMOS差分对来处理轨到轨输入信号范围的较低范围。PMOS源极跟随器设置在电路(例如，放大器、比较器等)的正输入和低侧NMOS差分对的正输入之间。另一个PMOS源极跟随器设置在电路的负输入和低侧NMOS差分对的负输入之间。
PMOS源极跟随器用作电压电平移位器，允许低侧NMOS差分对在输入范围的较低侧操作。两个PMOS源极跟随器都用近似相同量的偏置电流进行偏置，该偏置电流取决于正输入信号和负输入信号，可以监控这些信号以控制偏置电流。通过接收近似相同量的偏置电流，每个PMOS源极跟随器的源极到栅极电压(VSG)保持近似相同。PMOS源极跟随器及其偏置电流在其中高侧NMOS差分对不可操作的输入信号范围的较低端被激活，并且在高侧NMOS差分对可操作时的输入信号范围中的较高端被去激活。
通过这种配置，两个PMOS源极跟随器上的NBTI影响以及因此电路的偏移电压不会降级。当任一电路输入进入输入范围的高侧时，两个PMOS源极跟随器的偏置电流会在任一PMOS源极跟随器用尽(runs out)工作余量(headroom)之前逐渐关闭。这使PMOS源极跟随器的VSG通过切换(switch-over)保持近似相同，因此消除了NBTI影响。因此，两个PMOS源极跟随器的偏置电流在整个输入信号范围内保持近似相同。这导致NBTI影响的消除或显著降低，从而使偏移电压不受NBTI影响的影响。
图1是诸如放大器或比较器的电路的示例输入级100的电路图。输入级100包括高侧输入级102和低侧输入级104。当输入信号VinP和VinN处于共模输入信号范围的低侧时，低侧输入级104是有效的，并且当差分输入信号Vin的VinP和VinN中的任何一个处于此范围的高侧时，高侧输入级102是有效的。可以采用任何合适的电路以在合适的交叉电压(cross-over voltage)下在低侧输入级102和高侧输入级104之间切换。
高侧输入级102包括一对输入晶体管Ml和M2。在示例中，M1和M2中的每一个是n型金属氧化物硅场效应晶体管(NMOS晶体管)，其中其栅极为差分输入信号Vin的输入。Vin的第一信号(VinP)可以施加到M1的栅极，并且Vin的第二信号(VinN)可以施加到M2的栅极。M1和M2的源极共同耦合到电流源106，该电流源106也耦合到接地端子108。电流源106生成表示为Itail_n的尾电流。M1和M2可以用耦合到M1和M2的漏极的负载110来主动加载，在该漏极处取高侧差分输出信号。负载110还可以耦合到电源电压端子112，在操作期间电源电压VDD被传送到该电源电压端子112。高侧输入级102在输入共模范围的高侧有效，并且因此处理共模输入信号范围的高侧以生成高侧差分输出信号。
低侧输入级104包括电流镜结构114，在示例中，该电流镜结构由四个p型金属氧化物硅场效应晶体管(PMOS晶体管)M9、M10、M11和M12以及电流源116组成。M9、M10、M11和M12的源极耦合到电源电压端子112并且它们的栅极共同耦合。公共栅极节点还耦合到M11的漏极。电流源116耦合在M11的漏极和接地端子108之间。电流镜结构114生成初级电流Ip以及缩放版本Ip3和Ip5，Ip3和Ip5分别是用于源极跟随器晶体管M3和M5的偏置电流。在示例中，M3和M5中的每一个是PMOS晶体管。
当低侧输入级104有效时(即，当VinP和VinN都在输入范围的低侧时)，M3和M5中的每一个用作源极跟随器，例如，PMOS源极跟随器。M3和M5的源极分别耦合到晶体管M9和M10的漏极，并且M3和M5的漏极耦合到接地端子108。M3和M5的栅极分别是用于VinP和VinN的输入。当低侧输入级204有效时，M3和M5中的每一个接收近似相同量的偏置电流，其是Ip的缩放电流。也就是说，电流Ip3和Ip5保持近似相等。
M3和M5将它们的相应输入信号进行电平移位。也就是说，当有效时，M3将VinP电平移位到电压Vp，并且M5将VinN电平移位到电压Vn。这些电平移位电压Vp和Vn分别施加到NMOS晶体管M7和M8的栅极，NMOS晶体管M7和M8形成了用于低侧输入级104的差分输入晶体管对。M7和M8可以用耦合到M7和M8的漏极的负载122来主动加载，在该漏极处取低侧差分输出信号。负载122还耦合到电源电压端子112。M7和M8的源极共同耦合到电流镜结构124，该电流镜结构124还耦合到晶体管M12的漏极和接地端子108。表示为Itail_p的尾电流是从电流Ip镜像的。
图1的配置最适合较低的差分和共模输入信号Vin。也就是说，假设VinP和VinN两者都足够低以避免PMOS源极跟随器M3和M5的余量限制，这些晶体管基本上没有NBTI影响。在示例中，在VinP≈0V，VinN≈5V，M3和M5中的每一个的宽度/长度(W/L)≈12(20μm/2μm)，Ip和Itail_p≈1μA，并且温度在近似125℃的情况下，来自NBTI的在M3上的ΔVt为近似0.83mV，并且来自PBTI的在M5上的ΔVt为零或接近零。
图2是示例输入级200的电路图，其可以用于包括放大器和比较器的各种电路中。输入级200包括高侧输入级202和低侧输入级204。
高侧输入级202包括一对输入晶体管M21和M22。在示例中，M21和M22中的每一个都是NMOS晶体管，其中它们的栅极是差分输入信号(Vin)的输入。Vin的第一信号(VinP)可以施加到M21的栅极，并且Vin的第二信号(VinN)可以施加到M22的栅极。M21和M22的源极共同耦合到电流源206，该电流源206也耦合到接地端子208。M21和M22可以用负载210来主动加载，该负载耦合到M21和M22的漏极以及到电源电压端子212，在操作期间电源电压VDD被传送到该电源电压端子212。电流源206在高侧输入级202的操作期间生成表示为Itail的电流。高侧输入级202的差分输出信号在M21和M22的漏极处输出。
输入级200可以进一步包括开关MX，其可以是NMOS晶体管的形式。晶体管MX具有栅极，在该栅极处施加交叉电压(Vx)。晶体管MX的漏极耦合到晶体管M31的漏极，并且MX的源极耦合到M21和M22的源极以及电流源206。Vx将共模输入信号范围的高侧和低侧分开。
可以是PMOS晶体管的晶体管M31以电流镜配置耦合到PMOS晶体管M32、M33和M34以镜像电流Ip。也就是说，M31的栅极和漏极耦合在一起，M31-M34的栅极共同耦合，并且M31-M34的源极共同耦合到电源电压端子212。
晶体管M21、M22和MX的配置形成输入范围检测电路，以基于与Vx相比的输入信号的值来引导电流。因此，高侧输入级202处理输入共模范围的高侧，并且低侧输入级204处理此范围的低侧。当VinP或VinN大于Vx时，高侧输入级202占主导地位，在这种情况下，尾电流流过M21和M22。当VinP和VinN均小于Vx时，电流经由M31–M34形成的电流镜配置被引导到低侧输入级204。Vx可被设置为与本文的教导一致的适当值。
低侧输入级204包括两个PMOS晶体管M23和M25，当低侧输入级204有效时(即，当VinP和VinN都在输入范围的低侧时)，PMOS晶体管M23和M25中的每一个都用作主源极跟随器。M23和M25的源极分别耦合到晶体管M32和M34的漏极，并且M23和M25的漏极耦合到接地端子208。M23和M25的栅极分别是用于VinP和VinN的输入。当低侧输入级204有效时，M23和M25中的每一个接收近似相同量的偏置电流，其是Ip的缩放电流。用于M23和M25的偏置电流分别表示为I_23和I_25。
低侧输入级204还包括分别耦合到主源极跟随器晶体管M23和M25的第一辅助部件214和第二辅助部件216。辅助部件214包括PMOS晶体管M24和耦合在电源电压端子212和M24的源极之间的电流源218。M24的源极耦合到其管体，该管体也耦合到M23的管体。辅助部件216包括PMOS晶体管M26和耦合在电源电压端子212和M26的源极之间的电流源220。M26的源极耦合到其管体，该管体也耦合到M25的管体。M24的栅极被配置为接收与M23的栅极相同的信号(VinP)，并且M26的栅极被配置为接收与M25的栅极相同的信号(VinN)。M24和M26的漏极耦合到接地端子208。电流源218和220各自被配置为传送近似相同量的电流。
通过这种配置，M24用作相对于主源极跟随器M23的辅助源极跟随器，以控制其管体电压Vbp并且保持M23和M24中的每一个的源极到栅极电压VSG近似相同，并且M26用作相对于主源极跟随器M25的辅助源极跟随器，以控制其管体电压Vbn并且保持每个此类晶体管的VSG近似相同。这样做时，辅助源极跟随器M24和M26防止主源极跟随器M23和M25的输出节点在其偏置电流被关断时被朝向接地电位拉低。
在低侧输入级204的操作中，当VinP被施加到M23和M24的栅极时，M23的输出是VinP的电平移位电压。该电平移位电压表示为Vp。类似地，当VinN被施加到M25和M26的栅极时，M25的输出是VinN的电平移位电压，该电平移位电压表示为Vn。
这些电平移位电压Vp和Vn被施加到NMOS晶体管M27和M28的栅极，该NMOS晶体管M27和M28形成用于低侧输入级204的差分输入晶体管对。M27和M28可以用耦合到M27和M28的漏极的负载222来主动加载，在该漏极处输出低侧差分输出信号。负载222还耦合到电源电压端子212。M27和M28的源极共同耦合到电流镜结构224，该电流镜结构224还耦合到晶体管M33的漏极和接地端子208。
交叉电压Vx优选地设置得足够低，使得PMOS主源极跟随器晶体管M23和M25在电源电压(VDD)方向上不会用尽余量。此外，无论VinP和VinN的值如何，用于M23和M25的偏置电流和源极到栅极电压都保持近似相等。PMOS辅助源极跟随器晶体管M24和M26生成它们的相应PMOS主源极跟随器晶体管M23和M25的复制电压；并且M24和M26分别用于偏置M23和M25的管体节点电压，以避免它们的输出节点(漏极)在其偏置电流关闭时被朝向接地拉低。
通过图2的配置，正负低侧输入信号分别输入到PMOS主源极跟随器晶体管M23和M25，这些晶体管具有彼此近似相等的偏置电流并且由输入电压(VinP和VinN)控制。通过监测VinP和VinN，偏置电流受到控制并且在M23和M25用尽工作余量并因此变得无法工作之前逐渐降低至零。M23和M25中的每一个的VSG在低侧输入级204的操作期间保持近似相同，并且因此NBTI影响相等地存在于M23和M25上。由于NBTI引起的任何VT移位基本上被抵消，并且输入偏移电压基本上没有NBTI影响。在示例中，在VinP≈0V，VinN≈5V，M23和M25中的每一个的宽度/长度(W/L)≈12(20μm/2μm)，Ip和Itail≈1μA，并且温度在近似125℃的情况下，来自NBTI的在M23上的ΔVt为近似0.1mV，并且来自PBTI的在M25上的ΔVt为零或接近零。
图3是操作轨到轨电路的输入级(诸如图1中所示的输入级)的示例方法300的流程图。在操作302中，将差分输入信号Vin的信号VinP和VinN分别施加到低侧输入级的第一PMOS晶体管和第二PMOS晶体管。这些PMOS晶体管可以对应于图1的PMOS源极跟随器晶体管M3和M5。在操作304中，分别为第一PMOS晶体管和第二PMOS晶体管生成第一偏置电流和第二偏置电流。偏置电流是使用低侧输入级的电流镜生成的，并且保持近似相同。在操作306中，将第一偏置电流和第二偏置电流分别传送到第一PMOS晶体管和第二PMOS晶体管。
通过这种操作配置，生成第一电平移位电压和第二电平移位电压。在操作308中，基于VinP和第一PMOS晶体管(例如M3)的VSG生成第一电平移位输入信号(例如电压Vp)，并且在操作310中，基于VinN和第二PMOS晶体管(例如M5)的VSG生成第二电平移位输入信号(例如电压Vn)。在操作312中，将第一电平移位输入信号和第二电平移位输入信号施加到差分输入部件，例如NMOS差分输入晶体管M7和M8。
图4是操作轨到轨电路的输入级(诸如图2中所示的输入级)的另一示例方法400的流程图。在操作402中，将差分输入信号(例如Vin)的第一电压信号(例如VinP)施加到第一主PMOS源极跟随器(例如M23)和第一辅助PMOS源极跟随器(例如M24)，这两者均构成低侧输入级的一部分。在操作404中，将Vin的第二电压信号(例如VinN)施加到第二主PMOS源极跟随器(例如M25)和第二辅助PMOS源极跟随器(例如M26)，这两者也是低侧输入级的一部分。在操作406中，生成第一偏置电流和第二偏置电流，例如I_23和I_25，并且将其分别传送到第一主源极跟随器和第二主源极跟随器的源极。在操作408中，分别使用第一辅助部件和第二辅助部件偏置第一主源极跟随器和第二主源极跟随器的管体节点电压。第一辅助部件包括第一辅助PMOS源极跟随器，并且第二辅助部件包括第二辅助PMOS源极跟随器。
通过这种操作配置，在操作410中分别生成第一电平移位输入信号和第二电平移位输入信号，例如Vp和Vn。响应于VinP，在第一主PMOS源极跟随器的输出(漏极)处生成第一电平移位输入信号，并且第二电平移位输入信号。在操作412中，将第一电平移位信号和第二电平移位信号施加到低侧输入级的差分输入部件。
图3和图4中的每一个都描绘了一组可能的操作和操作顺序。并非所有操作都需要按所述顺序执行。一些操作可以组合成单个操作。可以同时或基本上同时执行一个或多个操作。可以执行附加操作和/或替代操作。
在整个说明书中使用术语“耦合”。该术语及其派生词可以涵盖实现与本描述一致的功能关系的连接、通信或信号路径。例如，如果器件A提供信号以控制器件B执行动作，则在第一示例中器件A耦合到器件B，或者在第二示例中，如果中间部件C基本上不改变器件A和器件B之间的功能关系，则器件A通过中间部件C耦合到器件B，使得器件B经由器件A提供的控制信号由器件A控制。
“被配置为”执行任务或功能的器件可以在制造商制造时配置(即编程和/或硬接线)以执行该功能，和/或可以在制造后由用户可配置(或可重新配置)以执行该功能和/或其他附加或替代功能。配置可以通过器件的固件和/或软件编程，通过硬件部件的构造和/或布局和器件的互连，或其组合。
如本文所用，术语“端子”是指“节点”、“互连”、“引脚”和/或“引线”。除非有相反的具体说明，否则这些术语通常表示器件元件、电路元件、集成电路、器件或其他电子或半导体部件之间的互连或终端。
本文描述为包括某些部件的电路或器件可以改为适于耦合到那些部件以形成所描述的电路系统或器件。例如，描述为包括一个或多个半导体元件(诸如晶体管)、一个或多个无源元件(诸如电阻器等)和/或一个或多个源(诸如电压和/或电流源)的结构可以在单个物理器件(即半导体管芯和/或集成电路(IC)封装件)内仅包括半导体元件，并且可以适于在制造时或制造后(例如由最终用户和/或第三方)耦合到无源元件和/或源中的至少一些以形成所描述的结构。
虽然这里描述了MOSFET的使用，但是可以替代地使用其他类型的晶体管(或等效器件)。例如，代替使用n型和p型MOSFET，可以使用n型和p型双极结型晶体管(BJT)来代替或附加于描述的各种电路中的MOSFET。本文描述的电路可重新配置以包括替换的部件以提供至少部分类似于在部件替换之前可用的功能的功能。
在前面的描述中使用的短语“接地”包括底盘接地、大地接地、浮置接地、虚拟接地、数字接地、公共接地和/或适用于或适于本说明书教导的任何其他形式的接地连接。除非另有说明，否则数值前的“约”、“近似”或“基本上”是指所述数值的+/-10％。
在权利要求的范围内，所描述的示例的修改是可能的，正如其他示例一样。此外，本文描述的特征可以应用于符合所提供的教导的其他环境和应用。

Claims (20)

1.一种电路，其包括：
高侧输入级，其包括被配置为分别接收差分输入信号的第一信号和第二信号的差分信号输入；以及
低侧输入级，其包括：
第一差分输入晶体管和第二差分输入晶体管，其各自具有控制端子；
第一PMOS晶体管，其具有被配置为接收所述差分输入信号的所述第一信号的栅极，所述第一PMOS晶体管具有耦合到所述第一差分输入晶体管的所述控制端子的源极；以及
第二PMOS晶体管，其具有被配置为接收所述差分输入信号的所述第二信号的栅极，所述第二PMOS晶体管具有耦合到所述第二差分输入晶体管的所述控制端子的源极。
2.根据权利要求1所述的电路，其中所述低侧输入级进一步包括：
电流镜，其耦合到所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极。
3.根据权利要求2所述的电路，其中所述第一PMOS晶体管和所述第二PMOS晶体管中的每一个被配置为源极跟随器。
4.根据权利要求1所述的电路，其中所述第一差分输入晶体管的所述控制端子被配置为接收第一电平移位输入信号，并且所述第二差分输入晶体管的所述控制端子被配置为接收第二电平移位输入信号。
5.根据权利要求4所述的电路，其中所述第一电平移位输入信号相对于所述差分输入信号的所述第一信号电平移位，并且所述第二电平移位输入信号相对于所述差分输入信号的所述第二信号电平移位。
6.一种电路，其包括：
高侧输入级，其包括被配置为分别接收差分输入电压信号的第一电压信号和第二电压信号的差分信号输入；以及
低侧输入级，其包括：
第一差分输入晶体管和第二差分输入晶体管，其各自具有控制端子；
第一PMOS晶体管，其具有被配置为接收所述差分输入电压信号的所述第一电压信号的栅极，所述第一PMOS晶体管具有耦合到所述第一差分输入晶体管的所述控制端子的源极；
第二PMOS晶体管，其具有被配置为接收所述差分输入电压信号的所述第二电压信号的栅极，所述第二PMOS晶体管具有耦合到所述第二差分输入晶体管的所述控制端子的源极；
第三PMOS晶体管，其具有被配置为接收所述差分输入电压信号的所述第一电压信号的栅极，所述第三PMOS晶体管具有耦合在一起的源极和管体，所述第三PMOS晶体管的所述管体也耦合到所述第一PMOS晶体管的管体；以及
第四PMOS晶体管，其具有被配置为接收所述差分输入电压信号的所述第二电压信号的栅极，所述第四PMOS晶体管具有耦合在一起的源极和管体，所述第四PMOS晶体管的所述管体也耦合到所述第二PMOS晶体管的管体。
7.根据权利要求6所述的电路，进一步包括：
开关，其耦合在所述高侧输入级和所述低侧输入级之间，所述开关被配置为接收交叉电压，以基于所述第一电压信号和所述第二电压信号中的任一个以及所述交叉电压选择性地激活所述低侧输入级或所述高侧输入级。
8.根据权利要求6所述的电路，进一步包括：
第一电流源，其耦合到所述第三PMOS晶体管的所述源极；以及
第二电流源，其耦合到所述第四PMOS晶体管的所述源极。
9.根据权利要求6所述的电路，其中所述第一差分输入晶体管的所述控制端子被配置为接收第一电平移位电压信号，所述第一电平移位电压信号相对于所述差分输入电压信号的所述第一电压信号电平移位，并且所述第二差分输入晶体管的所述控制端子被配置为接收第二电平移位电压信号，所述第二电平移位电压信号相对于所述差分输入电压信号的所述第二电压信号电平移位。
10.根据权利要求6所述的电路，进一步包括：
电流镜，其耦合到所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极。
11.根据权利要求10所述的电路，其中所述电流镜被配置为生成用于所述第一PMOS晶体管和所述第二PMOS晶体管的偏置电流。
12.根据权利要求6所述的电路，其中所述第一PMOS晶体管和所述第二PMOS晶体管中的每一个被配置为主源极跟随器，并且所述第三PMOS晶体管和所述第四PMOS晶体管中的每一个被配置为辅助源极跟随器。
13.根据权利要求6所述的电路，进一步包括：
输入范围检测电路，其包括第一高侧差分输入晶体管和第二高侧差分输入晶体管以及开关晶体管，所述开关晶体管耦合到所述第一高侧差分输入晶体管和所述第二高侧差分输入晶体管以及所述低侧输入级。
14.一种方法，其包括：
将差分输入信号的第一信号和第二信号分别施加到电路的输入级的第一PMOS晶体管和第二PMOS晶体管；
使用所述输入级的电流镜生成用于所述第一PMOS晶体管的第一偏置电流和用于所述第二PMOS晶体管的第二偏置电流；
基于所述第一信号和所述第一PMOS晶体管的源极到栅极电压生成第一电平移位输入信号；
基于所述第二信号和所述第二PMOS晶体管的源极到栅极电压生成第二电平移位输入信号；并且
将所述第一电平移位输入信号和所述第二电平移位输入信号施加到所述输入级的差分输入部件。
15.根据权利要求14所述的方法，其中所述第一偏置电流和所述第二偏置电流被生成并保持为近似相等。
16.一种方法，其包括：
将差分输入电压信号的第一电压信号和第二电压信号分别施加到电路的输入级的第一PMOS晶体管和第二PMOS晶体管；
生成第一偏置电流和第二偏置电流，并且将所述第一偏置电流和所述第二偏置电流分别传送到所述第一PMOS晶体管的第一源极和所述第二PMOS晶体管的第二源极；
分别偏置所述第一PMOS晶体管的第一管体节点电压和所述第二PMOS晶体管的第二管体节点电压；
基于所述第一电压信号在所述第一PMOS晶体管的所述第一源极处生成第一电平移位输入电压信号；
基于所述第二电压信号在所述第二PMOS晶体管的所述第二源极处生成第二电平移位输入电压信号；并且
将所述第一电平移位输入电压信号和所述第二电平移位输入电压信号施加到所述输入级的差分输入部件。
17.根据权利要求16所述的方法，进一步包括：
将第一恒定电流传送到第三PMOS晶体管的源极，所述第三PMOS晶体管具有耦合到所述第一PMOS晶体管的管体的管体，所述第三NMOS晶体管的所述管体和所述源极耦合在一起；并且
将第二恒定电流传送到第四PMOS晶体管的源极，所述第四PMOS晶体管具有耦合到所述第二PMOS晶体管的管体的管体，所述第四PMOS晶体管的所述管体和所述源极耦合在一起。
18.根据权利要求17所述的方法，其中所述第一恒定电流和所述第二恒定电流被控制为近似相同，并且所述第一PMOS晶体管和所述第二PMOS晶体管的源极到栅极电压分别近似相等。
19.根据权利要求16所述的方法，其中所述第一PMOS晶体管的所述第一管体节点电压和所述第二PMOS晶体管的所述第二管体节点电压分别使用第一辅助部件和第二辅助部件来偏置。
20.根据权利要求17所述的方法，进一步包括：
将所述差分输入电压信号的所述第一电压信号和所述第二电压信号分别施加到所述第三PMOS晶体管和所述第四PMOS晶体管。
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