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CN116978911A - 电子装置及其制造方法 - Google Patents

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CN116978911A
CN116978911A CN202210456046.9A CN202210456046A CN116978911A CN 116978911 A CN116978911 A CN 116978911A CN 202210456046 A CN202210456046 A CN 202210456046A CN 116978911 A CN116978911 A CN 116978911A
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CN
China
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insulating layer
gate line
electronic device
opening
metal layer
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Application number
CN202210456046.9A
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刘敏钻
颜崇纹
郭霭翎
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Innolux Corp
Original Assignee
Innolux Display Corp
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Publication date
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Priority to US18/187,995 priority patent/US20230343793A1/en
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Abstract

本公开提供一种电子装置，包括：一基板；一第一栅极线，设置于该基板上；一第一绝缘层，设置于该第一栅极在线；一第二绝缘层，设置于该第一绝缘层上；一氧化物半导体层，设置于该第一绝缘层与该第二绝缘层之间；一第二栅极线，设置于该第二绝缘层上；一第三绝缘层，设置于该第二栅极在线；以及一第一导电组件，设置于该第三绝缘层上，其中该第一导电组件穿过该第一绝缘层、该第二绝缘层与该第三绝缘层电性连接该第一栅极线，以及穿过该第三绝缘层电性连接该第二栅极线。本公开还提供一种电子装置的制造方法。

Description

电子装置及其制造方法
技术领域
本公开有关于一种电子装置，特别是有关于一种以导电组件连接双闸晶体管栅极线的电子装置。
背景技术
LTPO电路包含有LTPS晶体管与IGZO晶体管，由于LTPO电路中的铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)晶体管具有低漏电流的特性，因此若以IGZO晶体管取代电路中需长时间维持开启状态的晶体管时，可提升LTPO电路的省电效果。
然而，由于IGZO晶体管的电子迁移率低于低温多晶硅(Low Temperature Poly-silicon，LTPS)晶体管，因此对于LTPO电路的整体效能而言，如何提升IGZO晶体管的驱动速度便扮演了重要的角色。
发明内容
根据本公开的一实施例，提供一种电子装置，包括：一基板；一第一栅极线，设置于该基板上；一第一绝缘层，设置于该第一栅极在线；一第二绝缘层，设置于该第一绝缘层上；一氧化物半导体层，设置于该第一绝缘层与该第二绝缘层之间；一第二栅极线，设置于该第二绝缘层上；一第三绝缘层，设置于该第二栅极在线；以及一第一导电组件，设置于该第三绝缘层上，其中该第一导电组件穿过该第一绝缘层、该第二绝缘层与该第三绝缘层电性连接该第一栅极线，以及穿过该第三绝缘层电性连接该第二栅极线。
根据本公开的一实施例，提供一种电子装置的制造方法，包括：提供一基板；形成一第一栅极线于该基板上；形成一第一绝缘层于该第一栅极在线；形成一氧化物半导体层于该第一绝缘层上；形成一第二绝缘层于该氧化物半导体层上；形成一第二栅极线于该第二绝缘层上；形成一第三绝缘层于该第二栅极在线；穿透该第三绝缘层，以露出一部分的该第二栅极线；穿透该第一绝缘层、该第二绝缘层与该第三绝缘层，以露出一部分的该第一栅极线；以及形成一第一导电组件于该第三绝缘层、该第一栅极线的该部分与该第二栅极线的该部分上，使得该第一导电组件电性连接该第一栅极线与该第二栅极线。
附图说明
以下将配合所附附图详述本公开实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，组件的尺寸可能经放大或缩小，以清楚地表现出本公开实施例的技术特征。
图1是根据本公开一实施例的一种电子装置的上视图；
图2是根据本公开一实施例的一种电子装置的后视图；
图3是根据本公开一实施例的一种电子装置的剖面图；
图4是根据本公开一实施例的一种电子装置的剖面图；
图5是根据本公开一实施例的一种电子装置的上视图；
图6是根据本公开一实施例的一种电子装置的剖面图；
图7是根据本公开一实施例的一种电子装置的剖面图；
图8是根据本公开一实施例的一种电子装置的上视图；
图9是根据本公开一实施例的一种电子装置的剖面图；
图10是根据本公开一实施例的一种电子装置的电路图；
图11是根据本公开一实施例的一种电子装置的电路图；
图12～14是根据本公开一实施例的一种电子装置制造方法的剖面图。
【符号说明】
10:电子装置
12:基板
12a:有源区
12b:周边区
14:第一绝缘层
16:第一半导体层
18:第二绝缘层
20:栅极
22:第三绝缘层
24:第一金属层
24a,24a’:第一金属层的第一部分
24b,24b’:第一金属层的第二部分
24c:第一金属层的第三部分
GL1:第一栅极线
GL1b,GL1d:第一栅极线的端部
26:第四绝缘层
28:氧化物半导体层
30:第五绝缘层
32:第二金属层
32a,32a’:第二金属层的第一部分
32b,32b’:第二金属层的第二部分
32c,32c’:第二金属层的第三部分
GL2:第二栅极线
GL2b,GL2d:第二栅极线的端部
34:第六绝缘层
36:第三金属层
36a,36a’:第三金属层的第一部分
36b,36b’:第三金属层的第二部分
36c:第三金属层的第三部分
CE,CE’:导电组件
38:第七绝缘层
CL:连接线
40:第四金属层
42:晶体管
44:晶体管
44a:晶体管
46,48,50,52:开口
54:驱动电路
60:信号
62:转接阻抗
64:光阻层
66:图案化光阻层
68:第一开口
70:第二开口
72:第三开口
74:第四开口
S1:第三开口的间距
S2:第四开口的间距
S3:第三开口与第四开口的间距
T1:第一栅极线的厚度
T2:第二栅极线的厚度
T3:连接线的厚度
W1:第一开口的宽度
W2:第二开口的宽度
W3:第三开口的宽度
W4:第四开口的宽度
Wa:第一栅极线的宽度
Wb:第二栅极线的宽度
Wc:连接线的宽度
具体实施方式
以下的公开内容提供许多不同的实施例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如「在…下方」、「下方」、「较低的」、「在…上方」、「上方」、「较高的」及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)组件或特征部件与另一个(些)组件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转45度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。在本公开一些实施例中，关于接合、连接的用语例如「连接」、「互连」等，除非特别定义，否则可指两个结构是直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
在说明书中，「约」、「大约」、「大抵」、「大致」、「实质上」的用语通常表示一特征值在一给定值的正负15％之内，或正负10％之内，或正负5％之内，或正负3％之内，或正负2％之内，或正负1％之内，或正负0.5％之内的范围。
应当理解的是，虽然本文使用术语「第一」、「第二」、「第三」等来描述不同的组件、部件、区域、层及/或区段，这些组件、部件、区域、层及/或区段不应当被这些术语所限制。这些术语可以仅被用于将一个组件、部件、区域、层或区段与另一组件、部件、区域、层或区段区分开来。因此，在不脱离本公开的技术的前提下，以下讨论的第一组件、部件、区域、层或区段可以被称为第二组件、部件、区域、层或区段。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇公开的本领域技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本公开的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本公开实施例有特别定义。
请参阅图1～3，根据本公开的一实施例，提供一种电子装置10。图1为电子装置10的上视图。图2为电子装置10的后视图。图3为电子装置10的剖面图。
如图3所示，电子装置10包括基板12、第一绝缘层14、第一半导体层16、第二绝缘层18、栅极20、第三绝缘层22、第一金属层24、第四绝缘层26、氧化物半导体层28、第五绝缘层30、第二金属层32、第六绝缘层34、第三金属层36、第七绝缘层38、以及第四金属层40。基板12包括有源区12a以及与有源区12a相邻的周边区12b。第一绝缘层14设置于基板12上。第一半导体层16设置于第一绝缘层14上，位于基板12的周边区12b。第二绝缘层18设置于第一绝缘层14上，并覆盖第一半导体层16。在图3中，晶体管42位于基板12的周边区12b，晶体管42可包括第一半导体层16(有源层)与栅极20，栅极20设置在第二绝缘层18上，相对于第一半导体16的位置。第三绝缘层22设置于第二绝缘层18上，并覆盖栅极20。第一金属层24设置于第三绝缘层22上。第一金属层24包括第一部分24a、第二部分24b以及第三部分24c，其中第一部分24a位于基板12的有源区12a，第二部分24b位于基板12的周边区且与第一部分24a连接，第三部分24c位于基板12的周边区12b且与第二部分24b分离。第四绝缘层26设置于第三绝缘层22上，并覆盖第一金属层24。第四绝缘层26具有开口46。在图3中，开口46的数量为2个。在部分实施例中，开口46可包括其他数量，例如1个或2个以上。氧化物半导体层28位于基板12的有源区12a且设置于第四绝缘层26上。第五绝缘层30设置于第四绝缘层26上，并覆盖氧化物半导体层28。第五绝缘层30具有开口48。在图3中，开口48的数量为2个。在部分实施例中，开口48可包括其他数量，例如1个或2个以上。第二金属层32设置于第五绝缘层30上。第二金属层32包括第一部分32a与第二部分32b，其中第一部分32a位于基板12的有源区12a，第二部分32b位于基板12的周边区12b且与第一部分32a连接。在图3中，晶体管44设置于基板12的有源区12a，在一些实施例中，晶体管44可以是双栅极晶体管，晶体管44可包括氧化物半导体层28，氧化物半导体层28可包括氧化铟镓锌(indium gallium zinc oxide，IGZO)。第一栅极线GL1可包括第一金属层24的第一部分24a与第二部分24b，第二栅极线GL2可包括第二金属层32的第一部分32a与第二部分32b，第一栅极线GL1与第二栅极线GL2可用以提供栅极信号给晶体管44，此外，第一栅极线GL1可作为晶体管44的底部栅极，第二栅极线GL2可作为晶体管的顶部栅极，但不以此为限。第六绝缘层34设置于第五绝缘层30上，并覆盖第二金属层32。第六绝缘层34具有开口50。在图3中，开口50的数量为2个。在部分实施例中，开口50可包括其他数量，例如1个或2个以上。在图3中，开口50与开口46与开口48重叠。第六绝缘层34更包括具有开口52，与开口50相邻。在图3中，开口52的数量为2个。在部分实施例中，开口52可包括其他数量，例如1个或2个以上。第三金属层36设置于第六绝缘层34上。第三金属层36包括第一部分36a、第二部分36b以及第三部分36c。在一些实施例中，导电组件CE可以是第三金属层36的第一部分36a，导电组件CE可穿过第四绝缘层26、第五绝缘层30以及第六绝缘层34电性连接第一金属层24的第二部分24b，以及穿过第六绝缘层34电性连接第二金属层32的第二部分32b。更详细来说，在图3中，导电组件CE借由开口46、开口48以及开口50电性连接第一栅极线GL1，以及借由开口52电性连接第二栅极线GL2。连接线CL与第三金属层36的第一部分36a连接，且连接线CL电性连接第一金属层24的第三部分24c。在本实施例中，连接线CL可以是第三金属层36的第二部分36b，但不限于此。第三金属层36的第三部分36c作为晶体管42的汲/源极，电性连接第一半导体层16与第一金属层24的第三部分24c。第七绝缘层38设置于第六绝缘层34上，并覆盖第三金属层36。第四金属层40设置于第七绝缘层38上，位于基板12的周边区12b，相对于第一金属层24的第三部分24c的位置。驱动电路54设置于基板12的周边区12b，驱动电路54可例如是面板上置栅极(gate onpanel，GOP)，在图3中，驱动电路54可包括晶体管42。连接线CL可电性连接驱动电路54与导电组件CE。
需注意的是，此处所指第三金属层36为层别位置关系或形成顺序，不限于同一道制程形成或同一材料，也就是说，第三金属层36位于第一金属层24以及第二金属层32之上，或者，第三金属层36形成于第一金属层24以及第二金属层32之后。而第三金属层36的不同部分可以透过不同制程或不同材料形成。举例而言，第三金属层36的第一部分36a的材料可以不同于第三金属层36的第二部分36b，或者，第三金属层36的第一部分36a与第三金属层36的第二部分36b以不同道制程形成。
在部分实施例中，基板12可包括硬质基板，例如玻璃基板，但本公开不限于此，其他适合的硬质基板材料亦适用于本公开。在部分实施例中，基板12可包括软质基板，例如聚酰亚胺(PI)基板，但本公开不限于此，其他适合的软质基板材料亦适用于本公开。
在部分实施例中，第一绝缘层14、第二绝缘层18、第三绝缘层22、第四绝缘层26、第五绝缘层30、第六绝缘层34以及第七绝缘层38可包括有机绝缘材料或无机绝缘材料，例如氧化硅、氮化硅、氮氧化硅或其组合，但本公开不限于此，其他适合的有机或无机绝缘材料亦适用于本公开。
在部分实施例中，第一半导体层16可包括低温多晶硅(low-temperaturepolycrystalline silicon，LTPS)，但本公开不限于此，其他适合的半导体材料亦适用于本公开。在部分实施例中，当第一半导体层16选用的材料为低温多晶硅时，晶体管42为低温多晶硅(LTPS)晶体管。在部分实施例中，栅极20、第一金属层24、第二金属层32以及第四金属层40可包括钼、铝、铜或钛，但本公开不限于此，其他适合的导电材料亦适用于本公开。在部分实施例中，氧化物半导体层28可包括氧化铟镓锌(indium gallium zinc oxide，IGZO)，但本公开不限于此，其他适合的半导体或氧化物半导体材料亦适用于本公开。在部分实施例中，当氧化物半导体层28选用的材料为氧化铟镓锌时，晶体管44为氧化铟镓锌(IGZO)双闸晶体管。在部分实施例中，第三金属层36可包括钼、铝、铜、钛或其组合，例如钼/铝/钼、钛/铝/钛或钛/铝/钼，但本公开不限于此，其他适合的导电材料亦适用于本公开。
在一些实施例中，连接线CL的材料的导电性可大于第一栅极线GL1的材料的导电性或/及第二栅极线GL2的材料的导电性。举例来说，在材料的选择上，第一金属层24与第二金属层32可选用钼，第三金属层36可选用导电性较佳的铝，故可借由调整连接线CL的材料提升信号传导效果。
请参阅图1、图2、图4，说明电子装置10中另一个晶体管44a的配置及与各组件间的电性连接关系。在图4中，类似于图3所公开的部分，此处不再赘述。第一金属层24包括第一部分24a’与第二部分24b’，其中第一部分24a’位于基板12的有源区12a，第二部分24b’位于基板12的周边区12b且与第一部分24a’连接。氧化物半导体层28位于基板12的有源区12a。第二金属层32包括第一部分32a’、第二部分32b’以及第三部分32c’，其中第一部分32a’位于基板12的有源区12a，第二部分32b’位于基板12的周边区12b并与第一部分32a’连接，第三部分32c’位于基板12的周边区12b并与第二部分32b’分离。在图4中，晶体管44a可设置于基板12的有源区12a，在一些实施例中，晶体管44a可以是双栅极晶体管，晶体管44a可包括氧化物半导体层28，氧化物半导体层28可包括氧化铟镓锌(IGZO)。第一栅极线GL1可包括第一金属层24的第一部分24a’与第二部分24b’，第二栅极线GL2可包括第二金属层32的第一部分32a’与第二部分32b’。开口46可包括其他数量，例如2个或以上。第五绝缘层30具有开口48，其数量为1个。在部分实施例中，开口48可包括其他数量，例如2个或以上。第六绝缘层34具有开口50，其数量为1个。在部分实施例中，开口50可包括其他数量，例如2个或以上。在图4中，开口50与开口46与开口48重叠。第六绝缘层34更包括具有开口52，与开口50相邻，其数量为1个。在部分实施例中，开口52可包括其他数量，例如2个或以上。第三金属层36位于基板12的周边区12b。第三金属层36包括第一部分36a’与第二部分36b’。在一些实施例中，导电组件CE可以是第三金属层36的第一部分36a’，导电组件CE可穿过第四绝缘层26、第五绝缘层30以及第六绝缘层34电性连接第一金属层24的第二部分24b’，以及穿过第六绝缘层34电性连接第二金属层32的第二部分32b’。更详细来说，在图4中，导电组件CE借由开口46、开口48以及开口50电性连接第一栅极线GL1，以及借由开口52电性连接第二栅极线GL2。连接线CL与第二金属层32的第三部分32c’连接，且连接线CL电性连接导电组件CE。
请参阅图5、图6，根据本公开的一实施例，提供一种电子装置10。图5为电子装置10的上视图。图6为电子装置10的剖面图。
在图6中，类似于图3所公开的部分，此处不再赘述。第四绝缘层26具有开口46，其数量为1个。在部分实施例中，开口46可包括其他数量，例如2个或以上。第五绝缘层30具有开口48，其数量为1个。在部分实施例中，开口48可包括其他数量，例如2个或以上。第六绝缘层34具有开口50，其数量为1个。在部分实施例中，开口50可包括其他数量，例如2个或以上。在图6中，开口50与开口46与开口48重叠。第六绝缘层34更包括具有开口52，与开口50相邻，其数量为1个。在部分实施例中，开口52可包括其他数量，例如2个或以上。第三金属层36位于基板12的周边区12b。第三金属层36包括第一部分36a、第二部分36b以及第三部分36c。在一些实施例中，导电组件CE可以是第三金属层36的第一部分36a，导电组件CE可穿过第四绝缘层26、第五绝缘层30以及第六绝缘层34电性连接第一金属层24的第二部分24b，以及穿过第六绝缘层34电性连接第二金属层32的第二部分32b。更详细来说，在图6中，导电组件CE可借由开口46、开口48以及开口50电性连接第一栅极线GL1，以及借由开口52电性连接第二栅极线GL2。第三金属层36的第二部分36b与第一部分36a分离。第三金属层36的第三部分36c作为晶体管42的源/漏极，电性连接第一半导体层16与第一金属层24的第三部分24c。值得注意的是，连接线CL电性连接第一金属层24的第三部分24c与第一金属层24的第二部分24b。在部分实施例中，连接线CL的厚度T3大于第一栅极线GL1的厚度T1或第二栅极线GL2的厚度T2。在部分实施例中，如图5所示，连接线CL的宽度Wc大于第一栅极线GL1的宽度Wa或第二栅极线GL2的宽度Wb。本公开可借由调整连接线CL的厚度或宽度，提升信号传导效果。在图6中，驱动电路54设置于基板12的周边区12b，驱动电路54可例如是面板上置栅极(GOP)，驱动电路54可包括晶体管42。连接线CL可电性连接驱动电路54与导电组件CE。
根据电子装置10的上视图(图5)，说明电子装置10中晶体管44与各组件间的电性连接关系。导电组件CE(第三金属层36的第一部分36a)电性连接第一栅极线GL1与第二栅极线GL2，连接线CL电性连接第一金属层24的第三部分24c与第一金属层24的第二部分24b，第三金属层36的第三部分36c电性连接晶体管42的第一半导体层16与第一金属层24的第三部分24c。
请参阅图7，根据本公开的一实施例，提供一种电子装置10。图7为电子装置10的剖面图。
在图7中，类似于图6所公开的部分，此处不再赘述。其与图6的主要差异在于，图7所公开的电子装置10于晶体管44的另一端更包括设置有第二个导电组件，电性连接晶体管44的栅极线。详细说明如下，第一栅极线GL1具有两个端部(GL1b、GL1d)。第二栅极线GL2具有两个端部(GL2b、GL2d)。第一个导电组件CE设置于基板12的周边区12b，在一些实施例中，第一个导电组件CE可以是第三金属层36的第一部分36a，电性连接第一栅极线GL1的两个端部(GL1b、GL1d)的其中之一(例如端部GL1b)以及电性连接第二栅极线GL2的两个端部(GL2b、GL2d)的其中之一(例如端部GL2b)。第二个导电组件CE’可设置于基板12的周边区12b，在一些实施例中，第二个导电组件CE’可电性连接第一栅极线GL1的两个端部(GL1b、GL1d)的其中之另一(例如端部GL1d)以及电性连接第二栅极线GL2的两个端部(GL2b、GL2d)的其中之另一(例如端部GL2d)，且第一栅极线GL1的两个端部(GL1b、GL1d)的其中之一与第二栅极线GL2的两个端部(GL2b、GL2d)的其中之一相邻，例如第一栅极线GL1的端部GL1b与第二栅极线GL2的端部GL2b相邻，第一栅极线GL1的端部GL1d与第二栅极线GL2的端部GL2d相邻。
请参阅图8、图9，根据本公开的一实施例，提供一种电子装置10。图8为电子装置10的上视图。图9为电子装置10的剖面图。
在图9中，类似于图3所公开的部分，此处不再赘述。第一金属层24包括第一部分24a与第二部分24b，其中第一部分24a位于基板12的有源区12a，第二部分24b与第一部分24a连接，位于基板12的周边区12b。第二金属层32包括第一部分32a、第二部分32b以及第三部分32c，其中第一部分32a位于基板12的有源区12a，第二部分32b与第一部分32a连接，位于基板12的周边区12b，第三部分32c与第二部分32b分离，位于基板12的周边区12b。第三金属层36包括第一部分36a与第二部分36b，位于基板12的周边区12b。值得注意的是，连接线CL可以是第三金属层36的第二部分36b与导电组件CE连接，且电性连接第二金属层32的第三部分32c。第三金属层36的第三部分36c作为晶体管42的源/漏极，电性连接第一半导体层16与第二金属层32的第三部分32c。
根据电子装置10的上视图(图8)，说明电子装置10中各组件间的电性连接关系。导电组件CE电性连接第一栅极线GL1与第二栅极线GL2，且连接线CL连接外部电路(未图标)。
请参阅图10、图11，以图7所示的电子装置10为例，说明当装置中的转接阻抗过大时，在晶体管44的另一端是否增加设置第二个导电组件并使其电性连接晶体管44的栅极线对信号传递的影响。
装置中转接阻抗过大的原因包括蚀刻制作的开口过小，造成金属层供电性连接的接触面积不足，或是在蚀刻制作开口的过程中，蚀刻气体对金属层表面造成损伤等。图10为电子装置的电路图，此电路设计在双闸晶体管的另一端未设置导电组件，也就是双闸晶体管的栅极线有一端未相互电性连接。图11为电子装置的电路图，此电路设计在双闸晶体管的另一端增加设置导电组件，也就是双闸晶体管的栅极线的两端皆相互电性连接。在图10中，当外部电路提供的信号60在传递过程中产生转接阻抗62，由于双闸晶体管的栅极线有一端未相互电性连接(例如第一栅极线GL1的端部GL1d与第二栅极线GL2的端部GL2d未电性连接)，因此导致其中一条栅极线的信号异常。反观，在图11中，当外部电路提供的信号60在传递过程中产生转接阻抗62，由于双闸晶体管的栅极线的两端皆相互电性连接(第一栅极线GL1的端部GL1d与第二栅极线GL2的端部GL2d借由导电组件CE’电性连接)，使得双闸晶体管的两条栅极线获得相同电位，达到稳定信号传递的效果。
请参阅图12～14，根据本公开的一实施例，提供一种电子装置的制造方法。图12～14为电子装置制造方法的剖面图。图中省略电子装置中的部分组件以方便说明。
首先，如图12所示，提供基板12，其上依序形成有第一绝缘层14、第二绝缘层18、第三绝缘层22、第一金属层24、第四绝缘层26、氧化物半导体层28、第五绝缘层30、第二金属层32、第六绝缘层34、以及光阻层64。
接着，如图13所示，对光阻层64进行图案化，以形成图案化光阻层66。图案化光阻层66包括第一开口68与第二开口70。在图13中，第一开口68的数量为两个，第二开口70的数量为两个。在部分实施例中，第一开口68与第二开口70可包括其他数量，例如1个或2个以上。接着，以图案化光阻层66为蚀刻屏蔽，对图案化光阻层66下方的绝缘层进行蚀刻，以形成第三开口72与第四开口74，分别露出一部分的第一金属层24与一部分的第二金属层32。第三开口72的数量为两个，其穿过第四绝缘层26、第五绝缘层30、以及第六绝缘层34，露出一部分的第一金属层24。第四开口74的数量为两个，其穿过第六绝缘层34，露出一部分的第二金属层32。
接着，如图14所示，形成第三金属36于第六绝缘层34上，并填入第三开口72与第四开口74，形成于露出的第一金属层24与第二金属层32上，以使第三金属36电性连接第一金属层24与第二金属层32。至此，完成电子装置中导电组件的制作。值得注意的是，在部分实施例中，蚀刻穿透第六绝缘层34的步骤以及蚀刻穿透第四绝缘层26、第五绝缘层30与第六绝缘层34的步骤于同一制程中实施。
请参阅图13，进一步说明电子装置结构中各开口的尺寸关系。
如图13所示，第一开口68的宽度为W1，第二开口70的宽度为W2，第三开口72的宽度为W3，第四开口74的宽度为W4，第三开口72的间距为S1，第四开口74的间距为S2，第三开口72与第四开口74的间距为S3。在图13中，第一开口68的宽度W1大于第二开口70的宽度W2，第三开口72的宽度W3大于第四开口74的宽度W4，第一开口68的宽度W1大于第三开口72的宽度W3，第二开口70的宽度W2大于第四开口74的宽度W4，第三开口72的间距S1小于第三开口72与第四开口74的间距S3，以及第四开口74的间距S2小于第三开口72与第四开口74的间距S3。在部分实施例中，第三开口72的宽度W3与第四开口74的宽度W4大约介于2微米至4微米。在部分实施例中，第一开口68的间距S1与第二开口70的间距S2大约介于0.5微米至2微米。在部分实施例中，第一开口68与第二开口70的间距S3大约介于3微米至5微米。值得注意的是，第三开口72的宽度W3与第四开口74的宽度W4(开口底部的宽度)不可过小，以降低电性接触不良的机会。然而，过大的尺寸也会占用更大空间。第一开口68的间距S1与第二开口70的间距S2不可过小，以减少开口结构崩垮的可能性，但也不可过大，以减少占用面积。此外，第一开口68与第二开口70的间距S3可选择适当大的尺寸，以减少第三开口72与第四开口74相连，造成阻抗过大，导致上、下栅极线同时失效。
本公开利用金属导电组件同时连接双闸晶体管的顶部栅极与底部栅极。此电路设计使导体层的上、下表面形成通道，可有效提升晶体管的驱动速度(ION)。本公开由外部电路(例如，软性印刷电路板(FPC)或覆晶薄膜(COF))提供的电信号可借由位于上层的连接线传输至金属导电组件再驱动双闸晶体管的顶部栅极与底部栅极，或是借由位于下层的连接线先传输至双闸晶体管的底部栅极再借由金属导电组件再传输至双闸晶体管的顶部栅极。若是直接将顶部栅极与底部栅极彼此作连接需要较多的黄光制程步骤，也会增加底部栅极的线阻抗，造成底部栅极的RC负载大于顶部栅极，而导致顶部栅极与底部栅极之间的电位差异。本公开制作同时连接顶部栅极与底部栅极的金属导电组件的方式(即于同一制程中同时形成不同深度的开口)具有较少的黄光制程步骤。本公开增加转接开口的数量可降低因单一开口转接阻抗过大而导致整体信号转接失效的风险。本公开可借由调整连接线的材料(选择具有较佳导电性)、厚度或宽度，提升信号传导效果。此外，本公开金属导电组件借由分别对应顶部栅极与底部栅极的开口电性连接顶部栅极与底部栅极以增加顶部栅极与底部栅极供电性连接的接触面积，可减少转接阻抗。
上述一些实施例的部件，以便在本领域技术人员可以更理解本公开实施例的观点。本领域技术人员应该理解，他们能以本公开实施例为基础，设计或修改其他制程和结构以达到与在此介绍的实施例相同的目的及/或优势。本领域技术人员也应该理解到，此类等效的结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围的下，做各式各样的改变、取代和替换。因此，本公开的保护范围当视后附的权利要求所界定者为准。另外，虽然本公开已以数个实施例公开如上，然其并非用以限定本公开。
整份说明书对特征、优点或类似语言的引用，并非意味可以利用本公开实现的所有特征和优点应该或者可以在本公开的任何单个实施例中实现。相对地，涉及特征和优点的语言被理解为其意味着结合实施例描述的特定特征、优点或特性包括在本公开的至少一个实施例中。因而，在整份说明书中对特征和优点以及类似语言的讨论可以但不一定代表相同的实施例。
再者，在一个或多个实施例中，可以任何合适的方式组合本公开的所描述的特征、优点和特性。根据本文的描述，相关领域的技术人员将意识到，可在没有特定实施例的一个或多个特定特征或优点的情况下实现本公开。在其他情况下，在某些实施例中可辨识附加的特征和优点，这些特征和优点可能不存在于本公开的所有实施例中。

Claims (12)

1.一种电子装置，其特征在于，包括：
一基板；
一第一栅极线，设置于该基板上；
一第一绝缘层，设置于该第一栅极在线；
一第二绝缘层，设置于该第一绝缘层上；
一氧化物半导体层，设置于该第一绝缘层与该第二绝缘层之间；
一第二栅极线，设置于该第二绝缘层上；
一第三绝缘层，设置于该第二栅极在线；以及
一第一导电组件，设置于该第三绝缘层上，
其中该第一导电组件穿过该第一绝缘层、该第二绝缘层与该第三绝缘层以电性连接该第一栅极线，以及穿过该第三绝缘层以电性连接该第二栅极线。
2.如权利要求1所述的电子装置，更包括一第二导电组件，其中该第一栅极线具有多个两端部，该第二栅极线具有多个两端部，该第一导电组件电性连接该第一栅极线的该多个两端部的其中之一与该第二栅极线的该多个两端部的其中之一，该第二导电组件电性连接该第一栅极线的该多个两端部的其中之另一与该第二栅极线的该多个两端部的其中之另一，且该第一栅极线的该多个两端部的该其中之一与该第二栅极线的该多个两端部的该其中之一相邻。
3.如权利要求1所述的电子装置，其特征在于，该第一绝缘层具有一第一开口，该第二绝缘层具有一第二开口，该第三绝缘层具有一第三开口，在该电子装置的一剖面图中，该第三开口与该第一开口与该第二开口重叠，且该第一导电组件借由该第一开口、该第二开口与该第三开口电性连接该第一栅极线。
4.如权利要求3所述的电子装置，其特征在于，该第一开口的数量超过一个，该第二开口的数量超过一个，以及该第三开口的数量超过一个。
5.如权利要求1所述的电子装置，其特征在于，该第三绝缘层具有一第四开口，且该第一导电组件借由该第四开口电性连接该第二栅极线。
6.如权利要求5所述的电子装置，其特征在于，该第四开口的数量超过一个。
7.如权利要求1所述的电子装置，更包括一驱动电路与一连接线，该连接线电性连接该驱动电路与该第一导电组件，其中该基板包括一有源区与一周边区，该周边区与该有源区相邻，该驱动电路设置于该周边区，以及该氧化物半导体层设置于该有源区。
8.如权利要求7所述的电子装置，其特征在于，该连接线的材料的导电性大于该第一栅极线的材料的导电性或该第二栅极线的材料的导电性。
9.如权利要求7所述的电子装置，其特征在于，在该电子装置的一上视图中，该连接线的宽度大于该第一栅极线的宽度或该第二栅极线的宽度。
10.如权利要求7所述的电子装置，其特征在于，在该电子装置的一剖面图中，该连接线的厚度大于该第一栅极线的厚度或该第二栅极线的厚度。
11.一种电子装置的制造方法，其特征在于，包括：
提供一基板；
形成一第一栅极线于该基板上；
形成一第一绝缘层于该第一栅极在线；
形成一氧化物半导体层于该第一绝缘层上；
形成一第二绝缘层于该氧化物半导体层上；
形成一第二栅极线于该第二绝缘层上；
形成一第三绝缘层于该第二栅极在线；
穿透该第三绝缘层，以露出一部分的该第二栅极线；
穿透该第一绝缘层、该第二绝缘层与该第三绝缘层，以露出一部分的该第一栅极线；以及
形成一第一导电组件于该第三绝缘层、该第一栅极线的该部分与该第二栅极线的该部分上，使得该第一导电组件电性连接该第一栅极线与该第二栅极线。
12.如权利要求11所述的电子装置的制造方法，其特征在于，穿透该第三绝缘层的步骤以及穿透该第一绝缘层、该第二绝缘层与该第三绝缘层的步骤于同一制程中实施。
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