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CN116978863A - 显示面板、阵列基板及其制作方法 - Google Patents

显示面板、阵列基板及其制作方法 Download PDF

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CN116978863A
CN116978863A CN202310802606.6A CN202310802606A CN116978863A CN 116978863 A CN116978863 A CN 116978863A CN 202310802606 A CN202310802606 A CN 202310802606A CN 116978863 A CN116978863 A CN 116978863A
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amorphous silicon
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metal layer
drain electrode
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CN202310802606.6A
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王睿轩
谢俊烽
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HKC Co Ltd
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Abstract

本申请公开了一种显示面板、阵列基板及其制作方法，该方法包括：S10：提供衬底基板，在衬底基板上形成第一金属层，采用第一道光罩对第一金属层进行图案化处理以形成栅极，在栅极和衬底基板上依次形成栅极绝缘层、半导体层以及第二金属层，栅极绝缘层的材料为氧化硅或氮化硅；第二金属层包括第一区域和第二区域；S20：采用第二道光罩对第一区域的第二金属层以及半导体层进行图案化处理以形成源极、漏极以及非晶硅岛；其中，在阵列基板的正投影方向，非晶硅岛的边缘大于源极和漏极的边缘；S25：采用第三道光罩对第二区域的第二金属层进行图案化形成走线区。本申请结合4Mask工艺和5Mask工艺，从而提高良率、加强膜层结构。

Description

显示面板、阵列基板及其制作方法
技术领域
本申请涉及显示技术领域，具体是涉及一种显示面板、阵列基板及其制作方法。
背景技术
随着液晶显示面板的技术日益成熟，掩膜版(Photo mask)，又称光罩、光掩膜、光刻掩膜版等，是微电子制造，显示器制造中光刻工艺所使用的图形母版，由不透明的遮光薄膜在透明基板上形成掩膜图形并通过曝光将图形转印到产品基板上。现有5Mask工艺良率较稳定，膜层结构也更优秀，但是投入的人力、时间成本太大，产能不高。4Mask工艺产能更高，层叠覆盖效果会更好，但是对工艺的要求更高，良率也较低，膜层结构相比5Mask工艺更差。
发明内容
有鉴于此，本申请提供一种显示面板、阵列基板及其制作方法，以解决现有技术中5Mask工艺存在的成本高、产能低，以及4Mask工艺存在的工艺要求高、良率低的问题。
为了解决上述技术问题，本申请提供的第一个技术方案为：提供一种阵列基板的制作方法，包括以下步骤：
S10：提供衬底基板，在所述衬底基板上形成第一金属层，采用第一道光罩工艺对所述第一金属层进行图案化处理以形成栅极，在所述栅极和所述衬底基板上依次形成栅极绝缘层、半导体层以及第二金属层，所述栅极绝缘层的材料为氧化硅或氮化硅；其中，所述第二金属层包括第一区域和第二区域；
S20：采用第二道光罩工艺对所述第一区域的第二金属层以及所述半导体层进行图案化处理以形成源极、漏极以及非晶硅岛；所述非晶硅岛的边缘大于所述源极的边缘以及所述漏极的边缘；
S25：采用第三道光罩对所述第二区域的第二金属层进行图案化，以形成走线区；
S30：在所述栅极绝缘层、所述源极以及所述漏极上形成钝化层，采用第四道光罩工艺对所述钝化层进行图案化处理，以形成过孔；以及
S40：采用第五道光罩工艺在所述钝化层上图案化形成像素电极，所述像素电极通过所述过孔与所述漏极连接。
可选地，步骤S20包括以下步骤：
S201：在所述第一区域的第二金属层上涂覆光阻材料；
S202：采用所述第二道光罩对所述光阻材料曝光显影以形成第一光阻层；
S203：刻蚀去除所述第一光阻层未覆盖的所述第一区域的第二金属层；
S204：对所述第一光阻层进行灰化处理以形成第二光阻层，所述第二光阻层对应于所述源极和所述漏极；
S205：对所述第一区域的第二金属层进行刻蚀处理以形成所述源极和所述漏极；
S206：剥离所述第二光阻层；以及
S207：刻蚀去除未被所述源极以及所述漏极遮盖的所述半导体层。
其中，所述半导体层包括非晶硅层和N+非晶硅层，步骤S207还包括，刻蚀去除所述沟道区的所述N+非晶硅层以露出所述非晶硅层。
其中，所述第一区域的第二金属层对应于晶体管区域的元件区；所述第二区域的第二金属层对应于晶体管区域的所述走线区。
可选地，步骤S25包括以下步骤：
S251：在所述第二区域的第二金属层上涂覆光阻材料；
S252：采用所述第三道光罩对所述光阻材料曝光显影以形成第一光阻层；
S253：刻蚀去除所述第一光阻层未覆盖的所述第二区域的第二金属层；
S254：对所述第一光阻层进行灰化处理以形成第二光阻层，所述第二光阻层对应于所述走线区；
S255：对所述第二区域的第二金属层进行刻蚀处理以形成所述走线区。
其中，所述走线区设置于所述非晶硅岛、所述源极和所述漏极的侧面，用于对膜层间的电路进行连接。
其中，在所述阵列基板的正投影方向，所述源极的边缘与所述漏极的边缘长度相等；所述第二道光罩为半色调掩膜版。
为了解决上述技术问题，本申请提供的第二个技术方案为：提供一种阵列基板，包括衬底基板、栅极、栅极绝缘层、非晶硅岛、源极、漏极、钝化层和像素电极；栅极位于所述衬底基板上；栅极绝缘层覆盖所述栅极和所述衬底基板；非晶硅岛设置于所述栅极绝缘层上；源极、漏极设置于所述非晶硅岛上，所述源极和所述漏极之间形成沟道区；钝化层设置于所述栅极绝缘层、所述源极以及所述漏极上，所述钝化层上设置有过孔；以及像素电极设置于所述钝化层上，所述像素电极通过所述过孔与所述漏极连接；其中，述非晶硅岛的边缘大于所述源极的边缘以及所述漏极的边缘。
其中，所述非晶硅岛包括非晶硅层和N+非晶硅层，所述N+非晶硅层对应于所述源极和所述漏极，所述非晶硅层对应于所述源极、所述漏极以及沟道区。
其中，所述非晶硅岛、所述源极和所述漏极形成于第二金属层的第一区域。
其中，所述阵列基板还包括走线区，形成于所述第二金属层的第二区域；所述走线区设置于所述非晶硅岛、所述源极和所述漏极的侧面，并通过所述走线区导通所述非晶硅岛和所述漏极。
为了解决上述技术问题，本申请提供的第三个技术方案为：提供一种显示面板，包括阵列基板、彩膜基板和液晶层，所述阵列基板为上述任一项所述的阵列基板；彩膜基板与所述阵列基板相对设置；液晶层设置于所述阵列基板与所述彩膜基板之间。
本申请的有益效果：区别于现有技术，本申请的阵列基板及其制作方法，采用第二道光罩工艺对第一区域的第二金属层以及半导体层进行图案化处理以形成源极、漏极以及非晶硅岛；非晶硅岛的边缘大于源极的边缘以及漏极的边缘；采用第三道光罩对第二区域的第二金属层进行图案化形成走线区。本申请结合4Mask工艺和5Mask工艺，通过将第二金属层划分为第一区域和第二区域进行分开制备，通过第二道光罩对第一区域的第二金属层以及半导体层进行图案化，获得膜层结构更优秀的源极、漏极以及非晶硅岛；通过第三道光罩对第二金属层的第二区域进行图案化，形成膜层间Overlay(层叠覆盖)更优秀、对位效果更优的走线区，通过对半导体层(ACT)、源漏金属层(SD)和S-HTM(Half-Tone Mask，半色调掩膜版)的设计，使非晶硅基板的良率更高，膜层结构更优秀，Overlay的效果更好。从而克服4Mask工艺和5Mask工艺的缺陷，达到提高良率、加强膜层结构的目的。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请提供的阵列基板的制作方法的流程框图；
图2是图1提供的步骤S20的子步骤的流程框图；
图3A是本申请提供的在栅极和衬底基板上依次形成栅极绝缘层、半导体层以及第二金属层的工艺示意图；
图3B是本申请提供的通过半色调掩膜版形成第二金属层的工艺示意图；
图3C是本申请提供的形成元件区的工艺示意图；
图3D是本申请提供的通过湿法蚀刻工艺对第二金属层的第一区域进行蚀刻的工艺示意图；
图3E是本申请提供的通过干法蚀刻工艺对第一区域进行图案化处理以形成源极和漏极的工艺示意图；
图3F是本申请提供的通过干法蚀刻工艺对半导体层进行图案化处理的工艺示意图；
图3G是本申请提供的通过湿法蚀刻工艺对半导体层进行图案化处理以形成非晶硅岛、非晶硅层和N+非晶硅层的工艺示意图；
图3H是本申请提供的形成钝化层的工艺示意图；
图3I是本申请提供的对钝化层进行图案化处理以形成过孔的工艺示意图；
图3J是本申请提供的形成像素电极与过孔连接的工艺示意图；
图4是本申请提供的通过半色调掩膜版形成第二金属层的元件区和走线区的俯视结构示意图以及局部结构放大图；
图5A是本申请提供的通过第三道光罩以及干法蚀刻工艺对半导体层进行图案化处理的工艺示意图；
图5B是本申请提供的沉积第二金属层的工艺示意图；
图5C是本申请提供的对第二金属层的第二区域进行图案化处理以形成走线区的工艺示意图；
图5D是本申请提供的在走线区远离半导体层的一侧形成钝化层的工艺示意图；
图5E是本申请提供的对走线区的钝化层进行图案化处理以形成过孔的工艺示意图；
图5F是本申请提供在走线区形成像素电极与过孔连接的工艺示意图；
图6是本申请提供的阵列基板的结构示意图；
图7是本申请提供的显示面板的结构示意图。
附图标记说明：
10-衬底基板，20-第一金属层，201-栅极，21-第二掩膜版，30-栅极绝缘层，40-半导体层，401-非晶硅层，402-N+非晶硅层，50-非晶硅岛，60-第二金属层，61-元件区，62-走线区，63-半导体层延伸部，601-源极，602-漏极，603-沟道区，70-钝化层，701-过孔，80-像素电极，100-第一光阻层，200-第二光阻层，300-阵列基板，301-液晶层，3011-液晶子单元，302-彩膜基板，400-显示面板。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、的特征可以明示或者隐含地包括至少一个该特征。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
掩膜版是显示器制造过程中的图形“底片”，用于转移高精密电路设计，承载了图形设计和工艺技术等知识产权信息。掩模版用于显示器非晶硅基板的批量生产，是下游生产流程衔接的关键部分，是基板精度和质量的决定因素之一。
目前制作非晶硅基板用的基本为5Mask工艺，即需要五道光刻工艺，包括：第一道光刻工艺：形成栅电极图形；第二道光刻工艺：形成半导体图案化；第三道光刻工艺：形成源漏金属层；第四道光刻工艺：形成接触孔；第五道光刻工艺：形成ITO电极。每一道光刻工艺都包含了成膜、曝光、显影、刻蚀和剥离五个步骤。虽然5Mask工艺良率较稳定，膜层结构也更优秀，但是投入的人力，时间成本太大，产能不高，由此产生4Mask工艺。
4Mask和5Mask一样，只是4Mask为半色调掩膜版结构，与半导体层和源漏金属层用一张Mask。即4Mask工艺将半导体层与源漏金属层采用同一道Mask制作，产能更高，Overlay(层叠覆盖)效果更好，但是对工艺的要求更高，良率也较低，膜层结构相比5Mask更差。
为了解决上述问题，本申请结合4Mask工艺和5Mask工艺，提供了一种新的显示面板、阵列基板及其制作方法。
请参阅图1、图3A至图3F，图1是本申请提供的阵列基板的制作方法的流程框图；图3A是本申请提供的在栅极和衬底基板上依次形成栅极绝缘层、半导体层以及第二金属层的工艺示意图；图3B是本申请提供的通过半色调掩膜版形成第二金属层的工艺示意图；图3C是本申请提供的形成元件区的工艺示意图；图3D是本申请提供的通过湿法蚀刻工艺对第二金属层的第一区域进行蚀刻的工艺示意图；图3E是本申请提供的通过干法蚀刻工艺对第一区域进行图案化处理以形成源极和漏极的工艺示意图；图3F是本申请提供的通过干法蚀刻工艺对半导体层进行图案化处理的工艺示意图。
本申请提供的阵列基板300的制作方法，可以包括以下步骤：
S10：提供衬底基板10，在衬底基板10上形成第一金属层20，采用第一道光罩工艺对第一金属层20进行图案化处理以形成栅极201，在栅极201和衬底基板10上依次形成栅极绝缘层30、半导体层40以及第二金属层60。
具体的，如图3A所示，可采用物理气相沉积工艺沉积第一金属层20，第一金属层20的材料可以为铜、铝或钼；通过第一道光罩工艺对第一金属层20进行曝光、显影以及刻蚀处理，以在衬底基板10上形成栅极201。需要说明的是，本实施例图3A至图3J中省略了栅极201的形成过程，即第一道光罩的制备工艺均省略了，具体制程是从第二道光罩，也就是本申请的改进点开始的。
如图3A所示，在栅极201和衬底基板10上沉积栅极绝缘层30，在栅极绝缘层30上沉积半导体层40，在半导体层40上沉积第二金属层60；栅极绝缘层30的材料可以为氧化硅或氮化硅。如图3D所示，半导体层40包括层叠设置的非晶硅层401和N+非晶硅层402，非晶硅层401形成于栅极绝缘层30上，N+非晶硅层402形成于非晶硅层401上。
S20：采用第二道光罩工艺对第一区域的第二金属层60以及半导体层40进行图案化处理以形成源极601、漏极602以及非晶硅岛50，在阵列基板300的正投影方向，源极601的边缘与漏极602的边缘长度相等，且非晶硅岛50的边缘大于源极601的边缘以及漏极602的边缘。即，源极601的边缘与漏极602的边缘相对于非晶硅层401和N+非晶硅层402在两侧的长度相等。而在阵列基板300的正投影方向，非晶硅岛50的边缘大于源极601的边缘以及漏极602的边缘，使得在如图3D等图中所示的侧视方向，非晶硅岛50的长度在两侧均长于源极601的以及漏极602的长度。
具体的，如图3C至图3F所示，第一区域的第二金属层60对应于晶体管区域的元件区61，该元件区61即包括上述的源极601、漏极602以及非晶硅岛50，以形成TFT器件。通过单独的第二道光罩(如图3B所示的第二掩码版21)形成上述元件区61，通过第一光阻层100对第一区域进行刻蚀，避免形成源极601、漏极602以及非晶硅岛50的边缘对不齐等情况，从而使得形成的产品性能更好，避免形成上述边缘对不齐等情况，可以使得形成的源极601、漏极602以及非晶硅岛50等结构的膜层间Overlay(层叠覆盖)更优秀，对位效果更好，且导电性和透光率更好。在本实施例中，第二道光罩具体可以为半色调掩膜板。
需要说明的是，对半导体层40进行图案化处理以形成非晶硅岛50，包括对非晶硅层401和N+非晶硅层402均进行图案化处理，以去除非晶硅层尾纤和N+非晶硅层尾纤。
进一步的，如图2所示，步骤S20具体可以包括以下步骤：
具体请参阅图2、图3G至3J，图2是图1提供的步骤S20的子步骤的流程框图；图3G是本申请提供的通过湿法蚀刻工艺对半导体层进行图案化处理以形成非晶硅岛、非晶硅层和N+非晶硅层的工艺示意图；
图3H是本申请提供的形成钝化层的工艺示意图；图3I是本申请提供的对钝化层进行图案化处理以形成过孔的工艺示意图；图3J是本申请提供的形成像素电极与过孔连接的工艺示意图。
S201：在第一区域的第二金属层60上涂覆光阻材料。
S202：采用第二道光罩对光阻材料曝光显影以形成第一光阻层100。
如图3B所示，通过第二掩码版21在第二金属层60远离半导体层40的一侧形成第一光阻层100，第一光阻层100具体可以为光刻胶层。如图3B所示，采用半色调掩膜板对光阻材料进行曝光、显影，以除去位于两侧边缘和对应沟道区603的部分光阻材料，保留下来的光阻材料形成第一光阻层100，对应沟道区603的第一光阻层100的厚度小于对应其它区域的第一光阻层100的厚度。
S203：刻蚀去除第一光阻层100未覆盖的第一区域的第二金属层60。
具体的，如图3C所示，通过第一光阻层100对第二金属层60进行部分覆盖，然后通过干法刻蚀或者湿法刻蚀的方式去除未被第一光阻层100覆盖的区域，从而得到元件区61。例如可以采用湿法刻蚀的方式，由于湿法刻蚀具有各向同性，经湿法刻蚀处理之后的第一区域的第二金属层60(元件区61)在衬底基板10上的正投影位于第一光阻层100在衬底基板10上的正投影内，也就是说，至少未被第一光阻层100遮盖的第一区域的第二金属层60被去除，得到如图3C所示的元件区61。
如图3D所示，通过湿法刻蚀工艺得到元件区61之后，可以进一步通过湿法刻蚀的工艺非晶硅岛50进行刻蚀，形成非晶硅层401和N+非晶硅层402。由于现有技术中半导体层临近其他第二金属层形成的导线有漏电风险，因此本申请中将刻蚀后的非晶硅层401和N+非晶硅层402的边缘在阵列基板300的正投影方向的整体长度相比于元件区61的边缘更长，可以避免漏电的问题。如图3D和3E所示，本申请因为在元件区61应用了四道光罩的制程，使得半导体层40和源极601、漏极602通过一道光罩形成，因此元件区61膜层结构的对位精度高，元件尺寸更精确，且元件性能更佳。
S204：对第一光阻层100进行灰化处理以形成第二光阻层200，第二光阻层200对应于源极601和漏极602。
具体的，如图3E所示，对应于沟道区603的光阻材料被去除，保留下来的光阻材料形成第二光阻层200，第二光阻层200对应于后续需制备的源极601和漏极602。
S205：对第一区域的第二金属层60进行刻蚀处理以形成源极601和漏极602。
同样地，如图3F和3G所示，可以采用湿法刻蚀的方式以去除对应沟道区603的元件区61，保留下来的第一区域的第二金属层60形成源极601和漏极602。具体可以先通过掩膜工艺去除元件区61中心的部分，即去除不需要保留的部分，剩下的区域即位于去除区域的两侧，分别形成源极601和漏极602。如图3G所示，在源极601和漏极602之间的区域进行进一步刻蚀，形成位于源极601和漏极602之间的沟道区603。
S206：剥离第二光阻层200。
具体的，如图3G所示，将第二光阻层200从源极601和漏极602上剥离，使得源极601、漏极602以及沟道区603均裸露出来。在实际操作过程中，形成沟道区603的步骤以及剥离第二光阻层200的步骤可以在两个步骤中形成，也可以同步进行，本申请对此不做限制。
S207：刻蚀去除未被源极601以及漏极602遮盖的半导体层40。
具体的，半导体层40包括非晶硅层401和N+非晶硅层402，步骤S207还可以包括干法刻蚀工艺去除位于沟道区603的N+非晶硅层402以露出非晶硅层401。
同样地，采用干法刻蚀工艺去除位于沟道区603的N+非晶硅层402以露出非晶硅层401，从而完全除去位于沟道区603的N+非晶硅尾纤，即如图3H所示，位于沟道区603的N+非晶硅尾纤，使得非晶硅层401露出，进而形成TFT器件。由于无N+非晶硅尾纤的结构可以降低源极601和漏极602的金属面积，从而缩小TFT器件尺寸，节省版图空间。在本实施例中，去除沟道区的N+非晶硅层的厚度为以使得在保证TFT器件的功能完整的基础上，缩小TFT器件。
请参阅图4至5F，图4是本申请提供的通过半色调掩膜版形成第二金属层的元件区和走线区的俯视结构示意图以及局部结构放大图；图5A至5F是本申请提供的通过5Mask工艺制备第二金属层的走线区的工艺流程图。具体的，图5A是本申请提供的通过第三道光罩以及干法蚀刻工艺对半导体层进行图案化处理的工艺示意图；图5B是本申请提供的沉积第二金属层的工艺示意图；图5C是本申请提供的对第二金属层的第二区域进行图案化处理以形成走线区的工艺示意图；图5D是本申请提供的在走线区远离半导体层的一侧形成钝化层的工艺示意图；图5E是本申请提供的对走线区的钝化层进行图案化处理以形成过孔的工艺示意图；图5F是本申请提供在走线区形成像素电极与过孔连接的工艺示意图。
S25：采用第三道光罩对第二区域的第二金属层60进行图案化处理，以形成走线区62。
具体的，如图5B和5C所示，第二区域的第二金属层60对应于晶体管区域的走线区62，该走线区62设置于非晶硅岛50、源极601和漏极602的侧面，用于对膜层间的电路进行连接。从图5B中的第二金属层60形成图5C中的走线区62同样可以湿法刻蚀的工艺进行，此处不再赘述。由于走线区62的线路数量繁多且距离较近，采用单独的第三道光罩形成上述走线区62，可以使得多个走线之间的距离保持地比较清楚明确，不容易发生短路，且走线区62和元件区61分开制作，使得每层走线的效果发挥地更好。采用第三道光罩对走线区62进行图案化的步骤如图5A至5F所示。需要说明的是，图5A至5F中省略了栅极201的形成过程，即第一道光罩的制备工艺均省略了，具体制程是从第二道光罩，也就是本申请的改进点开始的。
设计时把第二金属层60的第一区域和半导体层40的图案分开设计，曝光时需要曝光两次(即5Mask工艺)，分别留下源极601、漏极602以及半导体层40的图案。
具体的，步骤S20和S25制作时，先通过半色调掩膜版曝光一次，如图4所示，在衬底基板10上留下Overlay更优秀的元件区61的图案，如图4中的A2部分和B2部分，其均具有半导体延伸部63，该半导体延伸部63具体为延伸至第二金属层60外侧、且没有被第二金属层60完全覆盖的半导体层40。
再对其他部分曝光两次，如图5C、图4中的A1部分和B1部分所示，留下膜层结构更优秀的走线区62的图案，从而使得既能保证元件区61的层叠效果，节省工序，又能防止走线区62的线路距离过近发生短路。从图4中的A1部分和B1部分可以看出，通过两次曝光形成走线区62的图中，不具有半导体延伸部63。
本实施例提供的制作方法实际上是在5Mask的工艺中，对元件区61采用4Mask工艺形成TFT元件区61。具体的曝光步骤为正常曝光流程，可以包括成膜、涂布、显影、曝光、刻蚀和剥离等。
S30：在栅极绝缘层30、源极601以及漏极602上形成钝化层70，采用第四道光罩工艺对钝化层70进行图案化处理，以形成过孔701。
具体的，如图3H和图5D所示，可以采用物理气相沉积的方法沉积钝化层70，钝化层70的材料可以为氧化物、氮化物或者氧氮化合物。如图5E所示，再通过第四道光罩工艺对钝化层70进行曝光、显影和刻蚀处理以形成过孔701，如图3I所示。
S40：采用第五道光罩工艺在钝化层上图案化形成像素电极80，像素电极80通过过孔701与漏极602连接。
具体的，在第二金属层60的第一区域，如图3I和3J所示，过孔701形成后，可通过溅射或热蒸发的方法沉积形成透明导电层(图未示)，然后通过第四道光罩工艺对透明导电层进行曝光、显影和刻蚀处理以形成像素电极80，像素电极80通过第一区域的过孔701与漏极602连接。
在第二金属层60的第二区域，如图5E和图5F所示，过孔701形成后，可通过溅射或热蒸发的方法沉积形成透明导电层(图未示)，然后通过第五道光罩工艺对透明导电层进行曝光、显影和刻蚀处理以形成像素电极80，像素电极80通过第一区域的过孔701与漏极602连接通过第二区域的过孔701与走线区62连接。
可以理解的是，相比传统的4Mask工艺和5Mask，采用本申请提供的制作方法形成的阵列基板300，其裸露在源极601和漏极602外的非晶硅尾纤的长度仅为经过步骤S205中的湿法刻蚀处理后，源极601和漏极602退至第二光阻层200后的距离，且该步骤中采用的湿法刻蚀方式仅刻蚀源极601和漏极602，后退距离较小，故可有效缩小形成的非晶硅岛50的面积，进而缩小TFT器件尺寸，且有效提升高背光强度下大尺寸高分辨液晶面板的显示质量。
请参阅图7，图7是本申请提供的阵列基板的结构示意图。
本申请还提供了一种阵列基板300，该阵列基板300包括衬底基板10、栅极201、栅极绝缘层30、非晶硅岛50、源极601、漏极602、钝化层70以及像素电极80。其中，栅极201位于衬底基板10上，栅极绝缘层30覆盖栅极201和衬底基板10，非晶硅岛50设置于栅极绝缘层30上。源极601和漏极602设置于非晶硅岛50上，源极601和漏极602之间形成沟道区603，钝化层70设置于栅极绝缘层30、源极601以及漏极602上，钝化层70上设置有过孔701，像素电极80设置于钝化层70上，像素电极80通过过孔701与漏极602连接导通。
其中，在阵列基板300的正投影方向，源极601的边缘与漏极602的边缘长度相等，非晶硅岛50的边缘大于源极601的边缘以及漏极602的边缘。
非晶硅岛50、源极601和漏极602形成于第二金属层60的第一区域，且非晶硅岛50、源极601和漏极602位于元件区61，具体可以参考前述内容以及图3A至图5F，此处不再赘述。
走线区62形成于第二金属层60的第二区域，走线区62设置于非晶硅岛50、源极601和漏极602的侧面，并通过走线区62导通非晶硅岛50和漏极602。
非晶硅岛50包括非晶硅层401和N+非晶硅层402，N+非晶硅层402对应于源极601和漏极602，非晶硅层401对应于源极601、漏极602以及沟道区603；非晶硅层401位于衬底基板10上，N+非晶硅层402位于非晶硅层401上，具体可以参考前述内容以及图3A至图5F，此处不再赘述。由于对应源极601的外侧和漏极602的外侧的栅极绝缘层30上无非晶硅尾纤和N+非晶硅尾纤，对应沟道区603的非晶硅层401上无N+非晶硅尾纤，因此能够避免折射或反射的光线照射到TFT器件裸露在外的部分半导体层40上时，导致TFT器件的漏电流增加的情况发生，进而提高TFT器件的光稳定性，同时能够缩小非晶硅岛50面积，进而缩小了TFT器件尺寸，有利于节省版图。
请参阅图7，图7是本申请提供的显示面板的结构示意图。
本申请还提供了一种显示面板400，包括阵列基板300、彩膜基板302和液晶层301，阵列基板300为上述任一项的阵列基板300，此处不再赘述。
彩膜基板302与阵列基板300相对设置；彩膜基板302包括衬底(图未示)、位于衬底靠近阵列基板300一侧的滤光层(图未示)、黑矩阵(图未示)和透明导电层(图未示)，以及位于衬底远离阵列基板300一侧的偏光片(图未示)。滤光层包括红、蓝、绿三个颜色的滤光膜。彩膜基板302还可以包括其他功能层，此处不做限制。
液晶层301设置于阵列基板300与彩膜基板302之间，液晶层301包括多个间隔设置的液晶子单元3011，用于透射入射到显示面板400的光线。
本申请提供的阵列基板及其制作方法，采用第二道光罩工艺对第一区域的第二金属层以及半导体层进行图案化处理以形成源极、漏极以及非晶硅岛；非晶硅岛的边缘大于源极的边缘以及漏极的边缘；采用第三道光罩对第二区域的第二金属层进行图案化形成走线区。本申请结合4Mask工艺和5Mask工艺，通过将第二金属层划分为第一区域和第二区域进行分开制备，通过第二道光罩对第一区域的第二金属层以及半导体层进行图案化，获得膜层结构更优秀的源极、漏极以及非晶硅岛；通过第三道光罩对第二金属层的第二区域进行图案化，形成膜层间Overlay(层叠覆盖)更优秀、对位效果更优的走线区，从而克服4Mask工艺和5Mask工艺的缺陷，达到提高良率、加强膜层结构的目的。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板的制作方法，其特征在于，包括以下步骤：
S10：提供衬底基板，在所述衬底基板上形成第一金属层，采用第一道光罩工艺对所述第一金属层进行图案化处理以形成栅极，在所述栅极和所述衬底基板上依次形成栅极绝缘层、半导体层以及第二金属层，所述栅极绝缘层的材料为氧化硅或氮化硅；其中，所述第二金属层包括第一区域和第二区域；
S20：采用第二道光罩工艺对所述第一区域的第二金属层以及所述半导体层进行图案化处理以形成源极、漏极以及非晶硅岛；其中，在所述阵列基板的正投影方向，所述非晶硅岛的边缘大于所述源极的边缘以及所述漏极的边缘；
S25：采用第三道光罩对所述第二区域的第二金属层进行图案化，以形成走线区；
S30：在所述栅极绝缘层、所述源极以及所述漏极上形成钝化层，采用第四道光罩工艺对所述钝化层进行图案化处理，以形成过孔；以及
S40：采用第五道光罩工艺在所述钝化层上图案化形成像素电极，所述像素电极通过所述过孔与所述漏极连接。
2.根据权利要求1所述的阵列基板的制作方法，其特征在于，步骤S20包括以下步骤：
S201：在所述第一区域的第二金属层上涂覆光阻材料；
S202：采用所述第二道光罩对所述光阻材料曝光显影以形成第一光阻层；
S203：刻蚀去除所述第一光阻层未覆盖的所述第一区域的第二金属层；
S204：对所述第一光阻层进行灰化处理以形成第二光阻层，所述第二光阻层对应于所述源极和所述漏极；
S205：对所述第一区域的第二金属层进行刻蚀处理以形成所述源极和所述漏极；
S206：剥离所述第二光阻层；以及
S207：刻蚀去除未被所述源极以及所述漏极遮盖的所述半导体层。
3.根据权利要求2所述的阵列基板的制作方法，其特征在于，所述半导体层包括非晶硅层和N+非晶硅层，步骤S207还包括，刻蚀去除所述沟道区的所述N+非晶硅层以露出所述非晶硅层。
4.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述第一区域的第二金属层对应于晶体管区域的元件区；所述第二区域的第二金属层对应于晶体管区域的所述走线区。
5.根据权利要求1所述的阵列基板的制作方法，其特征在于，步骤S25包括以下步骤：
S251：在所述第二区域的第二金属层上涂覆光阻材料；
S252：采用所述第三道光罩对所述光阻材料曝光显影以形成第一光阻层；
S253：刻蚀去除所述第一光阻层未覆盖的所述第二区域的第二金属层；
S254：对所述第一光阻层进行灰化处理以形成第二光阻层，所述第二光阻层对应于所述走线区；
S255：对所述第二区域的第二金属层进行刻蚀处理以形成所述走线区。
6.根据权利要求5所述的阵列基板的制作方法，其特征在于，所述走线区设置于所述非晶硅岛、所述源极和所述漏极的侧面，用于对膜层间的电路进行连接。
7.根据权利要求1所述的阵列基板的制作方法，其特征在于，在所述阵列基板的正投影方向，所述源极的边缘与所述漏极的边缘长度相等；所述第二道光罩为半色调掩膜版。
8.一种阵列基板，其特征在于，所述阵列基板通过上述权利要求1至7任一项所述的阵列基板的制作方法制备得到；所述阵列基板包括：
衬底基板；
栅极，位于所述衬底基板上；
栅极绝缘层，覆盖所述栅极和所述衬底基板；
非晶硅岛，设置于所述栅极绝缘层上；
源极、漏极，设置于所述非晶硅岛上，所述源极和所述漏极之间形成沟道区；
钝化层，设置于所述栅极绝缘层、所述源极以及所述漏极上，所述钝化层上设置有过孔；以及
像素电极，设置于所述钝化层上，所述像素电极通过所述过孔与所述漏极连接；
其中，在所述阵列基板的正投影方向，所述非晶硅岛的边缘大于所述源极的边缘以及所述漏极的边缘；所述非晶硅岛包括非晶硅层和N+非晶硅层，所述N+非晶硅层对应于所述源极和所述漏极，所述非晶硅层对应于所述源极、所述漏极以及沟道区；所述非晶硅岛、所述源极和所述漏极形成于第二金属层的第一区域。
9.根据权利要求8所述的阵列基板，其特征在于，还包括：
走线区，形成于所述第二金属层的第二区域；所述走线区设置于所述非晶硅岛、所述源极和所述漏极的侧面，并通过所述走线区导通所述非晶硅岛和所述漏极。
10.一种显示面板，其特征在于，包括：
阵列基板，所述阵列基板为上述权利要求8-9任一项所述的阵列基板；
彩膜基板，与所述阵列基板相对设置；
液晶层，设置于所述阵列基板与所述彩膜基板之间。
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