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CN116936635A - 半导体装置及其制造方法 - Google Patents

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CN116936635A
CN116936635A CN202210361353.9A CN202210361353A CN116936635A CN 116936635 A CN116936635 A CN 116936635A CN 202210361353 A CN202210361353 A CN 202210361353A CN 116936635 A CN116936635 A CN 116936635A
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CN
China
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region
semiconductor device
trench
substrate
dielectric
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CN202210361353.9A
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陈劲甫
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Agco Microelectronics Shenzhen Co ltd
Original Assignee
Agco Microelectronics Shenzhen Co ltd
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Publication date
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Priority to US18/122,153 priority patent/US20230327015A1/en
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

本发明公开半导体装置及其制造方法，包括第一导电类型的基底和阱区、沟槽、第一沟槽栅极、第二沟槽栅极、介电分隔部及介电衬层。阱区设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一和第二沟槽栅极彼此侧向分离，且设置于沟槽内。介电分隔部设置于沟槽内，且位于第一和第二沟槽栅极之间，其中介电分隔部的底面中心线区域向下突出，低于介电分隔部的底面两侧区域。介电衬层设置于沟槽内，且位于第一和第二沟槽栅极的底面下方，其中在第一和第二沟槽栅极的底面的水平线以下，介电分隔部的厚度大于介电衬层的厚度。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术，特别是涉及一种包含沟槽型功率晶体管的半导体装置及其制造方法。
背景技术
在电力电子技术中通常会使用功率晶体管，功率金属氧化物半导体场效晶体管(power MOSFET)是最常被应用在功率转换系统的组件，其包含水平式结构，例如横向扩散金属氧化物半导体(laterally-diffused metal-oxide semiconductor，LDMOS)场效晶体管(field effect transistor，FET)，以及垂直式结构，例如平面型栅极金属氧化物半导体场效晶体管(planar gate MOSFET)、沟槽型栅极金属氧化物半导体场效晶体管(trenchgate MOSFET)，沟槽型栅极MOSFET将栅极设置于沟槽内，沟槽型栅极MOSFET相较于平面型栅极MOSFET具有缩小组件单元尺寸、降低寄生电容等好处，但是在导通电阻(on-stateresistance，Ron)和击穿电压(breakdown voltage)等方面，传统的沟槽型栅极MOSFET仍无法完全满足在电力电子应用上的各种需求。
发明内容
有鉴于此，本发明提出一种包含沟槽型功率晶体管的半导体装置及其制造方法，以满足沟槽型功率晶体管在电力电子应用上的各种需求，例如降低导通电阻、降低单位阻值(spreading resistance，Rsp)、提高或维持击穿电压等，以利于大电流、低电压组件的需求，使其更有效率地应用于电源管理系统(battery management system，BMS)。
根据本发明的一实施例，提供一种半导体装置，包括基底、阱区、沟槽、第一沟槽栅极、第二沟槽栅极、介电分隔部及介电衬层。基底具有第一导电类型，阱区具有第一导电类型且设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一沟槽栅极和第二沟槽栅极彼此侧向分离，且设置于沟槽内。介电分隔部设置于沟槽内，且位于第一沟槽栅极和第二沟槽栅极之间，其中介电分隔部的底面中心线区域向下突出，低于介电分隔部的底面两侧区域。介电衬层设置于沟槽内，且位于第一沟槽栅极和第二沟槽栅极的底面下方，其中在第一沟槽栅极和第二沟槽栅极的底面的水平线以下，介电分隔部的厚度大于介电衬层的厚度。
根据本发明的一实施例，提供一种半导体装置，包括基底、阱区、沟槽、第一沟槽栅极、第二沟槽栅极、介电分隔部、第一掺杂区及第二掺杂区。基底具有第一导电类型，阱区具有第一导电类型，且设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一沟槽栅极和第二沟槽栅极彼此侧向分离，且设置于沟槽内。介电分隔部设置于沟槽内，且位于第一沟槽栅极和第二沟槽栅极之间。第一掺杂区和第二掺杂区具有第一导电类型，彼此侧向分离，且设置于基底内，其中第一掺杂区和第二掺杂区分别位于阱区的两侧，且阱区的掺杂浓度高于第一掺杂区和第二掺杂区各自的掺杂浓度。
根据本发明的一实施例，提供一种半导体装置，包括基底、阱区、沟槽、第一沟槽栅极、第二沟槽栅极及介电分隔部。基底具有第一导电类型，阱区具有第一导电类型，且设置于基底内，沟槽设置于基底内，且位于阱区的正上方。第一沟槽栅极和第二沟槽栅极彼此侧向分离，且设置于沟槽内，介电分隔部设置于沟槽内，且第一沟槽栅极和第二沟槽栅极之间的空间被介电分隔部填满。
根据本发明的一实施例，提供一种半导体装置的制造方法，包括以下步骤：提供具有第一导电类型的基底，形成沟槽于基底内；在沟槽的侧壁和底面上顺向地形成介电衬层；在沟槽内形成彼此侧向分离的第一沟槽栅极和第二沟槽栅极，并露出位于沟槽的底面上的介电衬层的一部分；形成阱区于基底内，其中阱区位于第一沟槽栅极和第二沟槽栅极之间的区域正下方；进行热氧化工艺，以在沟槽内形成氧化层；以及在沟槽内填充介电材料层，其中介电材料层和氧化层构成介电分隔部，介电分隔部位于第一沟槽栅极和第二沟槽栅极之间，且介电分隔部的底面中心线区域向下突出，低于介电分隔部的底面两侧区域。
附图说明
为了使下文更容易被理解，在阅读本发明时可同时参考图式及其详细文字说明。通过本文中的具体实施例并参考相对应的图式，俾以详细解说本发明的具体实施例，并用以阐述本发明的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。
图1是根据本发明一实施例所绘示的半导体装置的一个重复单元的剖面示意图和局部区域的放大图。
图2是根据本发明一实施例所绘示的半导体装置的一个重复单元的剖面示意图和局部区域的放大图，用以标示说明半导体装置的各部件的尺寸。
图3、图4和图5是根据本发明一实施例所绘示的半导体装置的制造方法的各阶段的剖面示意图。
图6是根据本发明一实施例所绘示的半导体装置的连续四个重复单元的立体透视示意图。
图7是根据本发明一实施例所绘示的半导体装置在开关导通时，局部区域的电压等位线分布示意图。
图8是根据本发明一实施例所绘示的半导体装置在开关导通时，局部区域的电流强度分布示意图。
图9是根据本发明一实施例所绘示的半导体装置的导通电阻分布示意图。
附图标记
100…半导体装置
100U…重复单元
101…基底
102…基底的底部
103…阱区
104…氧化层
105…漏极电极
106…介电材料层
107…外延层
107-1…第一掺杂区
107-2…第二掺杂区
109-1…第一基体区
109-1B…第一倾斜底面
109-2…第二基体区
109-2B…第二倾斜底面
110…共享漏极区
111-1…第一源极区
111-2…第二源极区
112-1、112-2…重掺杂区
113-1…第一源极电极
113-2…第二源极电极
114…沟槽
115-1…第一沟槽栅极
115-1C…第一圆弧顶角
115-2…第二沟槽栅极
115-2C…第二圆弧顶角
117…介电分隔部
117B1…底面中心线区域
117B2…底面两侧区域
118…介电衬层
118-1…第一介电衬层
118-2…第二介电衬层
T1、T2、T3、T4、T5…厚度
W1、W2、W3、W4、W5、W6…宽度
H1、H2、H3…深度
119…层间介电层
120…图案化硬掩膜
122…开口
E、F…区域
P、L…水平线
113-1R、113-2R、101R…电阻
109-1R、109-2R…通道电阻
具体实施方式
本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对“第一特征形成在第二特征上或上方”的叙述，其可以是指“第一特征与第二特征直接接触”，也可以是指“第一特征与第二特征间另存在有其他特征”，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：“在...之下”，“低”，“下”，“上方”，“之上”，“上”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图式中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应通过类似的方式予以解释。
虽然本发明使用第一、第二、第三等等用词，以叙述种种组件、部件、区域、层、及/或区块(section)，但应了解此等组件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一组件、部件、区域、层、及/或区块与另一个组件、部件、区域、层、及/或区块，其本身并不意含及代表该组件有任何之前的序数，也不代表某一组件与另一组件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一组件、部件、区域、层、或区块亦可以第二组件、部件、区域、层、或区块的词称之。
本发明中所提及的“约”或“实质上”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”或“实质上”的情况下，仍可隐含“约”或“实质上”的含义。
本发明中所提及的“耦接”、“耦合”、“电连接”一词包含任何直接及间接的电气连接手段。举例而言，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或通过其他装置或连接手段间接地电气连接至该第二部件。
虽然下文藉由具体实施例以描述本发明的发明，然而本发明的发明原理亦可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于本领域技术人员的知识范围。
本发明关于包含沟槽型栅极功率晶体管的半导体装置，其在一个重复单元(cell)的沟槽内设置彼此侧向分离的两个沟槽栅极，在这两个沟槽栅极之间设置介电分隔部，并且在沟槽正下方设置阱区，其中阱区的掺杂浓度高于阱区两侧的掺杂区的掺杂浓度，并且基底的底部也具有较阱区高的掺杂浓度。本发明的实施例利用掺杂浓度较高的阱区和基底的底部一起作为共享漏极区，并藉由沟槽内的两个沟槽栅极的设置，达到降低半导体装置的源极-源极导通电阻和单位阻值的效果，其有利于大电流(最大电流密度例如为5.0E-2A/cm2至1.0A/cm2)、低电压(源极-源极电压例如为12-30V)组件的需求，使得本发明的半导体装置能有效率地应用于电源管理系统(BMS)。
图1是根据本发明一实施例所绘示的半导体装置的一个重复单元(cell)的剖面示意图。如图1所示，在一实施例中，半导体装置100包含基底101，基底101具有第一导电类型，且包含基底的底部102和设置于基底的底部102上方的外延层107。基底的底部102为第一导电类型的重掺杂基底，例如为n型重掺杂基底(N+substrate)，在基底的底部102上形成有外延层107，外延层107具有第一导电类型，例如为n型硅外延层，且在外延层107中形成有阱区103以及位于阱区103两侧的第一掺杂区107-1和第二掺杂区107-2。第一掺杂区107-1和第二掺杂区107-2彼此侧向分离，且设置基底101的外延层107中，其中阱区103、第一掺杂区107-1和第二掺杂区107-2均具有第一导电类型，且阱区103的掺杂浓度高于第一掺杂区107-1和第二掺杂区107-2各自的掺杂浓度，而基底的底部102的掺杂浓度则高于阱区103的掺杂浓度。根据本发明的实施例，基底的底部102和阱区103可一起作为共享漏极区(commondrain region)110，半导体装置100的漏极电极105设置于基底101的底面上，位于基底的底部102下方。在一实施例中，第一掺杂区107-1和第二掺杂区107-2具有相同的掺杂浓度，例如均为基底的底部102上的外延层的掺杂浓度，阱区103的掺杂浓度则高于第一掺杂区107-1和第二掺杂区107-2的此相同的掺杂浓度。另外，在一实施例中，基底的底部102的掺杂浓度可以从基底101的底面到阱区103的方向上逐渐减少，亦即基底的底部102的掺杂浓度可以是梯度渐变的。
此外，半导体装置100还包含沟槽114设置于基底101的外延层107中，且沟槽114位于阱区103的正上方。根据本发明的实施例，在沟槽114内设置有彼此侧向分离的第一沟槽栅极115-1和第二沟槽栅极115-2，并且在沟槽114内还设置有介电分隔部117，其位于第一沟槽栅极115-1和第二沟槽栅极115-2之间。根据本发明的一实施例，第一沟槽栅极115-1和第二沟槽栅极115-2之间的空间被介电分隔部117填满，亦即在第一沟槽栅极115-1和第二沟槽栅极115-2之间的介电分隔部117内并无其他部件，例如在介电分隔部117内没有其他栅极电极或场板(field plate)等部件。在一些实施例中，如图1所示，第一沟槽栅极115-1上端具有第一圆弧顶角115-1C邻接介电分隔部117，且第二沟槽栅极115-2上端具有第二圆弧顶角115-2C邻接介电分隔部117。请参阅图1中的局部区域E的放大图，其中介电分隔部117的底面中心线区域117B1向下突出，且低于介电分隔部的底面两侧区域117B2。另外，在沟槽114内还设置有介电衬层118，其内衬于沟槽114的侧壁和底面，且位于第一沟槽栅极115-1和第二沟槽栅极115-2的底面下方，介电衬层118包含第一介电衬层118-1设置于第一沟槽栅极115-1的外侧和底面下，以及第二介电衬层118-2设置于第二沟槽栅极115-2的外侧和底面下。如图1的局部区域E的放大图所示，根据本发明的实施例，在切齐第一沟槽栅极115-1和第二沟槽栅极115-2的最低底面的水平线P以下，介电分隔部117的厚度T1大于第一介电衬层118-1和第二介电衬层118-2各自的厚度T2。
根据本发明的实施例，由于基底的底部102的掺杂浓度和阱区103的掺杂浓度均高于第一掺杂区107-1和第二掺杂区107-2各自的掺杂浓度，而且阱区103邻接于沟槽114的底面，因此可以降低半导体装置100的导通电阻。此外，由于介电分隔部117的底面中心线区域117B1会向下突出，而具有较大的厚度T1，因此可以避免阱区103与沟槽栅极(例如第一沟槽栅极115-1及/或第二沟槽栅极115-2)之间发生电流击穿，而得以提升半导体装置100的耐压能力。
继续参阅图1，在一实施例中，半导体装置100还包含第一基体区109-1和第二基体区109-2设置于基底101中，第一基体区109-1和第二基体区109-2具有与前述第一导电类型相反的第二导电类型，例如为p型基体区(p-body)，第一基体区109-1和第二基体区109-2分别设置第一掺杂区107-1和第二掺杂区107-2的正上方，且位于沟槽114的两侧。此外，半导体装置100还包含第一源极区111-1和第二源极区111-2，分别邻接第一基体区109-1和第二基体区109-2，第一源极区111-1和第二源极区111-2具有第一导电类型，例如为n型重掺杂区。半导体装置100还包含层间介电层119覆盖于基底101的外延层107之上，并且层间介电层119覆盖于第一源极区111-1、第二源极区112-1、介电分隔部117以及形成于外延层107中的其他部件上，第一源极电极113-1和第二源极电极113-2贯穿层间介电层119，分别延伸至第一基体区109-1和第二基体区109-2中，且第一源极区111-1邻接第一源极电极113-1，第二源极区112-1邻接第二源极电极113-1。
如图1所示，在一些实施例中，半导体装置100的阱区103侧向分离于第一基体区109-1及第二基体区109-2，且阱区103的顶面低于第一基体区109-1和第二基体区109-2的最低底面。另外，第一基体区109-1和第二基体区109-2各自的最低底面高于沟槽114的底面。根据本发明的一些实施例，第一基体区109-1和第二基体区109-2可各自具有第一倾斜底面109-1B与第二倾斜底面109-2B，第一倾斜底面109-1B与第二倾斜底面109-2B可以是多阶梯状底面或多圆弧状底面，其中第一倾斜底面109-1B对应到第一源极区111-1处较高，且对应到第一源极电极113-1处较低，第二倾斜底面109-2B对应到第二源极区111-2处较高，且对应到第二源极电极113-2处较低。
根据本发明的实施例，位于第一源极电极113-1正下方的第一基体区109-1可以具有较高的掺质浓度，且位于第二源极电极113-2正下方的第二基体区109-2亦可以具有较高的掺质浓度，而得以避免电流直接从第一掺杂区107-1和第二掺杂区107-2贯穿至第一源极电极113-1和第二源极电极113-2的底部。
图2是根据本发明一实施例所绘示的半导体装置的一个重复单元的剖面示意图和局部区域的放大图，其用以说明半导体装置的各部件的尺寸。如图2所示，在一些实施例中，于横向方向(例如X轴方向)上，半导体装置100的沟槽114的顶面的宽度W1，也是介电分隔部117的顶面的宽度，可以是约425纳米(nm)至约475nm，例如约为455nm。介电分隔部117的深度H1可以是约500纳米(nm)至约650nm，例如约为570nm。介电分隔部117的大部分区域和底面的宽度W2可以是约135纳米(nm)至约175nm，例如约为150nm。第一沟槽栅极115-1和第二沟槽栅极115-2的大部分区域的各自的宽度W3可以大致上相同，大约在100纳米(nm)至约130nm，例如约为125nm。在第一源极电极113-1、第二源极电极113-2与沟槽114之间的第一源极区111-1和第二源极区111-2的各自的宽度W4可以大致上相同，大约在75纳米(nm)至约125nm，例如约为100nm。在一个重复单元(cell)中，第一源极电极113-1和第二源极电极113-2各自的宽度W5可以大致上相同，大约在50纳米(nm)至约100nm，例如约为75nm。漏极电极105的宽度W6可以是约700纳米(nm)至约900nm，例如约为800nm。基底101(包含基底的底部102和其上方的外延层107)的深度H2，亦即从第一源极区111-1和第二源极区111-2的顶面到基底的底部102的底面的距离，可以是约900纳米(nm)至约1100nm，例如约为1000nm。第一源极电极113-1和第二源极电极113-2各自延伸到第一基体区109-1和第二基体区109-2中的深度H3，亦即从第一源极区111-1和第二源极区111-2的顶面到第一源极电极113-1和第二源极电极113-2的底面的距离，可以是约100纳米(nm)至约200nm，例如约为150nm。以上各部件的尺寸数值仅为举例说明，但不限于此，可以依据半导体装置100的实际电性需求，来调整上述各部件的尺寸数值。此外，根据本发明的实施例，半导体装置100的介电分隔部117的顶面的宽度W1大于介电分隔部117的底面的宽度W2。另外，第一沟槽栅极115-1的最大宽度(例如宽度W3)和第二沟槽栅极115-2的最大宽度(例如宽度W3)均小于介电分隔部117的最小宽度(例如宽度W2)。
继续参阅图2，其中还绘示局部区域F的放大图，介电分隔部117和邻接的介电衬层118可构成鸟嘴结构(bird's beak structure)，介电衬层118邻接介电分隔部117的部分的厚度T4大于介电衬层118远离介电分隔部117的部分的厚度T3，在一些实施例中，厚度T4可以是约300埃至约例如约为厚度T3可以是约200埃至约例如约为另外，在切齐介电衬层118的最低底面的水平线L以下，亦即介电分隔部117的向下突出部分的厚度T5可以是约100埃至约例如约为以上各厚度的数值仅为举例说明，但不限于此，可以依据半导体装置100的实际电性需求，来调整上述各厚度的数值。
图3、图4和图5是根据本发明一实施例所绘示的半导体装置的制造方法的各阶段的剖面示意图。首先，参阅图3，提供基底101，包含基底的底部102和形成在基底的底部102上的外延层107，在一实施例中，基底的底部102为第一导电类型的重掺杂基底，例如为n型重掺杂硅基底(N+Si substrate)，外延层107为第一导电类型的硅外延层，且外延层107的掺杂浓度低于基底的底部102的掺杂浓度，例如基底的底部102的最高掺杂浓度约为6E19cm-3，外延层107的掺杂浓度约为7E16cm-3，但不限于此。根据本发明的实施例，基底的底部102和外延层107可以由相同的半导体材料所组成，例如均为硅外延层。接着，在基底101的顶面上形成图案化硬掩膜120，可藉由光微影与蚀刻工艺形成图案化硬掩膜120，使得图案化硬掩膜120的开口对应于后续形成沟槽的预定区域。然后，于步骤S301，对基底101进行蚀刻工艺，以在外延层107中形成沟槽114。接着，于步骤S303，在沟槽114的侧壁和底面上、以及图案化硬掩膜120的顶面和侧壁上顺向地(conformally)形成介电衬层118。在一些实施例中，介电衬层118例如为氧化硅、氮化硅、氮氧化硅或高介电常数的介电材料，可藉由热氧化、化学气相沉积(CVD)或物理气相沉积(PVD)方式形成介电衬层118，介电衬层118的厚度可以是约200埃至约但不限于此。
然后，参阅图4，于步骤S305，在沟槽114内形成彼此侧向分离的第一沟槽栅极115-1和第二沟槽栅极115-2。根据本发明的实施例，可以先在沟槽114内和图案化硬掩膜120上顺向地沉积导电材料层于介电衬层118上，导电材料层可以是多晶硅、掺杂的多晶硅、金属硅化物、金属、合金或其他合适的导电材料，之后利用异向性蚀刻工艺移除导电材料层的水平部分，例如移除在沟槽114底面上和图案化硬掩膜120顶面上的导电材料层，留下导电材料层的垂直部分在沟槽114内，以形成第一沟槽栅极115-1和第二沟槽栅极115-2，并露出位于沟槽114的底面上的介电衬层118的一部分，并且经由异向性蚀刻工艺形成的第一沟槽栅极115-1和第二沟槽栅极115-2的相对内侧各自具有圆弧顶角115-1C、115-2C。接着，于步骤S307，经由第一沟槽栅极115-1和第二沟槽栅极115-2之间的开口，对外延层107进行离子注入工艺，注入第一导电类型的离子以形成阱区103，例如为n型重掺杂区(N+region)，使得阱区103位于第一沟槽栅极115-1和第二沟槽栅极115-2之间的区域正下方。由于第一沟槽栅极115-1和第二沟槽栅极115-2可作为离子注入工艺的掩膜，因此此时阱区103的宽度可大致上等于第一沟槽栅极115-1和第二沟槽栅极115-2之间的区域的宽度。
然后，继续参阅图4，于步骤S309，进行热氧化工艺，以在沟槽114内形成氧化层104，此时第一沟槽栅极115-1和第二沟槽栅极115-2露出的表面会被氧化，使得第一沟槽栅极115-1和第二沟槽栅极115-2的宽度相较于步骤S305完成时所形成的初始宽度略减，并且也可藉由此热氧化工艺以氧化阱区103的部分顶面，而在第一沟槽栅极115-1和第二沟槽栅极115-2之间开口下方的区域中，形成相较于沟槽114的最初底面向下突出的氧化层104，使得位于沟槽114底面的中间区域的介电部分厚度增加，例如为介电衬层118的初始厚度加上氧化层104的厚度，同时阱区103的宽度也可经由此热氧化工艺而加宽，例如阱区103的宽度可大于第一沟槽栅极115-1和第二沟槽栅极115-2之间的区域的宽度。此外，位于阱区103两侧的外延层107则分别构成如图1所示的第一掺杂区107-1和第二掺杂区107-2。在一些实施例中，基底的底部102、外延层107和阱区103均为第一导电类型，且基底的底部102的掺杂浓度可在由底面至顶面的方向上逐渐减少，外延层107的掺杂浓度低于基底的底部102的最低掺杂浓度，亦即基底101的掺杂浓度在由底部至顶部的方向上逐渐减少，且靠近基底101的顶面的掺杂浓度较低的外延层107构成第一掺杂区107-1和第二掺杂区107-2，而阱区103则为重掺杂区，因此阱区103的掺杂浓度高于第一掺杂区107-1和第二掺杂区107-2的掺杂浓度。
然后，参阅图5，于步骤S311，在沟槽114内填充介电材料层106，并且介电材料层106还沉积于图案化硬掩膜120顶面上。接着，于步骤S313，进行化学机械平坦化(CMP)工艺或回蚀刻(etching back)工艺，以移除图案化硬掩膜120和部分的介电材料层106，使得沟槽114内的氧化层104和介电材料层106的顶面与基底101的外延层107的顶面齐平，其中留在沟槽114内的氧化层104和介电材料层106构成介电分隔部117，介电分隔部117位于第一沟槽栅极115-1和第二沟槽栅极115-2之间，且介电分隔部117的底面中心线区域117B1向下突出，低于介电分隔部117的底面两侧区域117B2(参阅图1所示)。
继续参阅图5，于步骤S315，在基底101的外延层107中形成第一基体区109-1和第二基体区109-2。可使用不同注入能量、不同离子束密度、相同导电类型的多道离子注入工艺，于外延层107中注入第二导电类型的离子，以同时于沟槽114的两侧分别形成第一基体区109-1和第二基体区109-2，并且使得第一基体区109-1和第二基体区109-2各自具有多阶梯状底面或多圆弧状底面。然后，在第一基体区109-1和第二基体区109-2中注入第一导电类型的离子，以形成第一源极区111-1和第二源极区111-2，分别邻接且位于第一基体区109-1和第二基体区109-2正上方。接着，在基底101上方沉积层间介电层119，并利用光微影和蚀刻工艺在层间介电层119内形成第一源极电极和第二源极电极的开口122，开口122分别贯穿层间介电层119以及第一源极区111-1、或层间介电层119以及第二源极区111-2，并分别向下延伸至第一基体区109-1和第二基体区109-2中，到达第一基体区109-1和第二基体区109-2的一深度位置。之后，经由开口122进行第二导电类型的离子注入工艺，以分别在第一基体区109-1和第二基体区109-2中形成重掺杂区112-1和112-2，例如为p型重掺杂区(P+region)，然后于开口122内填充金属材料，以形成如图1所示的第一源极电极113-1和第二源极电极113-2，完成半导体装置100。
图6是根据本发明一实施例所绘示的半导体装置的连续四个重复单元的立体透视示意图。如图6所示，半导体装置的连续四个重复单元100U沿着横向方向(例如X轴方向)排列，半导体装置的第一源极区111-1长轴实质上沿着纵向方向(例如Y轴方向)延伸，且位于第一源极电极113-1的底部的两侧，第二源极区111-2长轴实质上也沿着纵向方向(例如Y轴方向)延伸，且位于第二源极电极113-2的底部的两侧，并且第一源极电极113-1和第二源极电极113-2长轴实质上也是沿着纵向方向(例如Y轴方向)延伸。
图7是根据本发明一实施例所绘示的半导体装置在开关导通时，局部区域的电压等位线分布示意图。图7中的VSS为导通电压，例如为0.1伏特(V)，如图7所示，根据本发明的实施例，当半导体装置100在开关导通时，半导体装置的阱区103和基底的底部102具有良好的阻隔效果，使得第一源极区111-1仍保有较高电压，藉此可以改善半导体装置100的导通阻值，使得通道区电阻值降低约50％，达到降低半导体装置的单位阻值(Rsp)的效果，有利于大电流、低电压组件的应用。
图8是根据本发明一实施例所绘示的半导体装置在开关导通时，局部区域的电流强度分布示意图。如图8所示，根据本发明的实施例，当半导体装置100在开关导通时，电流路径801由第一源极区111-1沿着第一沟槽栅极115-1的侧面向下流，并沿着第一沟槽栅极115-1的底部流向第二沟槽栅极115-2的底部，再沿着第二沟槽栅极115-2的侧面向上流到第二源极区111-2，其中沿着整个沟槽外围的通道区具有较高电流强度，证明本发明的实施例的半导体装置100可以有效地降低导通阻值，有利于大电流、低电压组件的应用。
图9是根据本发明一实施例所绘示的半导体装置的导通电阻分布示意图。如图9所示，在一实施例中，半导体装置100的源极-源极导通电阻(Rss)由第一源极电极113-1的电阻113-1R、沿着第一沟槽栅极115-1外围的通道电阻109-1R、外延层107的电阻101R、沿着第二沟槽栅极115-2外围的通道电阻109-2R以及第二源极电极113-2的电阻113-2R所组成。由于本发明的半导体装置100在同一沟槽内设置第一沟槽栅极115-1和第二沟槽栅极115-2，使得本发明的半导体装置100的单元间距(pitch)相较于传统的单一沟槽栅极结构的单元间距可以缩减为约80％，让本发明的半导体装置的信道电阻109-1R和109-2R降低为约80％。此外，如图1所示，由于本发明的半导体装置100的介电分隔部117具有相较于底面两侧区域117B2向下突出的底面中心线区域117B1，亦即介电分隔部117具有较厚的底部，并且在介电分隔部117正下方具有第一导电类型的重掺杂的阱区103，相较于传统的单一沟槽栅极结构的MOS组件，可以让本发明的半导体装置的外延层107的电阻101R降低为约55％。另外，由于本发明的半导体装置的顶面的源极电极113-1、113-2可以利用重分布层(redistribution layer，RDL)形成共享源极布局(common source layout)，而可以省略承载基底，使得本发明的半导体装置不具有承载基底电阻。因此，本发明的半导体装置相较传统的单一沟槽栅极结构的MOS组件，除了可以大幅地降低源极-源极导通电阻，进而降低半导体装置的单位阻值(Rsp)，亦可以维持一定的击穿电压，因而有利于大电流、低电压组件的应用，并且可提高电源管理系统的效率。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，均应属本发明的涵盖范围。

Claims (27)

1.一种半导体装置，其特征在于，包括：
一基底，具有一第一导电类型；
一阱区，具有所述第一导电类型，设置于所述基底内；
一沟槽，设置于所述基底内，且位于所述阱区的正上方；
一第一沟槽栅极和一第二沟槽栅极，彼此侧向分离且设置于所述沟槽内；
一介电分隔部，设置于所述沟槽内，且位于所述第一沟槽栅极和所述第二沟槽栅极之间，其中所述介电分隔部的底面中心线区域向下突出，低于所述介电分隔部的底面两侧区域；以及
一介电衬层，设置于所述沟槽内，且位于所述第一沟槽栅极和所述第二沟槽栅极的底面下方，其中在所述第一沟槽栅极和所述第二沟槽栅极的底面的水平线以下，所述介电分隔部的厚度大于所述介电衬层的厚度。
2.如权利要求1所述的半导体装置，其特征在于，还包括：
一第一掺杂区和一第二掺杂区，具有所述第一导电类型，彼此侧向分离且设置于所述基底内，其中所述第一掺杂区和所述第二掺杂区分别位于所述阱区的两侧。
3.如权利要求2所述的半导体装置，其特征在于，所述第一掺杂区和所述第二掺杂区具有一相同的掺杂浓度，且所述阱区的掺杂浓度高于所述第一掺杂区的掺杂浓度。
4.如权利要求2所述的半导体装置，其特征在于，还包括：
一第一基体区和一第二基体区，具有与所述第一导电类型相反的一第二导电类型，分别设置于所述第一掺杂区和所述第二掺杂区的正上方，且位于所述沟槽的两侧。
5.如权利要求4所述的半导体装置，其特征在于，所述阱区侧向分离于所述第一基体区及所述第二基体区，且所述阱区的顶面低于所述第一基体区及所述第二基体区的底面。
6.如权利要求4所述的半导体装置，其特征在于，还包括：
一第一源极区和一第二源极区，具有所述第一导电类型，分别邻接所述第一基体区和所述第二基体区；以及
一第一源极电极和一第二源极电极，分别延伸至所述第一基体区和所述第二基体区中，所述第一源极区邻接所述第一源极电极，所述第二源极区邻接所述第二源极电极。
7.如权利要求6所述的半导体装置，其特征在于，所述第一源极区延伸在所述第一源极电极的底部的两侧，所述第二源极区延伸在所述第二源极电极的底部的两侧。
8.如权利要求6所述的半导体装置，其特征在于，所述第一基体区和所述第二基体区各自具有一第一倾斜底面与一第二倾斜底面，所述第一倾斜底面对应所述第一源极区处较高，且对应到所述第一源极电极处较低，所述第二倾斜底面对应所述第二源极区处较高，且对应到所述第二源极电极处较低。
9.如权利要求8所述的半导体装置，其特征在于，所述第一倾斜底面与所述第二倾斜底面为一多阶梯状底面或一多圆弧状底面。
10.如权利要求4所述的半导体装置，其特征在于，所述第一基体区和所述第二基体区的最低底面高于所述沟槽的底面。
11.如权利要求1所述的半导体装置，其特征在于，所述介电衬层内衬于所述沟槽的侧壁和底面，且所述介电衬层邻接所述介电分隔部的部分的厚度大于所述介电衬层远离所述介电分隔部的部分的厚度。
12.如权利要求1所述的半导体装置，其特征在于，所述介电分隔部的顶面的宽度大于所述介电分隔部的底面的宽度。
13.如权利要求1所述的半导体装置，其特征在于，所述第一沟槽栅极的最大宽度和所述第二沟槽栅极的最大宽度均小于所述介电分隔部的最小宽度。
14.如权利要求1所述的半导体装置，其特征在于，所述第一沟槽栅极具有一第一圆弧顶角邻接所述介电分隔部，且所述第二沟槽栅极具有一第二圆弧顶角邻接所述介电分隔部。
15.一种半导体装置，其特征在于，包括：
一基底，具有一第一导电类型；
一阱区，具有所述第一导电类型，设置于所述基底内；
一沟槽，设置于所述基底内，且位于所述阱区的正上方；
一第一沟槽栅极和一第二沟槽栅极，彼此侧向分离且设置于所述沟槽内；
一介电分隔部，设置于所述沟槽内，且位于所述第一沟槽栅极和所述第二沟槽栅极之间；以及
一第一掺杂区和一第二掺杂区，具有所述第一导电类型，彼此侧向分离且设置于所述基底内，其中所述第一掺杂区和所述第二掺杂区分别位于所述阱区的两侧，且所述阱区的掺杂浓度高于所述第一掺杂区和所述第二掺杂区各自的掺杂浓度。
16.一种半导体装置，其特征在于，包括：
一基底，具有一第一导电类型；
一阱区，具有所述第一导电类型，设置于所述基底内；
一沟槽，设置于所述基底内，且位于所述阱区的正上方；
一第一沟槽栅极和一第二沟槽栅极，彼此侧向分离且设置于所述沟槽内；以及
一介电分隔部，设置于所述沟槽内，且所述第一沟槽栅极和所述第二沟槽栅极之间的空间被所述介电分隔部填满。
17.如权利要求16所述的半导体装置，其特征在于，还包括一第一掺杂区和一第二掺杂区，具有所述第一导电类型，彼此侧向分离且设置于所述基底内，其中所述第一掺杂区和所述第二掺杂区分别位于所述阱区的两侧，且所述阱区的掺杂浓度高于所述第一掺杂区和所述第二掺杂区各自的掺杂浓度。
18.如权利要求15或17所述的半导体装置，其特征在于，还包括一第一基体区和一第二基体区，具有与所述第一导电类型相反的一第二导电类型，分别设置于所述第一掺杂区和所述第二掺杂区的正上方，且位于所述沟槽的两侧，其中所述阱区的顶面低于所述第一基体区及所述第二基体区的底面。
19.如权利要求18所述的半导体装置，其特征在于，还包括：
一第一源极区和一第二源极区，具有所述第一导电类型，分别邻接所述第一基体区和所述第二基体区；以及
一第一源极电极和一第二源极电极，分别延伸至所述第一基体区和所述第二基体区中，所述第一源极区在所述第一源极电极的两侧，所述第二源极区在所述第二源极电极的两侧。
20.如权利要求1、15和16中任一项所述的半导体装置，其特征在于，所述基底的底部的掺杂浓度高于所述阱区的掺杂浓度，且所述基底的所述底部和所述阱区一起作为一共享漏极区。
21.如权利要求15或16所述的半导体装置，其特征在于，还包括一介电衬层内衬于所述沟槽的侧壁和底面，且位于所述第一沟槽栅极和所述第二沟槽栅极的底面下方，其中所述介电衬层邻接所述介电分隔部的部分的厚度大于所述介电衬层远离所述介电分隔部的部分的厚度。
22.一种半导体装置的制造方法，其特征在于，包括：
提供一基底，具有一第一导电类型；
形成一沟槽于所述基底内；
在所述沟槽的侧壁和底面上顺向地形成一介电衬层；
在所述沟槽内形成彼此侧向分离的一第一沟槽栅极和一第二沟槽栅极，并露出位于所述沟槽的底面上的所述介电衬层的一部分；
形成一阱区于所述基底内，其中所述阱区位于所述第一沟槽栅极和所述第二沟槽栅极之间的区域正下方；
进行一热氧化工艺，以在所述沟槽内形成一氧化层；以及
在所述沟槽内填充一介电材料层，其中所述介电材料层和所述氧化层构成一介电分隔部，所述介电分隔部位于所述第一沟槽栅极和所述第二沟槽栅极之间，且所述介电分隔部的底面中心线区域向下突出，低于所述介电分隔部的底面两侧区域。
23.如权利要求22所述的半导体装置的制造方法，其特征在于，所述基底的掺杂浓度在由底部至顶部的方向上逐渐减少，且靠近所述基底的顶面的掺杂浓度较低的部分构成一第一掺杂区和一第二掺杂区，所述第一掺杂区和所述第二掺杂区位于所述阱区的两侧，且所述阱区的掺杂浓度高于所述第一掺杂区和所述第二掺杂区的掺杂浓度。
24.如权利要求23所述的半导体装置的制造方法，其特征在于，还包括：
形成一第一基体区和一第二基体区，具有与所述第一导电类型相反的一第二导电类型，且分别位于所述第一掺杂区和所述第二掺杂区的正上方。
25.如权利要求24所述的半导体装置的制造方法，其特征在于，还包括：
形成一第一源极区和一第二源极区，具有所述第一导电类型，且分别邻接所述第一基体区和所述第二基体区；以及
形成一第一源极电极和一第二源极电极，分别延伸至所述第一基体区和所述第二基体区中，其中所述第一源极区在所述第一源极电极的底部的两侧，所述第二源极区在所述第二源极电极的底部的两侧。
26.如权利要求25所述的半导体装置的制造方法，其特征在于，所述第一基体区和所述第二基体区一起由多次离子注入工艺形成，且所述第一基体区和所述第二基体区各自具有一多阶梯状底面或一多圆弧状底面，所述第一基体区的底面对应到所述第一源极区处较高，且对应到所述第一源极电极处较低，所述第二基体区的底面对应到所述第二源极区处较高，且对应到所述第二源极电极处较低。
27.如权利要求22所述的半导体装置的制造方法，其特征在于，所述第一沟槽栅极和所述第二沟槽栅极的材料包括多晶硅、掺杂的多晶硅、金属或合金。
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