CN116867266A - 半导体结构和半导体结构的制备方法 - Google Patents

Abstract

本申请涉及半导体制造技术领域，提供一种半导体结构和半导体结构的制备方法。该半导体结构，包括衬底、电容结构、晶体管结构、多条位线和多条字线；电容结构设置在衬底上，晶体管结构设置在电容结构的远离衬底的一侧，晶体管结构的源极和漏极中的一者与电容结构电连接，晶体管结构的栅极与字线电连接，晶体管结构的源极和漏极中的另一者与位线电连接；相邻两条字线之间设置有字线隔离结构，相邻两条位线之间设置有位线隔离结构；字线隔离结构的宽度与位线隔离结构的宽度不相等。本申请能够提高半导体结构在制程中的稳定性，提升半导体结构的性能。

Description

半导体结构和半导体结构的制备方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种半导体结构和半导体结构的制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。

DRAM包括多个重复的存储单元，每个存储单元均包括电容器和晶体管。TOC(Transistor on Capacitor)结构的DRAM是将晶体管设置在电容的上方，电容与衬底接触。DRAM还包括多条字线和多条位线，多条字线和多条位线均间隔排布，位线和字线的延伸方向相互交叉。

然而，上述TOC结构的DRAM在制程中的稳定性较差，影响半导体存储器的存储性能。

发明内容

本申请提供一种半导体结构和半导体结构的制备方法，能够有效提高半导体结构在制程中的稳定性，提升半导体结构的性能。

第一方面，本申请提供一种半导体结构，包括衬底、电容结构、晶体管结构、多条位线和多条字线；电容结构设置在衬底上，晶体管结构设置在电容结构的远离衬底的一侧，晶体管结构的源极和漏极中的一者与电容结构电连接，晶体管结构的栅极与字线电连接，晶体管结构的源极和漏极中的另一者与位线电连接；相邻两条字线之间设置有字线隔离结构，相邻两条位线之间设置有位线隔离结构；字线隔离结构的宽度与位线隔离结构的宽度不相等。

第二方面，本申请提供一种半导体结构的制备方法，包括：提供衬底；形成电容结构，电容结构位于衬底上；形成晶体管结构，晶体管结构位于电容结构上，晶体管结构的源极和漏极中的一者与电容结构电连接；形成多条字线和多条位线，字线与晶体管结构的栅极电连接，位线与晶体管结构的源极和漏极中的另一者电连接；其中，相邻两条字线之间设置有字线隔离结构，相邻两条位线之间设置有位线隔离结构；字线隔离结构的宽度与位线隔离结构的宽度不相等。

本申请提供的半导体结构和半导体结构的制备方法，通过将电容结构设置在衬底上，并将晶体管结构设置于电容结构的远离衬底一侧，可以有效减少晶体管的制备工艺难度，便于晶体管结构与字线和位线连接，从而更加符合电路连接的设计需求。通过将晶体管的源极和漏极中的一者与电容结构连接，栅极与字线连接，源极和漏极中的另一者与位线连接，实现半导体结构的信号存储和读取功能。通过设置字线隔离结构和位线隔离结构，可以保证字线和位线中信号传输的稳定性。通过将字线隔离结构和位线隔离结构的宽度设置为不相等，可以提高半导体结构在制程中的稳定性，提升半导体结构的性能。

本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。

附图说明

图1为本申请实施例提供的半导体结构的俯视图；

图2为本申请实施例提供的一种半导体结构的截面图；

图3为本申请实施例提供的另一种半导体结构的截面图；

图4为图2中A部分的局部结构示意图；

图5为本申请实施例提供的半导体结构的制备方法的流程示意图；

图6为本申请实施例提供的半导体结构的提供衬底的截面图；

图7为本申请实施例提供的半导体结构的形成第一子沟槽的截面图；

图8为本申请实施例提供的半导体结构的第一子沟槽中填充绝缘介质层的截面图；

图9为本申请实施例提供的半导体结构的形成第二子沟槽的截面图；

图10为本申请实施例提供的半导体结构的第二子沟槽中填充绝缘介质层的截面图；

图11为本申请实施例提供的半导体结构的暴露第二延伸段的截面图；

图12为本申请实施例提供的半导体结构的形成支撑第二延伸段的支撑材料的截面图；

图13为本申请实施例提供的半导体结构的暴露沿第二方向延伸的部分绝缘介质层的截面图；

图14为本申请实施例提供的半导体结构的去除绝缘介质层的截面图；

图15为本申请实施例提供的半导体结构的掺杂第一延伸段的截面图；

图16为本申请实施例提供的半导体结构的形成第一导电层的截面图；

图17为本申请实施例提供的半导体结构的形成电容介质层的截面图；

图18为本申请实施例提供的半导体结构的形成第二导电层的截面图；

图19为本申请实施例提供的半导体结构的去除第一延伸段外周的支撑材料的截面图；

图20为本申请实施例提供的半导体结构的形成绝缘介质层的截面图；

图21为本申请实施例提供的半导体结构的去除部分绝缘介质层的截面图；

图22为本申请实施例提供的半导体结构的形成支撑第二延伸段的支撑材料的截面图；

图23为本申请实施例提供的半导体结构的去除部分第二延伸段的截面图；

图24为本申请实施例提供的半导体结构的形成栅极介质层的截面图；

图25为本申请实施例提供的半导体结构的形成字线的截面图；

图26为本申请实施例提供的半导体结构的形成字线隔离沟槽的截面图；

图27为本申请实施例提供的半导体结构的字线隔离沟槽中形成绝缘介质层的截面图；

图28为本申请实施例提供的半导体结构的去除掩膜层的截面图；

图29为本申请实施例提供的半导体结构的形成绝缘介质层的截面图；

图30为本申请实施例提供的半导体结构的形成位线沟槽的截面图；

图31为本申请实施例提供的半导体结构的形成位线的截面图。

具体实施方式

本申请的发明人在实际研究过程中发现，基于DRAM包括多个重复的存储单元，每个存储单元均包括电容器和晶体管。TOC结构的DRAM将晶体管设置在电容的上方，电容与衬底接触。在DRAM制程中，需要刻蚀在衬底中形成字线方向和位线方向的沟槽，并在沟槽中沉积材料层，以形成电容结构。然而，在形成字线方向沟槽和位线方向沟槽时，保留的衬底由于支撑性能较差，容易发生坍塌的问题，降低DRAM的稳定性，导致DRAM的存储性能受损。

有鉴于此，本申请实施例提供的半导体结构和半导体结构的制备方法，通过将电容结构设置在衬底上，并将晶体管结构设置于电容结构的远离衬底一侧，可以有效减少晶体管的制备工艺难度，便于晶体管结构与字线和位线连接，从而更加符合电路连接的设计需求。通过将晶体管的源极和漏极中的一者与电容结构连接，栅极与字线连接，源极和漏极中的另一者与位线连接，实现半导体结构的信号存储和读取功能。通过设置字线隔离结构和位线隔离结构，可以保证字线和位线中信号传输的稳定性。通过将字线隔离结构和位线隔离结构的宽度设置为不相等，可以提高半导体结构在制程中的稳定性，提升半导体结构的性能。

参照图1至图4所示，本申请实施例提供一种半导体结构，包括衬底100、电容结构200、晶体管结构300、多条位线500和多条字线400。电容结构200设置在衬底100上，晶体管结构300设置在电容结构200的远离衬底100的一侧，晶体管结构300的源极301和漏极303中的一者与电容结构200电连接，晶体管结构300的栅极与字线400电连接，晶体管结构300的源极301和漏极303中的另一者与位线500电连接。相邻两条字线400之间设置有字线隔离结构401，相邻两条位线500之间设置有位线隔离结构501。字线隔离结构401的宽度与位线隔离结构501的宽度不相等。

需要说明的是，本申请实施例提供的半导体结构可以为存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。本申请实施例以DRAM存储器件为例进行说明。

在本申请的实施例中，晶体管结构300的栅极与字线400(Word line，简称WL)连接、漏极303与位线500(Bit line，简称BL)连接、源极301与电容结构200连接。字线400会与字线驱动器(Word line driver)连接，字线驱动器向字线400中输入电压信号。字线400也可以直接作为晶体管结构300的栅极，字线400上的电压信号能够控制晶体管结构300的打开或关闭，进而通过位线500读取存储在电容结构200中的数据信息，或者通过位线500将数据信息写入到电容结构200中进行存储，从而实现半导体结构的存储数据信息的功能。

参照图1所示，本申请实施例提供字线400和位线500均为多条。多条位线500平行设置，且均沿第一方向L1延伸，多条位线500沿第二方向L2间隔排布。多条字线400平行设置，且均沿第二方向L2延伸，多条字线400沿第一方向L1间隔排布。其中，第一方向L1和第二方向L2相互交叉。在本实施例中，第一方向L1和第二方向L2的夹角可以为直角，本实施例对此夹角数值并不加以限制。

相邻字线400之间的字线隔离结构401，可以选用绝缘材料制备，用于避免相邻两条字线400之间的信号相互干扰，提高字线400中信号传输的稳定性。并且，字线隔离结构401还可以为字线400提供支撑力，以提高字线400的结构稳定性。同理，位线隔离结构501也具有与字线隔离结构401相似的效果，此处不再赘述。结合图1所示，字线隔离结构401的宽度可以是h示出的部分，字线400的宽度可以是f示出的部分；位线隔离结构501的宽度可以是g示出的部分，位线500的宽度可以是e示出的部分。

在本申请实施例中，字线隔离结构401的宽度与位线隔离结构501的宽度不相等，可以包括以下两种实施方式：结合图1所示，作为第一种可实现的实施方式，字线隔离结构401的宽度大于位线隔离结构501的宽度。相应地，字线400的宽度大于位线500的宽度。在半导体结构的制程中，字线400和位线500是分别通过不同的步骤形成。例如，在衬底100中分别通过刻蚀形成沿第一方向L1延伸的沟槽和沿第二方向L2延伸的沟槽，沿第一方向L1延伸的沟槽中可以形成位线500，沿第二方向L2延伸的沟槽中可以形成字线400。在上述两个延伸方向的沟槽中沉积支撑材料600，该支撑材料600可以为刻蚀过程中所保留的衬底100提供支撑。基于字线隔离结构401的宽度大于位线隔离结构501的宽度，且字线400的宽度大于位线500的宽度。因此，该支撑材料600可以将沿第一方向L1延伸的沟槽填满，同时暴露部分沿第二方向L2延伸的沟槽。通过在沿第二方向L2延伸的沟槽内沉积导电的材料，以形成字线400。在字线400的形成过程中，沿第一方向L1延伸的沟槽内的支撑材料600可以始终支撑所保留的衬底100，以避免其发生坍塌或倾斜，从而提高半导体结构制程中的结构稳定性。

其中，字线400的宽度比位线500的宽度大1/3-3/2。当字线400的宽度与位线500的宽度差值比例过大时，字线400和位线500中信号传输的能力相差较大，影响半导体结构的信号存储和读取过程。同时，在制程中，由于位线500的宽度过于小，导致形成支撑材料600的难度较大，位线500也会由于支撑材料600挤压而发生形变，导致半导体结构的稳定性反而降低。当字线400的宽度与位线500的宽度差值比例较小时，形成支撑材料600时，无法保证沿第一方向L1延伸的沟槽和沿第二方向L2延伸的沟槽中的一者被支撑材料600填满，而另一者未被填满，导致字线400和位线500的形成过程受到影响。因此，字线400的宽度与位线500的宽度差值比例可以在上述范围内选定，包括但不限于2/3和1/2，本实施例对具体数值并不加以限制。

作为第二种可实现的实施方式，位线隔离结构501的宽度大于字线隔离结构401的宽度，相应地，位线500的宽度大于字线400的宽度。此处的技术效果与第一种实施方式类似，此处不再赘述。

具体的，本实施例的半导体结构的衬底100可以包括半导体层和衬底隔离结构102，衬底隔离结构102位于电容结构200和至少部分半导体层之间。半导体层的材料可以包括Si、Ge、SiGe和SiC中任一者或多者。在本实施例中，衬底100为Si衬底。衬底隔离结构102设置在电容结构200和至少部分半导体层之间，可以有效避免半导体层对电容结构200产生影响，从而阻隔两者之间的电耦合。这样，可以缓解电容结构200与衬底100接触部位的漏电问题，提高电容结构200的稳定性，从而优化半导体结构的存储性能。

在本申请实施例中，衬底隔离结构102可以包括以下两种实施方式：作为第一种可实现的实施方式，参照图2所示，衬底100包括第一半导体层101和第二半导体层103，第一半导体层101层叠设置在第二半导体层103上，第一半导体层101和第二半导体层103之间设置有衬底介质层1023，形成SOI(Silicon On Insulator，绝缘体上硅)结构的衬底100。电容结构200与第一半导体层101接触。衬底介质层1023形成衬底隔离结构102。其中，第二半导体层103中可以设置有该半导体结构的信号走线，而第一半导体层101中可以不设置信号走线，仅仅作为电容结构200的结构基础。因此，相比于第一半导体层101，第二半导体层103中设置信号走线，对电容结构200的影响较大。基于此，衬底介质层1023位于第二半导体层103和电容结构200之间，可以有效阻隔电容结构200和第二半导体层103之间的电耦合，防止电容结构200发生漏电，提高电容结构200的结构稳定性。该衬底介质层1023可以为氧化物层，例如SiO_x、GeO_x以及SiGeO_x中任一者或多者。衬底介质层1023和第一半导体层101可以通过沉积的方式形成于第二半导体层103上。当然，也可以通过氧化部分第二半导体层103的方式形成衬底介质层1023。其中，图2中包括图1中沿a-a’、b-b’、c-c’和d-d’四个位置的截面图，后续附图与此类似，不再赘述。

作为第二种可实现的实施方式，参照图3所示，衬底100包括第一半导体层101，衬底隔离结构102设置在第一半导体层101和电容结构200之间，电容结构200与衬底隔离结构102接触。衬底隔离结构102包括层叠设置的第一掺杂层1021和第二掺杂层1022，第一掺杂层1021和第二掺杂层1022的掺杂类型不同。其中，第一掺杂层1021和第二掺杂层1022可以为形成在Si衬底中的掺杂结构，第一掺杂层1021可以为P型掺杂层，第二掺杂层1022可以为N型掺杂层，第一掺杂层1021和第二掺杂层1022之间可以形成PN结，当衬底100和电容结构200之间发生电耦合，耦合的电流会在PN结处耗尽，从而起到隔离两者之间的效果，避免电容结构200发生漏电，提高电容结构200的结构稳定性。当然，第一掺杂层1021可以为N型掺杂层，第二掺杂层1022为P型掺杂层，本实施例对此并不加以限制。

具体的，电容结构200包括多个电容，多个电容呈阵列排布。电容可以包括第一电极、电容介质层202和第二电极，电容介质层202位于第一电极和第二电极之间。相邻两个电容之间的第一电极或者第二电极可以作为共用电极使用，这样可以有效减少电容结构200所占用的安装空间，提高电容结构200的集成度。作为一种可实现的实施方式，第一电极和第二电极的材料包括N-Si、P-Si、Ru、RuO₂和TiN中的一种或多种的组合。电容介质层202的材料包括Al₂O₃、ZrO、HfO₂、SrTiO₃和BaTiO₃中的一种或多种的组合。其中，电容介质层202可以选用高介电常数的材料，以减小电容介质层202的漏电问题，进一步保证电容结构200的稳定性。结合图2和图3所示，第一导电层201可以形成第一电极，第二导电层203可以形成第二电极。

晶体管结构300包括多个晶体管，多个晶体管呈阵列排布；多个晶体管与多个电容一一对应设置。晶体管与电容对应设置，可以理解为一个电容的第一电极与一个晶体管的源极301对应接触设置，且电性导通，实现晶体管与电容的电连接。在一些实施例中，也可以为一个电容的第二电极与一个晶体管的源极301对应接触，且电性导通。

结合图2至图4所示，晶体管包括栅极和沿竖直方向延伸的半导体柱104；自衬底100向上的方向，半导体柱104依次包括源极301、沟道302和漏极303；栅极为环状结构，并环绕于沟道302的外周；栅极和沟道302之间设置栅极介质层304。本实施例中的晶体管为垂直类型的晶体管，可以有效减小晶体管结构300所占用的安装空间，有效提高晶体管结构300的集成度。并且，晶体管结构300中的栅极为围绕沟道302外周的环状结构，形成环栅结构(Gate-All-Around，简称GAA)，可以有效提高晶体管结构300的栅控能力。栅极介质层304可以环绕于栅极和沟道302之间，避免发生栅极漏电流的问题，提高晶体管的结构稳定性。在一些实施例中，晶体管的半导体柱104中，漏极303也可以位于源极301的下方，漏极303与电容结构200的第一电极电连接，源极301与位线500电连接，本实施例对此并不加以限制。

字线400环绕于晶体管结构300的栅极的外周，位线500设置在晶体管结构300远离衬底100的一侧。需要说明的是，字线400和位线500可以均为金属材料，包括但不限于W和Cu，以减小位线500和字线400的电阻。字线400环绕于晶体管结构300的栅极外周，可以有效减小字线400与栅极的连接难度。位线500设置于晶体管结构300的远离衬底100的一侧，可以减小位线500的设置难度，便于位线500与外部位线驱动器连接，从而将位线500的信号引出，更加符合半导体结构中的电路结构设计。

需要说明的是，参照图4所示，本实施例中半导体柱104包括相互连接的第一延伸段1041和第二延伸段1042，第一延伸段1041位于第二延伸段1042靠近衬底隔离结构102的一侧，第二延伸段1042可以用于形成晶体管。第一延伸段1041位于电容结构200中，第一延伸段1041可以为导电材料，第一导电层201可以与第一延伸段1041接触且电性导通，第一延伸段1041与第二延伸段1042连接，使得第一延伸段1041与晶体管的源极301连接，因此本实施例中，晶体管的源极301与第一导电层201的导通是通过两者分别与第一延伸段1041电性导通实现的。在一些可行的实施例中，也可以不设置第一导电层201，导电的第一延伸段1041作为电容的第一电极。

在上述实施例的基础上，参照图5所示，本申请提供一种半导体结构的制备方法，包括：

S100：提供衬底。参照图6所示，提供衬底100可以包括：形成第一半导体层101，在第一半导体层101中形成阵列布置的多个半导体柱104，每个半导体柱104在第一方向L1和第二方向L2上的宽度不同，相邻半导体柱104之间形成有绝缘介质层601，第一方向L1和第二方向L2相互交叉。

具体的，形成半导体柱104的过程可以包括：形成第一半导体层101，其结构如图6-7所示。在第一半导体层101中形成沿第一方向L1延伸的多个第一子沟槽602，多个第一子沟槽602平行间隔设置，其结构如图7所示。形成绝缘介质层601，绝缘介质层601位于第一子沟槽602中。绝缘介质层601的顶表面与第一半导体层101的顶表面齐平，其结构如图8所示。形成掩膜层604，掩膜层604位于第一半导体层101和绝缘介质层601的顶表面，该掩膜层604的材料可以包括但不限于氮化硼和氮化硅。并且，沿掩膜层604去除部分第一半导体层101和部分绝缘介质层601，以形成沿第二方向L2延伸的多个第二子沟槽603，多个第二子沟槽603平行间隔设置，其结构如图9所示。再次形成绝缘介质层601，绝缘介质层601位于在第二子沟槽603中。绝缘介质层601的顶表面与第一半导体层101的顶表面齐平，其结构如图10。填充在第一子沟槽602和第二子沟槽603中绝缘介质层601的材料可以相同，该材料包括但不限于SiO₂。

其中，第一子沟槽602和第二子沟槽603的重合部分形成多个沟槽，多个沟槽呈阵列排布，位于相邻两个沟槽之间的第一半导体层101形成半导体柱104。在本实施例中，第一子沟槽602的宽度小于第二子沟槽603的宽度。半导体柱104沿第一方向L1的宽度小于半导体柱104沿第二方向L2的宽度，结合图1所示，半导体柱104沿第一方向L1的宽度可以是图中e示出的部分，半导体柱104沿第二方向L2的宽度可以是图中f示出的部分。在一些实施例中，第一子沟槽602的宽度还可以大于第二子沟槽603的宽度，半导体柱104沿第一方向L1的宽度大于半导体柱104沿第二方向L2的宽度。这样，便于后续在制备电容结构200、晶体管结构300、位线500和字线400过程中，半导体柱104会被稳定支撑，从而避免发生坍塌或者倾斜，提高了半导体柱104的结构稳定性。

具体的，在本实施例的半导体结构中，电容结构200和衬底100的至少部分半导体层之间设置有衬底隔离结构102，该衬底隔离结构102可以有效阻隔电容结构200和衬底100的半导体层之间的接触漏电问题。其中，作为第一种实施方式，结合图6所示，形成第一半导体层101之前，还包括：形成第二半导体层103，第一半导体层101位于第二半导体上。形成衬底介质层1023，衬底介质层1023位于第一半导体层101和第二半导体层103之间。衬底介质层1023形成衬底隔离结构102。

作为第二种实施方式，形成第一半导体层101包括：在第一半导体层101中形成第一掺杂层1021和第二掺杂层1022，第二掺杂层1022位于第一掺杂层1021上，第一掺杂层1021和第二掺杂层1022的掺杂类型不同，第一掺杂层1021和第二掺杂层1022形成衬底隔离结构102。第一掺杂层1021可以为P型掺杂层，其可以是低浓度的P型掺杂层。第二掺杂层1022可以为N型掺杂层，其可以是高浓度的N型掺杂层。第一掺杂层1021和第二掺杂层1022之间形成有PN结，用于隔离电容结构200和衬底100的半导体层之间的漏电。

在形成衬底100之后，还包括：S200：形成电容结构，电容结构位于衬底上。需要说明的是，形成电容结构200之前，还包括：刻蚀去除部分绝缘介质层601，暴露出半导体柱104的一部分，其结构如图11所示。在此步骤中暴露的半导体柱104的一部分是第二延伸段1042，同时保留掩膜层604。沉积支撑材料600形成支撑层，在沿着第一方向L1上支撑材料600填满相邻位线500之间的间隔区域，在沿着第二方向L2上支撑材料600未填满相邻字线400之间的间隔区域，其结构如图12所示。该支撑材料600包括但不限于含N或含C的材料。相邻位线500之间的间隔区域即为第一子沟槽602，相邻字线400之间的区域即为第二子沟槽603，基于本实施例中第一子沟槽602的宽度小于第二子沟槽603的宽度，因此填充同样厚度的支撑材料600可以将第一子沟槽602填满，而不会将第二子沟槽603填满。

在沉积支撑材料600后，回刻去除部分支撑材料600，暴露掩膜层604的顶表面，同时暴露位于第二子沟槽603的绝缘介质层601的顶表面，其结构如图13所示。进一步地，回刻去除绝缘介质层601，暴露半导体柱104的第一延伸段1041，其结构如图14所示。基于绝缘介质层601在形成过程中会将部分第一延伸段1041的Si氧化，去除绝缘介质层601的过程会将氧化的部分第一延伸段1041同时去除，因此该步骤之后的第一延伸段1041的宽度稍小于第二延伸段1042的宽度，这样，可以为后续形成电容预留较多空间，减小电容的制备难度，保证电容的结构稳定性。

在暴露第一延伸段1041之后还包括：掺杂处理第一延伸段1041，形成导电的第一延伸段1041，其结构如图15所示。需要指出的是，掺杂过程中掺杂离子由于扩散还会渗入到部分第二延伸段1042中，以及部分衬底100中的半导体层中。这样，可以有效提高第一延伸段1041与第二延伸段1042的电性导通效果。其中，导电的第一延伸段1041可以形成电容结构200的第一电极。或者，在形成导电的第一延伸段1041之后，还包括：形成第一导电层201，第一导电层201位于沟槽中，覆盖导电的第一延伸段1041，并与第一延伸段1041电性导通，其结构如图16所示。第一导电层201也可以形成电容结构200的第一电极，从而形成COC(Conductive on Conductive，导电层上导电层)结构的第一电极。

在形成电容结构200的第一电极之后，还包括：形成电容介质层202，电容介质层202位于沟槽中，且覆盖第一导电层201的侧壁，其结构如图17所示。该电容介质层202可以选用上述的高介电常数的材料，此处不再赘述。形成电容介质层202之后，还包括：形成第二导电层203，第二导电层203位于沟槽中，且覆盖电容介质层202的侧壁，第二导电层203形成电容结构200的第二电极，其结构如图18所示。

结合图5所示，在形成电容结构200之后还包括：S300：形成晶体管结构，晶体管结构位于电容结构上，晶体管结构的源极与电容结构电连接。

具体的，去除支撑第二延伸段1042的支撑材料600，暴露第二延伸段1042和掩膜层604，其结构如图19所示。形成绝缘介质层601，绝缘介质层601位于沟槽中，且覆盖电容结构200的顶表面，以及第二延伸段1042的侧壁，绝缘介质层601的顶表面与掩膜层604的顶表面可以齐平，其结构如图20所示。回刻去除部分绝缘介质层601，暴露部分第二延伸段1042，其结构如图21所示。之后，在沟槽中重新形成支撑材料600，该步骤中的支撑材料600同样是填满第一子沟槽602，而未填满第二子沟槽603。支撑材料600形成的支撑层可以为暴露的第二延伸段1042提供支撑力，保证半导体柱104在制备晶体管结构300的过程中的结构稳定性。其结构如图22所示。沿支撑材料600刻蚀去除部分绝缘介质层601，暴露靠近第一延伸段1041的部分第二延伸段1042，其结构如图23所示，在该步骤中，基于部分第二延伸段1042在形成绝缘介质层601的过程中被氧化，因此去除绝缘介质层601的过程中，会同时将氧化的第二延伸段1042去除，使得靠近第一延伸段1041的部分第二延伸段1042的宽度小于其余部分的第二延伸段1042的宽度。宽度较小的第二延伸段1042可以形成晶体管的沟道302。这样，可以为后续晶体管的栅极介质层304提供空间，降低晶体管的制备难度。自衬底100向上的方向，第二延伸段1042依次形成晶体管的源极301、沟道302和漏极303。在该步骤之后，形成栅极介质层304，栅极介质层304环绕于沟道302的外周，其结构如图24所示。形成栅极，栅极环绕于栅极介质层304的外周。

结合图5所示，在形成晶体管结构300之后，还包括：S400：形成多条字线和多条位线，字线与晶体管结构的栅极电连接，位线与晶体管结构的漏极电连接。具体的，形成第三导电层，第三导电层环绕于栅极的外周，并与栅极电连接，其结构如图25所示。沿绝缘介质层601刻蚀去除部分第三导电层，保留沿第二方向L2延伸的相互平行的第三导电层，保留的第三导电层形成字线400，其结构如图26所示，该步骤中利用支撑材料600刻蚀第三导电层，可以自对准刻蚀形成字线400，降低字线400的制备难度。再次形成绝缘介质层601，绝缘介质层601填充在沟槽中，该步骤的绝缘介质层601的顶表面可以与掩膜层604的顶表面齐平，其结构如图27所示。位于相邻两条字线400之间的绝缘介质层601形成了字线隔离结构401。之后，通过CMP(Chemical Physical Polish，化学机械抛光工艺)的方式去除掩膜层604、部分绝缘介质层601和部分支撑层，保留的支撑层、绝缘介质层601的顶表面与第二半导体段的顶表面齐平，其结构如图28所示。之后，再次形成绝缘介质层601，其结构如图29所示。在绝缘介质层601中形成多个位线沟槽，多个位线沟槽均沿第一方向L1延伸且相互平行，位于相邻位线沟槽之间的绝缘介质层601形成位线隔离结构501，其结构如图30所示。形成第四导电层，第四导电层位于位线沟槽中，第四导电层的顶表面与绝缘介质层601的顶表面齐平，第四导电层形成位线500，其结构如图31所示。形成位线500之后，还可以再形成一层绝缘介质层601，以保证位线500的结构稳定性，其结构可以如图2和图3所示。

其中，字线隔离结构401的宽度与位线隔离结构501的宽度不相等，在本实施例中，基于第一子沟槽602的宽度小于第二子沟槽603的宽度，所形成的字线隔离结构401的宽度大于位线隔离结构501的宽度，可以保证半导体柱104在制成中的结构稳定性，提高半导体结构的稳定性。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (20)

1.一种半导体结构，其特征在于，包括衬底、电容结构、晶体管结构、多条位线和多条字线；所述电容结构设置在所述衬底上，所述晶体管结构设置在所述电容结构的远离所述衬底的一侧，所述晶体管结构的源极和漏极中的一者与所述电容结构电连接，所述晶体管结构的栅极与所述字线电连接，所述晶体管结构的源极和漏极中的另一者与所述位线电连接；

相邻两条所述字线之间设置有字线隔离结构，相邻两条所述位线之间设置有位线隔离结构；

所述字线隔离结构的宽度与所述位线隔离结构的宽度不相等。

2.根据权利要求1所述的半导体结构，其特征在于，所述字线隔离结构的宽度大于所述位线隔离结构的宽度。

3.根据权利要求2所述的半导体结构，其特征在于，所述字线的宽度大于所述位线的宽度。

4.根据权利要求3所述的半导体结构，其特征在于，所述字线的宽度比所述位线的宽度大1/3-3/2。

5.根据权利要求1所述的半导体结构，其特征在于，所述位线隔离结构的宽度大于所述字线隔离结构的宽度。

6.根据权利要求5所述的半导体结构，其特征在于，所述位线的宽度大于所述字线的宽度。

7.根据权利要求1-6中任一项所述的半导体结构，其特征在于，所述衬底包括半导体层和衬底隔离结构，所述衬底隔离结构位于所述电容结构和至少部分所述半导体层之间。

8.根据权利要求7所述的半导体结构，其特征在于，所述衬底包括第一半导体层，衬底隔离结构设置在所述第一半导体层和所述电容结构之间，所述电容结构与所述衬底隔离结构接触；

所述衬底隔离结构包括层叠设置的第一掺杂层和第二掺杂层，所述第一掺杂层和所述第二掺杂层的掺杂类型不同。

9.根据权利要求7所述的半导体结构，其特征在于，所述衬底包括第一半导体层和第二半导体层，所述第一半导体层层叠设置在所述第二半导体层上，所述第一半导体层和所述第二半导体层之间设置有衬底介质层，所述电容结构与所述第一半导体层接触；

所述衬底介质层形成所述衬底隔离结构。

10.根据权利要求1-6中任一项所述的半导体结构，其特征在于，所述电容结构包括多个电容，多个所述电容呈阵列排布。

11.根据权利要求10所述的半导体结构，其特征在于，所述晶体管结构包括多个晶体管，多个所述晶体管呈阵列排布；多个所述晶体管与多个所述电容一一对应设置。

12.根据权利要求11所述的半导体结构，其特征在于，所述晶体管包括栅极和沿竖直方向延伸的半导体柱；自所述衬底向上的方向，所述半导体柱依次包括源极、沟道和漏极；所述栅极为环状结构，并环绕于所述沟道的外周；

所述栅极和所述沟道之间设置栅极介质层。

13.根据权利要求1-6中任一项所述的半导体结构，其特征在于，所述字线环绕于所述晶体管结构的栅极的外周，所述位线设置在所述晶体管结构远离所述衬底的一侧。

14.根据权利要求1-6中任一项所述的半导体结构，其特征在于，多条所述位线均沿第一方向延伸，多条所述字线均沿第二方向延伸，所述第一方向和所述第二方向相互交叉。

15.一种半导体结构的制备方法，其特征在于，包括：

提供衬底；

形成电容结构，所述电容结构位于所述衬底上；

形成晶体管结构，所述晶体管结构位于所述电容结构上，所述晶体管结构的源极和漏极中的一者与所述电容结构电连接；

形成多条字线和多条位线，所述字线与所述晶体管结构的栅极电连接，所述位线与所述晶体管结构的源极和漏极中的另一者电连接；

其中，相邻两条所述字线之间设置有字线隔离结构，相邻两条所述位线之间设置有位线隔离结构，所述字线隔离结构的宽度与所述位线隔离结构的宽度不相等。

16.根据权利要求15所述的半导体结构的制备方法，其特征在于，提供所述衬底包括：

形成第一半导体层，在所述第一半导体层中形成阵列布置的多个半导体柱，每个所述半导体柱在第一方向和第二方向上的宽度不同，相邻所述半导体柱之间形成有绝缘介质层，所述第一方向和所述第二方向相互交叉。

17.根据权利要求16所述的半导体结构的制备方法，其特征在于，所述半导体柱沿所述第一方向的宽度小于所述半导体柱沿所述第二方向的宽度。

18.根据权利要求16所述的半导体结构的制备方法，其特征在于，形成所述第一半导体层包括：在所述第一半导体层中形成第一掺杂层和第二掺杂层，所述第二掺杂层位于所述第一掺杂层上，所述第一掺杂层和所述第二掺杂层的掺杂类型不同，所述第一掺杂层和所述第二掺杂层形成衬底隔离结构。

19.根据权利要求16所述的半导体结构的制备方法，其特征在于，形成第一半导体层之前，还包括：

形成第二半导体层，所述第一半导体层位于所述第二半导体上；

形成衬底介质层，所述衬底介质层位于所述第一半导体层和所述第二半导体层之间；

所述衬底介质层形成衬底隔离结构。

20.根据权利要求16所述的半导体结构的制备方法，其特征在于，形成所述电容结构之前，还包括：

刻蚀去除部分所述绝缘介质层，暴露出所述半导体柱的一部分；

沉积支撑材料形成支撑层，在沿着所述第一方向上所述支撑材料填满相邻位线之间的间隔区域，在沿着所述第二方向上所述支撑材料未填满相邻字线之间的间隔区域。