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CN116844458A - 一种驱动电路及其驱动方法、显示装置 - Google Patents

一种驱动电路及其驱动方法、显示装置 Download PDF

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CN116844458A
CN116844458A CN202310929408.6A CN202310929408A CN116844458A CN 116844458 A CN116844458 A CN 116844458A CN 202310929408 A CN202310929408 A CN 202310929408A CN 116844458 A CN116844458 A CN 116844458A
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CN
China
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transistor
signal line
clock signal
electrically connected
node
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CN202310929408.6A
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商广良
卢江楠
朱健超
韩新斌
刘浩
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BOE Technology Group Co Ltd
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Abstract

本申请提供了一种驱动电路及其驱动方法、显示装置，涉及显示技术领域，该驱动电路包括级联设置的多个移位寄存器，移位寄存器包括输入模块、输出模块、上拉模块、下拉模块、复位模块和调节模块；在第四节点的电压的控制下，复位模块能够对移位寄存器的输出端进行复位；调节模块能够拉低第四节点的电压，从而提高复位模块对输出端的复位速度，提高移位寄存器的驱动能力。

Description

一种驱动电路及其驱动方法、显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种驱动电路及其驱动方法、显示装置。
背景技术
阵列基板行驱动(Gate Driver On Array，简称GOA)是一种将栅极驱动电路集成于阵列基板上的技术，栅极驱动电路包括多个移位寄存器，每个移位寄存器对应一行栅线，多个移位寄存器依次输出扫描信号。随着显示技术的快速发展，栅极驱动电路的技术趋于成熟，行业内对栅极驱动电路中移位寄存器的驱动性能要求也越来越高。
发明内容
本申请的实施例采用如下技术方案：
第一方面，本申请的实施例提供了一种驱动电路，包括：级联设置的多个移位寄存器，所述移位寄存器包括：
下拉模块，分别与触发信号输入端、第一时钟信号线、第二时钟信号线、第一电平信号线、第一节点和第二节点电连接，所述下拉模块被配置为在所述第二节点的电压的控制下，拉低所述第一节点的电压；
输入模块，分别与所述第一时钟信号线、所述触发信号输入端和第三节点电连接，被配置为在所述第一时钟信号线输入的信号的控制下，将所述触发信号输入端输入的信号传输至所述第三节点；
上拉模块，分别与所述第一节点、所述第一电平信号线和控制端电连接，所述上拉模块被配置为在所述控制端的控制下，拉高所述第一节点的电压；
输出模块，分别与所述第一节点、所述第一电平信号线和所述移位寄存器的输出端电连接，所述输出模块在所述第一节点的电压的控制下，将所述第一电平信号线输入的信号传输至所述输出端；
复位模块，分别与所述第三节点、所述第二电平信号线和第四节点电连接，所述复位模块被配置为在所述第四节点的电压的控制下，将所述第二电平信号线输入的信号传输至所述输出端，以对所述输出端进行复位；
调节模块，分别与所述第一节点、所述第四节点、第五节点、所述第一电平信号线和控制时钟信号线电连接，所述调节模块被配置为在所述第五节点的电压的控制下，辅助所述复位模块对所述输出端进行复位。
在本申请的至少一个实施例中，所述第一电平信号线和所述第二电平信号线均传输电压恒定的信号，所述第一电平信号线传输的信号的电压大于所述第二电平信号线传输的信号的电压。
在本申请的至少一个实施例中，所述控制端包括所述触发信号输入端；
或者，所述控制端包括所述第三节点，所述上拉模块通过所述第三节点和所述输入模块电连接。
在本申请的至少一个实施例中，所述下拉模块包括第一晶体管、第二晶体管、第三晶体管和第一电容器；
所述第一晶体管的栅极和所述第二节点电连接，所述第一晶体管的源极和所述第一时钟信号线电连接，所述第一晶体管的漏极和所述第一节点电连接；所述第二晶体管的源极和所述第三晶体管的源极分别与所述第一电平信号线电连接，所述第二晶体管的漏极和所述第三晶体管的漏极分别与所述第二节点电连接，所述第二晶体管的栅极和所述触发信号输入端电连接，所述第三晶体管的栅极和所述第二时钟信号线电连接；所述第一电容器的第一电极和所述第一晶体管的所述源极电连接，所述第一电容器的第二电极和所述第二节点电连接。
在本申请的至少一个实施例中，所述输入模块包括第四晶体管，所述第四晶体管的栅极和所述第一时钟信号线电连接，所述第四晶体管的源极和所述触发信号输入端电连接，所述第四晶体管的漏极和所述第三节点电连接。
在本申请的至少一个实施例中，所述上拉模块包括第五晶体管，所述第五晶体管的源极和所述第一节点电连接，所述第五晶体管的漏极和所述第一电平信号线电连接；
其中，所述第五晶体管的栅极和所述第三节点电连接；或者，所述第五晶体管的栅极和所述触发信号输入端电连接。
在本申请的至少一个实施例中，所述复位模块包括第六晶体管、第七晶体管和第二电容器，所述第六晶体管的栅极和所述第二电平信号线电连接，所述第六晶体管的源极和所述第三节点电连接，所述第六晶体管的漏极和所述第四节点电连接；所述第七晶体管的栅极和所述第四节点电连接，所述第七晶体管的源极和所述输出端电连接，所述第七晶体管的漏极和所述第二电平信号线电连接；所述第二电容器的第一电极和所述第四节点电连接，所述第二电容器的第二电极和所述输出端电连接。
在本申请的至少一个实施例中，所述输出模块包括第八晶体管和第三电容器，所述第八晶体管的栅极和所述第一节点电连接，所述第八晶体管的源极和所述第一电平信号线电连接，所述第八晶体管的漏极和所述输出端电连接；所述第三电容器的第一电极和所述第一节点电连接，所述第三电容器的第二电极和所述第一电平信号线电连接。
在本申请的至少一个实施例中，所述调节模块包括第九晶体管、第十晶体管和第四电容器，所述第九晶体管的栅极和所述第一节点电连接，所述第九晶体管的源极和所述第一电平信号线电连接，所述第九晶体管的漏极和所述第五节点电连接；所述第十晶体管的栅极和所述第四节点电连接，所述第十晶体管的源极和所述第五节点电连接，所述第十晶体管的漏极和所述控制时钟信号线电连接。
在本申请的至少一个实施例中，所述控制时钟信号线包括第三时钟信号线和第四时钟信号线，所述第三时钟信号线和奇数级的所述移位寄存器中的所述第十晶体管的漏极电连接，所述第四时钟信号线和偶数级的所述移位寄存器中的所述第十晶体管的漏极电连接；
所述第三时钟信号线传输的第三时钟信号的第一信号沿相对于所述第一时钟信号线传输的第一时钟信号的第一信号沿延迟第一预设时间段，所述第四时钟信号线传输的第四时钟信号的第一信号沿相对于所述第二时钟信号线传输的第二时钟信号的第一信号沿延迟所述第一预设时间段，第一信号沿包括上升沿或下降沿。
在本申请的至少一个实施例中，所述控制时钟信号线包括第三时钟信号线，所述第三时钟信号线和各级所述移位寄存器中的所述第十晶体管的漏极电连接；
所述第一时钟信号线传输的第一时钟信号的周期和脉冲宽度是所述第三时钟信号线传输的第三时钟信号的2N倍，N为正整数；所述第三时钟信号线传输的第三时钟信号的第一信号沿相对于所述第一时钟信号线传输的第一时钟信号的第一信号沿延迟第一预设时间段，第一信号沿包括上升沿或下降沿。
在本申请的至少一个实施例中，所述控制时钟信号线包括所述第一时钟信号线。
在本申请的至少一个实施例中，所述第一预设时间段包括0～2μs。
在本申请的至少一个实施例中，所有所述晶体管均为P型晶体管。
第二方面，本申请的实施例提供了一种显示装置，包括如第一方面中任一项所述的驱动电路，还包括阵列排布的多个子像素，所述子像素包括像素驱动电路，一个所述移位寄存器和同一排所述子像素中的各所述像素驱动电路电连接。
第三方面，本申请的实施了提供了一种驱动方法，应用于如第一方面中任一项所述的驱动电路；所述方法包括：
在输入阶段，向移位寄存器电连接的触发信号输入端输入高电平的触发信号，向第一时钟信号线输入高电平的第一时钟信号，向第二时钟信号线输入低电平的第二时钟信号，向第一电平信号线输入第一电平信号，向第二电平信号线输入第二电平信号，向控制时钟信号线输入高电平的控制时钟信号；
在输出阶段，向所述触发信号输入端输入高电平的触发信号，向所述第一时钟信号线输入低电平的第一时钟信号，向所述第二时钟信号线输入高电平的第二时钟信号，向所述第一电平信号线输入第一电平信号，向所述第二电平信号线输入第二电平信号，向所述控制时钟信号线输入低电平的控制时钟信号；
在复位阶段，向所述触发信号输入端输入低电平的触发信号，向所述第一时钟信号线输入低电平的第一时钟信号，向所述第二时钟信号线输入高电平的第二时钟信号，向第一电平信号线输入第一电平信号，向第二电平信号线输入第二电平信号，向所述控制时钟信号线输入低电平的控制时钟信号。
上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种像素驱动电路的结构示意图；
图2-图4为本申请的实施例提供的三种移位寄存器的电路结构示意图；
图5-图7为本申请的实施例提供的三种驱动电路中多个移位寄存器的电连接关系示意图；
图8为图2对应的时序图；
图9为本申请的实施例提供的一种移位寄存器和相关就是中的移位寄存器的复位时间曲线对比图；
图10为图3对应的时序图；
图11A为图2所示的电路结构和图3所示的电路结构中第七晶体管T7的电流变化曲线对比图；
图11B为图2所示的电路结构和图3所示的电路结构中第八晶体管T8的电流变化曲线对比图；
图12-图17为图2所示的电路结构在图8所示的时序下驱动时，其驱动过程中的元器件状态说明图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的实施例中，采用“第一”、“第二”、“第三”、“第四”等字样对功能和作用基本相同的相同项或相似项进行区分，仅为了清楚描述本申请实施例的技术方案，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
在本申请的实施例中，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例”、“特定示例”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性，包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
在本申请的实施例中，“多个”的含义是两个或两个以上，“至少一个”的含义是一个或一个以上，除非另有明确具体的限定。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。
在本申请的实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其他组件电连接。
在本申请的实施例中，由于晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。
为了确保显示产品中各子像素的高频充电、并弥补驱动晶体管的阈值电压(Vth)不足带来的亮度不均问题，相关技术中采用如图1中所示的像素驱动电路(9T2C)来改善，其中，如图1中所示的像素驱动电路中需要提供AZn信号来驱动第二晶体管M2、第六晶体管M6和第七晶体管M7，其中，第二晶体管M2的主要作用为控制驱动晶体管(M8)的阈值电压(Vth)的补偿时间；AZn信号由移位寄存器(GOA)电路来提供，此时，提供AZn信号的GOA的驱动能力尤为重要。
然而，相关技术中的用于提供AZn信号的GOA在进行复位时，复位速度较慢，从而影响了像素驱动电路中的第二晶体管M2对驱动晶体管(M8)的阈值电压(Vth)的补偿时间的控制，可能造成各像素中阈值电压(Vth)的补偿时间存在差异，在应用到显示产品时，可能存在显示亮度不均的问题，降低了显示效果。
基于此，本申请的实施例亟需提供一种能够快速复位的移位寄存器(GOA)电路，以改善上述GOA复位速度较慢带来的显示问题。
本申请的实施例提供了一种驱动电路，如图5、图6或图7所示，包括：级联设置的多个移位寄存器(GOA)；其中，对于第一级的移位寄存器(GOA1)，可以根据触发信号(例如STV信号)和时钟信号(至少包括CK和CB信号)，输出第一扫描信号G[1]。第一级的移位寄存器输出的第一扫描信号G[1]作为第二级移位寄存器的输入信号(Input)。依次类推，对于第二级及其之后的移位寄存器，前一级的移位寄存器输出的扫描信号作为后一级的移位寄存器的输入信号(即该信号作为触发信号)。第二级及其之后的移位寄存器(GOA2、GOA3…GOAN)根据上一级移位寄存器输出的扫描信号以及接收到的时钟信号，输出本级移位寄存器的扫描信号，其中，一个移位寄存器的输出端电连接至少一条栅线，以向栅线中输入相应的扫描信号。
在实际应用中，只有第一级的移位寄存器(GOA1)的触发信号为STV信号，此时，第一级的移位寄存器(GOA1)和STV信号线电连接；第一级之后的各级移位寄存器的触发信号均为前一级移位寄存器输出的扫描信号。
在本申请的一些实施例中，如图2、图3和图4所示，移位寄存器包括：
下拉模块1，分别与触发信号输入端(例如STV信号输入端)、第一时钟信号线CK线、第二时钟信号线CB线、第一电平信号线VGH线、第一节点PU和第二节点PU-c电连接，下拉模块1被配置为在第二节点PU-c的电压的控制下，拉低第一节点PU的电压；
输入模块2，分别与第一时钟信号线CK线、触发信号输入端和第三节点PD-in电连接，被配置为在第一时钟信号线CK线输入的信号的控制下，将触发信号输入端输入的信号传输至第三节点PD-in；
上拉模块3，分别与第一节点PU、第一电平信号线VGH线和控制端电连接，上拉模块3被配置为在控制端的控制下，拉高第一节点PU的电压；
输出模块5，分别与第一节点PU、第一电平信号线VGH线和移位寄存器的输出端Gout电连接，输出模块5在第一节点PU的电压的控制下，将第一电平信号线VGH线输入的信号传输至输出端Gout；
复位模块4，分别与第三节点PD-in、第二电平信号线VGL线和第四节点PD-out电连接，复位模块4被配置为在第四节点PD-out的电压的控制下，将第二电平信号线VGL线输入的信号传输至输出端Gout，以对输出端Gout进行复位；
调节模块6，分别与第一节点PU、第四节点PD-out、第五节点PD-c、第一电平信号线VGH线和控制时钟信号线电连接，调节模块6被配置为在第五节点PD-c的电压的控制下，辅助复位模块4对输出端Gout进行复位。
这里对于上述下拉模块1，输入模块2，上拉模块3，输出模块5，复位模块4，调节模块6中包括的具体的电路结构不做限定，只要满足相应功能均在本申请的实施例提供的驱动电路保护的范围内。
上述第一节点PU、第二节点PU-c、第三节点PD-in、第四节点PD-out、第五节点PD-c只是为了便于描述电路结构而定义的，第一节点PU、第二节点PU-c、第三节点PD-in、第四节点PD-out、第五节点PD-c并不是实际的电路结构。
在本申请的至少一个实施例中，控制端包括触发信号输入端(例如STV端)。
在示例性的实施例中，如图3和图4所示，上拉模块3分别与第一节点PU、第一电平信号线VGH线和触发信号输入端(例如STV端)电连接，上拉模块3被配置为在第三节点PD-in的电压的控制下，拉高第一节点PU的电压。
在另一些实施例中，控制端包括第三节点PD-in，上拉模块3通过第三节点PD-in和输入模块2电连接。
在示例性的实施例中，如图2所示，上拉模块3分别与第一节点PU、第一电平信号线VGH线和第三节点PD-in电连接，上拉模块3被配置为在第三节点PD-in的电压的控制下，拉高第一节点PU的电压。
在示例性的实施例中，如图4所示，调节模块6分别与第一节点PU、第四节点PD-out、第五节点PD-c、第一电平信号线VGH线和第一时钟信号线CK线电连接，调节模块6被配置为在第五节点PD-c的电压的控制下，拉低第四节点PD-out的电压。
在示例性的实施例中，如图2和图3所示，调节模块6分别与第一节点PU、第四节点PD-out、第五节点PD-c、第一电平信号线VGH线和第三时钟信号线CK2线电连接，调节模块6被配置为在第五节点PD-c的电压的控制下，拉低第四节点PD-out的电压。此时，显示装置中要多设置一条第三时钟信号线CK2；其中，第三时钟信号线CK2传输的时钟信号的周期和脉冲宽度可以和第一时钟信号线CK传输的时钟信号的周期和脉冲宽度相同。
在本申请的实施例提供的驱动电路中，通过设置下拉模块1，输入模块2，上拉模块3，输出模块5，复位模块4和调节模块6相互配合，一方面，能够依次输出扫描信号以控制阵列基板中的像素逐行扫描；另一方面，在驱动电路驱动的过程中，当复位模块4对移位寄存器的输出端Gout进行复位时，调节模块6能够快速拉低第四节点PD-out的电压，从而使得复位模块4能够在第四节点PD-out的电压的控制下，快速的将第二电平信号线VGL线输入的信号传输至输出端Gout，以对输出端Gout进行复位，提高了移位寄存器的输出端Gout的复位速度，从而提高了移位寄存器的驱动能力，当该驱动电路与如图1中所示的像素驱动电路搭配应用在阵列基板时，能够很大程度上减小各子像素中像素驱动电路的补偿时间的差异，从而使得各子像素的充电率趋于完全相同，提高了显示亮度均一性，提高了显示效果。
在本申请的至少一个实施例中，第一电平信号线VGH线和第二电平信号线VGL线均传输电压恒定的信号，第一电平信号线VGH线传输的信号的电压大于第二电平信号线VGL线传输的信号的电压。
这里对于上述第一电平信号线VGH线和第二电平信号线VGL线传输的信号的电压不进行限定，具体可以根据产品的类型设计。
在本申请的至少一个实施例中，如图2、图3和图4所示，下拉模块1包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第一电容器C1；
第一晶体管T1的栅极和第二节点PU-c电连接，第一晶体管T1的源极和第一时钟信号线CK线电连接，第一晶体管T1的漏极和第一节点PU电连接；第二晶体管T2的源极和第三晶体管T3的源极分别与第一电平信号线VGH线电连接，第二晶体管T2的漏极和第三晶体管T3的漏极分别与第二节点PU-c电连接，第二晶体管T2的栅极和触发信号输入端(例如STV端)电连接，第三晶体管T3的栅极和第二时钟信号线CB线电连接；第一电容器C1的第一电极和第一晶体管T1的源极电连接，第一电容器C1的第二电极和第二节点PU-c电连接。
需要说明的是，对于第一级的移位寄存器中的第二晶体管T2，其栅极和触发信号输入端(例如STV端)电连接；对于第一级之后的移位寄存器，其栅极和触发信号输入端(例如上一级移位寄存器的输出端Gout)电连接。
在本申请的至少一个实施例中，如图2、图3和图4所示，输入模块2包括第四晶体管T4，第四晶体管T4的栅极和第一时钟信号线CK线电连接，第四晶体管T4的源极和触发信号输入端(例如STV端)电连接，第四晶体管T4的漏极和第三节点PD-in电连接。
需要说明的是，对于第一级的移位寄存器中的第四晶体管T4，其源极和触发信号输入端(例如STV端)电连接；对于第一级之后的移位寄存器，其源极和触发信号输入端(例如上一级移位寄存器的输出端Gout)电连接。
在本申请的至少一个实施例中，如图2、图3和图4所示，上拉模块3包括第五晶体管T5，第五晶体管T5的源极和第一节点PU电连接，第五晶体管T5的漏极和第一电平信号线VGH线电连接；
其中，如图2所示，第五晶体管T5的栅极和第三节点PD-in电连接；或者，第五晶体管T5的栅极和触发信号输入端(例如STV端)电连接。
在示例性的实施例中，当第五晶体管T5的栅极和第三节点PD-in电连接时，第五晶体管T5受第三节点PD-in的电压的控制而导通或截止；当第五晶体管T5的栅极和触发信号输入端(例如STV端)电连接时，第五晶体管T5受触发信号输入端(例如STV端)传输的信号的控制而导通或截止。
其中，当第五晶体管T5的栅极和触发信号输入端电连接时，对于第一级的移位寄存器中第五晶体管T5来说，触发信号输入端为STV端；对于第一级之后的移位寄存器来说，触发信号输入端为上一级移位寄存器的输出端Gout。
在本申请的实施例中，第五晶体管T5的栅极和触发信号输入端(例如STV端)电连接时，能够通过STV信号提前拉高第一节点PU的电压，先关闭第八晶体管T8，再开启第七晶体管T7，避免可能存在通过第七晶体管T7和第八晶体管T8将第一电平信号线VGH线和第二电平信号线VGL线同时导通，可以很大程度上降低移位寄存器的功耗。
在本申请的至少一个实施例中，如图2、图3和图4所示，复位模块4包括第六晶体管T6、第七晶体管T7和第二电容器C2，第六晶体管T6的栅极和第二电平信号线VGL线电连接，第六晶体管T6的源极和第三节点PD-in电连接，第六晶体管T6的漏极和第四节点PD-out电连接；第七晶体管T7的栅极和第四节点PD-out电连接，第七晶体管T7的源极和输出端Gout电连接，第七晶体管T7的漏极和第二电平信号线VGL线电连接；第二电容器C2的第一电极和第四节点PD-out电连接，第二电容器C2的第二电极和输出端Gout电连接。
在本申请的至少一个实施例中，如图2、图3和图4所示，输出模块5包括第八晶体管T8和第三电容器C3，第八晶体管T8的栅极和第一节点PU电连接，第八晶体管T8的源极和第一电平信号线VGH线电连接，第八晶体管T8的漏极和输出端Gout电连接；第三电容器C3的第一电极和第一节点PU电连接，第三电容器C3的第二电极和第一电平信号线VGH线电连接。
在本申请的至少一个实施例中，如图2、图3和图4所示，调节模块6包括第九晶体管T9、第十晶体管T10和第四电容器C4，第九晶体管T9的栅极和第一节点PU电连接，第九晶体管T9的源极和第一电平信号线VGH线电连接，第九晶体管T9的漏极和第五节点PD-c电连接；第十晶体管T10的栅极和第四节点PD-out电连接，第十晶体管T10的源极和第五节点PD-c电连接，第十晶体管T10的漏极和控制时钟信号线电连接。
在本申请的至少一个实施例中，如图5所示，控制时钟信号线包括第三时钟信号线CK2线和第四时钟信号线CB2线，结合图2或图3所示，第三时钟信号线CK2线和奇数级的移位寄存器中的第十晶体管T10的漏极电连接，第四时钟信号线CB2线和偶数级的移位寄存器中的第十晶体管T10的漏极电连接；
第三时钟信号线传输的第三时钟信号的第一信号沿相对于第一时钟信号线传输的第一时钟信号的第一信号沿延迟第一预设时间段，第四时钟信号线传输的第四时钟信号的第一信号沿相对于第二时钟信号线传输的第二时钟信号的第一信号沿延迟第一预设时间段，第一信号沿包括上升沿或下降沿。
在一些实施例中，第三时钟信号线CK2线传输的第三时钟信号CK2信号的上升沿相对于第一时钟信号线CK线传输的第一时钟信号CK信号的上升沿延迟第一预设时间段，第四时钟信号线CB2线传输的第四时钟信号CB2信号的上升沿相对于第二时钟信号线CB线传输的第二时钟信号CB信号的上升沿延迟第一预设时间段。
在另一些实施例中，参考图10中加粗虚线位置处的标记，第三时钟信号线CK2线传输的第三时钟信号CK2信号的下降沿相对于第一时钟信号线CK线传输的第一时钟信号CK信号的下降沿延迟第一预设时间段，第四时钟信号线CB2线传输的第四时钟信号CB2信号的下降沿相对于第二时钟信号线CB线传输的第二时钟信号CB信号的下降沿延迟第一预设时间段。
需要说明的是，在PMOS电路中下降沿决定复位开始的时间，在NMOS电路中上升沿决定复位开始的时间。
示例性的，如图8和图10所示的时序中，第三时钟信号线CK2线传输的第三时钟信号CK2信号和第一时钟信号线CK线传输的第一时钟信号CK信号的周期和脉冲宽度相同，第四时钟信号线CB2线传输的第四时钟信号CB2信号和第二时钟信号线CB线传输的第二时钟信号CB信号的周期和脉冲宽度相同。或者，第三时钟信号线CK2线传输的第三时钟信号CK2信号和第一时钟信号线CK线传输的第一时钟信号CK信号的周期和脉冲宽度不同，第四时钟信号线CB2线传输的第四时钟信号CB2信号和第二时钟信号线CB线传输的第二时钟信号CB信号的周期和脉冲宽度不同。
在示例性的实施例中，以奇数级的移位寄存器为例，第三时钟信号线CK2线和奇数级的移位寄存器中的第十晶体管T10的漏极电连接；如图2所示，在移位寄存器的复位过程中，通过第一时钟信号CK信号的控制第四晶体管T4导通，第二电平信号线VGL线输入的信号控制第六晶体管T6导通，触发信号输入端(例如STV信号输入端)输入的触发信号能够拉低第四节点PD-out的电压，从而控制第七晶体管T7导通，通过第七晶体管T7对输出端Gout进行复位(拉低)；但通常在拉低过程中，第七晶体管T7可能存在阈值电压Vth衰减，不能快速将输出端Gout的电压拉低到VGL线的电平；本申请的实施例中，通过设置相对于第一时钟信号CK信号稍有延迟的第三时钟信号CK2信号，使得通过第十晶体管T10和第四电容器C4的耦合作用，进一步拉低第四节点PD-out的电压，延长了拉低第四节点PD-out的电压的时间，从而能够通过第七晶体管T7的导通对输出端Gout进行快速的复位，提高了移位寄存器的驱动能力。
在示例性的实施例中，以偶数级的移位寄存器为例，第四时钟信号线CB2线和偶数级的移位寄存器中的第十晶体管T10的漏极电连接；在移位寄存器的复位过程中，通过第二时钟信号CB信号的控制第四晶体管T4导通，第二电平信号线VGL线输入的信号控制第六晶体管T6导通，触发信号输入端(例如STV信号输入端)输入的触发信号能够拉低第四节点PD-out的电压，从而控制第七晶体管T7导通，通过第七晶体管T7对输出端Gout进行复位(拉低)；但通常在拉低过程中，第七晶体管T7可能存在阈值电压Vth衰减，不能快速将输出端Gout的电压拉低到VGL线的电平；本申请的实施例中，通过设置相对于第二时钟信号CB信号稍有延迟的第四时钟信号CB2信号，使得通过第十晶体管T10和第四电容器C4的耦合作用，进一步拉低第四节点PD-out的电压，延长了拉低第四节点PD-out的电压的时间，从而能够通过第七晶体管T7的导通对输出端Gout进行快速的复位，提高了移位寄存器的驱动能力。
如图9所示，提供了本申请提供的如图2所示的移位寄存器和相关技术中的移位寄存器进行复位时的复位曲线对比，其中，标记Ref的为相关技术中的移位寄存器的复位过程曲线，标记A的为本申请的图2所示的移位寄存器的复位时间曲线，明显可以看到，本申请的实施例提供的移位寄存器的输出端Gout的复位时间显著提升，通过仿真计算可得，移位寄存器的输出端Gout的复位时间可以从1.13微秒提升至0.58微秒左右，复位时间缩短了近一半。
需要说明的是，如图5所示，在偶数级的GOA中，对应连接的CK信号线和CB信号线相对于奇数级的GOA发生了交换，这样，使得各级GOA的驱动过程相同。此。次具体的说明可以参考相关技术中对移位寄存器级联设置的介绍，这里不再赘述
在本申请的至少一个实施例中，如图6所示，控制时钟信号线包括第三时钟信号线CK2线，第三时钟信号线CK2线和各级移位寄存器(奇数级GOA和偶数级GOA)中的第十晶体管T10的漏极电连接；
第一时钟信号线CK线传输的第一时钟信号CK信号的周期和脉冲宽度是第三时钟信号线CK2线传输的第三时钟信号CK2信号的2N倍，其中N为正整数，一般为1；
其中，第三时钟信号线CK2线传输的第三时钟信号CK2信号的第一信号沿相对于第一时钟信号线CK线传输的第一时钟信号CK信号的第一信号沿延迟第一预设时间段。
例如，第一信号沿可以为上升沿或者下降沿。
在一些实施例中，第三时钟信号线CK2线传输的第三时钟信号CK2信号的上升沿相对于第一时钟信号线CK线传输的第一时钟信号CK信号的上升沿延迟第一预设时间段。
在另一些实施例中，第三时钟信号线CK2线传输的第三时钟信号CK2信号的下降沿相对于第一时钟信号线CK线传输的第一时钟信号CK信号的下降沿延迟第一预设时间段。
对于如图2或如图3所示的移位寄存器的具体电路结构，第三时钟信号线CK2线和各级移位寄存器(奇数级GOA和偶数级GOA)中的第十晶体管T10的漏极电连接；且第三时钟信号线CK2线传输的第三时钟信号CK2信号的上升沿相对于第一时钟信号线CK线传输的第一时钟信号CK信号的上升沿延迟第一预设时间段。
这样，在在移位寄存器的复位过程中，通过第一时钟信号CK信号的控制第四晶体管T4导通，第二电平信号线VGL线输入的信号控制第六晶体管T6导通，触发信号输入端(例如STV信号输入端)输入的触发信号能够拉低第四节点PD-out的电压，从而控制第七晶体管T7导通，通过第七晶体管T7对输出端Gout进行复位(拉低)；但通常在拉低过程中，第七晶体管T7可能存在阈值电压Vth衰减，不能快速将输出端Gout的电压拉低到VGL线的电平；本申请的实施例中，通过设置相对于第一时钟信号CK信号稍有延迟的第三时钟信号CK2信号，使得通过第十晶体管T10和第四电容器C4的耦合作用，进一步拉低第四节点PD-out的电压，延长了拉低第四节点PD-out的电压的时间，从而能够通过第七晶体管T7的导通对输出端Gout进行快速的复位，提高了移位寄存器的驱动能力。另外，相较于设置4条时钟信号线，本实施例中仅需要3条时钟信号线，能够释放阵列基板的周边区的设计空间，从而有利于窄边框显示产品的制备。
在本申请的至少一个实施例中，结合图4和图7所示，控制时钟信号线包括第一时钟信号线CK线。即，第十晶体管T10的漏极和第一时钟信号线CK线电连接；这样，在确保了该移位寄存器相对于相关技术中的移位寄存器的复位时间缩短的同时，能够很大程度上释放阵列基板的周边区的设计空间，从而有利于窄边框显示产品的制备。
在本申请的至少一个实施例中，第一预设时间段包括0～2μs。
示例性的，第一预设时间段可以为0μs、0.5μs、0.8μs、1μs、1.3μs、1.5μs、1.8μs。其中，第一预设时间段的具体时间与栅线的负载和移位寄存器内部的电容器的电容量共同决定，可以根据实际情况进行设置。
在本申请的至少一个实施例中，所有晶体管均为P型晶体管。
示例性的，所有晶体管可以均为MOS管，MOS是MOSFET的缩写。MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。
本申请的实施例提供了一种显示装置，包括如前文中所述的驱动电路，还包括阵列排布的多个子像素，子像素包括像素驱动电路，一个移位寄存器通过一条栅线和同一排子像素中的各像素驱动电路电连接。
本申请的实施例提供的显示装置，通过设置下拉模块1，输入模块2，上拉模块3，输出模块5，复位模块4和调节模块6相互配合，一方面，能够依次输出扫描信号以控制阵列基板中的像素逐行扫描；另一方面，在驱动电路驱动的过程中，当复位模块4对移位寄存器的输出端Gout进行复位时，调节模块6能够快速拉低第四节点PD-out的电压，从而使得复位模块4能够在第四节点PD-out的电压的控制下，快速的将第二电平信号线VGL线输入的信号传输至输出端Gout，以对输出端Gout进行复位，提高了移位寄存器的输出端Gout的复位速度，从而提高了移位寄存器的驱动能力，能够很大程度上减小各子像素中像素驱动电路的补偿时间的差异，从而使得各子像素的充电率趋于完全相同，提高了显示装置的显示亮度均一性，提高了显示效果。
本申请的实施了提供了一种驱动方法，应用于如前文中所述的驱动电路，该驱动方法包括：
S801、在输入阶段，向移位寄存器电连接的触发信号输入端(例如STV信号输入端)输入高电平的触发信号，向第一时钟信号线CK线输入高电平的第一时钟信号，向第二时钟信号线CB线输入低电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线输入高电平的控制时钟信号；
S802、在输出阶段，向触发信号输入端(例如STV信号输入端)输入高电平的触发信号，向第一时钟信号线CK线输入低电平的第一时钟信号，向第二时钟信号线CB线输入高电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线输入低电平的控制时钟信号；
S803、在复位阶段，向触发信号输入端(例如STV信号输入端)输入低电平的触发信号，向第一时钟信号线CK线输入低电平的第一时钟信号，向第二时钟信号线CB线输入高电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线输入低电平的控制时钟信号。
本申请的实施例提供的驱动电路的驱动方法，在驱动电路驱动的过程中，复位模块4对移位寄存器的输出端Gout进行复位时，调节模块6能够快速拉低第四节点PD-out的电压，从而使得复位模块4能够在第四节点PD-out的电压的控制下，快速的将第二电平信号线VGL线输入的信号传输至输出端Gout，以对输出端Gout进行复位，提高了移位寄存器的输出端Gout的复位速度，从而提高了移位寄存器的驱动能力，能够很大程度上减小各子像素中像素驱动电路的补偿时间的差异，从而使得各子像素的充电率趋于完全相同，提高了显示装置的显示亮度均一性，提高了显示效果。
下面以图2所示的电路图为例，以所有晶体管为P型晶体管为例，具体说明该驱动电路的驱动原理和驱动过程；
图8提供了图2中电路图对应的时序，图12-图17分别提供了图2中的电路图在图8所示时序的不同阶段的电路状态。要说明的是，在图12-图17中标记“H”代表输入的信号为高电平信号，标记“L”代表输入的为低电平信号，晶体管截止通过“×”标记，晶体管导通通过“√”标记。
在第一阶段t1(输入阶段)，结合图2和图8所示，向移位寄存器电连接的触发信号输入端(例如STV信号输入端)输入高电平的触发信号，向第一时钟信号线CK线输入高电平的第一时钟信号，向第二时钟信号线CB线输入低电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(第三时钟信号线CK2线)输入高电平的控制时钟信号；
此时，如图12所示，第二节点PU-c在第一电容器C1的作用下被拉高，第一晶体管T1截止，第二晶体管T2截止，第三晶体管T3导通，第四晶体管T4截止，第五晶体管T5导通，第一节点PU的电压被拉高，第八晶体管T8截止、第九晶体管T9截止，第七晶体管T7导通，第十晶体管T10导通，输出端Gout输出保持低电平信号，此过程为超前移位过程。
在第二阶段t2(输出阶段)，结合图2和图8所示，向触发信号输入端(例如STV信号输入端)输入高电平的触发信号，向第一时钟信号线CK线输入低电平的第一时钟信号，向第二时钟信号线CB线输入高电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(第三时钟信号线CK2线)输入低电平的控制时钟信号；
此时，如图13所示，第一晶体管T1导通，第二晶体管T2截止，第三晶体管T3截止，第四晶体管T4导通，第五晶体管T5截止，第六晶体管T6导通，第七晶体管T7截止，第一节点PU的电压被拉低，第八晶体管T8导通、第九晶体管T9导通，第三节点PD-in和第四节点PD-out的电压均被拉高；此时，第一电平信号线VGH线通过第八晶体管T8向输出端Gout传输高电平信号。
在第三阶段t3，结合图2和图8所示，向移位寄存器电连接的触发信号输入端(例如STV信号输入端)输入高电平的触发信号，向第一时钟信号线CK线输入高电平的第一时钟信号，向第二时钟信号线CB线输入低电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(第三时钟信号线CK2线)输入高电平的控制时钟信号；
此时，如图14所示，第一晶体管T1截止，第二晶体管T2截止，第三晶体管T3导通，第四晶体管T4截止，第五晶体管T5导通，第六晶体管T6导通，第七晶体管T7截止，第一节点PU的电压保持低电平，维持第八晶体管T8、第九晶体管T9导通，第十晶体管T10截止；输出端Gout维持输出高电平信号。
在第四阶段t4，结合图2和图8所示，向移位寄存器电连接的触发信号输入端(例如STV信号输入端)输入高电平的触发信号，向第一时钟信号线CK线输入低电平的第一时钟信号，向第二时钟信号线CB线输入高电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(第三时钟信号线CK2线)输入低电平的控制时钟信号；
此时，如图15所示，第一晶体管T1导通，第二晶体管T2截止，第三晶体管T3截止，第四晶体管T4导通，第五晶体管T5截止，第六晶体管T6导通，第七晶体管T7截止，第一节点PU的电压维持低电平，第八晶体管T8导通、第九晶体管T9导通，第三节点PD-in和第四节点PD-out的电压均维持高电平；此时，输出端Gout维持输出高电平信号。
在第五阶段t5，结合图2和图8所示，向移位寄存器电连接的触发信号输入端(例如STV信号输入端)输入低电平的触发信号，向第一时钟信号线CK线输入高电平的第一时钟信号，向第二时钟信号线CB线输入低电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(第三时钟信号线CK2线)输入高电平的控制时钟信号；
此时，如图16所示，第一晶体管T1截止，第二晶体管T2导通，第三晶体管T3导通，第四晶体管T4截止，第五晶体管T5截止，第六晶体管T6导通，第七晶体管T7截止，第一节点PU的电压保持低电平，维持第八晶体管T8、第九晶体管T9导通，第十晶体管T10截止；输出端Gout维持输出高电平信号。
在第六阶段t6(复位阶段)，向触发信号输入端(例如STV信号输入端)输入低电平的触发信号，向第一时钟信号线CK线输入低电平的第一时钟信号，向第二时钟信号线CB线输入高电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(例如第三时钟信号线CK2线)输入低电平的控制时钟信号。
此时，如图17所示，第一晶体管T1截止，第二晶体管T2导通，第三晶体管T3截止，第四晶体管T4导通，第五晶体管T5导通，第一节点PU的电压被拉高，第八晶体管T8、第九晶体管T9截止，第六晶体管T6导通，第七晶体管T7导通，第三节点PD-in和第四节点PD-out的电压均被拉低，第十晶体管导通，在第四电容器C4的耦合作用下，第四节点PD-out的电压被进一步拉低，当控制时钟信号线(例如第三时钟信号线CK2线)输入的信号的上升沿相对于第一时钟信号线CK线输入的信号的上升沿延迟第一预设时间时，从而延长了拉低第四节点PD-out电压的时间，使得第四节点PD-out的电压快速降低，从而有助于通过第七晶体管T7对输出端Gout的信号进行快速复位，进而快速拉低输出端Gout的电压。
下面以图3所示的电路图为例，以所有晶体管为P型晶体管为例，具体说明该驱动电路的驱动原理和驱动过程；图10提供了图3中电路图对应的时序；
图3所示的电路结构再第一阶段t1到第四阶段t4的驱动过程与图2所示的电路结构的驱动过程相同，具体参考前文的说明；
在第五阶段t5，向移位寄存器电连接的触发信号输入端(例如STV信号输入端)输入低电平的触发信号，向第一时钟信号线CK线输入高电平的第一时钟信号，向第二时钟信号线CB线输入低电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(第三时钟信号线CK2线)输入高电平的控制时钟信号；
此时，第一晶体管T1截止，第二晶体管T2导通，第三晶体管T3导通，第四晶体管T4截止，第五晶体管T5导通，第一节点PU的电压被拉高，第八晶体管T8、第九晶体管T9截至截止，第六晶体管T6导通，第三节点PD-in和第四节点PD-out的电压均为高电平，第七晶体管T7截止，第十晶体管T10截止；输出端Gout维持输出高电平信号。
在第六阶段t6(复位阶段)，向触发信号输入端(例如STV信号输入端)输入低电平的触发信号，向第一时钟信号线CK线输入低电平的第一时钟信号，向第二时钟信号线CB线输入高电平的第二时钟信号，向第一电平信号线VGH线输入第一电平信号，向第二电平信号线VGL线输入第二电平信号，向控制时钟信号线(例如第三时钟信号线CK2线)输入低电平的控制时钟信号。
此时，第一晶体管T1截止，第二晶体管T2导通，第三晶体管T3截止，第四晶体管T4导通，第五晶体管T5导通，第一节点PU的电压被拉高，第八晶体管T8、第九晶体管T9截止，第六晶体管T6导通，第七晶体管T7导通(第七晶体管T7开始导通时，第八晶体管T8已经完全截止)，第三节点PD-in和第四节点PD-out的电压均被拉低，第十晶体管T10导通，在第四电容器C4的耦合作用下，第四节点PD-out的电压被进一步拉低，当控制时钟信号线(例如第三时钟信号线CK2线)输入的信号的上升沿相对于第一时钟信号线CK线输入的信号的上升沿延迟第一预设时间时，从而延长了拉低第四节点PD-out电压的时间，使得第四节点PD-out的电压快速降低，从而有助于通过第七晶体管T7对输出端Gout的信号进行快速复位，进而快速拉低输出端Gout的电压。此外，由于在开始复位之前，第一节点PU的电压已经被拉高，第七晶体管T7开始导通时，第八晶体管T8已经完全截止，避免了第一电平信号线VGH线和第二电平信号线VGL线可能存在通过第七晶体管T7和第八晶体管T8导通的情况，降低了驱动电路的功耗，延长其使用寿命。
图4所示的电路结构的驱动过程和图3中所示的电路结构的驱动过程相同，其区别为图4中所述的控制时钟信号端为第一时钟信号线，此时，该电路在复位过程中，拉低第四节点PD-out电压的时间比图3所示的电路结构拉低第四节点PD-out电压的时间短。
另外，需要说明的时，图11A提供了图2所示的电路结构和图3所示的电路结构在复位过程中，在输出端Gout输出的信号的下降沿的时刻附近，第七晶体管T7的电流减小的曲线对比图，对比可知，相较于图2所示的电路结构中第七晶体管T7的电流变化过程(如图11中标记A的曲线)，当第五晶体管T5的栅极与STV信号输入端电连接时(图3的电路结构)，由于第一节点PU的电压被提前拉高，第八晶体管T8提前完全关闭，第七晶体管T7的电流不受第一电平信号线VGH的影响，其第七晶体管T7的电流减小幅度较明显，且减小速度较快(如图11中标记B的曲线)。
图11B提供了图2所示的电路结构和图3所示的电路结构在复位过程中，在输出端Gout输出的信号的下降沿的时刻附近，第八晶体管T8的电流变化的曲线对比图，对比可知，相较于图2所示的电路结构中第八晶体管T8的电流变化过程(如图11B中标记A的曲线)，当第五晶体管T5的栅极与STV信号输入端电连接时(图3的电路结构)，由于第一节点PU的电压被提前拉高，第八晶体管T8提前完全关闭，第八晶体管T8在此阶段的电流几乎消失。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种驱动电路，其中，包括：级联设置的多个移位寄存器，所述移位寄存器包括：
下拉模块，分别与触发信号输入端、第一时钟信号线、第二时钟信号线、第一电平信号线、第一节点和第二节点电连接，所述下拉模块被配置为在所述第二节点的电压的控制下，拉低所述第一节点的电压；
输入模块，分别与所述第一时钟信号线、所述触发信号输入端和第三节点电连接，被配置为在所述第一时钟信号线输入的信号的控制下，将所述触发信号输入端输入的信号传输至所述第三节点；
上拉模块，分别与所述第一节点、所述第一电平信号线和控制端电连接，所述上拉模块被配置为在所述控制端的控制下，拉高所述第一节点的电压；
输出模块，分别与所述第一节点、所述第一电平信号线和所述移位寄存器的输出端电连接，所述输出模块在所述第一节点的电压的控制下，将所述第一电平信号线输入的信号传输至所述输出端；
复位模块，分别与所述第三节点、所述第二电平信号线和第四节点电连接，所述复位模块被配置为在所述第四节点的电压的控制下，将所述第二电平信号线输入的信号传输至所述输出端，以对所述输出端进行复位；
调节模块，分别与所述第一节点、所述第四节点、第五节点、所述第一电平信号线和控制时钟信号线电连接，所述调节模块被配置为在所述第五节点的电压的控制下，辅助所述复位模块对所述输出端进行复位。
2.根据权利要求1所述的驱动电路，其中，所述第一电平信号线和所述第二电平信号线均传输电压恒定的信号，所述第一电平信号线传输的信号的电压大于所述第二电平信号线传输的信号的电压。
3.根据权利要求2所述的驱动电路，其中，所述控制端包括所述触发信号输入端；
或者，所述控制端包括所述第三节点，所述上拉模块通过所述第三节点和所述输入模块电连接。
4.根据权利要求1所述的驱动电路，其中，所述下拉模块包括第一晶体管、第二晶体管、第三晶体管和第一电容器；
所述第一晶体管的栅极和所述第二节点电连接，所述第一晶体管的源极和所述第一时钟信号线电连接，所述第一晶体管的漏极和所述第一节点电连接；所述第二晶体管的源极和所述第三晶体管的源极分别与所述第一电平信号线电连接，所述第二晶体管的漏极和所述第三晶体管的漏极分别与所述第二节点电连接，所述第二晶体管的栅极和所述触发信号输入端电连接，所述第三晶体管的栅极和所述第二时钟信号线电连接；所述第一电容器的第一电极和所述第一晶体管的所述源极电连接，所述第一电容器的第二电极和所述第二节点电连接。
5.根据权利要求4所述的驱动电路，其中，所述输入模块包括第四晶体管，所述第四晶体管的栅极和所述第一时钟信号线电连接，所述第四晶体管的源极和所述触发信号输入端电连接，所述第四晶体管的漏极和所述第三节点电连接。
6.根据权利要求5所述的驱动电路，其中，所述上拉模块包括第五晶体管，所述第五晶体管的源极和所述第一节点电连接，所述第五晶体管的漏极和所述第一电平信号线电连接；
其中，所述第五晶体管的栅极和所述第三节点电连接；或者，所述第五晶体管的栅极和所述触发信号输入端电连接。
7.根据权利要求6所述的驱动电路，其中，所述复位模块包括第六晶体管、第七晶体管和第二电容器，所述第六晶体管的栅极和所述第二电平信号线电连接，所述第六晶体管的源极和所述第三节点电连接，所述第六晶体管的漏极和所述第四节点电连接；所述第七晶体管的栅极和所述第四节点电连接，所述第七晶体管的源极和所述输出端电连接，所述第七晶体管的漏极和所述第二电平信号线电连接；所述第二电容器的第一电极和所述第四节点电连接，所述第二电容器的第二电极和所述输出端电连接。
8.根据权利要求7所述的驱动电路，其中，所述输出模块包括第八晶体管和第三电容器，所述第八晶体管的栅极和所述第一节点电连接，所述第八晶体管的源极和所述第一电平信号线电连接，所述第八晶体管的漏极和所述输出端电连接；所述第三电容器的第一电极和所述第一节点电连接，所述第三电容器的第二电极和所述第一电平信号线电连接。
9.根据权利要求8所述的驱动电路，其中，所述调节模块包括第九晶体管、第十晶体管和第四电容器，所述第九晶体管的栅极和所述第一节点电连接，所述第九晶体管的源极和所述第一电平信号线电连接，所述第九晶体管的漏极和所述第五节点电连接；所述第十晶体管的栅极和所述第四节点电连接，所述第十晶体管的源极和所述第五节点电连接，所述第十晶体管的漏极和所述控制时钟信号线电连接。
10.根据权利要求9所述的驱动电路，其中，所述控制时钟信号线包括第三时钟信号线和第四时钟信号线，所述第三时钟信号线和奇数级的所述移位寄存器中的所述第十晶体管的漏极电连接，所述第四时钟信号线和偶数级的所述移位寄存器中的所述第十晶体管的漏极电连接；
所述第三时钟信号线传输的第三时钟信号的第一信号沿相对于所述第一时钟信号线传输的第一时钟信号的所述第一信号沿延迟第一预设时间段，所述第四时钟信号线传输的第四时钟信号的所述第一信号沿相对于所述第二时钟信号线传输的第二时钟信号的所述第一信号沿延迟所述第一预设时间段，所述第一信号沿包括上升沿或下降沿。
11.根据权利要求9所述的驱动电路，其中，所述控制时钟信号线包括第三时钟信号线，所述第三时钟信号线和各级所述移位寄存器中的所述第十晶体管的漏极电连接；
所述第一时钟信号线传输的第一时钟信号的周期和脉冲宽度是所述第三时钟信号线传输的第三时钟信号的2N倍，N为正整数；所述第三时钟信号线传输的第三时钟信号的第一信号沿相对于所述第一时钟信号线传输的第一时钟信号的第一信号沿延迟第一预设时间段，第一信号沿包括上升沿或下降沿。
12.根据权利要求9所述的驱动电路，其中，所述控制时钟信号线包括所述第一时钟信号线。
13.根据权利要求10或11所述的驱动电路，其中，所述第一预设时间段包括0～2μs。
14.根据权利要求9所述的驱动电路，其中，所有所述晶体管均为P型晶体管。
15.一种显示装置，其中，包括如权利要求1-14中任一项所述的驱动电路，还包括阵列排布的多个子像素，所述子像素包括像素驱动电路，一个所述移位寄存器和同一排所述子像素中的各所述像素驱动电路电连接。
16.一种驱动方法，其中，应用于如权利要求1-14中任一项所述的驱动电路；所述方法包括：
在输入阶段，向移位寄存器电连接的触发信号输入端输入高电平的触发信号，向第一时钟信号线输入高电平的第一时钟信号，向第二时钟信号线输入低电平的第二时钟信号，向第一电平信号线输入第一电平信号，向第二电平信号线输入第二电平信号，向控制时钟信号线输入高电平的控制时钟信号；
在输出阶段，向所述触发信号输入端输入高电平的触发信号，向所述第一时钟信号线输入低电平的第一时钟信号，向所述第二时钟信号线输入高电平的第二时钟信号，向所述第一电平信号线输入第一电平信号，向所述第二电平信号线输入第二电平信号，向所述控制时钟信号线输入低电平的控制时钟信号；
在复位阶段，向所述触发信号输入端输入低电平的触发信号，向所述第一时钟信号线输入低电平的第一时钟信号，向所述第二时钟信号线输入高电平的第二时钟信号，向第一电平信号线输入第一电平信号，向第二电平信号线输入第二电平信号，向所述控制时钟信号线输入低电平的控制时钟信号。
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