CN116830256A - 具有贯穿衬底过孔的结构及其形成方法 - Google Patents

Abstract

公开了一种具有贯穿衬底过孔(TSV)的微电子结构及其形成方法。微电子结构可以包括具有过孔结构的体半导体。过孔结构可以具有第一导电部分和第二导电部分。过孔结构还可以具有在第一导电部分与体半导体之间的阻挡层。该结构可以具有在第一导电部分与第二导电部分之间的第二阻挡层。第二导电部分可以从第二阻挡层延伸到体半导体的上表面。包含TSV的微电子结构被配置为使得微电子结构可以接合到第二元件或结构。

Description

具有贯穿衬底过孔的结构及其形成方法

相关申请的交叉引用

本申请要求于2021年6月29日提交的题为“STRUCTURES WITH THROUGH-SUBSTRATEVIAS AND METHODS FOR FORMING THE SAME”的美国临时专利申请第63/216,389号以及于2020年12月28日提交的题为“STRUCTURES WITH THROUGH-SUBSTRATE VIAS AND METHODSFOR FORMING THE SAME”的美国临时专利申请第63/131,263号的优先权，其全部内容通过引用并入本文。

技术领域

该领域涉及具有贯穿衬底过孔的结构及其形成方法。

背景技术

诸如集成器件裸片或芯片等半导体元件可以安装或堆叠在其他元件上。例如，半导体元件可以安装到载体，诸如封装衬底、中介层、重构的晶片或元件、或其他半导体元件。作为另一示例，半导体元件可以堆叠在另一半导体元件之上，例如，第一集成器件裸片可以堆叠在第二集成器件裸片上。在一些布置中，贯穿衬底过孔(TSV)可以垂直延伸穿过半导体元件的厚度，以通过半导体元件传输电信号，例如，从半导体元件的第一表面传输到半导体元件的相对的第二表面。仍然需要用于形成TSV的改进的方法。

附图说明

现在将参考以下附图描述具体实现，这些附图是通过示例而非限制的方式提供的。

图1A-图1F示出了在元件中形成TSV的传统工艺步骤。

图2示出了已处理晶片的蚀刻深度图。

图3A和图3B是经蚀刻的晶片的示例晶片图。

图4A-图4I示出了根据各种实施例的形成微电子结构的方法。

图5A-图5I示出了根据各种实施例的用于形成微电子结构的方法。

图6A-图6H示出了根据各种实施例的用于形成微电子结构的方法。

具体实施方式

图1A-图1F示出了用于在微电子结构中形成TSV的各种传统工艺步骤。传统上，TSV的形成可以使用过孔中间或正面过孔最后处理方法来执行。这两种方法都是用于不同裸片的大批量制造工艺，包括例如40um厚的裸片。这两种工艺都涉及在集成电路制造之后刻蚀穿过TSV到体硅中。这些工艺的技术挑战随着裸片厚度的减小而增加。这些挑战可以包括TSV蚀刻均匀性、裸片厚度均匀性、以及所形成的背面电介质层的整体质量。

在图1A中，微电子结构包括半导体晶片102的一部分。所示过孔结构包括过孔中间结构，其中有源电路系统106(例如，晶体管或其他有源电路元件)可以形成在体半导体部分102的有源表面上或体半导体部分102的有源表面中，一个或多个绝缘层112和113可以形成在有源电路系统106之上，并且用于TSV的开口104可以穿过一个或多个绝缘层112和113以及体半导体部分102的一部分而形成。在一些布置中，金属化层110(例如，线路后端(BEOL)或再分布层(RDL))可以设置在一个或多个绝缘层之上或一个或多个绝缘层内。

在图1B中，可以提供过孔结构108。过孔结构108可以延伸到开口中并且在绝缘层112和113之上。在图1C中，导电焊盘114可以设置在绝缘层中的一个或多个之上，并且电连接到金属化层110。电镀图1B中的过孔结构108而产生的导电覆盖层可以在图1C中去除(例如，抛光掉)。如图1D所示，导电焊盘117可以设置在一个或多个绝缘层112和113之上，并且电连接到过孔结构108。导电焊盘117还可以被配置为电连接到另一元件。在一些布置中，导电焊盘117可以是BEOL或RDL的一部分。

如图1E所示，微电子结构114的正面可以通过粘合剂118附接到载体120。载体120可以包括临时处理晶片，该临时处理晶片用于在处理期间支撑微电子结构114。在一些实施例中，粘合剂118可以包括有机粘合剂并且可以对高温敏感。因此，使用粘合剂118将载体120附接到微电子结构114可能限制在处理期间可以施加的温度。然而，在其他实施例中，载体120可以在没有粘合剂118的情况下直接接合到微电子结构114的正面。当正面114附接到载体120时，半导体部分124的背面可以被研磨或磨削以暴露过孔108。如图1F所示，电介质层122可以沉积在半导体124的背面表面上。背面金属化层116(例如，线路后端(BEOL)或再分布层(RDL))可以设置在电介质层122之上，并且可以被配置为电连接到过孔结构108。

传统的过孔形成工艺存在若干问题，这些问题导致过孔长度不均匀。例如，用于形成过孔的开口的蚀刻工艺在整个衬底(例如，晶片)上是不均匀的，特别是对于用于过孔的高纵横比开口，这导致具有不同深度的过孔开口。所产生的过孔中的这种不均匀性导致TSV露出工艺期间的产率损失。此外，作为TSV露出工艺的一部分的电介质沉积可能受到用于将裸片粘附到载体的临时接合材料的限制。粘合剂限制背面电介质沉积温度，并且可能导致各种加工复杂化。此外，临时接合层厚度的不均匀性可能增加减薄的硅片厚度的均匀性。事实上，如图2所示，对于12英寸晶片，用于形成过孔开口的蚀刻工艺可以具有大约7微米的不均匀性。在晶片的一些区域中，蚀刻深度可以更高202，而晶片的一些区域具有低蚀刻深度206，晶片的其他区域将具有在低206刻蚀深度与高202蚀刻深度之间的蚀刻深度204。一旦导电材料(例如，铜)被填充到开口中，过孔开口的变化的深度导致不同的过孔结构长度。

如图3A所示，不同过孔长度可能导致产率的显著损失。例如，当与由临时工艺引起的晶片厚度变化相结合时，这种厚度损失可能进一步降低TSV产率。例如，可以不使用具有太短的TSV 304而不有效的裸片和具有太长的TSV 302而不有效的裸片。例如，晶片内的一些裸片可以具有太长的TSV 302并且在研磨或抛光期间断裂。其他过孔太短304并且掩埋在器件的半导体部分中。此外，在一些工艺中，不均匀的TSV可能是由不完整或不均匀的镀覆过程引起的。例如，在这样的工艺中，过孔开口可以被均匀地蚀刻，但是通过高纵横比开口的镀覆工艺可能不会均匀地填充过孔开口。这种工艺变化减少了有效裸片的数目306。因此，各种不同处理方法可能导致TSV长度不均匀。

图3B示出了TSV平坦化之后可以测量的8”晶片的厚度变化。可以看出，晶片的厚度可以变化4微米。晶片的一些区域可以具有高达58.09微米的厚度，而晶片的其他区域可以具有56.09微米的厚度，而晶片的其他区域可以具有约54.67微米的较低厚度。晶片厚度的变化也会导致一些TSV变得无效，并且导致较低水平的工艺控制。

如上所述，由于例如裸片厚度不均匀性和TSV开口蚀刻不均匀性，在研磨半导体部分的背面以露出TSV之后，TSV的长度可以在整个晶片上显著变化。因此，当体半导体部分的背面被接地或以其他方式减薄时，暴露的过孔可以从减薄的半导体部分的背面突出变化的长度，并且如上所述，一些过孔可以保持未暴露并且掩埋在半导体部分中。为了减少TSV的不均匀长度，同时防止突出TSV的断裂，可以在半导体部分的背面之上和TSV之上提供一个或多个背面电介质层。虽然尽管TSV高度存在一定程度的可变性，但仍有可能采用焊料凸点，但这种可变性会导致缺乏水平度，并且使堆叠变得困难。一些堆叠技术(诸如直接混合接合)对形貌变化特别敏感。

例如，在一些工艺中，在初始背面硅研磨和通过湿法或干法蚀刻方法相对于TSV的衬垫选择性去除硅之后，约6至7微米的TSV从半导体部分的背面突出。阻挡层(例如，电介质阻挡层，诸如氮化硅、氮氧化硅、碳氮化硅、类金刚石碳或任何其他合适的电介质阻挡材料层)可以沉积在半导体部分的背面之上、在暴露的TSV的侧壁之上、以及在暴露的TSV的暴露的端表面之上。第二电介质层(诸如氧化硅或任何其他合适的电介质)可以沉积在电介质阻挡层之上，包括在阻挡层的上表面之上、在阻挡层的沿着暴露的TSV的侧壁延伸的部分之上、以及在阻挡层的沿着暴露的TSV的端表面而设置的部分之上。在沉积(多个)背面电介质层之后，可以抛光或以其他方式去除过孔和(多个)电介质层的(多个)部分，以使过孔平坦化并且减少不均匀性。

在其他工艺中，第一电介质阻挡层和/或第二电介质阻挡层的(多个)薄层可以沉积在减薄的半导体部分和过孔之上。例如，在其他工艺中，(多个)电介质层可以仅为1或2微米厚，例如，明显薄于过孔的突出部分的长度。当抛光过孔和(多个)电介质层时，一些过孔可以断裂，使得过孔的端部嵌入半导体部分中并且相对于半导体部分的背面凹陷。断裂的TSV会降低器件产率。

在这些工艺中的一些中，TSV内选择的金属可能会导致TSV性能的显著变化。例如，在一些工艺中，铜(Cu)可以是有效的沉积金属。当在TSV中使用时，铜是可以使用的合金金属，并且可以改变TSV的膨胀和抛光特性。通常可以限制蚀刻过孔的底部的铜，并且可以不以与游离铜相同的速率或相同的温度退火。这些不同的性质可能导致在沉积过程中露出TSV之前不具有稳定晶体学的Cu TSV。此外，TSV金属化可能包括不适合通过例如DirectBond工艺进行可靠直接接合的金属或有机杂质。此外，存储或热处理期间TSV的收缩已经被证明会导致地形问题，例如在可以围绕TSV的隔离氧化物中形成边缘或沟槽。

降低传统TSV形成工艺产率的一些主要问题包括TSV蚀刻深度的不均匀性和抛光过程中的TSV断裂。在总共55微米的深度中，TSV在300mm晶片之上可以具有2至4微米的典型深度变化。这种深度变化可能会对实现均匀的表面接合带来挑战。此外，不均匀的TSV会在加工过程中导致断裂，从而导致较低的产率。可以使用化学机械处理(CMP)平坦化来平坦化硅晶片。在CMP平坦化期间，一些TSV可以被断裂。这种断裂可能部分是由过多的TSV露出引起的，过多的TSV露出通常是由TSV的深度变化引起的。

传统上，背面TSV工艺未用于大批量制造中的直接接合。用于平坦化晶片背面上的TSV的传统过程也可以依赖于图案化铜焊盘和向晶片添加焊料凸块。传统的背面处理也不能防止TSV的断裂，并且可以不能实现适合于直接接合的平面性。因为抛光时间的长度、抛光周期的数目(可以在4到6个周期之间，需要长达2小时的机器时间)、沉积的材料量(5um)、去除的材料量(2-4um，取决于所沉积的氧化物)、以及抛光之间使用的总退火时间(3-5个一小时的退火周期)，所以这些工艺可能不适合大批量生产。

本文中公开的各种实施例可以通过确保TSV长度在整个减薄的晶片上是均匀的来提高器件产率。一些实施例可以使用铜湿法蚀刻来将铜TSV表面降低到硅表面以下几微米。在一些实施例中，围绕硅体将有助于抑制和稳定TSV内的铜。在一些实施例中，在沉积铜籽晶层之前沉积阻挡层。在一些实施例中，使用电镀技术来填充过孔。在一些实施例中，一些TSV可以比其他TSV更深，并且可以使用电镀工艺来适应断裂的TSV附加深度。

在一些实施例中，退火工艺稳定了铜塞材料，从而为其提供与用于接合的器件侧铜类似的化学和结构性能。在一些实施例中，退火工艺使铜塞材料稳定，以具有与器件侧接合铜相同的杂质和纹理特性。在一些实施例中，镀铜可以作为直接接合界面进行退火。这种退火可以稳定铜插塞材料，以使插塞材料在化学和物理上类似于器件侧直接接合界面铜焊盘。

在一些实施例中，在铜层上使用的CMP可以包括标准直接接合界面CMP浆料和工艺。在一些实施例中，对于TSV的CMP在浆料使用和机器时间方面可以与器件侧CMP相同。在一些实施例中，CMP参数可以与器件侧CMP参数相同或相似。在一些实施例中，这种CMP均匀性可以在使用或不使用附加光刻步骤的情况下实现。在一些实施例中，在CMP工艺期间使用的唯一光刻步骤可以是覆盖背面处理。

图4A-图4I示出了根据一个实施例的用于形成微电子结构的方法。如图4A所示，如上所述，TSV结构410可以至少部分穿过包括体半导体部分404的衬底的厚度来提供。在一些实施例中，体半导体部分404可以包括硅、锗、碳化硅或任何其他合适的半导体材料。一个或多个衬垫层412可以从衬底的前表面406设置在开口中。在一些实施例中，一个或多个衬垫层412可以包括电介质衬垫415。一个或多个衬垫层412的电介质衬垫415可以包括氮化硅、氮氧化硅、碳氮化硅、类金刚石碳和任何其他合适的电介质材料。在一些实施例中，一个或多个衬垫层412可以另外地或替代地包括第一衬垫阻挡层413。尽管图4A将层412示意性地示出为单层，但应当理解，层412可以包括多个层或子层，包括例如电介质衬垫415和衬垫阻挡层413。第一导电过孔402可以设置在(多个)衬垫层412之上的开口中。在一些实施例中，第一导电过孔402可以包括铜，但是可以使用其他合适的金属。第一导电过孔部分402可以从衬底406的前表面设置。第一衬垫阻挡层413可以包括用于减少导电过孔材料的扩散的导电阻挡层。第一衬垫阻挡层413可以是与第一导电过孔部分402和第二导电过孔部分424的导电材料不同的材料。第一衬垫阻挡层413可以被配置为减少第一导电过孔部分402和/或第二导电过孔部分424的导电材料扩散到周围的电介质和/或半导体材料中。用于第一衬垫阻挡层413的材料的示例包括金属和金属氮化物材料，诸如氮化钛、氮化钽、以及任何其他合适的金属和金属氮化材料。第一导电过孔部分402可以电镀在籽晶层之上的开口内。晶片的前表面或正面(例如，第一表面406)可以包括半导体部分的有源面，有源集成电路系统(诸如晶体管)形成在有源面中或上。晶片的正面或第一表面406可以安装到载体414。在一些实施例中，载体414可以用作临时处理晶片。在一些实施例中，微电子结构可以用粘合剂附接到载体414。在其他实施例中，微电子结构可以使用下面更详细描述的直接接合技术直接接合到载体414，而没有介入粘合剂。如图4A-图4C所示，由于穿过体半导体的显著深度的可变蚀刻，TSV 410可以在整个衬底上具有可变高度。

在图4B中，半导体部分的背面(第二面)408(也是该阶段的衬底的后表面)可以通过干法蚀刻或以其他方式去除来减薄，以露出TSV。如图所示，TSV 410可以突出超过半导体部分408的背面。如上所述，TSV 410的长度在整个晶片上可能是不均匀的，使得TSV 410在半导体部分416上方突出变化的长度。蚀刻工艺可以使过孔结构410保持完整，使得包括电介质衬垫415和第一衬垫阻挡层413的一个或多个衬垫层412保持设置在第一导电过孔部分的侧壁411之上并且沿着侧壁411设置。在图4C中，一个或多个电介质层418可以沿着过孔结构410的侧壁411设置(例如，沉积)在体半导体部分416的上表面408之上、以及在过孔结构410的端表面之上，以限定衬底408的后表面。尽管图4C将层418示意性地示出为单层，但应当理解，层418可以包括多层或子层。在各种实施例中，(多个)电介质层418可以是设置在体半导体部分416上和过孔结构410上的第一电介质阻挡层419。(多个)电介质层418还可以包括在第一电介质阻挡层419之上的第二电介质层421。在各种实施例中，第一电介质阻挡层419可以包括用于减少铜迁移的材料，例如氮化硅、氮氧化硅、碳化硅、碳氮化硅、类金刚石(DLC)或任何其他合适的电介质阻挡层材料。第二电介质层421可以包括低k电介质材料，并且可以是无机电介质，诸如氧化硅。如图4C所示，TSV 410可以突出超过半导体部分408约0至10微米、1至7微米或5至6微米范围内的距离。此外，如本文中解释的，TSV 410可以断裂，如在TSV 420中所见，并且在半导体部分416和/或(多个)电介质层418内凹陷0至10微米、1至7微米或2-6微米范围内的距离。在一个实施例中，(多个)电介质层418的厚度可以在约2至7微米的范围内、在约3至7微米的范围内、或在4至6微米的范围内、或在约5微米的范围内。

在图4D中，过孔结构410和(多个)电介质层418可以被平坦化，例如，使用应用于衬底408的后表面的化学机械抛光(CMP)工艺。如本文中解释的，平坦化工艺可以断裂TSV 410中的一个或多个，例如中间TSV 420。例如，在图4D中，中间TSV 420被示出为已经断裂，使得TSV 420嵌入(多个)电介质层418和/或半导体部分416的表面内并且凹陷到其下方。如上所述，断裂的TSV(如中间TSV 420)可以降低晶片的器件产率。根据CMP浆料的选定化学成分，一些或所有其他TSV 410也可以凹陷到(多个)电介质层和/或半导体部分下方。

在图4E中，可以选择性地蚀刻第一导电过孔部分402，以便凹陷到衬底408的后表面下方，例如，在(多个)电介质层418和/或半导体部分408下方。因为中间TSV 420断裂，所以中间过孔结构420的蚀刻深度比其他过孔结构410的蚀刻深度深。在各种实施例中，可以执行选择性铜湿法蚀刻以仅蚀刻第一导电过孔部分402的一部分。有利地，在所示实施例中，整个衬底416上的所有TSV 410都凹陷到一定程度，至少凹陷到所添加的(多个)电介质层418的上表面下方。在其他实施例中，TSV 410的凹陷可以在上文关于图4D所描述的CMP期间完成。在其他实施例中，并非所有TSV 410都凹陷，并且仅一些TSV 410凹陷，无论是否采用单独的凹陷工艺。例如，在一些实施例中，采用传统CMP工艺，其中一些TSV 410例如由于断裂而基本上凹陷到表面408下方。

如图4F所示，为了提高产率并且提供平坦化的高质量的接合表面，可以在第一导电过孔部分402的暴露端表面之上并且沿着衬垫阻挡层412提供第二阻挡层422。籽晶层(未示出)可以设置在第二阻挡层422之上，并且第二导电过孔部分424可以通过例如电镀从衬底416的后表面设置在第二阻挡层422之上。微电子结构可以被退火，这可以有益地促进晶粒生长以改善直接接合。有利地，沉积工艺(例如，电镀)和退火工艺两者都可以被选择以制备直接混合接合，这与最初用于填充TSV 410过孔的镀覆工艺相反，该镀覆工艺被选择以改善高纵横比深过孔的填充。

在各种实施例中，可以向TSV 410的导电材料提供合金添加物。可以提供合金添加物以控制导体的热膨胀和/或提高导体的耐腐蚀性。在一些实施例中，导体是铜、银、金或任何其他合适的导电材料。(多个)合金添加物材料可以包括金属元素，例如铍、铟、镓、镍和锰，其通常表示小于5原子％的TSV 410并且更特别地小于2原子％的TSV 410。合金添加物可以作为籽晶层或第二阻挡层422的一部分来提供，并且从其中扩散。这样的合金元素可以以不同量存在，以影响TSV 410的硬度、耐腐蚀性和/或在后续退火期间钉扎晶粒形成。因为在第二导电部分中需要更大的晶粒以帮助在直接金属到金属接合工艺中的相互扩散，所以与第二导电部分424相比，第一导电部分402可以包含更小百分比的合金元素。例如，在一些实施例中，与第一导电过孔部分相比，第二导电过孔部分424可以具有至少小于5％、至少小于10％、至少小于15％或至少小于20％的(多个)合金元素。

此外，在TSV 410的形成期间中，可以向镀浴提供一种或多种有机添加物，诸如整平剂、抑制剂、促进剂，以改善填充。在各种实施例中，与在镀覆填充开口的第一导电过孔部分402时使用的添加物的类型或量相比，在镀覆第二导电过孔部分424时可以提供不同的添加物和/或不同比例的添加物，例如更少的添加物。例如，在一些实施例中，当镀覆第一导电过孔部分402和第二导电过孔部分424两者时，可以使用添加物，但是用于第一导电过孔部分402的添加物的量可以与用于第二导电过孔部分424的量基本上不同。在一些实施例中，当镀覆第一导电过孔部分402时可以使用比在镀覆第二导电过孔部分424时更多的添加物。在一些实施例中，可以在电镀第一导电过孔部分402期间提供添加物，诸如有机添加物，以例如改善填充，但是可以在电镀第二导电过孔部分424期间提供不同比例或不同类型的有机添加物。在各种实施例中，与用于形成第二导电过孔部分424的镀浴相比，用于第一导电过孔部分402的镀浴可以包括更高百分比的有机添加物。因此，与第二导电过孔部分424相比，第一导电过孔部分402可以具有更高百分比的杂质，诸如硫、氧、氮和/或碳。在各种实施例中，第一导电过孔部分402可以在镀浴中形成，镀浴具有更高浓度的整平剂，例如JanusGreen，与第二导电过孔部分424相比，其引入更多杂质，诸如氮、碳和/或氧。在部分402和424中，来自添加物的杂质可以以百万分之一(ppm)来测量。

在电镀之后，来自镀覆添加物的杂质(例如，碳、氮、硫、氧以及其他杂质)可以合并在第一导电过孔部分402和/或第二导电过孔部分424中。在一些实施例中，存在于第一导电过孔部分402中的杂质的量可以大于存在于第二导电过孔部分424中的杂质的量。在一些实施例中，在第二导电过孔部分424中可以仅存在痕量的杂质。此外，与第一导电过孔部分402相比，存在于第二导电过孔部分424中的杂质可以具有不同的组成和/或浓度。这些组成可以被选择以影响可以由第二导电部分形成的互连的晶粒尺寸、取向或热稳定性。杂质可以包括存在于导电过孔内的其他材料元素，其浓度小于2atm.％，例如小于100ppm或小于50ppm。在一个实施例中，第二导电过孔部分424中的杂质可以小于第一导电过孔部分402中的杂质。例如，在一些实施例中，第二导电过孔部分424可以具有比第一导电过孔部分402少至少5％、少至少10％、或少至少20％的非铜元素(例如，诸如金属合金元素或来自镀浴添加物的杂质)。

在图4G中，第二导电过孔部分424和第二阻挡层422的覆盖在电介质层418上的部分可以被去除，例如，使用施加到衬底的后表面的CMP工艺。抛光工艺可以暴露并且平坦化(多个)电介质层418，并且可以用作直接接合的准备步骤，即，非常高程度的抛光实现了足以用于直接接合的平面性。有利的是，已经修复了中间断裂的TSV420，以合适的深度提供了金属凹陷，并且(多个)抛光的电介质层418和第二导电过孔部分424可以用于直接接合工艺。例如，镀覆和退火工艺可以形成晶粒，例如铜、金或银晶粒，或者金属纹理，例如铜，其沿着主要垂直于接合表面的111晶面取向，这可以在直接接合工艺期间增强金属扩散和接合。在各种实施例中，金属纹理可以被取向为具有大致垂直于接合表面的几何分量。在一些实施例中，第二导电过孔部分424可以具有第一比例的111平面，这些平面取向在垂直方向的30°以内，例如，在沿着过孔结构的纵向尺寸延伸的垂直轴的30°以内，在垂直方向20°以内，或在垂直方向10°以内。第二导电过孔部分424可以具有第二比例的111平面，这些平面取向在垂直方向的30°以内，例如，在沿着过孔结构的纵向尺寸延伸的垂直轴的30°以内，在垂直方向20°以内，或在垂直方向10°以内。在一些实施例中，第二比例可以大于第一比例。在所示实施例中，选择CMP选择(参见图4D和对应描述)或后续凹陷(参见图4E和对应描述)以确保在整个衬底上有一定程度的凹陷，每个TSV 410可以包括第一导电过孔部分402和第二导电过孔部分424两者。在其他实施例中，在图4E的阶段，并非所有TSV 410都在整个衬底上凹陷，并且只有一些TSV 410包括第二导电过孔部分424。在任何情况下，被选择以实现图4G的结构的CMP工艺可以被选择，以促进后续直接混合接合。因此，TSV 410中的每个可以凹陷到(多个)电介质层418上表面下方，例如，小于40nm、小于30nm、小于20nm、小于15nm或小于10nm，但大于或等于约5nm，例如，大于或等于约2nm。

如图4H所示，上述微电子元件可以用于多芯片或多元件堆叠中。例如，第一堆叠裸片434可以在没有粘合剂的情况下直接接合到衬底晶片432。在一些实施例中，前有源表面可以接合到衬底晶片。如下所述，第一裸片的接触焊盘426可以在没有粘合剂的情况下直接接合到晶片的接触焊垫426，并且不导电区域可以在没有粘合剂430的情况下被直接接合到晶片的对应不导电区域。附加器件可以堆叠并且直接接合到微电子结构的背面。例如，如图所示，第二元件或裸片436的接触焊盘426可以在没有粘合剂的情况下直接接合到第一元件434的暴露的TSV结构410。第二元件或裸片436的非导电区域可以在没有粘合剂的情况下直接接合到(多个)电介质层418。附加元件可以直接接合到第二元件或裸片，以在堆叠和直接接合的结构中形成任何数目的元件。在一些其他应用中，使用本文所述方法处理的晶片可以被组装或堆叠，并且在没有中间粘合剂层的情况下直接彼此接合。

图4I示出了使用各种公开的实施例而形成的过孔结构410。如图所示，微电子结构可以包括体半导体部分404，该体半导体部分404具有第一/前表面406和与第一表面408相对的第二/后表面。在一些实施例中，第二表面408可以包括有源表面，该有源表面具有形成在第二表面中或上的有源电路系统。另外地或替代地，在一些实施例中，第一表面406可以包括有源表面，该有源表面具有形成在第二表面中或上的有源电路系统。在其他实施例中，第一表面406可以包括没有有源电路系统的非有源表面。过孔结构410可以设置在开口中，该开口沿着不平行于第一表面的方向至少部分地延伸穿过、例如完全地延伸穿过体半导体部分404。过孔结构可以包括第一导电过孔部分402、第二导电过孔部分424和第二阻挡层422。第二阻挡层422包括设置在第一导电过孔部分402与第二导电过孔部分424之间的第一部分440。第二阻挡层422还可以包括沿着第二导电部分402的侧壁411设置的第二部分442。第二导电过孔部分424可以从第二阻挡层440至少延伸到衬底408的表面。如上所述，第二导电过孔部分424可以具有与第一导电过孔部分402不同的组成。

例如，第一导电过孔部分402和第二导电过孔部分424都可以由铜形成，但具有不同类型和/或浓度的合金元素和杂质，例如，源自电镀工艺中使用的整平剂、抑制器、加速器、镀覆电流密度和/或不同的晶粒尺寸和/或取向。例如，第一导电过孔部分402和/或第二导电过孔部分424可以具有不同比例的非铜元素，诸如金属合金元素，或来自镀浴添加物的杂质。第一过孔部分402可以具有比第二过孔部分424多的非铜元素。在一些实施例中，第一过孔部分402可以具有经由从阻挡层412扩散或经由籽晶层而引入的合金元素，诸如Be、Mn、Ni。第二过孔部分424可以不具有这样的非铜元素，或者仅具有痕量的这样的杂质。第二过孔部分424可以具有这样的非铜元素，但是与第一过孔部分相比具有更小的量。在镀覆期间经由(多个)阻挡层412和/或籽晶层引入的(多个)合金材料可以以一些布置来提供，以钉扎第一过孔部分402的晶粒。此外，可以在第一过孔部分402的镀覆期间提供一种或多种有机添加物以改善填充，并且添加物可以不用于第二导电过孔部分424。在其他实施例中，可以为第一过孔部分402和第二过孔部分424两者提供有机或其他添加物，但是第一过孔部分402可以具有由添加物在镀覆之后留下的更高浓度的杂质。如本文中解释的，与第二过孔部分424相比，诸如硫、氧、碳或氮等杂质可以在第一过孔部分402中以更高的浓度存在于TSV410中。在一些实施例中，第一导电过孔部分402中的非铜元素(包括合金元素和来自添加物的杂质)的组成高于第二导电过孔部分424中的组成。例如，在一些实施例中，与第一导电过孔部分402相比，第二导电过孔部分424可以具有至少小于5％、至少小于10％、至少小于15％或至少小于20％的非铜元素。第一导电部分402的组成和晶粒结构可以是被选择以优化深的高纵横比过孔的填充的处理的结果，其中第二导电部分424的组成和晶粒结构可以被选择以最优化后续直接混合接合。

如图4I所示，电介质层418可以设置在体半导体部分404上，其中第二导电过孔部分424延伸穿过电介质层418，使得第二导电过孔部分424的端部与电介质层418的上表面齐平，或者相对于电介质层418的上表面略微凹陷，例如，小于约40nm、小于约30nm、小于约20nm、小于约10nm或小于约5nm。电介质层418可以包括被配置用于直接接合到另一元件的平坦化电介质接合层。电介质层418还可以包括体半导体部分404上的电介质阻挡层，平坦化电介质接合层设置在电介质阻挡层上。第一衬垫阻挡层412可以沿着第一导电部分402和第二导电部分424的侧壁411延伸。如图所示，第二阻挡层440可以包括第二部分442，该第二部分442在第一阻挡层412与第二导电过孔部分424之间沿着第一阻挡层412延伸。因此，与第一导电部分402与体衬底404之间的阻挡层厚度相比，第二导电部分424与体衬底404之间的总阻挡层厚度更大，并且可以包括两个可标识的阻挡层，这些阻挡层可以具有相同组成，也可以不具有不同组成。

图5A-图5I示出了根据另一实施例的用于形成微电子结构的方法。除非另有说明，图5A-图5I的实施例可以与图4A-图4I的类似组件相同或大致相似。例如，图5A-图5E的步骤可以与上面结合图4A-图4E所述的步骤相同。然而，在图5F中，第一导电过孔部分410之上可以没有设置阻挡层。相反，第二导电过孔部分424可以直接镀覆到第一导电过孔部分410上，或者仅镀覆到介入籽晶层上，以及在没有介入阻挡层的情况下镀覆到体半导体部分416上。如上所述，可以对图5F的结构进行退火，这可以促进铜晶粒生长，以有利于直接接合。

在各种实施例中，第一导电过孔部分402的掩埋导电材料可以比第二导电过孔部分424的导电材料的上部更受约束。在退火期间，第一导电过孔部分402和第二导电过孔部分424可以形成不同金属纹理和/或具有不同浓度的非铜元素，诸如合金元素和/或来自镀覆添加物的杂质。例如，第一导电过孔部分402的第一金属纹理可以不同于第二导电过孔部分424的第二金属纹理。在各种实施例中，包括图4A-图4I和图5A-图5I中公开的实施例，第二导电过孔部分424的晶体结构可以具有沿着111晶面垂直取向的晶粒，该晶面不平行于(例如，通常垂直于)接合界面，以在直接接合期间增强金属扩散，例如铜扩散。晶粒可以具有通常垂直于接合界面的几何分量。在一些实施例中，第一导电过孔部分402和第二导电过孔部分424可以包括不同金属或不同合金。例如，在一些实施例中，第一导电过孔部分402可以包括铜合金，并且第二导电过孔部分424可以包括基本上纯铜。

图5G和图5H通常与图4G和图4H中所述的步骤相似。图5I示出了没有图4I的介入阻挡层的微电子结构。如图5I所示，第二导电过孔部分424可以形成在第一导电过孔部分402之后并且与第一导电过孔部分402分开。与图4I不同，在第一导电过孔部分402与第二导电过孔部分424之间没有介入阻挡层440。

图6A-图6H示出了另一实施例，该实施例使得能够形成具有大致均匀长度的导电过孔606，同时避免过孔606(例如，铜过孔或其他合适的导电金属)的劣化和/或半导体部分604(例如，硅或其他合适半导体)的污染。除非另有说明，否则图6A-图6H中的组件通常与图4A-图5I中的组件相似。例如，如上所述，如图6A所示，半导体元件604(例如，半导体晶片)可以具有形成在半导体部分604(例如，硅块或器件部分)中的多个导电过孔606。体半导体610的正面被示出为面向上，而体半导体612的相对的背面被示出为面向下。在各种实施例中，正面610可以包括半导体元件的有源面，使得有源电路系统可以形成在正面610处或附近。电介质衬垫和/或阻挡层608可以对其中设置有过孔606的开口进行加衬。一个或多个正面电介质层602可以设置在半导体部分610的正面之上。尽管图6A将层602示意性地示出为单层，但应当理解，层602可以包括多层或子层。(多个)正面电介质层602可以包括任何合适类型的(多个)电介质材料，包括例如氧化硅、氮化硅、氮氧化硅、碳氮化硅、类金刚石(DLC)和任何其他合适的电介质材料。

如上所述，在其中沉积(例如，电镀)导电过孔606材料的开口的深度可能会变化，这可能导致形成具有不均匀长度的过孔。缺乏均匀性可能使得从半导体元件612的背面露出过孔具有挑战性。实际上，过孔开口606的蚀刻变化可以在2-3微米或更大的数量级上，使得TSV高度可以有50％或更大变化。在图4B和图5B的工艺中，对半导体部分604进行干法蚀刻，以暴露过孔606，其可以以不同高度突出在半导体材料604上方。然而，用诸如SF₆等蚀刻剂干法蚀刻诸如硅等半导体材料604可能导致铜过孔材料的严重侵蚀，特别是在在过孔606被充分露出之前蚀刻电介质衬垫和/或衬垫阻挡层608的情况下。此外，导电过孔606的处理(例如，通过CMP、研磨和其他处理方法)可能导致过孔的一些导电材料(例如，铜材料)污染半导体部分604，例如硅。

因此，与图4B和图5B的工艺不同，在图6B中，可以对半导体部分612的背面进行研磨和抛光，例如使用CMP，以露出过孔606。研磨和抛光工艺可以均匀地露出导电过孔606，这可以在研磨和抛光之前适应过孔606的不均匀长度。例如，可以对半导体元件612的背面进行研磨和抛光，直到在半导体元件614的平坦化的、研磨的和抛光的背面处露出所有过孔606。因此，在所示实施例中，研磨和抛光工艺可以用于露出具有大致均匀长度的过孔606。因为将过孔606(可以包括铜和其他材料)暴露于CMP可能污染半导体部分，例如硅，所以在其他实施例中，诸如上文结合图4A-图5I所述的那些实施例，可能不希望利用CMP来露出过孔606。在这样的实施例中，如上所述，可以使用蚀刻工艺(例如，SF₆蚀刻)来最初露出过孔606。

转到图6C，可以从背面614蚀刻导电过孔606，以在导电材料中形成蚀刻的凹部，该凹部可以包括铜。例如，在一个实施例中，可以在0.25微米至3微米的范围内、在0.5微米至3μm的范围内、例如约1微米的深度蚀刻导电材料。在图6D中，第一背面电介质层616可以设置(例如，沉积)在半导体部分618的研磨的和抛光的背面之上，并且设置(例如，沉积)到形成在过孔620中的蚀刻凹部中。如图所示，第一背面电介质层616可以在铜过孔之上在凹部内延伸，并且邻接设置在开口620中的电介质衬垫和/或阻挡层。在一些实施例中，第一背面电介质层616可以包括多个层。例如，在所示实施例中，第一背面电介质层616可以包括第一电介质层617(例如，低温氮化硅电介质层)和第二电介质层619(例如，低温氧化硅电介质层)，第一电介质层617设置在半导体部分的背面和过孔606上，第二电介质层619位于第一电介质层617之上。例如，在各种实施例中，第一电介质层617和/或第二电介质层619可以使用低温化学气相沉积(CVD)工艺来形成。然而，在其他实施例中，第一背面电介质层616可以仅包括单个电介质层，或者包括多于两个的电介质层。

转到图6E，半导体元件614的背面可以被抛光(例如，利用CMP)，以去除覆盖半导体部分604的第一背面电介质层616的第一部分，从而暴露半导体部分604。第一背面电介质层620的第二部分可以保留在导电过孔606之上在凹部中，如图6E所示。第一背面电介质层620的剩余的第二部分可以用于在半导体部分604的后续干法蚀刻期间保护导电过孔材料，如图6F所示。图6F的干法蚀刻可以相应地均匀地露出过孔606，并且第一背面电介质层620的第二部分可以用于在干法蚀刻期间保护过孔的铜，例如使用SF₆。此外，图6F的步骤可以使用蚀刻剂，例如SF₆，蚀刻剂对第一背面电介质层620之上的硅具有高度选择性，第一背面电介质层620可以包括在暴露表面处的氧化硅。因此，如图所示，在图6F的干法蚀刻之后，过孔606、第一背面电介质层620的第一部分和电介质衬垫/阻挡层608可以相对于半导体部分604的背面的蚀刻表面突出。在各种实施例中，过孔可以突出3微米至4微米范围内的量。

转到图6G，(多个)第二背面电介质层624可以设置(例如，沉积)在半导体部分604的蚀刻表面622之上，沿着过孔606的暴露衬垫层的侧壁，在衬垫层608的端部之上，以及在第一背面电介质层620的第二部分之上。在一些实施例中，第二背面电介质层624可以包括多个层。例如，在所示实施例中，第二背面电介质层可以包括第一电介质层625(例如，低温氮化硅电介质层)和第二电介质层627(例如，低温氧化硅电介质层)，第一电介质层625设置在半导体部分622的蚀刻的表面上和第一背面电介质层620的第二部分上，第二电介质层627位于第一电介质层625之上。然而，在其他实施例中，第二背面电介质层624可以仅包括单个电介质层，或者包括多于两个的电介质层。第二背面电介质层624的厚度可以是任何合适的厚度，例如在各种实施例中在4微米至5微米的范围内。有利地，第一背面电介质层625和第二背面电介质层627中的一者或两者的厚度可以被选择以便提供足够的支撑或应力补偿，特别是对于减薄的裸片。

如图6H所示，可以对半导体元件的背面进行抛光(例如，用CMP)，以暴露过孔606。特别地，抛光可以去除设置在第一背面电介质层616之上的第二背面电介质层624的部分、第一背面电介质层620的剩余第二部分，并且可以使第二背面层的覆盖半导体部分的部分变薄。因此，在图6H的结构中，第二背面电介质层624可以设置在半导体部分604的蚀刻表面622之上，并且可以围绕(多个)过孔衬垫层608，例如衬垫电介质层和/或衬垫阻挡层。在各种实施例中，抛光还可以用于将导电材料相对于第二背面电介质624层凹陷到过孔606内，以制备半导体元件的背面以用于直接接合。在各种实施例中，抛光可以使导电材料凹陷1nm至20nm范围内或者1nm至10nm范围内的量。如上所述，半导体元件可以直接接合和/或堆叠到另一元件。还可以去除(多个)正面电介质层602以暴露正面处的过孔606，并且一个或多个附加元件可以堆叠在半导体元件的正面上并且直接接合到半导体元件的正面。

直接接合方法和直接接合结构的示例

本文中公开的各种实施例涉及直接接合结构，其中两个元件可以在没有介入粘合剂的情况下直接彼此接合。两个或更多个半导体元件(诸如集成器件裸片、晶片和其他半导体元件)可以堆叠在彼此上或彼此接合以形成接合结构。一个元件的导电接触焊盘可以电连接到另一元件的对应导电接触焊盘。任何合适数目的元件都可以堆叠在接合结构中。

在一些实施例中，元件在没有粘合剂的情况下直接彼此接合。在各种实施例中，第一元件的非导电或电介质材料可以在没有粘合剂的情况下直接接合到第二元件的对应非导电或电介质场区域。非导电材料可以称为第一元件的非导电接合区域或接合层。在一些实施例中，可以使用电介质到电介质接合技术将第一元件的非导电材料直接接合到第二元件的对应非导电材料。例如，可以使用至少在美国专利第9,564,414、9,391,143和10,434,749号中公开的直接接合技术在没有粘合剂的情况下形成电介质到电介质接合，其中每个专利的全部内容通过引用全部并入本文并且用于所有目的。

在各种实施例中，可以在没有介入粘合剂的情况下形成混合直接接合。例如，电介质接合表面可以被抛光到高度光滑。接合表面可以被清洁并且暴露于等离子体和/或蚀刻剂以激活表面。在一些实施例中，表面可以在激活之后或在激活期间(例如，在等离子体和/或蚀刻工艺期间)用物质终止。在不受理论限制的情况下，在一些实施例中，可以执行激活过程以破坏接合表面处的化学键，并且终止过程可以在接合表面处提供附加化学物质，其提高了直接接合期间的接合能。在一些实施例中，激活和终止在相同的步骤中提供，例如，用于激活和终止表面的等离子体或湿蚀刻剂。在其他实施例中，接合表面可以在单独的处理中终止，以提供用于直接接合的附加物质。在各种实施例中，终止物质可以包括氮。此外，在一些实施例中，接合表面可以暴露于氟。例如，在层和/或接合界面附近可以存在一个或多个氟峰。因此，在一些实施例中，在直接接合结构中，两种电介质材料之间的接合界面可以包括在接合界面处具有较高氮含量和/或氟峰的非常光滑的界面。可以在美国专利9,564,414、9,391,143和10,434,749中找到激活和/或终止处理的附加示例，其中每个专利的全部内容通过引用全部并入本文并且用于所有目的。

在各种实施例中，第一元件的导电接触焊盘也可以直接接合到第二元件的对应导电接触焊盘。例如，可以使用混合接合技术来提供沿着接合界面的导体到导体的直接接合，该接合界面包括如上所述制备的共价直接接合的电介质到电介质表面。在各种实施例中，可以使用至少在美国专利9,716,033和9,852,988中公开的直接接合技术来形成导体到导体(例如，接触焊盘到接触焊盘)直接接合和电介质到电介质混合接合，其中每个专利的全部内容通过引用全部并入本文并且用于所有目的。

例如，可以制备电介质接合表面，并且在没有如上所述的介入粘合剂的情况下将其直接彼此接合。可以被非导电电介质场区域包围的导电接触焊盘也可以在没有介入粘合剂的情况下彼此直接接合。在一些实施例中，相应接触焊盘可以凹陷到电介质区域或非导电接合区域的外部(例如，上)表面下方，例如，凹陷小于30nm、小于20nm、小于15nm或小于10nm，例如，在2nm至20nm的范围内、或在4nm至10nm的范围内凹陷。在一些实施例中，非导电接合区域可以在室温下在没有粘合剂的情况下彼此直接接合，并且随后，接合结构可以被退火。在退火时，接触焊盘可以膨胀并且彼此接触以形成金属到金属直接接合。有益的是，使用混合接合技术(诸如直接接合互连或(从加利福尼亚州圣何塞的Xperi市可商购获取))可以实现在整个直接接合界面上连接的高密度焊盘，例如，常规阵列的小间距或细间距。在一些实施例中，接合焊盘或嵌入接合元件中的一个接合元件的接合表面中的导电迹线的间距可以小于40微米或小于10微米或甚至小于2微米。对于一些应用，接合焊盘的节距与接合焊盘尺寸中的一个接合焊盘尺寸的比率小于5，或小于3，有时希望小于2。在其他应用中，嵌入接合元件中的一个接合元件的接合表面中的导电迹线的宽度可以在0.3微米至3微米之间。在各种实施例中，接触焊盘和/或迹线可以包括铜，但是其他金属可以是合适的。

因此，在直接接合工艺中，第一元件可以在没有介入粘合剂的情况下直接接合到第二元件。在一些布置中，第一元件可以包括单片化元件，诸如单片化集成器件裸片。在其他布置中，第一元件可以包括载体或衬底(例如，晶片)，该载体或衬底包括多个(例如，数十个、数百个或更多个)器件区域，这些器件区域在单片化时形成多个集成器件裸片。类似地，第二元件可以包括单片化元件，诸如单片化集成器件裸片。在其他布置中，第二元件可以包括载体或衬底(例如，晶片)。

如本文所述，第一元件和第二元件可以在没有粘合剂的情况下直接彼此接合，这与沉积工艺不同。在一个应用中，接合结构中第一元件的宽度可以类似于第二元件的宽度。在一些其他实施例中，接合结构中第一元件的宽度可以不同于第二元件的宽度。接合结构中较大元件的宽度或面积可以与较小元件的宽度或面积相比大至少10％。第一元件和第二元件可以相应地包括非沉积元件。此外，与沉积层不同，直接接合的结构可以包括沿着接合界面的缺陷区域，其中存在纳米空隙。纳米空隙可以由于接合表面的激活而形成，例如暴露于等离子体。如上所述，接合界面可以包括来自激活和/或最后化学处理过程的材料的浓度。例如，在利用氮等离子体进行激活的实施例中，可以在接合界面处形成氮峰。在利用氧等离子体进行激活的实施例中，可以在接合界面处形成氧峰。在一些实施例中，接合界面可以包括氮氧化硅、碳氮氧化硅或碳氮化硅。如本文中解释的，直接键可以包括共价键，其比范德华键更强。接合层还可以包括被平坦化到高度光滑的抛光表面。

在一些实施例中，在接触焊盘之间形成有金属到金属接合。在一些实施例中，接触焊盘包括铜或铜合金。在各种实施例中，接触焊盘之间的金属到金属接合可以被结合，使得铜晶粒在整个接合界面上彼此生长。在一些实施例中，铜可以具有沿着111晶面取向的晶粒，以改善铜在整个接合界面上的扩散。接合界面可以基本上完全延伸到接合接触焊盘的至少一部分，使得在接合接触焊盘处或附近的非导电接合区域之间基本上没有间隙。在一些实施例中，可以在接触焊盘下方提供阻挡层，例如，阻挡层可以包括铜。然而，在其他实施例中，在接触焊盘下方可以不存在阻挡层，例如，如US 2019/0096741中所述，该专利通过引用整体并入本文并且用于所有目的。

在一个实施例中，公开了一种微电子结构。微电子结构可以包括具有第一表面和与第一表面相对的第二表面的体半导体部分；以及设置在开口中的过孔结构，开口沿着不平行于第一表面的方向至少部分地延伸穿过体半导体部分，过孔结构包括第一导电过孔部分、第二导电过孔部分、沿着第一导电过孔部分的侧壁延伸的第一阻挡层、以及第二阻挡层，第二阻挡层包括设置在第一导电过孔部分与第二导电过孔部分之间的第一部分，第二导电过孔部分从第二阻挡层延伸到至少第一表面。

在一些实施例中，微电子结构包括在体半导体部分上的电介质层，第二导电过孔部分延伸穿过电介质层，使得第二导电过孔部分的端部与电介质层的上表面齐平或从电介质层的上表面凹陷。在一些实施例中，电介质层包括被配置用于直接接合到另一元件的平坦化电介质接合层。在一些实施例中，电介质层还包括在体半导体部分上的电介质阻挡层，平坦化电介质接合层设置在电介质阻挡层上。在一些实施例中，第二阻挡层包括在第一阻挡层与第二导电过孔部分之间沿着第一阻挡层延伸的第二部分。在一些实施例中，第一导电过孔部分的第一金属纹理不同于第二导电过孔部分的第二金属纹理。在一些实施例中，第二金属纹理具有沿着不平行于接合界面的111晶面而取向的晶粒。在一些实施例中，第一导电过孔部分和第二导电过孔部分包括铜，第一导电过孔部分的铜中具有杂质材料。在一些实施例中，第一导电过孔部分具有比第二导电过孔部分高的杂质浓度。在一些实施例中，第一导电过孔部分还包括一种或多种合金元素，包括铍(Be)、铟(In)、镓(Ga)、锰(Mn)和镍(Ni)中的一种或多种。在一些实施例中，杂质材料包括硫、氧、碳或氮中的一种或多种。在一些实施例中，第一导电过孔部分和第二导电过孔部分包括不同金属或不同合金。在一些实施例中，第二表面包括有源表面，有源表面包括形成在第二表面中或上的有源集成电路系统。在一些实施例中，微电子器件在没有介入粘合剂的情况下直接接合到另一元件。在一些实施例中，第二导电过孔部分的端表面在没有介入粘合剂的情况下直接接合到另一元件的接触焊盘。在一些实施例中，微电子元件和另一元件的非导电接合区域在没有介入粘合剂的情况下直接接合。在一些实施例中，微电子结构可以包括第二过孔结构，第二过孔结构具有第一导电过孔部分、第二导电过孔部分、沿着第一导电过孔部分的侧壁延伸的第一阻挡层、和第二阻挡层，第二阻挡层包括设置在第一导电过孔部分与第二导电过孔部分之间的第一部分，其中过孔结构的第二导电过孔部分沿着与于第二过孔结构的第二导电过孔部分的长度不同的长度延伸。

在另一实施例中，公开了一种微电子结构。微电子结构可以包括具有第一表面和与第一表面相对的第二表面的体半导体部分；以及设置在开口中的过孔结构，开口沿着不平行于第一表面的方向穿过第一表面至少部分地延伸穿过体半导体部分，过孔结构包括第一导电过孔部分和第二导电过孔部分，第二导电过孔部分直接设置到第一导电过孔部分上并且与第一导电过孔部分接触而没有介入阻挡层，第二导电过孔部分设置在第一表面与第一导电过孔部分之间，第一导电过孔部分具有与第二导电过孔部分不同的材料组成。

在一些实施例中，微电子结构包括沿着第一导电部分和第二导电部分的侧壁延伸的阻挡层。在一些实施例中，微电子结构包括在体半导体部分上的电介质层，第二导电过孔部分延伸穿过电介质层，使得第二导电过孔部分的端部与电介质层的上表面齐平或凹陷到电介质层的上表面下方。在一些实施例中，电介质层包括被配置用于直接接合到另一元件的平坦化电介质接合层。在一些实施例中，电介质层还包括在体半导体部分上的电介质阻挡层，平坦化电介质接合层设置在电介质阻挡层上。在一些实施例中，第一导电过孔部分的第一金属纹理不同于第二导电过孔部分的第二金属纹理。在一些实施例中，第二金属纹理具有沿着111晶面而取向的晶粒。在一些实施例中，第一导电过孔部分和第二导电过孔部分包括铜，第一导电过孔的铜中具有杂质材料。在一些实施例中，第一导电过孔部分包括一种或多种合金元素，包括铍(Be)、铟(In)、镓(Ga)、锰(Mn)和镍(Ni)中的一种或多种。在一些实施例中，杂质材料包括硫、氧、碳或氮中的一种或多种。在一些实施例中，第一导电过孔部分和第二导电过孔部分包括不同金属或不同合金。在一些实施例中，微电子器件在没有介入粘合剂的情况下直接接合到另一元件。在一些实施例中，第二导电过孔部分的端表面在没有介入粘合剂的情况下直接接合到另一元件的接触焊盘。在一些实施例中，微电子元件和另一元件的非导电接合区域在没有介入粘合剂的情况下直接接合。

在另一实施例中，公开了一种微电子结构。微电子结构可以包括具有第一表面和与第一表面相对的第二表面的体半导体部分；以及设置在开口中的过孔结构，开口沿着不平行于第一表面的方向穿过第一表面至少部分地延伸穿过体半导体部分，过孔结构包括第一导电过孔部分和第二导电过孔部分，第二导电过孔部分直接设置到第一导电过孔部分上并且与第一导电过孔部分接触而没有介入阻挡层，第二导电过孔部分设置在第一表面与第一导电过孔部分之间，第一导电过孔部分形成在第二导电过孔部分之前并且与第二导电过孔部分分开。

在一些实施例中，微电子结构包括沿着第一导电部分和第二导电部分的侧壁延伸的阻挡层。在一些实施例中，第一导电过孔部分的第一金属纹理不同于第二导电过孔部分的第二金属纹理。在一些实施例中，第二金属纹理具有沿着111晶面而取向的晶粒。在一些实施例中，第一金属纹理具有在垂直方向30°以内取向的第一比例的111平面，其中第二金属纹理具有在垂直方向30°以内取向的第二比例的111平面，第二比例大于第一部分。在一些实施例中，第一导电过孔部分和第二导电过孔部分包括铜，第一导电过孔的铜中具有杂质材料。在一些实施例中，与第二导电过孔部分相比，第一导电部分具有较高百分比的合金元素。在一些实施例中，微电子器件在没有介入粘合剂的情况下直接接合到另一元件。在一些实施例中，第二导电过孔部分的端表面在没有介入粘合剂的情况下直接接合到另一元件的接触焊盘。在一些实施例中，微电子元件和另一元件的非导电接合区域在没有介入粘合剂的情况下直接接合。

在另一实施例中，公开了一种形成微电子结构的方法。该方法可以包括形成至少部分地穿过衬底的开口，衬底具有前表面和与前表面相对的后表面，开口沿着不平行于第二表面的方向延伸穿过前表面；从前表面在开口中提供第一导电过孔部分；通过从后表面去除材料来露出第一导电过孔部分；以及在露出之后，从后表面在第一导电过孔部分之上在开口中提供填充结构。

在一些实施例中，提供填充结构包括从后表面在第一导电过孔部分之上在开口中提供第二导电过孔部分。在一些实施例中，该方法包括：在露出之后，使第一导电过孔部分从后表面凹陷。在一些实施例中，该方法包括：在提供第一导电过孔部分之后但在提供第二导电过孔部分之前，在第一导电过孔部分之上提供第二阻挡层。在一些实施例中，该方法包括沿着第一导电过孔部分的侧壁提供第一阻挡层。在一些实施例中，该方法包括在提供第一导电过孔部分之前提供第一阻挡层。在一些实施例中，提供第二阻挡层包括在第一阻挡层与第二导电过孔部分之间沿着第一阻挡层提供第二阻挡层。在一些实施例中，该方法包括在体半导体部分上提供电介质层，电介质层至少部分地限定衬底的后表面，第二导电过孔部分延伸穿过电介质层，使得第二导电过孔部分的端部与衬底的后表面齐平或从衬底的后表面凹陷。在一些实施例中，该方法包括制备电介质层以用于直接接合到另一元件。在一些实施例中，该方法包括在体半导体部分上提供电介质阻挡层，电介质接合层设置在电介质阻挡层上。在一些实施例中，该方法包括在没有介入粘合剂的情况下将电介质层直接接合到另一元件。在一些实施例中，该方法包括在没有介入粘合剂的情况下将第二导电过孔部分的端表面直接接合到另一元件的接触焊盘。在一些实施例中，提供填充结构包括在第一导电过孔部分之上在凹部中提供电介质层。在一些实施例中，该方法可以包括从后表面去除衬底的一部分，使得第一导电过孔部分从衬底的后表面突出，以及去除电介质层以暴露导电过孔。在一些实施例中，去除衬底的部分包括蚀刻衬底的后表面。在一些实施例中，该方法可以包括至少在衬底的所蚀刻的后表面和电介质层的设置在凹部中的一部分之上提供第二背面电介质层。在一些实施例中，该方法可以包括去除第二背面电介质层的至少部分，至少部分覆盖设置在凹部中的电介质层的部分。在一些实施例中，该方法可以包括平坦化第二背面电介质层并且使第一导电过孔部分相对于第二背面电介质层凹陷。

在另一实施例中，公开了一种形成微电子结构的方法。该方法可以包括形成部分穿过衬底的开口，衬底具有前表面和与第一表面相对的后表面，开口沿着不平行于前表面的方向延伸穿过前表面；利用第一导电过孔部分填充开口；通过从后表面去除材料来露出第一导电过孔部分；以及在露出第一导电部分之后，用填充结构重新填充开口的一部分。

在一些实施例中，利用填充结构重新填充开口的部分包括从后表面在第一导电过孔部分之上在开口中提供第二导电过孔部分。在一些实施例中，该方法包括在露出之后使第一导电部分凹陷以限定开口的部分。在一些实施例中，该方法包括在凹陷之后和在重新填充之前在第一导电过孔部分上沉积第二阻挡层。在一些实施例中，该方法包括在填充之前沉积第一阻挡层以对开口进行加衬。在一些实施例中，沉积第二阻挡层包括在开口的部分中在第一阻挡层上沉积第二阻挡层。在一些实施例中，用填充结构重新填充开口的部分包括在第一导电过孔部分之上在凹部中提供电介质层。在一些实施例中，该方法可以包括从后表面去除衬底的一部分，使得第一导电过孔部分从衬底的后表面突出，以及去除电介质层以暴露导电过孔。在一些实施例中，去除衬底的部分包括蚀刻衬底的后表面。在一些实施例中，该方法可以包括至少在衬底的所蚀刻的后表面和电介质层的设置在凹部中的一部分之上提供第二背面电介质层。在一些实施例中，去除第二背面电介质层的至少部分，至少部分覆盖布置在凹部中的电介质层的部分。在一些实施例中，该方法可以包括平坦化第二背面电介质层并且使第一导电过孔部分相对于第二背面电介质层凹陷。

在另一实施例中，公开了一种接合结构。接合结构可以包括具有第一接合表面的第一元件和具有第二接合表面的第二元件，第一元件具有与第一接合表面相对的第三表面；以及设置在开口中的过孔结构，开口沿着不平行于第一接合表面的方向从第一接合表面至少部分地延伸穿过第一元件，过孔结构包括彼此接触的第一导电过孔部分和第二导电过孔部分，第二导电过孔部分至少部分嵌入在第一元件的接合表面处的接合材料内，接合材料和第二导电过孔部分在没有介入粘合剂的情况下直接接合到第二元件的接合表面。在一些实施例中，第一元件和第二元件的非导电接合区域在没有介入粘合剂的情况下直接接合。

在另一实施例中，公开了一种形成微电子结构的方法。该方法包括：提供具有开口和设置在开口中的导电过孔的衬底，导电过孔从衬底的第一面朝向第二面部分地延伸穿过衬底；从第二面去除衬底的一部分以暴露导电过孔；从衬底的第二面去除导电过孔的一部分以形成凹部；在导电过孔之上在凹部中提供电介质层；进一步从第二面去除衬底的一部分，使得导电过孔从衬底的第二面突出；以及去除电介质层以暴露导电过孔。

在一些实施例中，去除衬底的部分包括对第二面进行研磨和抛光中的至少一项。在一些实施例中，研磨和抛光中的至少一项包括平坦化衬底和导电过孔。在一些实施例中，去除导电过孔的部分包括蚀刻导电过孔。在一些实施例中，提供电介质层包括在衬底的背面之上并且在凹部中提供第一背面电介质层。在一些实施例中，提供第一背面电介质层包括提供多个电介质层。在一些实施例中，提供多个电介质层包括在衬底的背面之上和在导电过孔之上提供第一氮化硅层，以及在第一氮化硅之上提供第二氧化硅层。在一些实施例中，该方法可以包括：在进一步去除衬底的部分之前，去除第一背面电介质层的设置在衬底的背面之上的一部分。在一些实施例中，进一步去除衬底的部分包括蚀刻衬底的背面。在一些实施例中，该方法可以包括至少在衬底的所蚀刻的背面和第一背面电介质层的设置在凹部中的一部分之上提供第二背面电介质层。在一些实施例中，该方法可以包括去除第二背面电介质层的至少一部分，该至少一部分覆盖第一背面电介质层的设置在凹部中的部分。在一些实施例中，该方法可以包括平坦化第二背面电介质层并且使导电过孔相对于第二背面电介质层凹陷。

除非上下文另有明确要求，否则在整个说明书和权利要求书中，“包括(comprise)”、“包括(comprising)”、“包括(include)”、“包括(including)”等词应以包容性的含义进行解释，而不是排他性或详尽的含义；也就是说，在“包括但不限于”的意义上。本文中通常使用的“耦合”一词是指两个或更多个元件，它们可以直接连接，也可以通过一个或多个中间元件连接。同样，本文中通常使用的“连接的”一词是指两个或更多个元件，它们可以直接连接，也可以通过一个或多个中间元件连接。此外，在本申请中使用的词语“本文中”、“上面”、“下面”和具有类似含义的词语应指本申请的整体，而不是本申请的任何特定部分。此外，如本文中使用的，当第一元件被描述为“在第二元件上”或“在第二元件之上”时，第一元件可以直接在第二元件上或之上，使得第一元件和第二元件直接接触，或者第一元件可以间接在第二元件上或之上，使得一个或多个元件介于第一元件与第一元件之间。在上下文允许的情况下，上述详细说明中使用单数或复数的词语也可以分别包括复数或单数。“或”一词是指两个或更多个项目的列表，该词涵盖了该词的所有以下解释：列表中的任何项目、列表中的所有项目、以及列表中项目的任何组合。

此外，本文中使用的条件语言，诸如“可能(can)”、“可能(could)”、“可以(might)”、“可以(may)”、“例如(e.g.)”、“例如(for example)”、“诸如(such as)”等，除非另有特别说明，或在使用的上下文中以其他方式理解，否则通常旨在传达某些实施例包括而其他实施例不包括某些特征，元素和/或状态。因此，这种条件语言通常并不表示特征、元素和/或状态以任何方式是一个或多个实施例所需要的。

虽然已经描述了某些实施例，但这些实施例仅以示例的方式呈现，并不旨在限制本公开的范围。实际上，本文中描述的新颖的装置、方法和系统可以以各种其他形式来体现；此外，在不脱离本公开的精神的情况下，可以对本文中描述的方法和系统的形式进行各种省略、替换和改变。例如，虽然块以给定布置呈现，但是替代实施例可以利用不同的组件和/或电路拓扑来执行类似的功能，并且一些块可以被删除、移动、添加、细分、组合和/或修改。这些块中的每个可以以各种不同的方式来实现。上述各种实施例的元件和动作的任何合适的组合可以被组合以提供另外的实施例。所附权利要求及其等同物旨在涵盖落入本公开的范围和精神内的这样的形式或修改。

Claims (85)

1.一种微电子结构，包括：

体半导体部分，具有第一表面和与所述第一表面相对的第二表面；以及

过孔结构，设置在开口中，所述开口沿着不平行于所述第一表面的方向至少部分地延伸穿过所述体半导体部分，所述过孔结构包括第一导电过孔部分、第二导电过孔部分、沿着所述第一导电过孔部分的侧壁延伸的第一阻挡层、以及第二阻挡层，所述第二阻挡层包括第一部分，所述第一部分设置在所述第一导电过孔部分与所述第二导电过孔部分之间，所述第二导电过孔部分从所述第二阻挡层延伸到至少所述第一表面。

2.根据权利要求1所述的微电子器件，还包括在所述体半导体部分上的电介质层，所述第二导电过孔部分延伸穿过所述电介质层，使得所述第二导电过孔部分的端部与所述电介质层的上表面齐平或从所述电介质层的上表面凹陷。

3.根据权利要求2所述的微电子器件，其中所述电介质层包括平坦化电介质接合层，所述平坦化电介质接合层被配置用于直接接合到另一元件。

4.根据权利要求3所述的微电子器件，其中所述电介质层还包括在所述体半导体部分上的电介质阻挡层，所述平坦化电介质接合层设置在所述电介质阻挡层上。

5.根据权利要求1至4中任一项所述的微电子器件，其中所述第二阻挡层包括第二部分，所述第二部分在所述第一阻挡层与所述第二导电过孔部分之间沿着所述第一阻挡层延伸。

6.根据权利要求1至5中任一项所述的微电子器件，其中所述第一导电过孔部分的第一金属纹理不同于所述第二导电过孔部分的第二金属纹理。

7.根据权利要求6所述的微电子器件，其中所述第二金属纹理具有沿着不平行于接合界面的111晶面而取向的晶粒。

8.根据权利要求1至7中任一项所述的微电子器件，其中所述第一导电过孔部分和所述第二导电过孔部分包括铜，所述第一导电过孔部分的所述铜中具有杂质材料。

9.根据权利要求8所述的微电子器件，其中所述第一导电过孔部分具有比所述第二导电过孔部分高的杂质浓度。

10.根据权利要求8所述的微电子器件，其中所述第一导电过孔部分还包括一种或多种合金元素，所述一种或多种合金元素包括铍(Be)、铟(In)、镓(Ga)、锰(Mn)和镍(Ni)中的一种或多种。

11.根据权利要求8所述的微电子器件，其中所述杂质材料包括硫、氧、碳或氮中的一种或多种。

12.根据权利要求1至11中任一项所述的微电子器件，其中所述第一导电过孔部分和所述第二导电过孔部分包括不同金属或不同合金。

13.根据权利要求1至12中任一项所述的微电子器件，其中所述第二表面包括有源表面，所述有源表面包括形成在所述第二表面中或所述第二表面上的有源集成电路系统。

14.一种接合结构，包括根据权利要求1至13中任一项所述的微电子器件，其中所述微电子器件在没有介入粘合剂的情况下直接接合到另一元件。

15.根据权利要求14所述的接合结构，其中所述第二导电过孔部分的端表面在没有介入粘合剂的情况下直接接合到所述另一元件的接触焊盘。

16.根据权利要求14或15所述的接合结构，其中所述微电子元件和所述另一元件的非导电接合区域在没有介入粘合剂的情况下直接接合。

17.根据权利要求1至16中任一项所述的微电子器件，还包括第二过孔结构，所述第二过孔结构具有第一导电过孔部分、第二导电过孔部分、沿着所述第一导电过孔部分的侧壁延伸的第一阻挡层、和第二阻挡层，所述第二阻挡层包括第一部分，所述第一部分设置在所述第一导电过孔部分与所述第二导电过孔部分之间，其中所述过孔结构的所述第二导电过孔部分沿着与所述第二过孔结构的所述第二导电过孔部分的长度不同的长度延伸。

18.一种微电子结构，包括：

体半导体部分，具有第一表面和与所述第一表面相对的第二表面；以及

过孔结构，设置在开口中，所述开口沿着不平行于所述第一表面的方向穿过所述第一表面、至少部分地延伸穿过所述体半导体部分，所述过孔结构包括第一导电过孔部分和第二导电过孔部分，所述第二导电过孔部分直接设置到所述第一导电过孔部分上并且在没有介入阻挡层的情况下与所述第一导电过孔部分接触，所述第二导电过孔部分设置在所述第一表面与所述第一导电过孔部分之间，所述第一导电过孔部分具有与所述第二导电过孔部分不同的材料组成。

19.根据权利要求18所述的微电子器件，还包括沿着所述第一导电部分和所述第二导电部分的侧壁延伸的阻挡层。

20.根据权利要求18至19中任一项所述的微电子器件，还包括在所述体半导体部分上的电介质层，所述第二导电过孔部分延伸穿过所述电介质层，使得所述第二导电过孔部分的端部与所述电介质层的上表面齐平或凹陷到所述电介质层的上表面下方。

21.根据权利要求20所述的微电子器件，其中所述电介质层包括平坦化电介质接合层，所述平坦化电介质接合层被配置用于直接接合到另一元件。

22.根据权利要求21所述的微电子器件，其中所述电介质层还包括在所述体半导体部分上的电介质阻挡层，所述平坦化电介质接合层设置在所述电介质阻挡层上。

23.根据权利要求18至22中任一项所述的微电子器件，其中所述第一导电过孔部分的第一金属纹理不同于所述第二导电过孔部分的第二金属纹理。

24.根据权利要求23所述的微电子器件，其中所述第二金属纹理具有沿着111晶面而取向的晶粒。

25.根据权利要求18至24中任一项所述的微电子器件，其中所述第一导电过孔部分和所述第二导电过孔部分包括铜，所述第一导电过孔的所述铜中具有杂质材料。

26.根据权利要求25所述的微电子器件，其中所述第一导电过孔部分包括一种或多种合金元素，所述一种或多种合金元素包括铍(Be)、铟(In)、镓(Ga)、锰(Mn)和镍(Ni)中的一种或多种。

27.根据权利要求25所述的微电子器件，其中所述杂质材料包括硫、氧、碳或氮中的一种或多种。

28.根据权利要求18至27中任一项所述的微电子器件，其中所述第一导电过孔部分和所述第二导电过孔部分包括不同金属或不同合金。

29.一种接合结构，包括根据权利要求18至28中任一项所述的微电子器件，其中所述微电子器件在没有介入粘合剂的情况下直接接合到另一元件。

30.根据权利要求29所述的接合结构，其中所述第二导电过孔部分的端表面在没有介入粘合剂的情况下直接接合到所述另一元件的接触焊盘。

31.根据权利要求29或30所述的接合结构，其中所述微电子元件和所述另一元件的非导电接合区域在没有介入粘合剂的情况下直接接合。

32.一种微电子结构，包括：

体半导体部分，具有第一表面和与所述第一表面相对的第二表面；以及

过孔结构，设置在开口中，所述开口沿着不平行于所述第一表面的方向穿过所述第一表面、至少部分地延伸穿过所述体半导体部分，所述过孔结构包括第一导电过孔部分和第二导电过孔部分，所述第二导电过孔部分直接设置到所述第一导电过孔部分上并且在没有介入阻挡层的情况下与所述第一导电过孔部分接触，所述第二导电过孔部分设置在所述第一表面与所述第一导电过孔部分之间，所述第一导电过孔部分形成在所述第二导电过孔部分之前并且与所述第二导电过孔部分分开。

33.根据权利要求32所述的微电子器件，还包括沿着所述第一导电部分和所述第二导电部分的侧壁延伸的阻挡层。

34.根据权利要求32或33所述的微电子器件，其中所述第一导电过孔部分的第一金属纹理不同于所述第二导电过孔部分的第二金属纹理。

35.根据权利要求34所述的微电子器件，其中所述第二金属纹理具有沿着111晶面而取向的晶粒。

36.根据权利要求35所述的微电子器件，其中所述第一金属纹理具有在垂直方向30°以内取向的第一比例的111平面，其中所述第二金属纹理具有在垂直方向30°以内取向的第二比例的111平面，所述第二比例大于所述第一部分。

37.根据权利要求32至36中任一项所述的微电子器件，其中所述第一导电过孔部分和所述第二导电过孔部分包括铜，所述第一导电过孔的所述铜中具有杂质材料。

38.根据权利要求32至37中任一项所述的微电子器件，其中与所述第二导电过孔部分相比，所述第一导电部分具有较高百分比的合金元素。

39.一种接合结构，包括根据权利要求32至38中任一项所述的微电子器件，其中所述微电子器件在没有介入粘合剂的情况下直接接合到另一元件。

40.根据权利要求39所述的接合结构，其中所述第二导电过孔部分的端表面在没有介入粘合剂的情况下直接接合到所述另一元件的接触焊盘。

41.根据权利要求39或40所述的接合结构，其中所述微电子元件和所述另一元件的非导电接合区域在没有介入粘合剂的情况下直接接合。

42.一种形成微电子结构的方法，所述方法包括：

形成至少部分穿过衬底的开口，所述衬底具有前表面和与所述前表面相对的后表面，所述开口沿着不平行于所述第二表面的方向延伸穿过所述前表面；

从所述前表面在所述开口中提供第一导电过孔部分；

通过从所述后表面去除材料来露出所述第一导电过孔部分；以及

在所述露出之后，从所述后表面在所述第一导电过孔部分之上在所述开口中提供填充结构。

43.根据权利要求42所述的方法，其中提供所述填充结构包括：从所述后表面在所述第一导电过孔部分之上在所述开口中提供第二导电过孔部分。

44.根据权利要求43所述的方法，还包括：在露出之后，使所述第一导电过孔部分从所述后表面凹陷。

45.根据权利要求44所述的方法，还包括：在提供所述第一导电过孔部分之后但在提供所述第二导电过孔部分之前，在所述第一导电过孔部分之上提供第二阻挡层。

46.根据权利要求45所述的方法，还包括：沿着所述第一导电过孔部分的侧壁提供第一阻挡层。

47.根据权利要求46所述的方法，还包括：在提供所述第一导电过孔部分之前提供所述第一阻挡层。

48.根据权利要求46或47所述的方法，其中提供所述第二阻挡层包括：在所述第一阻挡层与所述第二导电过孔部分之间沿着所述第一阻挡层提供所述第二阻挡层。

49.根据权利要求43至48中任一项所述的方法，还包括：在所述体半导体部分上提供电介质层，所述电介质层至少部分地限定所述衬底的所述后表面，所述第二导电过孔部分延伸穿过所述电介质层，使得所述第二导电过孔部分的端部与所述衬底的所述后表面齐平或从所述衬底的所述后表面凹陷。

50.根据权利要求49所述的方法，还包括：制备所述电介质层以用于直接接合到另一元件。

51.根据权利要求50所述的方法，还包括：在所述体半导体部分上提供电介质阻挡层，所述电介质接合层设置在所述电介质阻挡层上。

52.根据权利要求50或51所述的方法，还包括：在没有介入粘合剂的情况下将所述电介质层直接接合到另一元件。

53.根据权利要求52所述的方法，还包括：在没有介入粘合剂的情况下将所述第二导电过孔部分的端表面直接接合到所述另一元件的接触焊盘。

54.根据权利要求42所述的方法，其中提供所述填充结构包括：在所述第一导电过孔部分之上在凹部中提供电介质层。

55.根据权利要求54所述的方法，还包括：从所述后表面去除所述衬底的一部分，使得所述第一导电过孔部分从所述衬底的所述后表面突出，以及去除所述电介质层以暴露所述导电过孔。

56.根据权利要求55所述的方法，其中去除所述衬底的所述部分包括：蚀刻所述衬底的所述后表面。

57.根据权利要求56所述的方法，还包括：至少在所述衬底的所蚀刻的后表面和所述电介质层的设置在所述凹部中的一部分之上提供第二背面电介质层。

58.根据权利要求57所述的方法，还包括：去除所述第二背面电介质层的至少部分，所述至少部分覆盖设置在所述凹部中的所述电介质层的所述部分。

59.根据权利要求57或58所述的方法，还包括：平坦化所述第二背面电介质层，并且使所述第一导电过孔部分相对于所述第二背面电介质层凹陷。

60.一种形成微电子结构的方法，所述方法包括：

形成部分穿过衬底的开口，所述衬底具有前表面和与所述第一表面相对的后表面，所述开口沿着不平行于所述前表面的方向延伸穿过所述前表面；

利用第一导电过孔部分填充所述开口；

通过从所述后表面去除材料来露出所述第一导电过孔部分；以及

在露出所述第一导电部分之后，用填充结构重新填充所述开口的一部分。

61.根据权利要求60所述的方法，其中用所述填充结构重新填充所述开口的所述部分包括：从所述后表面在所述第一导电过孔部分之上在所述开口中提供第二导电过孔部分。

62.根据权利要求61所述的方法，还包括：在露出之后，使所述第一导电部分凹陷，以限定所述开口的所述部分。

63.根据权利要求62所述的方法，还包括：在凹陷之后和在重新填充之前，在所述第一导电过孔部分上沉积第二阻挡层。

64.根据权利要求63所述的方法，还包括：在填充之前，沉积第一阻挡层，以对所述开口进行加衬。

65.根据权利要求64所述的方法，其中沉积所述第二阻挡层包括：在所述开口的所述部分中、在所述第一阻挡层上沉积所述第二阻挡层。

66.根据权利要求60所述的方法，其中用所述填充结构重新填充所述开口的所述部分包括：在所述第一导电过孔部分之上、在凹部中提供电介质层。

67.根据权利要求66所述的方法，还包括：从所述后表面去除所述衬底的一部分，使得所述第一导电过孔部分从所述衬底的所述后表面突出，以及去除所述电介质层以暴露所述导电过孔。

68.根据权利要求67所述的方法，其中去除所述衬底的所述部分包括：蚀刻所述衬底的所述后表面。

69.根据权利要求68所述的方法，还包括：至少在所述衬底的所蚀刻的后表面和所述电介质层的设置在所述凹部中的一部分之上提供第二背面电介质层。

70.根据权利要求69所述的方法，还包括：去除所述第二背面电介质层的至少部分，所述至少部分覆盖布置在所述凹部中的所述电介质层的所述部分。

71.根据权利要求69或70所述的方法，还包括：平坦化所述第二背面电介质层，并且使所述第一导电过孔部分相对于所述第二背面电介质层凹陷。

72.一种接合结构，包括：

具有第一接合表面的第一元件和具有第二接合表面的第二元件，所述第一元件具有与所述第一接合表面相对的第三表面；以及

过孔结构，设置在开口中，所述开口沿着不平行于所述第一接合表面的方向从所述第一接合表面至少部分地延伸穿过所述第一元件，所述过孔结构包括彼此接触的第一导电过孔部分和第二导电过孔部分，所述第二导电过孔部分至少部分地嵌入在所述第一元件的所述接合表面处的接合材料内，所述接合材料和所述第二导电过孔部分在没有介入粘合剂的情况下直接接合到所述第二元件的所述接合表面。

73.根据权利要求72所述的接合结构，其中所述第一元件和所述第二元件的非导电接合区域在没有介入粘合剂的情况下直接接合。

74.一种形成微电子结构的方法，所述方法包括：

提供具有开口和设置在所述开口中的导电过孔的衬底，所述导电过孔从所述衬底的第一面朝向第二面部分地延伸穿过所述衬底；

从所述第二面去除所述衬底的一部分以暴露所述导电过孔；

从所述衬底的所述第二面去除所述导电过孔的一部分，以形成凹部；

在所述导电过孔之上、在所述凹部中提供电介质层；

进一步从所述第二面去除所述衬底的一部分，使得所述导电过孔从所述衬底的所述第二面突出；以及

去除所述电介质层以暴露所述导电过孔。

75.根据权利要求74所述的方法，其中去除所述衬底的所述部分包括：对所述第二进行研磨和抛光中的至少一项。

76.根据权利要求75所述的方法，其中研磨和抛光中的至少一项包括：平坦化所述衬底和所述导电过孔。

77.根据权利要求74所述的方法，其中去除所述导电过孔的所述部分包括：蚀刻所述导电过孔。

78.根据权利要求74所述的方法，其中提供所述电介质层包括：在所述衬底的所述背面之上并且在所述凹部中提供第一背面电介质层。

79.根据权利要求78所述的方法，其中提供所述第一背面电介质层包括：提供多个电介质层。

80.根据权利要求79所述的方法，其中提供所述多个电介质层包括：在所述衬底的所述背面之上和在所述导电过孔之上提供第一氮化硅层，以及在所述第一氮化硅之上提供第二氧化硅层。

81.根据权利要求78至80中任一项所述的方法，还包括：在进一步去除所述衬底的所述部分之前，去除所述第一背面电介质层的设置在所述衬底的所述背面之上的一部分。

82.根据权利要求78所述的方法，其中进一步去除所述衬底的所述部分包括：蚀刻所述衬底的所述背面。

83.根据权利要求82所述的方法，还包括：至少在所述衬底的所蚀刻的背面和所述第一背面电介质层的设置在所述凹部中的一部分之上提供第二背面电介质层。

84.根据权利要求83所述的方法，还包括：去除所述第二背面电介质层的至少部分，所述至少部分覆盖所述第一背面电介质层的设置在所述凹部中的所述部分。

85.根据权利要求83或84所述的方法，还包括：平坦化所述第二背面电介质层，并且使所述导电过孔相对于所述第二背面电介质层凹陷。