CN116828850A

CN116828850A - 半导体存储装置以及半导体存储装置的制造方法

Info

Publication number: CN116828850A
Application number: CN202210902509.XA
Authority: CN
Inventors: 森勇介
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-03-18
Filing date: 2022-07-29
Publication date: 2023-09-29
Also published as: JP2023137496A; US12488812B2; TWI817558B; US20230298634A1; TW202339213A

Abstract

实施方式提供适合于高性能化的半导体存储装置以及半导体存储装置的制造方法。实施方式的半导体存储装置具备第一布线、第二布线、柱状绝缘部、以及第一绝缘层。所述第一绝缘层具有第一缘。在将所述第一缘上且最靠近所述柱状绝缘部的位置设为第一位置、将所述第一绝缘层中的与所述第一缘不同的位置且最靠近所述柱状绝缘部的位置设为第二位置、将沿着所述第一缘的虚拟线设为第一虚拟线、将连结所述第一位置与所述第二位置的虚拟线设为第二虚拟线时，从所述第一绝缘层的内侧观察到的所述第一虚拟线与所述第二虚拟线所成的交叉角度为90度以上。

Description

半导体存储装置以及半导体存储装置的制造方法

相关申请的参照

本申请以日本专利申请2022－043735号(申请日：2022年3月18日)为基础申请而享受优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置以及半导体存储装置的制造方法。

背景技术

已知一种半导体存储装置，其具有绝缘层和字线交替地层叠而成的层叠体、以及贯通该层叠体的柱状体。

发明内容

本发明要解决的技术问题是提供适合于高性能化的半导体存储装置以及半导体存储装置的制造方法。

实施方式的半导体存储装置具备第一布线、第二布线、柱状绝缘部、第一沟道部、第一电荷累积部、第二沟道部、第二电荷累积部、以及第一绝缘层。所述第一布线沿着第一方向延伸。所述第二布线在与所述第一方向交叉的第二方向上与所述第一布线分离，沿着所述第一方向延伸。所述柱状绝缘部位于所述第一布线与所述第二布线之间，沿着与所述第一方向以及所述第二方向交叉的第三方向延伸。所述第一沟道部位于所述第一布线与所述柱状绝缘部之间，沿着所述第三方向延伸。所述第一电荷累积部位于所述第一布线与所述第一沟道部之间。所述第二沟道部位于所述第二布线与所述柱状绝缘部之间，沿着所述第三方向延伸。所述第二电荷累积部位于所述第二布线与所述第二沟道部之间。所述第一绝缘层在所述第一方向上与所述柱状绝缘部并排，设于所述第一布线与所述第二布线之间，并且，至少一部分设于所述第一电荷累积部与所述第二电荷累积部之间。所述第一绝缘层具有第一缘。所述第一缘在所述第二方向上位于所述第一绝缘层的端部并沿着所述第一方向延伸。在沿着所述第一方向以及所述第二方向的剖面中，在将所述第一缘上且最靠近所述柱状绝缘部的位置设为第一位置、将所述第一绝缘层中的与所述第一缘不同的位置且最靠近所述柱状绝缘部的位置设为第二位置、将沿着所述第一缘的虚拟线设为第一虚拟线、将连结所述第一位置与所述第二位置的虚拟线设为第二虚拟线时，从所述第一绝缘层的内侧观察到的所述第一虚拟线与所述第二虚拟线所成的交叉角度为90度以上。

附图说明

图1是表示第一实施方式的半导体存储装置的构成的框图。

图2是表示第一实施方式的存储器单元阵列的一部分的等效电路的图。

图3是表示第一实施方式的存储器单元阵列的一部分的构成的立体图。

图4是沿着图3中示出的层叠体的F4－F4线的剖面图。

图5是沿着图4中示出的层叠体的F5－F5线的剖面图。

图6A是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图6B是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图6C是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图6D是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图6E是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图6F是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图6G是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图6H是表示第一实施方式的半导体存储装置的制造工序的一部分的剖面图。

图7是表示第二实施方式的半导体存储装置的存储器单元阵列的剖面图。

图8A是表示第二实施方式的半导体存储装置的制造工序的一部分的剖面图。

图8B是表示第二实施方式的半导体存储装置的制造工序的一部分的剖面图。

图8C是表示第二实施方式的半导体存储装置的制造工序的一部分的剖面图。

图8D是表示第二实施方式的半导体存储装置的制造工序的一部分的剖面图。

图9是表示第三实施方式的半导体存储装置的存储器单元阵列的剖面图。

图10A是表示第三实施方式的半导体存储装置的制造工序的一部分的剖面图。

图10B是表示第三实施方式的半导体存储装置的制造工序的一部分的剖面图。

图10C是表示第三实施方式的半导体存储装置的制造工序的一部分的剖面图。

图10D是表示第三实施方式的半导体存储装置的制造工序的一部分的剖面图。

图10E是表示第三实施方式的半导体存储装置的制造工序的一部分的剖面图。

图10F是表示第三实施方式的半导体存储装置的制造工序的一部分的剖面图。

图10G是表示第三实施方式的半导体存储装置的制造工序的一部分的剖面图。

图11是表示第三实施方式的变形例的半导体存储装置的存储器单元阵列的剖面图。

图12是表示第四实施方式的半导体存储装置的存储器单元阵列的剖面图。

图13A是表示第四实施方式的半导体存储装置的制造工序的一部分的剖面图。

图13B是表示第四实施方式的半导体存储装置的制造工序的一部分的剖面图。

图13C是表示第四实施方式的半导体存储装置的制造工序的一部分的剖面图。

图14是表示第一至第四实施方式的变形例的半导体存储装置的存储器单元阵列的剖面图。

具体实施方式

以下，参照附图对实施方式的半导体存储装置以及半导体存储装置的制造方法进行说明。在以下的说明中，对具有相同或者类似的功能的构成标注相同的附图标记。并且，有时省略这些构成的重复的说明。在以下的说明中，在末尾标注有伴随着用于区分的数字或者英文字母的参照附图标记的构成要素有时也可以不被相互区分，有时省略末尾的数字或者英文字母。

在本申请中，“平行”、“正交”或者“相同”可以分别包含“大致平行”、“大致正交”或者“大致相同”的情况。“连接”并不限定于机械式的连接，可以包含电连接。即，“连接”并不限定于多个要素直接地连接的情况，可以包含多个要素在其间夹设其他要素而连接的情况。“相邻”或者“并排”并不限定于多个要素相接的情况，可以包含多个要素相互分离的情况(例如，在多个要素之间夹设有其他要素的情况)。“绝缘部”、“绝缘层”或者“绝缘膜”广泛地意味着为了电绝缘而设置的部位，并不限定于仅由绝缘材料形成的部件。“绝缘部”、“绝缘层”或者“绝缘膜”也可以包含由绝缘材料以外的材料(例如，半导体材料)形成的部分。

此外，首先，定义+X方向、－X方向、+Y方向、－Y方向、+Z方向以及－Z方向。+X方向、－X方向、+Y方向以及－Y方向是沿着后述的硅基板10的表面的方向。+X方向是后述的位线BL延伸的方向。－X方向是+X方向的相反方向。在不区分+X方向与－X方向的情况下，仅称作“X方向”。+Y方向以及－Y方向是与X方向交叉(例如，正交)的方向。+Y方向是后述的字线WL延伸的方向。－Y方向是+Y方向的相反方向。在不区分+Y方向与－Y方向的情况下，仅称作“Y方向”。+Z方向以及－Z方向是与X方向以及Y方向交叉(例如，正交)的方向，是硅基板10的厚度方向。+Z方向是从硅基板10朝向后述的层叠体30的方向。－Z方向是+Z方向的相反方向。在不区分+Z方向与－Z方向的情况下，仅称作“Z方向”。在本申请说明书中，有时将“+Z方向”称作“上”、将“－Z方向”称作“下”。但是，这些表现仅是为了方便，并不规定重力方向。

(第一实施方式)

＜1.半导体存储装置的构成＞

首先，对第一实施方式的半导体存储装置1的构成进行说明。在以下说明的附图中，有时省略与说明无关的绝缘部的图示。在一部分的附图中，为了容易观察附图，有时局部省略表示剖面的阴影线。

图1是表示半导体存储装置1的构成的框图。半导体存储装置1例如是非易失性的半导体存储装置，是NAND型闪存。半导体存储装置1例如能够与外部的主机装置连接，并用作主机装置的存储空间。半导体存储装置1例如具有存储器单元阵列2、指令寄存器3、地址寄存器4、控制电路(定序器)5、驱动器模块6、行解码器模块7以及读出放大器模块8。

存储器单元阵列2包含多个块BLK0～BLK(k－1)(k为1以上的整数)。块BLK是非易失地存储数据的多个存储器单元晶体管的集合。块BLK被用作数据的消除单位。在存储器单元阵列2中设有多个位线以及多个字线。

指令寄存器3对半导体存储装置1从主机装置接收的指令CMD进行保持。地址寄存器4对半导体存储装置1从主机装置接收的地址信息ADD进行保持。控制电路5例如基于被指令寄存器3保持的指令CMD，来控制半导体存储装置1的各种动作(例如，数据的写入动作、读出动作以及消除动作)。

驱动器模块6包含电压生成回路，生成半导体存储装置1的各种动作所使用的电压。行解码器模块7将施加于与所选择的字线对应的信号线的电压传送至选择的块BLK内的选择的字线。

读出放大器模块8在写入动作中，根据半导体存储装置1从主机装置接收的写入数据DAT，对各位线施加希望的电压。读出放大器模块8在读出动作中，基于位线的电压来判定存储于各存储器单元晶体管的数据值，将判定结果作为读出数据DAT向主机装置传送。

＜2.存储器单元阵列的构成＞

＜2.1存储器单元阵列的电气构成＞

接着，对存储器单元阵列2的电构成进行说明。

图2是表示存储器单元阵列2的一部分的等效电路的图。图2示出了存储器单元阵列2所含的一个块BLK。块BLK包含多个(例如，四个)串单元SU0～SU3。

各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别关联的多个NAND串NS。各NAND串NS例如包含多个存储器单元晶体管MTr0～MTrn(n为1以上的整数)、一个以上的漏极侧选择晶体管STD以及一个以上的源极侧选择晶体管STS。

在各NAND串NS中，存储器单元晶体管MTr0～MTrn串联连接。各存储器单元晶体管MTr包含控制栅极以及电荷累积部。存储器单元晶体管MTr的控制栅极连接于字线WL0～WLn中的任意字线。各存储器单元晶体管MTr根据经由字线WL而施加于控制栅极的电压，在电荷累积部中累积电荷，将数据非易失地保持。

漏极侧选择晶体管STD的漏极连接于该NAND串NS所对应的位线BL。漏极侧选择晶体管STD的源极连接于串联连接的存储器单元晶体管MTr0～MTrn的一端。漏极侧选择晶体管STD的控制栅极连接于漏极侧选择栅极线SGD0～SGD3中的任意的漏极侧选择栅极线。漏极侧选择晶体管STD在对应的漏极侧选择栅极线SGD被施加了规定的电压的情况下，将NAND串NS与位线BL连接。

源极侧选择晶体管STS的漏极连接于串联连接的存储器单元晶体管MTr0～MTrn的另一端。源极侧选择晶体管STS的源极连接于源极线SL。源极侧选择晶体管STS的控制栅极连接于源极侧选择栅极线SGS。源极侧选择晶体管STS在源极侧选择栅极线SGS被施加了规定的电压的情况下，将NAND串NS与源极线SL连接。

在相同的块BLK中，存储器单元晶体管MTr0～MTrn的控制栅极与各自对应的字线WL0～WLn共用连接。串单元SU0～SU3内的漏极侧选择晶体管STD的控制栅极与各自对应的选择栅极线SGD0～SGD3共用连接。源极侧选择晶体管STS的控制栅极与选择栅极线SGS共用连接。在存储器单元阵列2中，位线BL由在各串单元SU中分配了相同的列地址的NAND串NS所共用。

＜2.2存储器单元阵列的物理的构成＞

接着，对存储器单元阵列2的物理的构成进行说明。

图3是表示储器单元阵列2的一部分的构成的立体图。存储器单元阵列2例如包含硅基板10、下部构造体20、层叠体30、多个柱60、第一绝缘层70(参照图4)、上部构造体80以及多个接触部90。柱60是“柱状体”的一个例子。另外，图3中将柱60示意性地表示为四棱柱状。在与构成相关的说明中，Y方向是“第一方向”的一个例子，X方向是“第二方向”的一个例子，Z方向是“第三方向”的一个例子。

硅基板10是半导体存储装置1的作为基底的基板。硅基板10的至少一部分形成为沿着X方向以及Y方向的板状。硅基板10例如由包含硅(Si)的半导体材料形成。硅基板10是“基板”的一个例子。

下部构造体20设于硅基板10上。下部构造体20例如包含下绝缘膜21、多个源极线SL、以及上绝缘膜23。下绝缘膜21设于硅基板10上。多个源极线SL设于下绝缘膜21上。多个源极线SL在X方向上相互相邻，并且，分别沿着Y方向延伸。源极线SL例如包含设于下绝缘膜21上的导电层22a、设于导电层22a上的布线层22b、以及设于布线层22b上的导电层22c。上绝缘膜23设于多个源极线SL的上方。在源极线SL与上绝缘膜23之间以及下绝缘膜21与上绝缘膜23之间设有未图示的绝缘部件。

层叠体30设于下部构造体20上。层叠体30例如包含多个功能层31与多个绝缘膜32(参照图5)。绝缘膜32是“层间绝缘膜”的一个例子。多个功能层31与多个绝缘膜32在Z方向上一层一层地交替地层叠。多个功能层31包含多个第一功能层31A、一个以上的第二功能层31B、以及一个以上的第三功能层31C。

多个第一功能层31A分别包含例如多个字线WL、多个浮置栅极电极FG、以及多个块绝缘膜41。多个字线WL是设于柱60的侧方的布线。一个第一功能层31A所含的多个字线WL在X方向上相互相邻，并且，分别沿着Y方向延伸。字线WL在向后述的浮置栅极电极FG注入电子的情况下、或将被注入到浮置栅极电极FG的电子从浮置栅极电极FG导出的情况下等，通过未图示的驱动回路而被施加电压，对连接于该字线WL的浮置栅极电极FG施加规定的电压。

多个浮置栅极电极FG分别是设于柱60的侧方的电极膜。浮置栅极电极FG是具有累积电荷的能力的膜。浮置栅极电极FG在通过字线WL而被施加电压的情况下使电子的累积状态变化。各浮置栅极电极FG设于该浮置栅极电极FG所对应的字线WL与该浮置栅极电极FG所对应的柱60之间。以下，所谓“对应”例如意味着，是通过相互组合而构成一个存储器单元晶体管MTr的要素。

多个块绝缘膜41分别设于该块绝缘膜41所对应的字线WL与该块绝缘膜41所对应的浮置栅极电极FG之间。另外，关于这些与第一功能层31A相关的构成，将详细进行后述。

第二功能层31B设于多个第一功能层31A的下方。第二功能层31B例如包含多个源极侧选择栅极线SGS、多个源极侧选择栅极电极FGS、以及多个块绝缘膜42。多个源极侧选择栅极线SGS是设于柱60的侧方的布线。多个源极侧选择栅极线SGS在X方向上相互相邻，并且，分别沿着Y方向延伸。多个源极侧选择栅极电极FGS分别设于该源极侧选择栅极电极FGS所对应的源极侧选择栅极线SGS与该源极侧选择栅极电极FGS所对应的柱60之间。多个块绝缘膜42分别设于该块绝缘膜42所对应的源极侧选择栅极线SGS与该块绝缘膜42所对应的源极侧选择栅极电极FGS之间。源极侧选择栅极线SGS在使柱60与源极线SL之间导通的情况下，通过未图示的驱动回路而被施加电压，向连接于该源极侧选择栅极线SGS的源极侧选择栅极电极FGS施加规定的电压。

第三功能层31C设于多个第一功能层31A的上方。第三功能层31C例如包含多个漏极侧选择栅极线SGD、多个漏极侧选择栅极电极FGD、以及多个块绝缘膜43。多个漏极侧选择栅极线SGD是设于柱60的侧方的布线。多个漏极侧选择栅极线SGD在X方向上相互相邻，并且，分别沿着Y方向延伸。多个漏极侧选择栅极电极FGD分别设于该漏极侧选择栅极电极FGD所对应的漏极侧选择栅极线SGD与该漏极侧选择栅极电极FGD所对应的柱60之间。多个块绝缘膜43分别设于该块绝缘膜43所对应的漏极侧选择栅极线SGD与该块绝缘膜43所对应的漏极侧选择栅极电极FGD之间。漏极侧选择栅极线SGD在使柱60与源极线SL之间导通的情况下，通过未图示的驱动回路而被施加电压，向连接于该漏极侧选择栅极线SGD的漏极侧选择栅极电极FGD施加规定的电压。

多个柱60设于多个源极线SL上，分别沿着Z方向延伸。多个柱60在X方向以及Y方向上相互分离地设置。例如，在从Z方向观察的情况下，多个柱60以沿着X方向以及Y方向的矩阵状排列。各柱60的下端贯通下部构造体20的上绝缘膜23而连接于源极线SL。另外，关于柱60的构成以及第一绝缘层70的构成，将详细进行后述。

上部构造体80设于层叠体30上。上部构造体80例如包含多个位线BL、源极侧选择栅极线SGS用的布线81(未图示)、字线WL用的布线82、以及漏极侧选择栅极线SGD用的布线83。

多个接触部90分别沿着Z方向延伸。多个接触部90例如包含柱60用的多个接触部91、源极侧选择栅极线SGS用的多个接触部92(未图示)、字线WL用的多个接触部93、以及漏极侧选择栅极线SGD用的多个接触部94。

接触部91设于柱60上。多个位线BL在Y方向上相互相邻，分别沿着X方向延伸。在将沿着X方向排列的多个柱60中的设于最靠－X方向侧的位置的柱60设为第一个的情况下，第奇数个柱60经由接触部91连接于共用的位线BL。第偶数个的柱60经由接触部91连接于其他的共用的位线BL。即，沿着X方向排列的多个柱60中的相互相邻的柱60不连接于相同的位线BL。

多个接触部92(未图示)设于源极侧选择栅极线SGS的+Y方向的端部上。布线81(未图示)设于接触部92上，沿着Y方向延伸。布线81经由接触部92连接于源极侧选择栅极线SGS。

多个接触部93设于字线WL的Y方向的端部上。布线82设于接触部93上，沿着Y方向延伸。布线82经由接触部93连接于字线WL。

多个接触部94设于漏极侧选择栅极线SGD的+Y方向的端部上。布线83设于接触部94上，沿着Y方向延伸。布线83经由接触部94连接于漏极侧选择栅极线SGD。

＜3.层叠体的构造＞

接着，对层叠体30的构造详细进行说明。

图4是沿着图3中示出的层叠体30的F4－F4线的剖面图。图5是沿着图4中示出的层叠体30的F5－F5线的剖面图。

层叠体30具有能够在各柱60的周围存储信息的存储构造。在多个柱60的周围分别设置的存储构造具有相互相同的构造。因此，以下，着眼于一个柱60，以该一个柱60的周围的构造为中心进行说明。

＜3.1字线＞

首先，对字线WL进行说明。如图4所示，多个字线WL包含相对于各柱60而言位于－X方向侧的第一字线WLA、以及相对于各柱60而言位于+X方向侧的第二字线WLB。第一字线WLA沿着Y方向延伸。第二字线WLB在X方向上与第一字线WLA分离，并且，沿着Y方向延伸。第一字线WLA与第二字线WLB例如在Y方向上相互沿着相反方向被引出，并相互独立地被控制。第一字线WLA是“第一布线”的一个例子。第二字线WLB是“第二布线”的一个例子。

字线WL例如由钨形成。在字线WL的表面也可以设有抑制字线WL的材料的扩散的阻挡金属膜(未图示)。阻挡金属膜例如由氮化钛(TiN)形成。

＜3.2浮置栅极电极＞

接着，对浮置栅极电极FG进行说明。如图4所示，多个浮置栅极电极FG相对于各柱60设于X方向两侧。多个浮置栅极电极FG包含相对于各柱60位于－X方向侧的第一浮置栅极电极FGA、以及相对于各柱60位于+X方向侧的第二浮置栅极电极FGB。第一浮置栅极电极FGA设于第一字线WLA与柱60之间(进一步来说，第一字线WLA与柱60的后述的第一沟道部61A之间)。另一方面，第二浮置栅极电极FGB位于第二字线WLB与柱60之间(进一步来说，第二字线WLB与柱60的后述的第二沟道部61B之间)。第一浮置栅极电极FGA是“第一电荷累积部”的一个例子。第二浮置栅极电极FGB是“第二电荷累积部”的一个例子。

浮置栅极电极FG例如由多晶硅形成。第一浮置栅极电极FGA在通过第一字线WLA而被施加电压的情况下，使电子的累积状态变化。第二浮置栅极电极FGB在通过第二字线WLB而被施加电压的情况下，使电子的累积状态变化。

在本实施方式中，第一浮置栅极电极FGA例如具有第一部分51a以及第二部分51b。第一部分51a沿着Y方向延伸。在第一部分51a的Y方向两侧设有第二部分51b。第二部分51b与第一部分51a一体地形成。从Z方向观察，第二部分51b的外缘51c以与柱60分离并突出的方式形成为圆弧状。

同样，第二浮置栅极电极FGB例如具有第一部分52a以及第二部分52b。第一部分52a沿着Y方向延伸。在第一部分52a的Y方向两侧设有第二部分52b。第二部分52b与第一部分52a一体地形成。从Z方向观察，第二部分52b的外缘52c以与柱60分离并突出的方式形成为圆弧状。

＜3.3块绝缘膜＞

接着，对块绝缘膜41进行说明。如图4所示，多个块绝缘膜41包含相对于各柱60而言位于－X方向侧的第一块绝缘膜41A、以及相对于各柱60而言位于+X方向侧的第二块绝缘膜41B。第一块绝缘膜41A位于第一字线WLA与第一浮置栅极电极FGA之间。第二块绝缘膜41B位于第二字线WLB与第二浮置栅极电极FGB之间。在本实施方式中，第一块绝缘膜41A的一部分在Y方向上设于第一浮置栅极电极FGA与后述的第二绝缘部72A之间。第二块绝缘膜41B的一部分在Y方向上设于第二浮置栅极电极FGB与后述的第二绝缘部72B之间。第一块绝缘膜41A是“第一绝缘膜”的一个例子。

第一块绝缘膜41A以及第二块绝缘膜41B具备相同的构成。第一块绝缘膜41A以及第二块绝缘膜41B例如分别包含第一部分44a、第二部分44b、以及第三部分44c。第一部分44a位于字线WL与浮置栅极电极FG之间，并且，沿着Y方向延伸。第二部分44b位于Y方向上的第一部分44a的两侧，并且，在Y方向上向接近芯绝缘部62的方向延伸。进一步来说，位于Y方向上的第一部分44a的两侧的各一对第二部分44b以在Y方向上彼此接近的方式延伸。第三部分44c以从Y方向上的第二部分44b的芯绝缘部62侧的端部起在Y方向上远离第二部分44b的方式延伸。第三部分44c以随着在Y方向上远离第二部分44b而在X方向上远离第一部分44a的方式倾斜。进一步来说，第一块绝缘膜41A的第三部分44c位于第一浮置栅极电极FGA与第二绝缘部72A之间，并且，沿着后述的第二绝缘部72A的倾斜部72s延伸。第二块绝缘膜41B的第三部分44c位于第二浮置栅极电极FGB与第二绝缘部72B之间，并且，沿着后述的第二绝缘部72B的倾斜部72s延伸。此外，在第一块绝缘膜41A以及第二块绝缘膜41B的Y方向上的端部设有绝缘膜44d。绝缘膜44d从第一块绝缘膜41A以及第二块绝缘膜41B的Y方向上的端部起在Y方向上向第二部分44b相反方向延伸。

在其他观点中，第一块绝缘膜41A以及第二块绝缘膜41B例如分别由三个绝缘膜45、46、47形成。

绝缘膜45在三个绝缘膜45、46、47中位于最靠近浮置栅极电极FG的位置。绝缘膜45例如覆盖浮置栅极电极FG的侧面、上表面以及下表面(参照图5)。绝缘膜45形成第一块绝缘膜41A或者第二块绝缘膜41B的第一部分44a的一部分、第二部分44b的一部分以及第三部分44c的一部分。绝缘膜45例如由硅氮化物(SiN)以及氧化铪(HfO)等High－k(高介电常数)材料形成。但是，绝缘膜45也可以由包含钌(Ru)、铝(Аl)、钛(Ti)、锆(Zr)、或者硅(Si)的材料形成。

绝缘膜46相对于绝缘膜45而言设于浮置栅极电极FG的相反侧。绝缘膜46例如将绝缘膜45夹在中间地覆盖浮置栅极电极FG的侧面、上表面以及下表面(参照图5)。但是，也可以取代上述构成，绝缘膜46仅覆盖浮置栅极电极FG的侧面，并且，沿着绝缘膜(层间绝缘膜)32与字线WL之间的边界而设置。绝缘膜46形成第一块绝缘膜41A或者第二块绝缘膜41B的第一部分44a的一部分、第二部分44b的一部分以及第三部分44c的一部分。此外，绝缘膜46也设于在Y方向上从两外侧覆盖柱60的位置。绝缘膜46中的从Y方向外侧覆盖柱60的绝缘膜46将属于第一块绝缘膜41A的绝缘膜46与属于第二块绝缘膜41B的绝缘膜46在X方向上连接。绝缘膜46例如由氧化硅形成。

绝缘膜47相对于绝缘膜45、46而言设于浮置栅极电极FG的相反侧。绝缘膜47例如沿着绝缘膜(层间绝缘膜)32与字线WL之间的边界而设置，将绝缘膜45、46夹在中间地覆盖浮置栅极电极FG的侧面(参照图3)。但是，也可以取代上述构成，而是绝缘膜47与绝缘膜45、46同样地，覆盖浮置栅极电极FG的侧面、上表面以及下表面。绝缘膜47形成第一块绝缘膜41A或者第二块绝缘膜41B的第一部分44a的一部分。此外，绝缘膜47形成位于第一块绝缘膜41A或者第二块绝缘膜41B的Y方向两外侧的绝缘膜44d。绝缘膜47由介电常数高的材料形成即可，例如由包含铝(Аl)、铪(Hf)、锆(Zr)的氧化膜的High－k(高介电常数)膜形成。另外，绝缘膜47也可以由硅氮化物形成。

＜3.4柱＞

接着，对柱(柱状体)60进行说明。柱60设于第一字线WLA与第二字线WLB之间。柱60例如包含沟道层61、芯绝缘部62、以及隧道(Tunnel)绝缘膜63。

沟道层61以遍及柱60的Z方向的全长(全高)的方式沿着Z方向延伸。沟道层61的下端贯通下部构造体20的上绝缘膜23，连接于源极线SL。另一方面，沟道层61的上端经由接触部91连接于位线BL。沟道层61由非晶体硅(а－Si)那样的半导体材料形成。但是，沟道层61例如也可以由一部分被掺杂了杂质的多晶硅形成。沟道层61所含的杂质例如是从由碳、磷、硼以及锗构成的组中选择的任意的杂质。例如在向浮置栅极电极FG注入电子的情况下、或在从浮置栅极电极FG抽出被注入到浮置栅极电极FG的电子的情况下等，沟道层61使源极线SL与位线BL之间流过电流。

在本实施方式中，沟道层61在第一字线WLA与第二字线WLB之间中形成为环状。沟道层61包含在柱60中位于－X方向侧的第一沟道部61A、以及在柱60中位于+X方向侧的第二沟道部61B。第一沟道部61A位于第一字线WLA与后述的芯绝缘部62之间，并且，沿着Z方向延伸。第二沟道部61B位于第二字线WLB与后述的芯绝缘部62之间，并且，沿着Z方向延伸。第一沟道部61A以及第二沟道部61B在X方向上相互相邻。

芯绝缘部62位于第一以及第二字线WLA、WLB之间。进一步来说，芯绝缘部62在X方向以及Y方向上设于比沟道层61靠柱60的中心侧的位置。例如，芯绝缘部62设于沟道层61的内周面上。芯绝缘部62以遍及柱60的Z方向的全长(全高)的方式沿着Z方向延伸。芯绝缘部62例如由氧化硅形成。芯绝缘部62是“柱状绝缘部”的一个例子。另外，本申请中的“柱状”并不限定于内部实心的情况，也可以包含在内部具有中空的空间部的情况。在本实施方式中，芯绝缘部62在内部具有空气间隙AG。

隧道绝缘膜63形成为将沟道层61的－X方向的侧面、+X方向的侧面、－Y方向的侧面以及+Y方向的侧面包围的环状。隧道绝缘膜63例如以遍及柱60的Z方向的全长(全高)的方式沿着Z方向延伸。隧道绝缘膜63是“第二绝缘膜”的一个例子。隧道绝缘膜63包含在柱60中位于－X方向侧的第一隧道绝缘膜63A、以及在柱60中位于+X方向侧的第二隧道绝缘膜63B。第一隧道绝缘膜63A设于第一浮置栅极电极FGA与第一沟道部61A之间。第二隧道绝缘膜63B设于第二浮置栅极电极FGB与第二沟道部61B之间。

如图4所示，根据以上说明的构成，通过相对于一个柱60而言在X方向上相同侧的浮置栅极电极FG、块绝缘膜41以及隧道绝缘膜63，形成了能够保持电荷的单元构造体MC。即，通过第一浮置栅极电极FGA、第一块绝缘膜41A以及第一隧道绝缘膜63A形成了一个单元构造体MC，通过第二浮置栅极电极FGB、第二块绝缘膜41B以及第二隧道绝缘膜63B形成了一个构造体MC。单元构造体MC所含的块绝缘膜41例如是第一部分44a、第二部分44b、以及第三部分44c。在各柱60的周围分别形成单元构造体MC。因此，单元构造体MC以在Y方向上相邻的方式形成有多个。

＜3.5第一绝缘层＞

接着，对第一绝缘层70进行说明。

如图4所示，第一绝缘层70设于层叠体30。第一绝缘层70在Y方向上与芯绝缘部62并排。第一绝缘层70设于第一字线WLA与第二字线WLB之间，并且，至少一部分设于第一栅极电极FGA与第二栅极电极FGB之间。由此，第一绝缘层70沿着X方向将第一字线WLA与第二字线WLB切断(电绝缘)。第一绝缘层70至少沿着Z方向延伸。第一绝缘层70例如具有第一绝缘部71以及两个第二绝缘部72。两个第二绝缘部72在X方向上分开地设置在第一绝缘层70的两端部。两个第二绝缘部72包含相对于第一绝缘部71而言位于－X方向侧的第二绝缘部72A、以及相对于第一绝缘部71而言位于+X方向侧的第二绝缘部72B。

第一绝缘部71是与第一绝缘层70中的后述的第一缘72e1在X方向上分离地配置的部分。即，第一绝缘部71在X方向上设于第二绝缘部72A与第二绝缘部7B之间。第二绝缘部72A是第一绝缘层70的－X方向侧的端部，是“第一端部”的一个例子。第二绝缘部72B是第一绝缘层70的+X方向侧的端部，是“第一端部”的一个例子。

＜3.5.1第一绝缘部＞

首先，对第一绝缘部71进行说明。如图4所示，关于Y方向，第一绝缘部71设于多个柱60之间。关于X方向，第一绝缘部71设于第一字线WLA与第二字线WLB之间，将第一字线WLA与第二字线WLB切断。此外，关于X方向，第一绝缘部71的一部分设于第一浮置栅极电极FGA的一部分与第二浮置栅极电极FGB的一部分之间，将第一浮置栅极电极FGA与第二浮置栅极电极FGB切断。关于X方向，第一绝缘部71的另一部分设于除了第一浮置栅极电极FGA与栅极电极FGB之间以外的区域，将第一字线WLA与第二字线WLB切断。

在Y方向上，柱60与第一绝缘部71交替地设置。换言之，第一绝缘部71在Y方向上分开地设置在柱60的两侧。在本实施方式中，第一绝缘部71隔着块绝缘膜41所含的绝缘膜46，在Y方向上与柱60相邻。第一绝缘部71与柱60协作，将第一浮置栅极电极FGA与第二浮置栅极电极FGB之间电绝缘。第一绝缘部71以沿着Z方向遍及柱60的Z方向的全长(全高)的方式延伸。第一绝缘部71例如由氧化硅那样的绝缘材料形成。第一绝缘部71的X方向的宽度W71比第二绝缘部72A的X方向的宽度W72A大，比第二绝缘部72B的X方向的宽度W72B大。

＜3.5.2第二绝缘部＞

接着，对第二绝缘部72进行说明。如图4所示，第二绝缘部72相对于第一绝缘部71而言设于X方向两侧。第二绝缘部72A在X方向上设于第一字线WLA与第一绝缘部71之间。进一步来说，第二绝缘部72A在X方向上设于第一绝缘部71与第一块绝缘膜41A中的第二部分44b之间。另一方面，第二绝缘部72B设于第二字线WLB与第一绝缘部71之间。进一步来说，第二绝缘部72B在X方向上设于第一绝缘部71与第二块绝缘膜41B中的第二部分44b之间。单元构造体MC与第二绝缘部72在Y方向上交替地设置。

如图4所示，第二绝缘部72A包含第一缘72e1以及倾斜部72s。第一缘72e1在X方向上位于第一绝缘层70的端部，沿着Y方向延伸。第一缘72e1是第一绝缘层70的－X方向侧的缘部。这里，在沿着Y方向以及X方向的剖面(即，图4所示的剖面)中，将第一缘72e1上最靠近芯绝缘部62的位置设为第一位置P1，将第一绝缘层70中的与第一缘72e1不同的位置且最靠近芯绝缘部62的位置设为第二位置P2，将沿着第一缘72e1的虚拟线设为第一虚拟线L1，将连结第一位置P1与第二位置P2的虚拟线设为第二虚拟线L2，则从第一绝缘层70的内侧观察的第一虚拟线L1与第二虚拟线L2所成的交叉角度α为90度以上。在本实施方式中，交叉角度α大于90度。

换言之，在本实施方式中，第二虚拟线L2以随着在Y方向上接近芯绝缘部62而接近第一绝缘部71的方式相对于第一虚拟线L1倾斜。在本实施方式中，倾斜部72s以随着在Y方向上接近芯绝缘部62而接近第一绝缘部71的方式倾斜。倾斜部72s沿着Y方向延伸，随着在Y方向上接近芯绝缘部62而X方向的尺寸逐渐变小。例如，在Z方向上观察的情况下，倾斜部72b向接近第一绝缘部71的朝向弯曲。第一块绝缘膜41A的第三部分44c沿着倾斜部72s延伸。在本实施方式中，第一浮置栅极电极FGA的一部分沿着倾斜部72s设置。

此外，第二绝缘部72A设于在Y方向上与浮置栅极电极FGA以及块绝缘膜41的第三部分44c相邻的位置，沿着Y方向以直线状延伸。即，第二绝缘部72A与第一绝缘部71平行地延伸。第二绝缘部72A在Y方向上设于位于第二绝缘部72A的两侧的两个单元构造体MC之间。此外，第二绝缘部72A在Z方向上设于多个绝缘膜(层间绝缘膜)32之间。

在本实施方式中，第二绝缘部72A包含与第一绝缘部71相比，对于蚀刻的耐性较弱的弱耐性绝缘膜74。弱耐性绝缘膜74在第二绝缘部72A中设于－X方向的端部(即，第二绝缘部72A与第一字线WLA之间的边界部)。另外，第二绝缘部72A也可以包含多个弱耐性绝缘膜74。弱耐性绝缘膜74例如是与第一绝缘部71相比，对于湿式蚀刻的耐性较弱的膜。在本实施方式中，弱耐性绝缘膜74是与第一绝缘部71同样地由氧化硅那样的绝缘材料形成的绝缘膜。弱耐性绝缘膜74是与第一绝缘部71相比，成膜温度较低(例如，小于350℃的低温成膜)，结晶化率较低，或者除硅及氧以外的杂质的含有率较高的膜。弱耐性绝缘膜74的成膜温度例如小于300℃，又例如小于100℃。弱耐性绝缘膜74是“绝缘膜”的一个例子。

以上说明的构造在关于Y方向观察的情况下，在相对于柱60而言位于－Y方向侧的第二绝缘部72A与相对于柱60而言位于+Y方向侧的第二绝缘部72A中，是相同的。此外，在关于X方向观察的情况下，第二绝缘部72B具有与第二绝缘部72A相同的构成。与第二绝缘部72B相关的说明，只要在上述的与第二绝缘部72A相关的说明中，将“第一缘72e1”改称作“第二缘72e2”，将“－X方向”改称作“+X方向”，将“第一块绝缘膜41A”改称作“第二块绝缘膜41B”，将“第一浮置栅极电极FGA”改称作“第二浮置栅极电极FGB”即可。

＜3.5.3尺寸关系＞

如图4所示，第一浮置栅极电极FGA具有设于将Y方向上的第一浮置栅极电极FGA的尺寸二等分的位置处的中心部FGc。在相对于第一浮置栅极电极FGA的中心部FGc而言位于Y方向的一侧(例如，+Y方向侧)的区域RA中，将Y方向上的第一块绝缘膜41A的端41Ae与位置P3之间的Y方向的尺寸设为第一尺寸Lc1，所述位置P3是在第一块绝缘膜41A与第一隧道绝缘膜63A之间的界面F中，在Y方向上最远离上述端41Ae的位置。将在X方向上与第一浮置栅极电极FGA的中心部FGc并排的位置上的、块绝缘膜41的外周面41o与隧道绝缘膜的外周面63o之间的X方向的尺寸设为第二尺寸Lc2。在这种情况下，第一尺寸Lc1/第二尺寸Lc2的比率为60％以上。例如，第一尺寸Lc1/第二尺寸Lc2的比率为80％以上。在本实施方式中，第一尺寸Lc1/第二尺寸Lc2的比率为90％以上。另外，第一尺寸Lc1/第二尺寸Lc2的比率也可以为100％以上。端41Ae是“第一端”的一个例子。

如图4所示，柱60具有与第二绝缘部72的倾斜部72s并排的部分60a。并且，相对于柱60而言位于－Y方向侧的第二绝缘部72的倾斜部72s的Y方向的尺寸、相对于柱60而言位于+Y方向侧的第二绝缘部72的倾斜部72s的Y方向的尺寸、以及柱60的部分60a的Y方向的尺寸这三者的合计尺寸Lsum，大于等于柱60的Y方向的最大尺寸Lmax。换言之，第二绝缘部72的倾斜部72s的Y方向的尺寸与柱60的部分60a的Y方向的尺寸的一半这两者的合计尺寸Lsumh，大于等于柱60的Y方向的最大尺寸的一半即尺寸Lmaxh。

＜4.制造方法＞

接着，对半导体存储装置1的制造方法进行说明。另外，以下说明的以外的工序例如记载于美国专利申请公开第2016/0336336号说明书、日本专利申请2019－043121的说明书等。在本申请说明书中，通过参照而将这些文献的整体引用。

图6A至图6H是表示第一实施方式的半导体存储装置1的制造工序的一部分的剖面图。各图中的(a)部分是沿着各图中的(b)部分的a－a线的剖面图。各图中的(b)部分是沿着各图中的(a)部分的b－b线的剖面图。在与制造方法相关的说明中，Z方向是“第一方向”的一个例子，Y方向是“第二方向”的一个例子。

首先，如图6A所示，多个牺牲层101与多个绝缘膜(层间绝缘膜)32在Z方向上一层一层地交替层叠，从而形成中间层叠体30A。牺牲层101是在后续工序中被置换为功能层31的层。牺牲层101例如由氮化硅(SiN)形成。接着，在中间层叠体30A的上方设有未图示的掩模，例如，通过蚀刻形成存储器沟槽MT。存储器沟槽MT是沿着Z方向贯通了多个牺牲层101以及多个绝缘膜32凹陷(槽)。存储器沟槽MT在中间层叠体30A内沿着Y方向以及Z方向延伸。

接着，如图6B所示，经由存储器沟槽MT，例如进行作为蚀刻剂而使用了溶解硅氮化物(SiN)的药液即热磷酸(H3PO4)的湿式蚀刻。由此，在存储器沟槽MT露出了的牺牲层101的一部分被除去，在存储器沟槽MT的侧面形成凹陷102。

接着，如图6C所示，例如，通过低温ALD(Atomic Layer Deposition，原子层沉积)，LTO(Low Temperature Oxide，低温氧化)成膜，或者它们的组合等，在存储器沟槽MT的内表面形成基于氧化硅的第一中间生成膜103。第一中间生成膜103与后述的第二中间生成膜104相比，是成膜温度较低(例如，小于350℃的低温成膜)，结晶化率较低，此外，除硅及氧以外的杂质的含有率较高的膜。

接着，如图6D所示，例如，通过LTO成膜，以填埋存储器沟槽MT的内部的方式形成基于氧化硅的第二中间生成膜104。第二中间生成膜104例如通过350℃以上的成膜温度形成。在本实施方式中，第二中间生成膜104的成膜温度是350℃。

这些第一中间生成膜103以及第二中间生成膜104，例如，通过进行RTA(RapidThermal Annealing，快速热退火)等而变化为中间绝缘层107(参照图6E)。中间绝缘层107是“绝缘层”的一个例子。中间绝缘层107包含第一中间绝缘层107a以及第二中间绝缘层107b。另外，第一中间生成膜103通过进行上述RTA等而成为第一中间绝缘层107a。第二中间生成膜104通过进行上述RTA等而成为第二中间绝缘层107b。

接着，如图6E所示，在中间层叠体30A的上方设置柱60所对应的未图示的掩模，例如，通过蚀刻形成存储器孔AH。存储器孔AH是沿着Z方向贯通中间绝缘层107的孔。例如，存储器孔AH沿着Z方向贯通第一中间绝缘层107a。存储器孔AH在中间层叠体30A中沿着Z方向延伸。存储器孔AH是“孔”的一个例子。

接着，如图6F所示，对存储器孔AH供给第一蚀刻剂。由此，将存储器孔AH扩径，并且，存储器孔AH中露出的中间绝缘层107中对于湿式蚀刻的耐性较弱的第一中间绝缘层107a的端部以及与该端部邻接的第二中间绝缘层107b的一部分除去，形成与存储器孔AH相连的第一空间部108。第一空间部108例如形成为随着远离存储器孔AH而X方向的宽度逐渐变小的楔形。在本实施方式中，使用了溶解氧化硅的蚀刻溶液作为第一蚀刻剂。第一空间部108是“空间部”的一个例子。由此，中间绝缘层107被成形而成为上述的第一绝缘层70。即，第二中间绝缘层107b成为第一绝缘部71，第一中间绝缘层107a成为第二绝缘部72。

接着，如图6G所示，对存储器孔AH供给第二蚀刻剂。由此，存储器孔AH中露出的多个牺牲层101的一部分被除去。在本实施方式中，使用了溶解氮化硅的蚀刻溶液作为第二蚀刻剂。这里，由于设有与存储器孔AH相连的第一空间部108，因此基于第二蚀刻剂的蚀刻容易沿着Y方向扩展。由此，牺牲层101的一部分沿着X方向以及Y方向被除去，形成与第一空间部108相连的第二空间部109。

接着，如图6H所示，在存储器孔AH的内部形成块绝缘膜41的绝缘膜45、46、浮置栅极电极FG、隧道绝缘膜63、沟道层61以及芯绝缘部62。由此，形成单元构造体MC的大部分以及柱60。

接着，经由设于中间层叠体30A的其他的沟槽(未图示)，进行湿式蚀刻，多个牺牲层101被除去。并且，相对于通过除去牺牲层101而形成的空间，块绝缘膜41的绝缘膜47与字线WL依次形成。之后，形成接触部91～94以及布线81～83等。由此，存储器单元阵列2完成。而且，通过将存储器单元阵列2、指令寄存器3、地址寄存器4、控制电路(定序器)5、驱动器模块6、行解码器模块7以及读出放大器模块8组合，半导体存储装置1完成。

＜5.优点＞

这里，作为比较例，考虑在制造工序中不存在如第一空间部108那样的空间部的构造。即，考虑从如图6E所示的圆柱状的存储器孔AH来供给除去牺牲层101的端部的蚀刻剂的构成。这样的构成中，在形成用于形成浮置栅极电极FG的空间时，Y方向的蚀刻与X方向的蚀刻相比难以进行，浮置栅极电极FG的X方向的尺寸与Y方向的尺寸相比容易变大。在这种情况下，难以在确保浮置栅极电极FG的规定体积的同时，实现集成度的提高。此外，在浮置栅极电极FG的X方向的尺寸大于Y方向的尺寸的情况下，在浮置栅极电极FG的Y方向端部容易存在曲率较大的场所，边缘距离(字线WL与沟道层61之间的XY平面距离)容易变短。其结果，容易产生漏电流等，单元构造体MC的电气特性的提高变得困难。

因此，在本实施方式中，向位于第一字线WLA与第二字线WLB之间、并与柱60协作而在X方向上将第一字线WLA与第二字线WLB切断的第一绝缘层70导入了以下的构成。第一绝缘层70具有在X方向上位于第一绝缘层70的端部并沿着Y方向延伸的第一缘72e1。在沿着Y方向以及X方向的剖面中，将在第一缘72e1上且最靠近芯绝缘部62的位置设为第一位置P1，将在第一绝缘层70中的与第一缘72e1不同的位置且最靠近芯绝缘部62的位置设为第二位置P2，将沿着第一缘72e1的虚拟线设为第一虚拟线L1，将连结第一位置P1与第二位置P2的虚拟线设为第二虚拟线L2，从第一绝缘层70的内侧观察的第一虚拟线L1与第二虚拟线L2所成的交叉角度α为90度以上。

根据这样的构成，与上述的比较例相比，在形成用于形成浮置栅极电极FG的空间时，Y方向的蚀刻变得容易进行，浮置栅极电极FG的Y方向的尺寸与X方向的尺寸相比难以变小。由此，能够增大单元构造体MC的Y方向的第一尺寸Lc1相对于X方向的第二尺寸Lc2的比例。即，能够改善(增大)单元构造体MC的纵横比(Lc1/Lc2)。因此，能够缩小多个第一绝缘层70间的X方向的间距，并使集成度提高。此外，通过单元构造体MC的纵横比增大，能够使浮置流动电极FG的Y方向端部的曲率减少。由此，能够使单元构造体MC的电气特性提高。由此，能够实现半导体存储装置1的高性能化。

在本实施方式中，第一绝缘层70具有包含第一缘72e1的第二绝缘部72。并且，第二绝缘部72包含随着在Y方向上接近芯绝缘部62而以接近第一绝缘部71的方式倾斜的倾斜部72b。根据这样的构成，在形成用于形成浮置栅极电极FG的空间时，Y方向的蚀刻进一步变得容易进行，能够进一步实现集成度的提高、电气特性的改善。

在本实施方式中，位于柱60的Y方向的两侧的两个倾斜部72b的Y方向的尺寸与在Y方向上与倾斜部72b并排的柱60的部分60a的Y方向的尺寸这两者的合计尺寸Lsum大于等于Y方向上的柱60的最大尺寸Lmax。根据这样的构成，能够减小单元构造体MC的X方向的尺寸，并能够进一步实现集成度的提高、电气特性的改善。

在本实施方式中，第二绝缘部72包含与第一绝缘部71相比，对于湿式蚀刻的耐性较弱的弱耐性绝缘膜74。根据这样的构成，在第一空间部108的形成时，与第一绝缘部71相比蚀刻溶液能够优先地侵蚀第二绝缘部72。由此，能够容易地形成第一空间部108。

在本实施方式中，弱耐性绝缘膜74是与第一绝缘部71相比，成膜温度较低、结晶化率较低、或者除硅及氧以外的杂质的含有率较高的膜。根据这样的构成，能够容易地形成对于湿式蚀刻的耐性较弱的弱耐性绝缘膜74。

在本实施方式中，在半导体存储装置的制造方法中，通过将多个牺牲层101与多个绝缘膜32在Z方向上一层一层地交替层叠来形成中间层叠体30A，在沿着Z方向以及Y方向延伸的槽即存储器沟槽MT形成中间绝缘层107。之后，在中间绝缘层107形成沿着Z方向延伸的存储器孔AH。接着，对存储器孔供给第一蚀刻剂，从而形成与存储器孔AH相连的第一空间部108，通过对存储器孔AH供给第二蚀刻剂，来除去在存储器孔AH露出的多个牺牲层101各自的一部分。根据这样的构成，在形成用于形成浮置栅极电极FG的空间时，Y方向的蚀刻经由第一空间部108而变得容易进行。其结果，能够进一步实现集成度的提高、电气特性的改善。

(第二实施方式)

接着，对第二实施方式进行说明。第二实施方式在第二绝缘部72包含多个薄膜绝缘膜274这点上与第一实施方式不同。另外，以下说明的以外的构成与第一实施方式相同。

图7是表示第二实施方式的半导体存储装置1A的存储器单元阵列2的剖面图。在本实施方式中，第二绝缘部72包含多个薄膜绝缘膜274。例如，多个薄膜绝缘膜274在第二绝缘部72A中设于－X方向的端部(即，第二绝缘部72A与第一字线WLA之间的边界部)。此外，多个薄膜绝缘膜274在第二绝缘部72B中设于+X方向的端部(即，第二绝缘部72B与第二字线WLB之间的边界部)。多个薄膜绝缘膜274沿着X方向层叠。各薄膜绝缘膜274的膜厚例如为10nm以下。薄膜绝缘膜274例如包含与第一绝缘部71相同的材料以及相同的组分。薄膜绝缘膜274例如出于成膜温度、结晶化率以及杂质的含有率的观点，与第一绝缘部71相同。但是，薄膜绝缘膜274也可以具有与第一绝缘部71不同的材料或者不同的组分。薄膜绝缘膜274是“绝缘膜”的一个例子。

接着，对在半导体存储装置1A的制造工序中，形成包含薄膜绝缘膜274的第一绝缘层70的工序进行说明。另外，关于半导体存储装置1A的制造工序中的、第一绝缘层70以外的制造工序，与第一实施方式相同，因此省略说明。

图8A至图8D是表示第二实施方式的半导体存储装置1A的制造工序的一部分的剖面图。各图中的(a)部分是沿着各图中的(b)部分的a－a线的剖面图。各图中的(b)部分是沿着各图中的(a)部分的b－b线的剖面图。

在存储器沟槽MT的形成后，如图8A所示，例如，通过LTO成膜，在存储器沟槽MT的内表面形成多个基于氧化硅的第一中间生成膜203。第一中间生成膜203包含多个薄膜绝缘膜274。

接着，如图8B所示，通过LTO成膜，以填埋存储器沟槽MT的内部的方式形成基于氧化硅的第二中间生成膜204。这些第一中间生成膜203以及第二中间生成膜204例如通过进行RTA等而变化为中间绝缘层107。中间绝缘层107包含第一中间绝缘层107a以及第二中间绝缘层107b。另外，第一中间生成膜203通过进行上述RTA等而成为第一中间绝缘层107a。第二中间生成膜204通过进行上述RTA等而成为第二中间绝缘层107b。

之后，如图8C所示，形成存储器孔AH，接着，如图8D所示，对存储器孔AH供给第一蚀刻剂，形成与存储器孔AH相连的第一空间部108。另外，在本实施方式中，第二绝缘部72包含多个薄膜绝缘膜274，从而在第二绝缘部72内存在多个界面(薄膜绝缘膜274彼此的界面)，与第一绝缘部71相比，对于湿式蚀刻的耐性较小。因此，对存储器孔AH供给第一蚀刻剂，形成与存储器孔AH相连的第一空间部108。

根据以上的工序，中间绝缘层107成为上述的第一绝缘层70。即，第二中间绝缘层107b成为第一绝缘部71，第一中间绝缘层107a成为第二绝缘部72。

在本实施方式中，第二绝缘部72包含X方向的膜厚为10nm以下的多个薄膜绝缘膜274。根据这样的构成，第二绝缘部72中的薄膜绝缘膜274彼此的界面数增加。由此，与第一绝缘部71相比，不对第二绝缘部72变更成膜方法、组分等，就能够使第二绝缘部72的蚀刻耐性降低。

(第三实施方式)

接着，对第三实施方式进行说明。第三实施方式在通过与不同种绝缘膜374A之间的置换来进行第二绝缘部72的形成这点上与第一实施方式不同。另外，以下说明的以外的构成与第一实施方式相同。

图9是表示第三实施方式的半导体存储装置1B的存储器单元阵列2的剖面图。本实施方式的第二绝缘部72包含绝缘膜374。绝缘膜374例如可以是具有与第一绝缘部71相同的材料以及相同的组分并且关于湿式蚀刻的耐性也与第一绝缘部71同等的绝缘膜。在本实施方式中，绝缘膜374的材料以及组分例如与块绝缘膜41(例如，块绝缘膜41的绝缘膜46)的材料以及组分相同。绝缘膜374的形成通过后述的不同种绝缘膜374A之间的置换而进行。

以下，对半导体存储装置1B的制造工序中的形成第二绝缘部72的工序进行说明。另外，半导体存储装置1B的制造工序中的第二绝缘部72以外的制造工序与第一实施方式相同，因此省略说明。

图10A至图10G是表示第三实施方式的半导体存储装置1的制造工序的一部分的剖面图。各图中的(a)部分是沿着各图中的(b)部分的a－a线的剖面图。各图中的(b)部分是沿着各图中的(a)部分的b－b线的剖面图。

图10A是表示第一实施方式的图6C的工序所对应的工序的图。在本实施方式中，在存储器沟槽MT的内表面形成不同种绝缘膜374A。不同种绝缘膜374A例如是由非晶硅(a-Si)那样的半导体材料形成的半导体膜。不同种绝缘膜374A是与后述的中间绝缘层107b(即第一绝缘部71)相比，对于湿式蚀刻的耐性较弱的膜。

接着，如图10B所示，与第一实施方式同样地，以填埋存储器沟槽MT的内部的方式形成基于氧化硅的中间绝缘层107b。之后，如图10C所示，通过蚀刻形成存储器孔AH。

接着，如图10D所示，对存储器孔AH供给第一蚀刻剂。由此，将存储器孔AH扩径，并且，将存储器孔AH中露出的不同种绝缘膜374A的端部除去，形成与存储器孔AH相连的第一空间部108。

接着，如图10E所示，对存储器孔AH供给第二蚀刻剂。由此，将存储器孔AH中露出的多个牺牲层101的一部分除去，形成与第一空间部108相连的第二空间部109。

接着，如图10F所示，通过湿式蚀刻将不同种绝缘膜374A除去，在除去了不同种绝缘膜374A的空间中填埋绝缘材料。由此，形成位于第一绝缘层的+X方向的端部以及－X方向的端部的绝缘膜374。在本实施方式中，绝缘膜374例如在形成块绝缘膜41(例如，块绝缘膜41的绝缘膜46)的工序中，与块绝缘膜41(例如，块绝缘膜41的绝缘膜46)一体地形成。之后，如图10G所示，与第一实施方式同样地，形成单元构造体MC。

根据这样的构成，也与第一实施方式同样地，能够实现集成度的提高，并且，能够实现电气特性的提高。

(第三实施方式的变形例)

图11是表示第三实施方式的变形例的半导体存储装置1B′的存储器单元阵列2的剖面图。在上述的第三实施方式中，将不同种绝缘膜374A除去并用绝缘材料埋回。另一方面，在本变形例中，不将不同种绝缘膜374A除去，是不同种绝缘膜374A被残留于最终制品的方式。本变形例的半导体存储装置1B′例如通过在上述的图10E的工序之后进行第一实施方式的图6H的工序而形成。

(第四实施方式)

接着，对第四实施方式进行说明。第四实施方式在第一虚拟线L1与第二虚拟线L2所成的交叉角度α为90度这点上与第一实施方式不同。另外，以下说明的以外的构成与第一实施方式相同。

图12是表示第四实施方式的半导体存储装置1C的存储器单元阵列2的剖面图。在本实施方式中，在第一绝缘层70的Y方向上柱60侧的端部70a是沿着X方向延伸的直线状。第一绝缘层70的形状在Z方向观察时，成为沿着Y方向延伸的矩形状。在本实施方式中，第一虚拟线L1与第二虚拟线L2所成的交叉角度α为90度。此外，单元构造体MC的Y方向的第一尺寸Lc1相对于X方向的第二尺寸Lc2的比例、所谓的单元构造体MC的纵横比(Lc1/LC2)，例如为90％以上且小于100％。

接着，对半导体存储装置1C的制造工序中的形成第一绝缘层70的工序进行说明。另外，关于半导体存储装置1C的制造工序中的第一绝缘层70以外的制造工序，与第一实施方式相同，因此省略说明。

图13A至图13C是表示第四实施方式的半导体存储装置1C的制造工序的一部分的剖面图。各图中的(a)部分是沿着各图中的(b)部分的a－a线的剖面图。各图中的(b)部分是沿着各图中的(a)部分的b－b线的剖面图。

在本实施方式中，如图13A所示，以填埋存储器沟槽MT的内部的方式形成基于氧化硅的中间绝缘层107b。之后，如图13B所示，通过蚀刻形成存储器孔AH。在本实施方式中，使用气体作为蚀刻剂。由此，第一绝缘层70的Y方向上柱60侧的端部70a形成为沿着X方向延伸的直线状。

接着，如图13C所示，对存储器孔AH供给第二蚀刻剂。由此，将存储器孔AH中露出的多个牺牲层101的一部分除去，形成第二空间部109。本实施方式的半导体存储装置1例如通过在上述的图13C的工序之后进行第一实施方式的图6H的工序而形成。

根据这样的构成，与第一实施方式同样地，能够实现集成度的提高，并且，能够实现电气特性的提高。

(第一至第四实施方式的变形例)

图14是表示第一至第四实施方式的变形例的半导体存储装置1的存储器单元阵列2的剖面图。在第一至第四实施方式的变形例中，隧道绝缘膜63的一部分563a沿着倾斜部72s而设置。即，隧道绝缘膜63的一部分563a相对于块绝缘膜41的一部分而言位于倾斜部72s的相反侧。根据这样的构成，与第一实施方式同样地，能够实现集成度的提高，并且，能够实现电气特性的提高。

以上，对几个实施方式以及变形例进行了说明，但实施方式并不限定于上述例。“第一电荷累积部”以及“第二电荷累积部”也可以不是浮置栅极电极FG。例如，“第一电荷累积部”以及“第二电荷累积部”也可以是电荷俘获膜。在这种情况下，与“第一电荷累积部”以及“第二电荷累积部”为浮置栅极电极FG的情况相比，单元构造体MC的X方向Lc2的尺寸变小。

如上述那样，弱耐性绝缘膜74也可以不是与第一绝缘部71相比成膜温度较低的膜。例如，弱耐性绝缘膜74也可以是与第一绝缘部71相比结晶化率较低的膜、或者除硅及氧以外的杂质的含有率较高的膜。在弱耐性绝缘膜74是与第一绝缘部71相比结晶化率较低的膜的情况下，能够在通过与第一绝缘部71相同的组分制作弱耐性绝缘膜74来抑制制造成本的同时，使弱耐性绝缘膜74成为与第一绝缘部71相比对于湿式蚀刻的耐性较弱的膜。此外，在弱耐性绝缘膜74是与第一绝缘部71相比除硅及氧以外的杂质的含有率较高的膜的情况下，能够容易地调整弱耐性绝缘膜74的对于湿式蚀刻的耐性。作为弱耐性绝缘膜74所含的其他杂质，例如，可列举碳等。

根据以上说明的至少一个实施方式，半导体存储装置具有第一绝缘层。第一绝缘层在第一方向上与柱状绝缘部并排，设于第一布线与第二布线之间，并且，至少一部分设于第一电荷累积部与第二电荷累积部之间。第一绝缘层具有在第二方向上位于第一绝缘层的端部并沿着第一方向延伸的第一缘。若将在第一缘上且最靠近柱状绝缘部的位置设为第一位置，将在第一绝缘层中的与第一缘不同的位置上且最靠近柱状绝缘部的位置设为第二位置，将沿着第一缘的虚拟线设为第一虚拟线，将连结第一位置与第二位置的虚拟线设为第二虚拟线，则从第一绝缘层的内侧观察的第一虚拟线与第二虚拟线所成的交叉角度为90度以上。根据这样的构成，能够实现半导体存储装置的高性能化。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围，能够进行各种省略、置换、以及变更。这些实施方式及其变形包含在发明的范围及主旨中，同样地包含于权利要求书所记载的发明及其均等的范围内。

附图标记的说明

1、1A、1B、1B′、1C…半导体存储装置，32…绝缘膜(层间绝缘膜)，41A…第一块绝缘膜(第一绝缘膜)，41B…第二块绝缘膜，60…柱(柱状体)，61…沟道层，61A…第一沟道部，61B…第二沟道部，62…芯绝缘部(柱状绝缘部)，63…隧道绝缘膜(第二绝缘膜)，70…第一绝缘层，71…第一绝缘部，72A…第二绝缘部(第一端部)，72e1…第一缘，72s…倾斜部，101…牺牲层，107…中间绝缘层(绝缘层)，WL…字线，WLA…第一字线(第一布线)，WLB…第二字线(第二布线)，FG…浮置栅极电极，FGA…第一浮置栅极电极(第一电荷累积部)，FGB…第二浮置栅极电极(第二电荷累积部)，MT…存储器单元沟槽(槽)，AH…存储器孔(孔)，274…薄膜绝缘膜，374…绝缘膜，374A…不同种绝缘膜。

Claims

1.一种半导体存储装置，具备：

第一布线，沿着第一方向延伸；

第二布线，在与所述第一方向交叉的第二方向上与所述第一布线分离，沿着所述第一方向延伸；

柱状绝缘部，位于所述第一布线与所述第二布线之间，沿着与所述第一方向以及所述第二方向交叉的第三方向延伸；

第一沟道部，位于所述第一布线与所述柱状绝缘部之间，沿着所述第三方向延伸；

第一电荷累积部，位于所述第一布线与所述第一沟道部之间；

第二沟道部，位于所述第二布线与所述柱状绝缘部之间，沿着所述第三方向延伸；

第二电荷累积部，位于所述第二布线与所述第二沟道部之间；以及

第一绝缘层，在所述第一方向上与所述柱状绝缘部并排，设于所述第一布线与所述第二布线之间，并且，至少一部分设于所述第一电荷累积部与所述第二电荷累积部之间，

所述第一绝缘层具有第一缘，所述第一缘在所述第二方向上位于所述第一绝缘层的端部并沿着所述第一方向延伸，

在沿着所述第一方向以及所述第二方向的剖面中，在将所述第一缘上且最靠近所述柱状绝缘部的位置设为第一位置、将所述第一绝缘层中的与所述第一缘不同的位置且最靠近所述柱状绝缘部的位置设为第二位置、将沿着所述第一缘的虚拟线设为第一虚拟线、将连结所述第一位置与所述第二位置的虚拟线设为第二虚拟线时，从所述第一绝缘层的内侧观察到的所述第一虚拟线与所述第二虚拟线所成的交叉角度为90度以上。

2.根据权利要求1所述的半导体存储装置，其中，

所述第一绝缘层具有第一端部和第一绝缘部，所述第一端部包含所述第一缘，所述第一绝缘部位于所述第一绝缘层中从所述第一缘向所述第二方向远离的位置，

所述第一端部包含倾斜部，所述倾斜部以如下方式倾斜：随着在所述第一方向上接近所述柱状绝缘部而向所述第一绝缘部接近。

3.根据权利要求2所述的半导体存储装置，其中，

还具备第一绝缘膜，所述第一绝缘膜位于所述第一布线与所述第一电荷累积部之间，

所述第一绝缘膜的一部分沿着所述倾斜部设置。

4.根据权利要求3所述的半导体存储装置，其中，

具备柱状体，所述柱状体包含：所述柱状绝缘部、包括所述第一沟道部和所述第二沟道部在内的沟道层、以及包围所述沟道层的第二绝缘膜，

所述柱状体具有在所述第一方向上与所述倾斜部并排的部分，

所述倾斜部的所述第一方向的尺寸与所述倾斜部的所述部分的所述第一方向的尺寸的一半这两者的合计尺寸，大于等于所述柱状体的所述第一方向的最大尺寸的一半。

5.根据权利要求2至4中任一项所述的半导体存储装置，其中，

所述第一端部包含一个以上的绝缘膜，所述一个以上的绝缘膜与所述第一绝缘部相比，对于湿式蚀刻的耐性较弱。

6.根据权利要求5所述的半导体存储装置，其中，

所述一个以上的绝缘膜是与所述第一绝缘部相比成膜温度较低、结晶化率较低、或者除硅及氧以外的杂质的含有率较高的膜。

7.根据权利要求2至4中任一项所述的半导体存储装置，其中，

所述第一端部包含所述第二方向的膜厚为10nm以下的多个绝缘膜。

8.根据权利要求2至4中任一项所述的半导体存储装置，其中，

所述第一端部包含材料与所述第一绝缘部不同的不同种绝缘膜。

9.根据权利要求8所述的半导体存储装置，其中，

所述不同种绝缘膜是半导体膜。

10.根据权利要求1所述的半导体存储装置，其中，具备：

第一绝缘膜，位于所述第一布线与所述第一电荷累积部之间；以及

柱状体，包含：所述柱状绝缘部、包括所述第一沟道部和所述第二沟道部在内的沟道层、以及包围所述沟道层的第二绝缘膜，

所述第一电荷累积部具有中心部，所述中心部设于将所述第一电荷累积部的所述第一方向上的尺寸二等分的位置，

在相对于所述第一电荷累积部的中心部而言位于所述第一方向的一侧的区域中，在将所述第一方向上的所述第一绝缘膜的第一端与后述位置之间的所述第一方向的尺寸设为第一尺寸、将在所述第二方向上与所述第一电荷累积部的第一绝缘部并排的位置上所述第一绝缘膜的外周面与所述第二绝缘膜的外周面之间的所述第二方向的尺寸设为第二尺寸时，

第一尺寸/第二尺寸的比率为60％以上，

该后述位置是在所述第一绝缘膜与所述第二绝缘膜的界面中在所述第一方向上最远离所述第一端的位置。

11.根据权利要求10所述的半导体存储装置，其中，

第一尺寸/第二尺寸的比率为80％以上。

12.一种半导体存储装置，其中，具备：

第一布线，沿着第一方向延伸；

所述第一绝缘层具有第一端部以及第一绝缘部，所述第一端部是包含第一缘的所述第二方向的端部，所述第一缘在所述第二方向上位于所述第一绝缘层的端部并沿着所述第一方向延伸，所述第一绝缘部位于所述第一绝缘层中的从所述第一缘向所述第二方向远离的位置，

13.根据权利要求12所述的半导体存储装置，其中，

14.一种半导体存储装置的制造方法，包含如下步骤：

通过将多个牺牲层和多个层间绝缘膜在第一方向上一层一层地交替层叠而形成中间层叠体，

形成在所述中间层叠体内沿着所述第一方向以及与所述第一方向交叉的第二方向延伸的槽，并在所述槽形成绝缘层，

在所述绝缘层形成沿着所述第一方向延伸的孔，

通过对所述孔供给第一蚀刻剂，将面向所述槽的侧面的所述绝缘层的端部的一部分除去而形成与所述孔相连的空间部，

通过对所述孔供给第二蚀刻剂，将在所述孔以及所述空间部露出的所述多个牺牲层各自的一部分除去。