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CN116805629A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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CN116805629A
CN116805629A CN202310300327.XA CN202310300327A CN116805629A CN 116805629 A CN116805629 A CN 116805629A CN 202310300327 A CN202310300327 A CN 202310300327A CN 116805629 A CN116805629 A CN 116805629A
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CN
China
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trenches
fet
region
subset
insulating layer
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Application number
CN202310300327.XA
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English (en)
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H·奈克
T·亨森
A·米尔钱达尼
R·哈斯
何红海
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Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
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Abstract

在实施例中，提供了一种半导体器件(1000)，半导体器件(1000)包括用于切换负载电流的竖直功率FET(21)和用于驱动竖直功率FET的横向FET(22)，其中，竖直功率FET(21)被配置成提供第一导电类型的沟道，其中，横向FET(22)被配置成提供与第一导电类型相反的第二导电类型的沟道。竖直功率FET(21)和横向FET(22)单片地集成到第一导电类型的半导体衬底(20)中，并且横向FET(22)的漏极(25)电耦合到竖直功率FET(21)的栅极(26)。

Description

半导体器件和制造半导体器件的方法
背景技术
用于功率电子应用的常见晶体管器件包括Si Si功率MOSFET和Si绝缘栅双极晶体管(IGBT)。功率晶体管器件可以在电路中用于功率控制。例如，两个功率晶体管器件可以被耦合以形成半桥电路，该半桥电路可以由栅极控制电路驱动以切换负载电流。
WO 01/72092A1公开了一种多芯片模块，其中电路的各种部件被包括在单个封装内。该电路包括提供半桥电路的高侧开关的第一功率MOSFET、提供半桥电路的低侧开关的第二功率MOSFET、以及用于控制高侧开关和低侧开关的切换的栅极驱动器。第一功率MOSFET、第二功率MOSFET和栅极驱动器每个都被提供为安装在模块内的单独封装部件。然而，希望减小用于功率控制的电路的尺寸。
发明内容
根据本公开，提供了一种半导体器件，所述半导体器件包括竖直功率FET(场效应晶体管)和横向FET。所述竖直功率FET被配置成提供第一导电类型的沟道，并且所述横向FET被配置成提供与第一导电类型相反的第二导电类型的沟道。所述竖直功率FET和所述横向FET被单片地集成到第一导电类型的半导体衬底中。横向FET的漏极电耦合到所述竖直功率FET的栅极。
根据本公开，提供了一种半导体器件，所述半导体器件包括被配置成切换负载电流的竖直功率FET(场效应晶体管)和被配置成驱动竖直功率FET的横向FET。所述竖直功率FET包括第一导电类型的沟道区，并且所述横向FET包括与第一导电类型相反的第二导电类型的沟道区。所述竖直功率FET和所述横向FET被单片地集成到第一导电类型的半导体衬底中。所述横向FET的漏极电耦合到所述竖直功率FET的栅极。
第一导电类型可以是n型，并且第二导电类型可以是p型，反之亦然。
所述竖直功率FET具有竖直漂移路径，竖直漂移路径基本上垂直于半导体衬底的第一表面延伸。相比之下，所述横向FET具有基本上平行于半导体衬底的第一表面延伸的漂移路径。
所述竖直功率FET可以是具有电荷补偿结构的竖直MOSFET或MISFET。所述横向FET可以是横向MOSFET或MISFET。
所述横向FET形成用于驱动所述竖直功率FET的栅极驱动器电路的一部分，因为所述横向FET的漏极电耦合到竖直功率FET的栅极。横向FET与功率竖直功率FET单片地集成，它将在半导体衬底中控制竖直功率FET。这种布置使得电路的物理尺寸能够被减小，并且横向FET和竖直功率FET之间电连接的长度能够被减小，从而减小了损耗并提高效率。
在一些实施例中，半导体衬底包括从第一表面延伸到半导体衬底中的第二导电类型的阱。横向FET形成在第二导电类型的阱中。
在一些实施例中，横向FET包括多个沟槽，每个沟槽具有基底和侧壁。沟槽从第一表面延伸到半导体衬底中。沟槽每个都可以具有细长带状形式，并且基本上彼此平行地延伸。在沟槽的基底处布置栅极绝缘层，并且在栅极绝缘层上布置栅电极。
在一些实施例中，横向FET包括布置在半导体衬底的第一表面处的源极区和漏极区。所述沟槽的基底布置在半导体衬底中。因此，在沟槽的基底处布置在栅极绝缘层上的栅电极被布置在半导体衬底内并且在与源极区和漏极区不同的平面中。
在一些实施例中，横向FET还包括掺杂有第一导电类型的掺杂区。掺杂区布置于所述沟槽的基底处，并形成沟槽的基底。掺杂区可以具有比半导体衬底的掺杂水平更高的掺杂水平。该掺杂区形成横向FET的本体区。
在一些实施例中，横向FET还包括导电虚设场板，所述导电虚设场板布置在沟槽中，在栅电极上方并且与栅电极电绝缘。该虚设场板是由导电材料形成的，并且可以是电浮置的。在其它实施例中，所述横向FET的沟槽的位于栅电极上方的上部被填充有电绝缘材料。
在一些实施例中，竖直功率FET包括了多个沟槽，每个沟槽具有基底和侧壁，所述侧壁从第一表面延伸到半导体衬底中。竖直功率FET的每个沟槽包括布置在沟槽底部的场板和布置在场板上方并与场板电绝缘的栅电极。竖直功率FET的沟槽每个都可以具有细长条状结构，该细长条状结构彼此平行延伸，并且在一些实施例中也平行于横向FET的沟槽。
在横向FET中，栅电极布置在沟槽的基底处。与具有朝向沟槽的基底定位的场板和朝向沟槽的顶部布置的栅电极的竖直功率FET相比，横向FET具有相反的布置。
在一些实施例中，竖直功率FET的多个沟槽每个都用第一电绝缘层作衬里，所述第一电绝缘层在沟槽的基底上具有一定厚度，所述厚度大于布置在横向FET的沟槽的基底上的栅极绝缘层的厚度。这有助于在竖直功率FET的场板(其布置在竖直功率FET的沟槽的基底处)和半导体衬底之间提供电绝缘。
在一些实施例中，横向FET的多个沟槽和竖直功率FET的多个沟槽具有基本相同的深度，即沟槽的基底被布置在距第一表面基本相同的距离处。在一些实施例中，横向FET的多个沟槽和竖直功率FET的多个沟槽具有基本相同的宽度。这种布置使得能够使用相同的处理步骤(例如蚀刻步骤)来形成沟槽。
在一些实施例中，第一导电类型的半导体衬底提供竖直功率FET的竖直漂移区。并且在一些实施例中，第一导电类型的半导体衬底提供横向FET的本体区。
半导体衬底可以由单晶硅或在硅衬底上外延生长的外延沉积硅层(通常称为epi层)形成。
在一些实施例中，竖直功率FET还包括布置在漂移区上的第二导电类型的本体区、布置在第一表面处并且在本体区上或中的第一导电类型的源极区、以及布置在半导体衬底的与第一表面相对的第二表面处的漏极区。
在一些实施例中，由于半导体衬底包括第一导电类型，所以第二导电类型的阱与半导体衬底形成pn结。在一些实施例中，所述阱和半导体衬底之间的这个pn结被布置在比形成在竖直功率FET的本体区和漂移区之间的pn结离第一主表面更深的深度处。
在一些实施例中，所述半导体器件还包括被配置成驱动竖直功率FET的其它FET。所述其它FET被配置成提供第一导电类型的沟道。这与包括第二导电类型的沟道区的横向FET相反。所述其它FET单片地集成到半导体衬底中，并且具有电耦合到竖直功率FET的栅极的漏极。因此，所述其它FET的漏极电耦合到横向FET的漏极。横向FET和所述其它FET提供了栅极驱动器电路的输出级，用于驱动竖直功率FET的栅极。
根据本公开，还提供了一种用于制造半导体器件的方法，所述半导体器件具有用于切换负载电流的竖直功率FET和用于驱动竖直功率FET的横向FET。所述方法包括在半导体衬底的第一表面中形成多个沟槽，所述半导体衬底具有第一导电类型。每个沟槽具有基底和侧壁。形成第一电绝缘层，第一电绝缘层作为沟槽的基底和侧壁的衬里，并朝向沟槽的中心留下未被第一电绝缘层占据的间隙。从所述多个沟槽的沟槽第一子集的基底去除第一绝缘层。沟槽第一子集位于半导体衬底的预定义区域中，所述预定义区域用于形成用于驱动竖直功率FET的横向FET。横向FET具有与第一导电类型相反的第二导电类型的沟道。在该沟槽第一子集的基底上形成栅极绝缘层。将导电材料插入到所述多个沟槽中，以便在沟槽第一子集中形成栅电极并且在所述多个沟槽的第二子集中形成场电极。沟槽第二子集用于形成包括第一导电类型的沟道的竖直功率FET。沟槽第二子集被布置在所述预定义区域之外并且位于半导体衬底的切换区域中。
所述半导体衬底具有切换区域，在所述切换区域中将形成被配置成具有第一导电类型的沟道的竖直功率FET。所述半导体衬底还具有预定义区域，所述预定义区域在所述切换区域之外，并且在所述预定义区域中将形成被配置成具有第二导电类型的沟道的横向FET。所述预定义区域可以被布置成横向邻近所述切换区域并且可以与所述切换区域电隔离。所述半导体衬底包括多个沟槽，由此所述多个沟槽的第一子集被布置在所述预定义区域中，并且所述多个沟槽的第二子集被布置在所述切换区域中。第一子集和第二子集中的沟槽可以具有基本相同的尺寸。
横向FET的栅电极形成在布置于所述预定义区域中的沟槽第一子集的下部中，并且竖直FET的场板形成在布置于所述切换区域中的沟槽第二子集的下部中。沟槽第二子集的基底和侧壁可以用第一电绝缘层作衬里，以便使插入到沟槽中的导电材料与半导体衬底电绝缘。沟槽第一子集的侧壁可以用第一电绝缘材料作衬里，而沟槽第一子集中的沟槽的基底用栅极绝缘层作衬里，所述栅极绝缘层通常比沟槽第一子集的侧壁上的第一电绝缘层的厚度薄。
在一些实施例中，所述导电材料被插入到所述多个沟槽中，使得它填充沟槽。然后，从所述多个沟槽的上部去除所述导电材料的一部分，以便在沟槽第一子集的下部中形成栅电极，并且在所述多个沟槽的第二子集的下部中形成场电极。
在一些实施例中，所述方法还包括在所述多个沟槽中形成第二绝缘层，所述第二绝缘层用作所述多个沟槽的上部中的侧壁的衬里，并且覆盖沟槽第一子集中的栅电极，并且覆盖沟槽第二子集中的场板。第二绝缘层形成沟槽第二子集中的栅极绝缘层。导电材料形成在用于竖直功率FET的至少沟槽第二子集中，并且栅电极形成在沟槽第二子集中，该栅电极布置在场板上方并与场板电绝缘，所述场板形成在第二衬底这种沟槽的下部中。
在一些实施例中，所述方法还包括将第二导电类型的掺杂剂注入到预定义区域中的半导体衬底中，并且在一些实施例中，不注入到切换区域中，并且形成具有第二导电类型的阱。具有第二导电类型的阱从半导体衬底的第一表面延伸到半导体衬底中，并且具有基底，所述基底位于所述半导体衬底内并且与半导体衬底的与第一表面相对的第二表面间隔开。
在一些实施例中，将第二导电类型的掺杂剂注入到切换区域中以形成竖直功率FET的本体区，并且将第一导电类型的掺杂剂注入到切换区域中以在本体区上或本体区中形成源极区。分别用于形成源极区和本体区的第一和第二掺杂剂可以被排它地注入到切换区域中。在一些实施例中，除了用于功率FET的切换区域之外，第二导电类型的掺杂剂还被注入到用于横向FET的预定义区域中，并且源极区的第一导电类型的掺杂剂被单独注入到切换区域中。
在一些实施例中，所述方法还包括在第一表面上形成金属化结构。在一些实施例中，形成金属化结构的一部分的第三电绝缘层形成在半导体衬底的第一表面上。在切换区域中，在第三绝缘层中形成第一开口，用于接触位于沟槽第二子集中的每个栅电极，并且在第三绝缘层中形成第二开口，用于接触每个源极区。在所述预定义区域中，在第三绝缘层中形成第三开口，用于接触位于沟槽第一子集的下部上的栅电极，并且还在第三绝缘层中形成第四开口，用于形成与半导体衬底中的阱的接触部。在一些实施例中，在第三绝缘层中形成第五开口，用于形成与半导体衬底中的阱的其它接触部。第四和第五开口可以位于沟槽第一子集中个体沟槽的相对侧上，以便形成用于横向FET的源极和漏极接触部。然后将导电材料插入到所述开口中以形成接触部。
在一些实施例中，从沟槽第一子集的基底去除第一绝缘层并且在沟槽第一子集的基底上形成栅极绝缘层可以使用以下方法来执行。用第一掩模覆盖切换区域中的沟槽第二子集，由此用于横向FET的沟槽第一子集和预定义区域保持不被第一掩模覆盖。干法蚀刻位于沟槽第一子集的基底处的第一绝缘层，并且减小沟槽第一子集的基底处的第一绝缘层的厚度。然后湿法蚀刻第一绝缘层，使得从沟槽第一子集的基底的一部分完全去除第一绝缘层，并且使得沟槽第一子集的侧壁上的第一绝缘层的厚度被减小，但是使得侧壁仍然被第一电绝缘层的剩余部分覆盖。然后在沟槽第一子集的基底处形成栅极绝缘层，并且然后去除第一掩模。
例如，可以通过氧化所述半导体衬底的暴露区在沟槽第一子集的基底处形成所述栅极绝缘层。
在一些实施例中，所述方法还包括：在从沟槽第一子集的基底去除第一绝缘层之后并且在沟槽第一子集的基底上形成栅极绝缘层之前，将第一导电类型的掺杂剂注入到沟槽第一子集的基底下方的半导体衬底中。然后，在沟槽第一子集的基底上形成栅极绝缘层。该方法可以用于形成第一导电类型的区，所述第一导电类型的区直接邻接沟槽第一子集的基底。该掺杂区提供横向FET的本体区。
在一些实施例中，所述方法还包括用第二掩模覆盖所述切换区域，由此所述预定义区域保持不被第二掩模覆盖，然后将第二导电类型的掺杂剂在预定义区域中注入到半导体衬底中以形成阱。然后，去除第二掩模，并且用第三掩模覆盖所述预定义区域，由此所述切换区域保持不被第三掩模覆盖。当所述预定义区域被第三掩模覆盖时，第二导电类型的掺杂剂被注入到所述切换区域中以形成本体区，并且第一导电类型的掺杂剂被注入到所述切换区域中以在本体区上或本体区中形成源极区。
在一些实施例中，所述方法还包括在半导体衬底的第一表面上形成金属化结构，并将横向FET的漏极电耦合到竖直功率FET的栅极。例如，横向FET的漏极可以使用形成在第一表面上的金属化结构中的导电迹线电耦合到竖直功率FET的栅极。
本领域技术人员在阅读以下详细描述并查看附图后将认识到附加特征和优点。
附图说明
附图中的元件不一定相对于彼此成比例。相似的附图标记表示对应的类似部分。各种所示实施例的特征可以组合，除非它们彼此排斥。在附图中描绘了示例性实施例，并且在随后的描述中详细描述了示例性实施例。
图1图示电路的图，所述电路包括半桥电路和用于切换半桥电路的栅极驱动器电路。
图2图示半导体器件的示意图，所述半导体器件包括单片地集成在公共半导体衬底中的竖直功率FET和横向FET。
图3图示横向FET和竖直功率FET之间的电连接的图。
图4图示形成在半导体衬底中的横向FET的晶体管单元和竖直功率FET的晶体管单元的放大的剖视图。
图5包括图5A至5O，图示了用于制造具有单片地集成到半导体衬底中的竖直功率FET和横向FET的半导体器件的方法。
图6包括图6A至6G，图示了半导体器件的横向FET的各部分的剖视图。
图7包括图7A至7C，图示了用于在横向FET的沟槽的基底处形成栅极绝缘层的方法。
具体实施方式
在以下详细描述中参考附图，附图形成详细描述的一部分，并且在附图中通过说明的方式示出了可以在其中实践本发明的特定实施例。在这方面，参考正描述的(一个或多个)附图的取向使用诸如“顶部”、“底部”、“前面”、“后面”、“前部”、“尾部”等的方向术语。由于各实施例的部件可以以多个不同的取向定位，所以方向术语用于说明目的而绝不是限制。应该理解，在不脱离本发明的范围的情况下，可以利用其它实施例并且可以进行结构或逻辑上的改变。本文下面的详细描述不应被理解为限制性的，并且本发明的范围是由所附权利要求来限定的。
下面将解释多个示例性实施例。在这种情况下，在附图中，相同的结构特征由相同或类似的附图标记来标识。在本说明书的上下文中，“横向”或“横向方向”应当被理解为表示大致平行于半导体材料或半导体载体的横向范围延伸的方向或范围。因此，横向方向大致平行于这些表面或侧面延伸。与此相对，术语“竖直”或“竖直方向”被理解为表示大致垂直于这些表面或侧面并因此垂直于横向方向延伸的方向。因此，竖直方向在半导体材料或半导体载体的厚度方向上延伸。
如本说明书中所采用的，当诸如层、区或衬底的元件被称为在另一元件“上”或延伸到另一元件“上”时，它可以直接在所述另一元件上或直接延伸到所述另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接延伸到另一元件上”时，则不存在中间元件。
如在本说明书中所使用的，当元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，则不存在中间元件。
如本文所使用的，各种器件类型和/或掺杂半导体区可以被标识为n型或p型，但这仅仅是为了便于描述而不是旨在限制，并且这种标识可以由更一般的描述“第一导电类型”或“相反的第二导电类型”所代替，其中，第一类型可以是n型或p型，并且第二类型则是p型或n型。
附图通过紧跟在掺杂类型“n”或“p”之后指示“-”或“+”来图示相对掺杂浓度。例如，“n-”表示比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
根据本公开，提供了一种半导体器件，该半导体器件包括单片地集成到半导体衬底中的竖直功率FET和横向FET。横向FET电耦合到竖直功率FET，使得横向FET可以形成用于驱动竖直功率FET的栅极驱动器电路的一部分。横向FET可以提供栅极驱动器电路的输出级的一部分。
半导体器件可以用于DCDC应用，其中，将驱动器器件集成在功率MOSFET中可以得到更好的性能和更高的频率。将驱动器引入功率开关的管芯中可以增加来自功率MOSFET品质因数(FOM)改进的效率增益。
本公开将具有横向沟道的驱动器/控制器件和具有竖直沟道的功率器件构建到单个芯片中，并且可以比CMOS/LDMOS集成方案输送更高的电流。使用在竖直功率FET工艺中可用的深沟槽隔离，通过在一些功率FET沟槽的底部处制作p沟道，在对竖直功率MOSFET的工艺流程进行最小改变/增加的情况下实现PMOS器件集成。通过将深沟道PMOS器件集成到功率FET工艺流程中，实现了管芯前侧互连并且节省管芯面积。该半导体器件可以用于优化高频性能，并且可以用于多相模块和芯粒集成中以及用于提升更高频率的DCDC应用的性能增益潜力。
图1图示了电路的图，该电路包括用于驱动半桥电路11的栅极驱动器电路10。半桥电路11包括低侧开关12和高侧开关13，它们在输出节点14处耦合，用于切换负载电流。低侧开关12和高侧开关13都由具有栅极15、16的晶体管器件提供，栅极15、16由栅极驱动器电路10驱动。栅极驱动器电路10包括多对晶体管器件17、18，每对晶体管器件可以是横向FET，每对形成级19。为了提供这种电路，栅极驱动器电路10可以以第一封装部件的形式被提供，并且低侧开关12和高侧开关13中的每一个可以以单独的封装来提供。
然而，根据本公开，可以提供半桥电路11的低侧开关12或高侧开关13的竖直功率FET与栅极驱动器电路10输出级19的横向FET17、18中的一个或两个一起单片地集成到半导体衬底中，所述横向FET17、18电连接到它们要驱动的竖直功率MOSFET的栅极。这在图1中由虚线20指示，虚线20包围被包括在单个半导体衬底(即半导体芯片或管芯)中的器件。
图2图示了包括竖直功率FET 21和横向FET 22的半导体器件1000的示意图。竖直功率FET 21被配置用于切换负载电流，并具有第一导电类型的沟道区，在附图中由箭头23示意性地指示。竖直功率FET 21可以用作例如半桥电路中的高侧开关或低侧开关。
横向FET 22被配置用于驱动竖直功率FET 21，并且包括与第一导电类型相反的第二导电类型的沟道区。沟道在图2中由箭头24示意性地指示。竖直功率FET 21和横向FET 22单片地集成到第一导电类型的半导体衬底20中。横向FET 22的漏极25电耦合到竖直功率FET 21的栅极26，以便使横向FET 22能够驱动竖直FET 21。竖直功率FET 21可以用于提供图1中所示半桥电路的低侧开关12或高侧开关13，并且横向FET 22可以用于提供图1中所示驱动器电路10的输出级19的晶体管17。半导体器件20可被用于提供图1的电路的一部分，如图1中由框20所指示的。
在一些实施例中，第一导电类型是n型，并且第二导电类型是p型。在其它实施例中，第一导电类型是p型，并且第二导电类型是n型。
半导体衬底20是芯片的半导体管芯，其可以由单晶硅形成或者包括在单晶硅衬底上生长的硅外延层。
第一横向FET 22和竖直功率FET 21可以通过填充有绝缘材料的隔离沟槽或隔离环27或通过注入区而彼此电隔离。
半导体衬底21包括第一表面28和与第一表面28相对的第二表面29。横向FET 22形成在第二导电类型的阱30中，阱30从第一表面28延伸到半导体衬底20中。阱30具有位于半导体衬底20内并与第二表面29间隔开的基底。横向FET 22包括多个第一沟槽31，每个第一沟槽31都具有基底32和侧壁33。沟槽31可以具有细长条状结构，其中沟槽31的长度延伸到附图的平面中。栅极绝缘层34(例如栅极氧化物)布置在沟槽31的基底32上，并且栅电极35布置在栅极绝缘层34上。因此，栅电极35布置在第一沟槽31的下部。横向FET 22除了漏极接触部25之外还包括布置在半导体衬底20的第一表面28上的栅极接触部36和源极接触部37。横向FET 21可以提供图1中所示的栅极驱动器电路10的FET 17。
竖直功率FET 21包括在第一表面28上的源极接触部38以及布置在第二表面29上的漏极接触部39，源极接触部38与栅极接触部26横向间隔开。竖直功率FET还包括多个沟槽40，每个沟槽40都包括基底41和侧壁42。每个沟槽40都包括朝向沟槽底部布置的场板43和朝向沟槽顶部布置的栅电极44。竖直功率FET 21的栅电极44被布置在场板43的上方并与场板43电绝缘。栅电极44在竖直功率FET的沟槽40的上部的这种布置与横向FET相反，在横向FET中，栅电极35被布置在沟槽31的下部。
在图1中，形成输出级19的一对晶体管器件中的仅一个晶体管器件17与竖直功率FET 13一起被集成到半导体衬底20中。然而，在其它实施例中，形成输出级19的两个晶体管器件17、18都与竖直功率FET 13一起被集成到半导体衬底20中。第二晶体管器件18具有第一导电类型的沟道。
图3和4图示了半导体衬底20的其它剖视图，其中更详细地示出了竖直功率FET 21和横向FET 22的结构。在一些实施例中，另外，具有第一导电类型的沟道的其它FET 50也单片地集成到半导体衬底20中。横向FET 22可以提供输出级19的晶体管17和所述其它FET50，晶体管18，并且功率FET 21可以提供图1中所示电路的高侧开关13。图3还图示了形成所述电路所需的横向FET 22、其它FET 50和竖直功率FET 21之间的电连接。
在一些实施例中，横向FET的第一沟槽31还可以包括虚设场板，该虚设场板位于沟槽31中栅电极35上方并且与栅电极35电绝缘。该虚设场板可以是电浮置的。
竖直功率FET 21包括本体区46和源极区47，本体区46是第二导电类型的并且布置在漂移区48上，源极区47具有第二导电类型，布置在本体区46上和/或本体区46中并位于半导体衬底20的第一表面28处。半导体衬底20是第一导电类型的，并形成竖直功率MOSFET和其它FET 50的漂移区48。源极区47通常比漂移区48掺杂得更高。
横向FET 22形成在第二导电类型的阱30中并且包括源极区51和漏极区52，源极区51和漏极区52被布置在第一表面28处在沟槽31的相对侧上。沟槽31的基底32位于第一导电类型的半导体材料中。该区形成横向FET 22的本体区53。沟槽31的基底32可以位于半导体衬底20内，或者如图3和4中所示，位于形成在沟槽31的基底32处的第一导电类型的其它分立区45中。该分立区45可以比半导体衬底20更高地掺杂。
该其它FET 50具有第一导电类型的沟道区，并且因此具有与横向FET 22相反的导电类型，并且具有与竖直功率FET 21相同的导电类型。该其它FET 50形成在第一导电类型的半导体衬底20中，并且包括多个沟槽51，每个沟槽包括朝向沟槽顶部布置的栅电极52、布置在漂移区48上的第二导电类型的本体区53、以及布置在本体区53上的第一导电类型的源极区54。该其它FET 50还包括朝向沟槽51底部布置的场板55，该场板55与栅电极52电绝缘。
如图3中示意性图示的，横向FET 22的漏极区52电耦合到竖直功率FET 21的栅电极44。类似地，该其它FET 50的漏极区电耦合到横向FET 22的漏极区52和竖直功率FET 21的栅电极44，如图3中由线56示意性指示的。如图3中由线57示意性指示的，横向FET 22的源极区51电连接到栅极驱动器电路10的电压线V，如图1中可以看见的。参考图1，根据竖直功率FET 21提供半桥电路的低侧开关12还是高侧开关13，该其它FET 50的源极区54电连接到相节点PHASE或者接地节点PGND，如图3中由线58示意性指示的。
图4图示单片地集成在半导体衬底20中的竖直功率FET 21的多个晶体管单元中的一个晶体管单元60和横向FET 22的多个晶体管单元中的一个晶体管单元61的一个放大视图。
竖直功率FET 21的晶体管单元60包括：沟槽40，具有其栅电极44和场板43；以及在沟槽40的相邻沟槽之间形成的台地64，台地64中形成本体区46和源极区47。横向FET 22的晶体管单元61包括具有其栅电极35的沟槽31、形成在沟槽31的基底的本体区53和形成在沟槽31的相邻沟槽之间的台地65。源极区51和漏极区52形成在布置在沟槽31的相对侧上的台地65中。
栅电极35、44和场板43以及虚设场板(如果存在的话)是由导电材料形成的，并且可以由多晶硅形成。如在图4的放大剖视图中可以更容易地看到的，横向FET 22的沟槽31的侧壁33用第一绝缘层57作衬里，第一绝缘层57具有比布置在沟槽31的基底32上的栅极绝缘层34的厚度更大的厚度。其它中间绝缘层58布置在栅电极35的顶部并覆盖栅电极35，并延伸到半导体衬底20的表面28，填充沟槽31的剩余部分。绝缘层58使栅电极35与半导体衬底20电绝缘。
竖直功率FET 21的沟槽40还用位于侧壁42和基底41上的第一电绝缘层57作衬里，使得布置在沟槽40下部中的场板43和沟槽40的基底41之间的第一绝缘层57的厚度大于布置在横向FET 22的沟槽31的栅电极35和基底32之间的栅极绝缘层34的厚度。布置在沟槽40的上部上的栅电极44通过插入的电绝缘层58与场板43电绝缘。在沟槽40上部中的侧壁42和栅电极44之间的第一绝缘层57的厚度薄于在沟槽40下部中的侧壁42上的第一绝缘层的厚度，以便形成用于竖直功率FET的栅极绝缘层59。
如在图4的放大视图中还可以更容易地看到的，形成在竖直功率FET 21的本体区46和漂移区48之间的pn结62被定位距第一表面28的深度小于距形成在阱30和半导体衬底20的下层部分之间的pn结63的前表面28的深度，在所述阱30中形成横向FET 22，所述下层部分形成横向FET 22的本体区62。
在一些实施例中，例如通过绝缘层58将虚设场板包括在与下层栅电极35电绝缘的横向FET 22的沟槽31的部分中。虚设场板(其可以是电浮置的并且不与任何其它导电材料连接)的使用可以用于减小结构中的机械应力，因为横向沟槽22的沟槽31内的导电材料的布置更类似于在竖直功率FET 21的功率的沟槽40中形成场板43和栅电极44的导电材料的布置。
图5包括图5A到5O，图示了用于制造半导体器件的方法，所述半导体器件具有单片地集成到半导体衬底20中的竖直功率FET和横向FET。该方法可以用于制造半导体器件1000。
图5A图示了半导体衬底20和第一表面28，该第一表面28包括多个沟槽70，这些沟槽70形成在第一表面28中并且每个都具有基底71和侧壁72。半导体衬底20具有第一导电类型，并且可以是单晶硅衬底或在单晶硅衬底上生长的外延硅层。沟槽70可以具有细长条状结构，其具有延伸到附图的平面中的长的长度。
半导体衬底20可以是包括多个部件位置的半导体晶片，每个部件位置都提供半导体器件的半导体衬底或管芯，横向FET和竖直功率FET要被单片地集成在所述半导体衬底或管芯中，例如具有横向FET 21和竖直功率FET 22的半导体器件。在图5中，仅图示这些部件位置之一的一部分。
可以通过以下操作在半导体衬底20的第一表面28中形成沟槽70：将硬掩模66施加到第一表面28上，图案化该硬掩模66以形成开口67，以及蚀刻第一表面28的由开口67暴露的区以形成多个沟槽70。然后去除硬掩模66。硬掩模66可以由例如氮化硅形成。
参考图5B，多个沟槽70可以被划分成两个子集。沟槽第一子集73被布置在半导体衬底的预定义区域74中，在该预定义区域74中将形成具有第二导电类型的沟道区的横向FET 22。沟槽第二子集75被布置在半导体衬底20的切换区域76中，在切换区域76中将形成具有第一导电类型的沟道区的竖直功率MOSFET 21。预定义区域74被布置为横向邻近切换区域76，并可通过隔离区77与切换区域电隔离。隔离区77可以是填充有绝缘材料的沟槽或注入区。通常，切换区域76和第二子集75中沟槽的数量比预定义区域74的面积和第一子集73中所包括的沟槽的数量大得多。
在其它FET(例如具有第二导电类型的沟道区的横向FET 50)的实施例中，所述多个沟槽70可以被划分成三个子集，每个晶体管器件一个子集。
参考图5B，形成第一电绝缘层78，第一电绝缘层78作为所述多个沟槽70的侧壁72和基底71的衬里，在沟槽70的中心留下间隙。第一电绝缘层78还在第一表面28上方延伸。该第一绝缘层78延伸贯穿预定义区域74和切换区域76，并在所有多个沟槽70上方延伸。第一电绝缘层78可以由氧化硅形成，该氧化硅可以使用TEOS工艺和/或通过热氧化来形成。
在一些实施例中，通过首先使用热氧化以在沟槽70的基底71和侧壁72上以及在第一表面28上形成第一子层，然后通过使用TEOS工艺沉积氧化硅层的第二子层，形成第一电绝缘层78。然后，可以使第一电绝缘层78致密。可选地，然后可以减小厚度。
参考图5C，施加第一掩模79，第一掩模79覆盖切换区域76和沟槽第二子集75，并且留下预定义区域74和沟槽70的第一子集73未被第一掩模79覆盖。第一掩模79例如可以由光刻胶形成。在一些实施例中，第一掩模79还填充沟槽70中的间隙，该间隙由作为沟槽70的第二子集75的侧壁72和基底71的衬里的第一电绝缘层78形成。
参考图5D，从沟槽第一子集73的基底71的一部分去除第一绝缘层78，使得半导体衬底20的下层区被暴露。然后，通过沟槽第一子集73的基底71注入第一导电类型的掺杂剂，以在沟槽第一子集73的基底71下方形成掺杂区80，掺杂区80也可以形成沟槽第一子集73的基底71的至少一部分。掺杂区80形成横向FET 22的本体区。
在从沟槽第一子集73的基底71去除第一电绝缘层78期间，可以在预定义区域74中减小半导体衬底20的第一表面28上的第一电绝缘层78的厚度，使得在去除第一掩模79之后，切换区域76中第一表面28上的第一电绝缘层78的厚度大于预定义区域74中的厚度。然而，在第一预定义区域74中，第一表面28仍然被第一电绝缘层78的剩余部分覆盖。
参考图5E，在沟槽第一子集73的基底71上直接在由掺杂区80形成的半导体衬底的暴露区上形成栅极绝缘层81，例如栅极氧化物81。栅极氧化物81可以通过暴露的半导体材料的热氧化形成。然后，去除第一掩模79，并将导电材料82插入所有的多个沟槽70中。导电材料82可以是多晶硅。可以实施例如使用化学机械抛光的平坦化工艺，由此布置在第一表面28上的第一电绝缘层78的剩余部分用作蚀刻停止部。
参考图5F，从沟槽70的上部去除导电材料82，使得沟槽第二子集75中的导电材料的剩余部分形成用于竖直功率FET 21的场板83，而沟槽第一子集73中的所述剩余部分形成用于横向FET的栅电极84。沟槽第二子集75的基底71上的第一绝缘层78的厚度大于布置在沟槽第一子集73的基底71上的栅极绝缘层81的厚度。可以使用优先于第一绝缘层78的材料对导电材料82具有选择性的蚀刻工艺来去除导电材料82。
参考图5G，从前表面28和从所有多个沟槽70的侧壁72的上部去除第一电绝缘层78，使得栅电极84和场板83的最上部区突出到布置在沟槽70的下部中的侧壁72上的第一电绝缘层78的剩余部分之上。
参照图5H，在多个沟槽70中形成第二绝缘层85，第二绝缘层85覆盖栅电极84和场板83，并且覆盖沟槽70的上部中的暴露侧壁72以及覆盖第一表面28。沟槽70的上部中的侧壁72上的第二绝缘层85的厚度小于位于栅电极84和场板83上的第二绝缘层85的厚度。
在一些实施例中，第二绝缘层85可以包括两个或更多个子层。第一子层位于栅电极84和场板83上，并且在侧壁72之间延伸。第二子层布置在第一表面28上、沟槽70内的第一子层顶部上以及保持未被第一子层覆盖的沟槽70的上部中的侧壁72的暴露部分上。
仍然参考图5H，导电材料86形成在至少沟槽第二子集75的上部中，所述上部形成竖直功率FET 21的栅电极87。栅电极87通过第二绝缘层85的插入部分与形成在沟槽底部中的场板83电绝缘。位于沟槽70的上部中的侧壁72上的第二绝缘层85的薄区形成竖直功率FET 21的栅极绝缘层。在其它实施例中，导电材料86也可以插入到用于横向FET 22的沟槽第一子集73的上部中。该导电区可以用于形成电浮置的虚设场板。导电材料86可以是多晶硅。
参考图5I，第二掩模88被施加到第一表面28，第二掩模88覆盖切换区域76并且使预定义区域74未被覆盖。第二导电类型的掺杂剂被注入到半导体衬底20的第一表面28中，以便在预定义区域74中形成包括第二导电类型的阱89。阱89延伸到衬底28的第一表面28中，并具有由pn结90区分的基底，该pn结形成在阱89和半导体衬底20的包括第一导电类型的掺杂剂的底层区之间。pn结90与第一表面28的距离使沟槽第一子集73的基底71位于阱内，并且使第一导电类型的掺杂区80从沟槽第一子集73的基底71延伸到半导体衬底20中。阱89可以具有渐变掺杂分布，其掺杂水平在第一表面28处较高并且在pn结90的方向上减小。
参考图5J，去除第二掩模88，并将第三掩模91施加到预定义区域74，第三掩模91使切换区域76不被覆盖。第二导电类型的掺杂剂被插入注入到切换区域76中以形成本体区92，并且第一导电类型的掺杂剂被注入到切换区域76中以形成位于本体区92上的源极区93。源极区93的掺杂可以比半导体衬底20更高。pn结94形成在本体区92和半导体衬底20的形成竖直功率MOSFET的漂移区的底层区之间。形成在本体区92和漂移区之间的pn结94被定位在与阱89的基底和预定义区域74中的半导体衬底20之间的pn结90相比离第一主表面更小的距离处。然后去除第三掩模91。
参考图5K，在半导体衬底的第一表面28上形成层间电介质的一个或多个电绝缘层95，并形成用于接触部的开口，该开口延伸穿过绝缘层95。在切换区域76中，开口96位于沟槽第二子集75中每个沟槽的上方，以便暴露形成在沟槽70上部的栅电极87的区，并且开口97被形成到第一主表面28中，开口97延伸穿过源极区93和本体区92。在预定义区域74中，形成延伸到栅电极84的开口98，所述栅电极84形成在沟槽第一子集73的下部中，并在沟槽第一子集73中的沟槽70的个体沟槽的两个相对侧上的位置处将开口99、100形成到第一表面28中，以便形成横向FET 22的源极和漏极接触部。在一些实施例中，可以将第二导电类型的掺杂剂注入到开口97、99、100的基底中，以在半导体衬底20中的开口的基底处形成接触区115。
参考图5L，然后将导电材料101插入开口96、97、99、100中，以形成到切换区域76中的源极区93的接触部102和到朝向切换区域76中的沟槽第一子集75的顶部布置的栅电极87的接触部103。在预定义区域74中，在开口98中形成到布置在沟槽第二子集73的下部中的栅电极84的接触部104，并且在开口99、100中形成用于横向FET 22的源极接触部105和漏极接触部106。导电材料101可以包括钨并且可以具有多层结构。在一些实施例中，首先沉积Ti/TiN或TiN/TiSi2阻挡结构，随后沉积钨。例如，可以通过化学机械抛光实施平坦化工艺。在一些实施例中，从用于横向FET 22和竖直功率FET 21二者的栅极接触部103、104选择性地去除导电材料101，使栅极接触部103、104的上表面与半导体衬底20的第一表面28基本共面。
参考图5M，可以在第一表面28上形成(一个或多个)其它层间介电层和导电层，以在半导体衬底20的第一表面28上提供具有导电重分布结构的金属化结构。
形成覆盖接触部102、103、104、105、106的一个或多个其它层间介电层(ILD)107。第四掩模109被施加到覆盖漏极接触部106的层间介电层107。层间介电层107的暴露部分被去除以暴露横向FET 22的源极接触部105。参考图5N和5O，沉积一个或多个导电层109、110以便在前表面上形成源极总线111，源极总线111将横向FET 22的暴露源极接触部105彼此电连接并电连接到源极总线111。
金属化结构被图案化以提供从横向FET的源极区到源极总线、从横向FET 21的漏极区到漏极总线以及从横向FET 21的漏极总线到功率FET 22的栅电极以及从横向FET 21的栅电极到栅极总线的电连接。
竖直功率FET的栅电极电连接到栅极总线，该栅极总线耦合到横向FET的漏极总线。竖直功率FET的源极区耦合到源极焊盘。竖直功率FET的漏极在图5的放大剖视图中未示出，但是形成在半导体衬底的与第一表面28相对的后表面上。
图6包括图6A到6G，其图示了在图5O中所示的横向FET 22的其它剖视图。图6A图示了示出到漏极总线的接触部的剖视图，且图7B图示了示出到栅极总线的接触部的剖视图。图6C图示了沿沟槽第一子集73中的沟槽70之一的剖视图。图6D和6E图示了根据另一实施例的到栅极总线的连接的两个剖视图。图6F和6G图示了根据另一实施例的到栅极总线的连接的两个剖视图。
图6A图示了半导体衬底20的其它部分的剖视图，并且特别是，图示了预定义区域74和横向FET 22的剖视图。如图6A的剖视图中可以看到的，在一些区域中，源极接触部105保持被层间介电层107覆盖。在这些区中，第四掩模108覆盖源极接触部105，穿过层间介电层107和暴露的漏极接触部106形成开口。施加导电层109、110并图案化导电层109、110，以在第一表面上形成电连接到横向FET 22的漏极接触部106的漏极总线112。漏极总线112通过层间介电层107的插入部分与下层源极接触部105和栅极接触部104电绝缘。
图6B图示了预定义区域74的其它剖视图，并且图示了在半导体衬底20的又一区中，源极接触部105和漏极接触部106被层间介电层107覆盖，并且通过去除层间介电层107的布置在栅极接触部104上方的部分来暴露栅极接触部104。导电层109、110在半导体衬底20的第一表面28上形成栅极总线113，这将栅极接触部104彼此电连接并电连接到栅极总线113。
图6C图示了沿横向FET 22的沟槽第一子集73的沟槽70的长度的剖视图，图6C示出了栅电极84、栅极绝缘层81和沟槽70的基底71处的注入区80沿沟槽70的长度延伸。栅电极84的长度被导电材料101覆盖，在该实施例中，导电材料101是钨。该导电材料101在两个位置处突出穿过层间介电层107以形成两个栅极接触部104，每个栅极接触部104与栅极总线113接触。源极总线111和漏极总线112垂直于沟槽70的长度延伸，并且通过层间介电层107与沟槽70内的导电材料101电绝缘。
图6D图示了横向FET 22的剖视图，其中可以看到沟槽70的第一子集73中的多个。图6D图示了到位于沟槽70下部中的栅电极84的栅极接触部104仅位于沟槽70长度的一部分中。沟槽70长度的其余区填充有覆盖栅电极84的电绝缘材料107。
图6E图示了沿图6D中所示的沟槽70的长度的剖视图。图6E图示了两个栅极接触部104可以定位成沿沟槽70的长度间隔开。源极总线和漏极总线111、112位于填充沟槽70上部的层间介电层107上。
图6F图示了根据另一实施例的横向FET 22的沟槽70的第一子集73中的多个的剖视图。在该实施例中，沟槽第一子集73包括位于沟槽70上部的虚设场板114。该虚设场板114被层间介电层107覆盖。虚设场板114不沿着沟槽70的整个长度延伸，使得栅极接触部104可以位于沟槽79的未被虚设场板114占据的区中。栅极接触部104在栅极总线113和沟槽70下部中的栅电极84之间延伸穿过填充沟槽70上部的层间介电层107。
图6G图示了沿图6F的沟槽70的长度的剖视图。图6G图示了虚设场板114位于沟槽70的上部，并且通过第二电绝缘层85与下层栅电极84电隔离。提供了彼此间隔开并与栅电极84电接触的两个栅极接触部104。栅极接触部104通过层间介电层107和第二电绝缘层85的插入部分与浮置场板114电隔离。源极和漏极总线111、112通过层间介电层107与下层虚设场板114电绝缘。
包括图7A至7C的图7图示了根据实施例的用于从预定义区域74中的沟槽第一子集73的基底71去除第一绝缘层78以及用于形成图5D中所示的结构的方法。
在该实施例中，使用两阶段蚀刻工艺。如图7A中所示，沟槽70的第一子集73用第一电绝缘层78作衬里。实施第一蚀刻工艺，第一蚀刻工艺优先从水平表面(即从沟槽70的基底71和从半导体衬底20的第一表面28，如虚线所示)去除第一电绝缘层78。该第一蚀刻工艺可以是干法蚀刻，例如等离子体蚀刻。
参考图7B，在第一电绝缘层78的剩余厚度覆盖沟槽的基底71的同时，第一导电类型的掺杂剂穿过沟槽70的基底71注入到半导体衬底20中，以形成掺杂有第一导电类型的区80。
然后实施第二蚀刻工艺，以从沟槽70的基底71完全去除第一电绝缘层78的剩余部分，如图7C中所示。该第二蚀刻工艺可以是湿法蚀刻工艺，其也减小布置在竖直表面(即沟槽70的侧壁72)上的第一绝缘层78的厚度。这可以用于将沟槽70的侧壁72上的第一电绝缘层78的厚度减小到如图7C中的虚线所示的期望的最终厚度。
参考图5描述的方法使得能够使用用于制造竖直功率FET 21的许多相同工艺步骤来制造横向FET 22，特别是通过将栅电极84放置在多个沟槽70的子集73的基底处，用于形成沟槽70的相同蚀刻工艺和用于用第一绝缘层78作为沟槽70的衬里的相同绝缘工艺以及用于栅电极84和场板83的导电材料的相同沉积工艺可被用于竖直功率FET 21的沟槽。因此，横向FET 21可以更简单地单片地集成到用于竖直功率FET 21的半导体衬底20中。
为了易于描述，使用诸如“下方”、“低于”、“下部”、“上方”、“上部”之类的空间相对术语来解释一个元件相对于第二元件的定位。这些术语旨在包括除了与图中所描绘的那些不同取向之外的器件的不同取向。此外，诸如“第一”、“第二”之类的术语也用于描述各种元件、区、区段等，并且也不旨在是限制性的。在整个说明书中，相似的术语指代相似的元件。
如本文中所用的，术语“具有”、“含有”、“包含”、“包括”和类似术语是开放式术语，其指示有所述元件或特征的存在，但不排除附加元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有明确指示。应当理解，除非另外特别指出，否则本文所述的各种实施例的特征可彼此组合。
尽管本文已经图示和描述了特定实施例，但是本领域普通技术人员将理解，在不脱离本发明的范围的情况下，可以有各种替代和/或等同实现方式来替代所示出和描述的特定实施例。本申请旨在覆盖本文讨论的特定实施例的任何修改或变化。因此，本发明旨在仅由权利要求及其等同物来限定。

Claims (15)

1.一种半导体器件(1000)，包括：
用于切换负载电流的竖直功率FET(21)，其中，所述竖直功率FET(21)被配置成提供第一导电类型的沟道；
横向FET(22)，用于驱动所述竖直功率FET，其中，所述横向FET(22)被配置成提供与所述第一导电类型相反的第二导电类型的沟道；
其中，所述竖直功率FET(21)和所述横向FET(22)单片地集成到第一导电类型的半导体衬底(20)中，并且所述横向FET(22)的漏极(25)电耦合到所述竖直功率FET(21)的栅极(26)。
2.根据权利要求1所述的半导体器件(1000)，其中，所述半导体衬底(20)包括第一表面(28)和从所述第一表面(28)延伸到所述半导体衬底(20)中的第二导电类型的阱(30)，其中，所述横向FET(21)形成在所述阱(30)中并且包括多个沟槽(31)，每个沟槽包括基底(32)和侧壁(33)，其中，栅极绝缘层(34)布置在所述沟槽(31)的所述基底(32)处，并且栅电极(35)布置在所述栅极绝缘层(34)上。
3.根据权利要求2所述的半导体器件(1000)，其中，所述横向FET(21)的源极区(51)和漏极区(52)被布置在所述第一表面(28)处，并且所述沟槽(31)的所述基底(32)被布置在所述半导体衬底(20)中。
4.根据权利要求2或3所述的半导体器件(1000)，还包括导电虚设场板，所述导电虚设场板布置在所述沟槽(31)中，在所述栅电极(35)上方并且与所述栅电极(35)电绝缘。
5.根据权利要求2-4中任一项所述的半导体器件(1000)，其中，所述竖直功率FET(21)包括从所述第一表面(28)延伸到所述半导体衬底(20)中的多个沟槽(40)，其中，每个沟槽(40)包括布置在所述沟槽(40)的基底处的场板(43)以及布置在所述场板(43)上方并且与所述场板(43)电绝缘的栅电极(44)。
6.根据权利要求5所述的半导体器件(1000)，其中，所述竖直功率FET(21)的所述多个沟槽(40)每个都用绝缘层(57)作衬里，所述绝缘层(57)在所述沟槽(40)的基底(41)上的厚度大于布置在所述横向FET(22)的沟槽(31)的基底(32)上的栅极绝缘层(34)的厚度。
7.根据权利要求5或6所述的半导体器件(1000)，其中，所述横向FET(22)的所述多个沟槽(31)和所述竖直功率FET(21)的所述多个沟槽(40)具有基本相同的深度和基本相同的宽度。
8.根据权利要求2-7中任一项所述的半导体器件(1000)，其中，所述半导体衬底(20)包括所述竖直功率FET(22)的竖直漂移区(48)和所述横向FET(22)的本体区(53)，其中，所述竖直功率FET(21)还包括布置在所述漂移区(48)上的本体区(46)、布置在所述本体区(46)上的第一表面处的源极区(47)和布置在所述半导体衬底(20)的与所述第一表面(28)相对的第二表面(29)处的漏极区，其中，所述阱(30)与所述半导体衬底形成pn结，所述pn结被布置在比形成在所述竖直功率FET(21)的所述本体区(46)和所述漂移区(48)之间的pn结距离所述第一表面(28)更大的深度处。
9.根据权利要求1-8中任一项所述的半导体器件(1000)，还包括用于驱动所述竖直功率FET(21)的其它FET(50)，所述其它FET(50)被配置成具有第一导电类型的沟道，其中，所述其它FET(50)单片地集成到所述半导体衬底(20)中并且具有耦合到所述竖直功率FET(21)的栅极(44)的漏极(48)，其中，所述横向FET(22)和所述其它FET(50)提供了栅极驱动器电路的输出级。
10.一种用于制造半导体器件的方法，所述半导体器件具有用于切换负载电流的竖直功率FET和用于驱动所述竖直功率FET的横向FET，所述方法包括：
在具有第一导电类型的半导体衬底(10)的第一表面(28)中形成多个沟槽(70)，每个沟槽(70)具有基底(71)和侧壁(72)；
形成第一绝缘层(78)，所述第一绝缘层(78)作为所述沟槽(70)的基底(71)和侧壁(72)的衬里；
在位于半导体衬底(20)的预定义区域(74)中的所述多个沟槽(70)的第一子集(73)中，从沟槽(70)的第一子集(73)的所述基底(71)去除第一绝缘层(78)，并在沟槽(70)的第一子集(73)的所述基底(71)上形成栅极绝缘层(81)，所述预定义区域(74)用于形成包括与第一导电类型相反的第二导电类型的沟道区的横向FET；
将导电材料(82)插入到所述多个沟槽(70)中；
从所述多个沟槽(70)的上部去除所述导电材料(82)，并且在所述沟槽(70)的第一子集(73)中形成栅电极(84)以及在多个沟槽(10)的所述第二子集(75)中形成场板(83)，以形成包括所述第一导电类型的沟道区的竖直功率FET(21)，其中，所述沟槽(70)的第二子集(75)被布置在所述半导体衬底(20)的所述预定义区域(74)的外部和切换区域(76)中。
11.根据权利要求10所述的方法，还包括：
在所述多个沟槽(70)中形成第二绝缘层(85)，所述第二绝缘层作为所述多个沟槽(70)的所述上部中所述侧壁(72)的衬里，所述第二绝缘层在所述沟槽(70)的第二子集(75)中形成栅极绝缘层，
在沟槽(70)的至少第二子集(75)中形成导电材料(86)，以及在所述场板(83)上方并与所述场板(83)电绝缘地形成栅电极(97)；
将第二导电类型的掺杂剂在所述预定义区域(74)中注入到所述半导体衬底(20)中，并形成具有第二导电类型的阱(89)；
将第二导电类型的掺杂剂注入到所述切换区域(76)中以形成竖直功率FET(21)的本体区(92)，并将第一导电类型的掺杂剂注入到所述切换区域(76)中以在所述本体区(92)上形成源极区(93)；
在半导体衬底(20)的第一表面(28)上形成第三绝缘层(195)；
在所述切换区域(76)中，在所述第三绝缘层(95)中形成开口(96；97)，用于与所述沟槽(70)的第二子集(75)中的每个所述栅电极(87)接触并且用于与每个所述源极区(92)接触；
在所述预定义区域(74)中，在所述第三绝缘层(95)中形成开口(98，99，100)，用于接触所述沟槽(70)的第一子集(73)中的所述栅电极(84)以及接触半导体衬底(20)中在所述沟槽(70)的第一子集(73)中的个体沟槽(70)的相对侧上的所述阱(89)，以分别形成所述横向FET(22)的源极和漏极接触部(105，106)，
将导电材料(101)插入到所述开口(96、97、98、99、100)中。
12.根据权利要求10或11所述的方法，其中，从所述沟槽(70)的第一子集(73)的所述基底(71)去除所述第一绝缘层(78)并且在所述沟槽(70)的第一子集(73)的基底(71)上形成栅极绝缘层(84)包括：
用第一掩模(79)覆盖所述切换区域(76)中的所述沟槽(70)的第二子集(75)；
干法蚀刻并减小所述沟槽(70)的第一子集(73)的基底(71)处的第一绝缘层(78)的厚度；
湿法蚀刻第一绝缘层(78)并从所述沟槽(70)的第一子集(73)的基底(71)的一部分完全去除第一绝缘层(78)并减小所述沟槽(70)的第一子集(73)的侧壁(72)上的第一绝缘层(78)的厚度；
在所述沟槽(70)的第一子集(73)的基底处形成所述栅极绝缘层(81)；
去除所述第一掩模(79)。
13.根据权利要求12所述的方法，还包括将第一导电类型的掺杂剂注入到所述沟槽(70)的第一子集(73)的基底(71)下方的所述半导体衬底(20)中，并且然后在所述沟槽(70)的第一子集(73)的基底(71)上形成所述栅极绝缘层(81)。
14.根据权利要求11-13中任一项所述的方法，还包括：
用第二掩模(88)覆盖所述切换区域(76)，然后将第二导电类型的掺杂剂在所述预定义区域(74)中注入到所述半导体衬底(20)中，以形成所述阱(89)；
去除所述第二掩模(88)，以及
用第三掩模(91)覆盖所述预定义区域，然后将第二导电类型的掺杂剂注入到所述切换区域(76)中以形成本体区(92)，并将第一导电类型的掺杂剂注入到所述切换区域(76)中以在所述本体区(92)上形成所述源极区(93)。
15.根据权利要求11-14中任一项所述的方法，还包括在所述半导体衬底的第一表面上形成金属化结构，并且将所述横向FET(22)的漏极(106)电耦合到所述竖直功率FET(21)的栅极(87)。
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