[go: up one dir, main page]

CN116799038A - 一种外延结构及其制备方法 - Google Patents

一种外延结构及其制备方法 Download PDF

Info

Publication number
CN116799038A
CN116799038A CN202310696044.1A CN202310696044A CN116799038A CN 116799038 A CN116799038 A CN 116799038A CN 202310696044 A CN202310696044 A CN 202310696044A CN 116799038 A CN116799038 A CN 116799038A
Authority
CN
China
Prior art keywords
epitaxial
grid
layer
pattern
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310696044.1A
Other languages
English (en)
Inventor
房育涛
蔡文必
叶念慈
张富钦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Sanan Integrated Circuit Co Ltd
Original Assignee
Xiamen Sanan Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Sanan Integrated Circuit Co Ltd filed Critical Xiamen Sanan Integrated Circuit Co Ltd
Priority to CN202310696044.1A priority Critical patent/CN116799038A/zh
Publication of CN116799038A publication Critical patent/CN116799038A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Recrystallisation Techniques (AREA)

Abstract

公开了一种外延结构及其制备方法，所述外延结构包括：硅衬底，所述硅衬底具有第一表面；外延层，所述外延层设置在所述第一表面；所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III‑V族材料。本公开的外延结构及其制备方法，能够利用该网格状裂纹释放热失配张应力，从而获得更厚更高质量的外延材料，减小高温外延生长时硅衬底翘曲。

Description

一种外延结构及其制备方法
技术领域
本公开涉及半导体技术领域，特别是涉及一种外延结构及其制备方法。
背景技术
III-V族半导体材料由于其具有直接带隙、禁带宽度大、击穿场强高、易于制备异质结结构、抗辐射、耐腐蚀热稳定性好等优良性能被广泛的用于发光器件和高频高功率电子器件的制作。以氮化镓器件为例，目前由于缺少高质量大尺寸的氮化镓衬底，氮化镓基器件薄膜通常是通过异质外延的生长方法制备在蓝宝石、碳化硅、硅等衬底上。
相较于蓝宝石和碳化硅衬底，硅衬底具有晶圆尺寸大、晶体质量高、热导率较好、单片价格低、衬底电导率易于调整等优点。同时硅衬底的制备和后续加工技术也是比较成熟的使得硅衬底成为目前用于氮化镓外延的一种重要衬底。硅衬底上异质生长III-V族材料薄膜时，由于外延薄膜和衬底之间存在较大的热失配，为了获得低翘曲的外延片需要在高温外延生长中存储足够的压应力补偿降温过程中热失配产生的张应力。例如，硅衬底上外延生长氮化镓时当存储压应力不足时会导致外延片表面出现裂纹从而影响外延片质量和良率。硅衬底在高温外延生长氮化镓时可以存储的压应力是有限的，过大的压应力会导致硅衬底发生塑性形变最终影响外延片的翘曲。
发明内容
为降低外延薄膜和衬底之间存在较大的热失配给外延结构质量带来的影响，本公开提供一种外延结构及其制备方法。
本公开的一方面，提供一种外延结构，其包括：
硅衬底，所述硅衬底具有第一表面；
外延层，所述外延层设置在所述第一表面；
所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III-V族材料。
本公开的一方面，提供一种外延结构，其包括：
硅衬底，所述硅衬底具有第一表面和背离所述第一表面的第二表面；
外延层，所述外延层设置在所述第一表面；
所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III-V族材料；
所述第二表面上设置有向所述第一表面方向凹陷的网格状图案，所述网格状裂纹在所述第二表面上的投影与所述网格状图案重合或重叠。
本公开的一方面，提供一种外延结构，其包括：
硅衬底，所述硅衬底具有第一表面；
外延层，所述外延层设置在所述第一表面；
所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III-V族材料；
所述硅衬底内部设置有网格状图案埋层，所述网格状裂纹在所述网格状图案埋层所在平面上的投影与所述网格状图案埋层重合或重叠。
本公开的一方面，提供一种外延结构的制备方法，包括如下步骤：
提供硅衬底，所述硅衬底具有第一表面和背离所述第一表面的第二表面，所述第二表面上设置有向所述第一表面方向凹陷的网格状图案；
在所述硅衬底的第一表面进行若干次子外延生长，在所述硅衬底的第一表面得到外延层，所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III-V族材料，所述网格状裂纹在所述第二表面上的投影与所述网格状图案重合或重叠。
本公开的一方面，提供一种外延结构的制备方法，包括如下步骤：
提供硅衬底，所述硅衬底具有第一表面，所述硅衬底内部设置有网格状图案埋层；
进行若干次外延生长，在所述硅衬底的第一表面得到外延层，在所述硅衬底的第一表面进行若干次子外延生长，得到外延层，所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III-V族材料；所述网格状裂纹在所述网格状图案埋层所在平面上的投影与所述网格状图案埋层重合或重叠。
本公开的外延层具有网格状裂纹，采用本公开的外延结构和外延结构的制备方法，由于网格状裂纹为有序的，外延层的失配张应力得到有序释放，并减小高温外延生长时硅衬底翘曲。
附图说明
图1是本公开的外延结构的制备流程示意图；
图2是本公开的另一种外延结构的制备流程示意图；
图3是本公开的外延层及其网格装裂纹的局部放大示意图；
图4是本公开的第一种外延结构的结构示意图；
图5是本公开的第二种外延结构的结构示意图；
图6是本公开的第三种外延结构的结构示意图；
其中1、硅衬底，11、网格状图案，12、第一硅片，13、第二硅片，2、氮化物缓冲层，21、第一氮化物薄膜，22、第一裂纹，23、第二氮化物薄膜，24、第二裂纹，3、器件功能层，31、HEMT器件功能层，32、第三裂纹，33、LED器件功能层，4、网格状裂纹，40、外延层，41、子外延层。
具体实施方式
以下结合附图及实施例对本公开作进一步详细说明；但本公开的一种外延结构及其制备方法不局限于这些实施方式。
本公开的一些实施方式，提供一种外延结构的制备方法，包括如下步骤：
提供硅衬底，所述硅衬底具有第一表面和背离所述第一表面的第二表面，所述第二表面上设置有向所述第一表面方向凹陷的网格状图案；
进行若干次外延生长，在所述硅衬底的第一表面得到外延层，所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III-V族材料，所述网格状裂纹在所述第二表面上的投影与所述网格状图案重合或重叠。所述重合是指所述网格状裂纹在所述第二表面上的投影与所述网格状图案大小、位置相同，所述重叠是指所述网格状裂纹在所述第二表面上的投影与所述网格状图案大小不相同，但部分相一致并叠加在一起。
本公开实施方式的外延结构的制备方法由于硅衬底在与外延生长的第一表面相背离的第二表面具有网格状图案，并且，由于网格状图案具有确定的图案，因此在外延生长时能诱导外延层沿着网格状图案生长，使在外延生长过程中热失配张应力释放得到有序控制，而不是使热失配张应力释放的释放呈现一种无序的状态并产生无序的裂纹，在第二表面设置相应的图案，也可以使外延生长更为有连续性，降低缺陷，不需要二次外延，节约工序。
外延生长过程中，外延层的生长中的热失配张应力是通过网格状图案控制得到释放的，外延层的网格状裂纹与网格状图案一一对应，因此，在一些实施方式中，所述网格状裂纹在所述第二表面上的投影完全落入所述网格状图案内，所述网格状裂纹在所述第二表面上的投影与所述网格状图案重叠。由于，在每一次的外延生长的开始，便会产生与网格状图案对应的网格状裂纹，因此，最终得到的外延层被这些网格状裂纹隔开，形成被所述网格状裂纹隔开的子外延层。
在一些实施方式中，所述网格状图案的网格单元为平行四边形，例如，在一些实施例中，所述网格状裂纹的网格单元为长方形、正方形等。为实现更好的应力释放效果和满足后期的芯片制程的要求。在一些实施方式中，所述网格单元中的两条对边之间的距离为100um-10mm。在一些实施方式中，所述网格状图案的深度为10-200um。在一些实施方式中，所述硅衬底为硅(111)硅片，所述网格状图案上的网格线被配置为沿所述硅衬底的<110>晶向延伸。因为Si(111)面的三次对称性有利于六方密排的(0001)面III-V族薄膜的外延生长。硅(111)衬底上异质外延生长III-V族薄膜的两个主要技术难点是：硅衬底和III-V族薄膜间存在巨大的热失配使得硅衬底上生长III-V族材料时翘曲难以控制且容易在外延片表面产生裂纹，受限于硅衬底在高温下的机械强度硅基氮化镓外延薄膜厚度一般小于6um，在高温外延生长III-V族材料时可以存储的压应力是有限的过大的压应力会导致硅衬底发生塑性形变最终影响外延片的翘曲。在一些实施方式中，例如硅衬底上生长III-V族薄膜时热失配张应力引起的外延薄膜的裂纹一般从边缘开始往衬底中心延伸且沿原子密排方向：[11 -2 0],[-1 2 -1 0],[2 -1-1 0]。在硅基III-V族外延中与III-V族薄膜热失配引起裂纹方向对应的硅(111)衬底晶向为<110>。为使更有序的控制热失配应力的释放，在一些实施方式中，所述网格状图案上的网格线被配置为沿所述第二表面的<110>晶向延伸。在一些实施方式中，所述网格单元具体为菱形。本公开的实施方式，可以根据需要制备的外延结构，灵活选择外延层的材料种类和结构。在一些实施方式中，外延层包括设置在所述硅衬底的第一表面的氮化物缓冲层。而在另在一些实施方式中，所述外延层包括设置在所述硅衬底第一表面的氮化物缓冲层和设置在所述氮化物缓冲层上的器件功能层。在一些实施方式中，氮化物缓冲层为由一组或多组AlN、AlGaN和GaN构成的叠层。在一些实施方式中，器件功能层为HEMT器件功能层，根据得到外延结构的阶段不同，例如可以是GaN和AlGaN异质结层，或者也可以是GaN和AlGaN异质结层和生长在GaN和AlGaN异质结层上的GaN帽层。在一些实施方式中，器件功能层为LED器件功能层。在一些实施方式中，LED器件功能层为InGaN和GaN多量子阱叠层。
在一些实施方式中，在所述硅衬底的第一表面生长得到外延可以进行若干次外延生长。在一些实施方式中，每一次外延生长的步骤包括：提供生长表面，在生长表面高温生长外延材料，降温诱导所述外延材料产生所述网格状裂纹。在一些实施方式中，第一次外延生长时，将第一表面作为生长表面，先高温生长一层外延材料，然后再降温使得生长的外延材料沿着由网格状图案对应产生网格状裂纹并使得外延材料热失配张应力在网格状裂处得到释放。在一些实施方式中，在后续的若干次外延生长过程中，则是以前一次产生外延材料的表面为生长表面，再生长一层外延材料，然后再降温使得生长的外延材料沿着由网格状图案对应产生网格状裂纹并使得外延材料热失配张应力在网格状裂纹处得到释放，后一次的网格状裂纹由于也是对应网格状图案诱导产生的，所以与前一次的网格状裂纹产生的位置对应，从然将外延材料隔开成若干个子层，最终得到的外延层是包括若干个由网格状裂纹隔开的子外延层。具体的，在一些实施方式中，在生长缓冲层的工艺中，在第一次外延生长时，在第一表面高温生长一层AlN材料，然后再降温使得生长的AlN材料沿着由网格状图案对应产生网格状裂纹并使得外延材料热失配张应力在网格状裂处得到释放。后续若干次外延生长的次数则是由AlN材料的厚度和工艺决定，即可以一次生长相应厚度的AlN材料再以AlN材料为生长表面继续生长其它材料(例如可以是一次或多次生长AlGaN，在AlGaN生长后再一次或多次生长GaN)，也可以通过多次生长一定厚度AlN材料后，再一次或多次生长AlGaN和一次或多次生长GaN。在一些实施方式中，采用上述工艺，缓冲层的生长，外延生长一个由AlN、AlGaN和GaN叠合的缓冲层，也可以外延生长多个AlN、AlGaN和GaN叠合的子层形成缓冲层。同样地，在一些实施方式中，采用上述工艺，外延生长器件功能层。以下以在硅衬底上外延生长GaN基HEMT外延片为例详细说明一具体实施例的制备流程。
在硅衬底上外延生长GaN基HEMT外延片的制备流程如图1所示，包括以下步骤：
(1)选择一片厚1000um，电阻率为0.01ohm.cm，具有硅(111)面的6寸硅衬底1，利用ICP刻蚀设备在硅衬底1背面(即所述第二表面)刻蚀出网格状图案11(如图1-b所示)，所述网格状图案11的刻蚀深度为100um，该网格状图案11的网格单元为平行四边形，具体为菱形，且网格单元中的两条对边之间的距离为2mm，网格单元的相邻边分别沿硅的[1-10]和[0-11]方向；用RCA方法清洗硅衬底1表面并甩干，以用于氮化物外延；
(2)利用MOCVD在1080℃高温下在上述硅衬底表面生长200nm的AlN层，再降温到1000℃生长300nm的Al0.75Ga0.25N，600nm的Al0.5Ga0.5N和800nm的Al0.2Ga0.8N层；接着降温到980℃生长1800nm的GaN层，得到第一氮化物薄膜21(如图1-c所示)；
(3)降温到200℃，利用硅衬底和氮化物降温热失配的张应力在上述第一氮化物薄膜22表面形成网格状的第一裂纹22(如图1-d所示)，以释放张应力；
(4)继续升温到1000℃生长20nm的AlN，300nm的Al0.5Ga0.5N，500nmAl0.2Ga0.8N和1800nm的GaN层，得到第二氮化物薄膜23(如图1-e所示)；
(5)降温到200℃，利用硅衬底和氮化物降温热失配的张应力在上述第二氮化物薄膜23表面形成网格状的第二裂纹24(如图1-f所示)，以释放张应力；
(6)利用MOCVD升温到1050℃继续在步骤(5)得到的氮化物缓冲层2(由第一氮化物薄膜21和第二氮化物薄膜23构成)上继续高温外延依次生长300nm的GaN、20nm的Al0.25Ga0.75N势垒层和3nm的GaN帽层，得到HEMT器件功能层31(如图1-g所示)；
(7)降温到室温，使得HEMT器件功能层31形成网格状的第三裂纹32(如图1-h所示)。
所述第一裂纹22、第二裂纹24和第三裂纹31上下对应，且所述第一裂纹22、第二裂纹24和第三裂纹31在所述第二表面上的投影重合，并完全落入所述网格状图案11内，因此，所述第一裂纹22、第二裂纹24和第三裂纹31合起来即构成所述网格状裂纹。
本公开的一些实施方式，提供一种外延结构的制备方法，包括如下步骤：
提供硅衬底，所述硅衬底具有第一表面，所述硅衬底内部设置有网格状图案埋层；
在所述硅衬底的第一表面进行若干次外延生长，得到外延层，所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III-V族材料；所述网格状裂纹在所述网格状图案埋层所在平面上的投影与所述网格状图案埋层重合或重叠。
与上述实施方式提供的外延结构的制备方法不同的是，本公开的这一些实施方式是通过在硅衬底内部设置有网格状图案埋层的方式，使得在外延生长时能诱导外延层沿着网格状图案生长，使在外延生长过程中热失配张应力释放得到有序控制，而不是使热失配张应力释放的释放呈现一种无序的状态并产生无序的裂纹。在硅衬底内部设置有网格状图案埋层的方式，也可以使外延生长更为有连续性，降低缺陷，不需要二次外延，节约工序。
具体的，在一些实施方式中，
所述硅衬底包括第一硅片和第二硅片，所述第二硅片具有所述第一表面和背离所述第一表面的第二表面，所述第一硅片具有第三表面，通过在所述第二表面设置有向所述第一表面方向凹陷的网格状图案将所述第二硅片的第二表面与所述第一硅片的第三表面叠合，使所述第二硅片的第二表面与所述第一硅片的第三表面之间产生的空隙形成所述网格状图案埋层。
在一些实施方式中，所述第二硅片为硅(111)硅片；在一些实施方式中，所述第二硅片和第一硅片为硅(111)硅片。
具体的，在一些实施方式中，所述硅衬底包括第一硅片和第二硅片，所述第二硅片具有所述第一表面和背离所述第一表面的第二表面，所述第一硅片具有第三表面和背离所述第三表面的第四表面，通过在所述第三表面设置有向所述第四表面方向凹陷的网格状图案；将所述第二硅片的第二表面与所述第一硅片的第三表面叠合，使所述第二硅片的第二表面与所述第一硅片的第三表面之间产生的空隙形成所述网格状图案埋层。在一些实施方式中，所述第二硅片和第一硅片为硅(111)硅片。以下以在硅衬底上外延生长GaN基LED外延片为例详细说明本公开一具体实施例的制备流程。
在硅衬底上外延生长GaN基LED外延片的制备流程如图2所示，包括以下步骤：
(1)选择一片厚度750um，N型掺杂电阻率为0.02ohm.cm，6寸具有硅(111)面的第一硅片12，然后利用ICP方法在该第一硅片12正面(即所述第三表面)刻蚀出网格状图案11(如图2-b所示)，所述网格状图案11的刻蚀深度为50um，所述网格状图案11的网格单元为平行四边形，具体为菱形，且所述网格单元中的两条对边之间的距离为1mm，所述网格单元的相邻边分别沿硅的[1-10]和[0-11]方向；用RCA方法清洗第一硅衬底12表面并甩干；
(2)选择一片厚度为200um的第二硅片13，该第二硅片13为6寸、具有硅(111)面的双抛衬底，将该第二硅片13的背面(即所述第二表面)与所述第一硅片12的正面(即所述第三表面)高温键合，得到内部设置有网格状图案埋层的硅衬底1(如图2-c所示)；将键合好的硅衬底1用RCA溶液清洗干净并甩干，以用于氮化物外延；
(3)利用MOCVD在1080℃高温下在上述硅衬底1正面(即所述第一表面)生长200nm的AlN层，再降温到1000℃生长300nmAl0.75Ga0.25N，400nm的Al0.5Ga0.5N和500nm的Al0.2Ga0.8N层；接着降温到980℃生长1800nm的GaN层，得到第一氮化物薄膜21(如图2-d所示)；
(4)降温到200℃，利用硅衬底1和氮化物降温热失配的张应力在上述第一氮化物薄膜22表面形成网格状的第一裂纹22(如图2-e所示)，以释放张应力；
(5)继续升温到1000℃生长20nm AlN，300nm的Al0.5Ga0.5N，500nmAl0.2Ga0.8N和2000nm的Si掺杂的N型GaN层，得到第二氮化物薄膜23(如图2-f所示)；
(6)降温到200℃，利用硅衬底1和氮化物降温热失配的张应力在上述第二氮化物薄膜23表面形成网格状的第二裂纹24(如图2-g)，以释放张应力；
(7)利用MOCVD升温到780℃继续在步骤(6)得到的氮化物缓冲层2(由第一氮化物薄膜21和第二氮化物薄膜23构成)上重复生长5个周期的In0.17Ga0.83N/GaN多量子阱层，其中GaN势垒层厚度12nm，In0.17Ga0.83N势阱层厚度3nm；接着生温到880℃生长150nm的Mg掺杂P型GaN帽层，得到LED器件功能层33(如图2-h所示)；
(8)降温到室温使得LED器件功能层33形成网格状的第三裂纹32(如图2-i所示)。
所述第一裂纹22、第二裂纹24和第三裂纹32上下对应，且所述第一裂纹22、第二裂纹24和第三裂纹32在所述第二表面上的投影重合，并完全落入所述网格状图案11内，因此，所述第一裂纹22、第二裂纹24和第三裂纹32合起来即构成所述网格状裂纹。
请参见图3、图4所示，在一些实施方式中，本公开的一种外延结构，包括：
硅衬底1，所述硅衬底1具有第一表面；
外延层40，所述外延层40设置在所述第一表面；
所述外延层40包括若干子外延层41和网格状裂纹4，所述若干子外延层41被配置为由所述网格状裂纹4隔开，所述外延层40的材料为III-V族材料。
本公开的实施方式中，网格状裂纹4为有序的结构。在一些实施方式中，外延层包括设置在所述硅衬底的第一表面的氮化物缓冲层。而在另在一些实施方式中，所述外延层40包括设置在所述硅衬1第一表面的氮化物缓冲层2和设置在所述氮化物缓冲层2上的器件功能层3，如图4所示。在一些实施方式中，氮化物缓冲层为由一组或多组AlN、AlGaN和GaN构成的叠层。在一些实施方式中，器件功能层为HEMT器件功能层，根据得到外延结构的阶段不同，例如可以是GaN和AlGaN异质结层，或者也可以是GaN和AlGaN异质结层和生长在GaN和AlGaN异质结层上的GaN帽层。在一些实施方式中，器件功能层为LED器件功能层。在一些实施方式中，LED器件功能层为InGaN和GaN多量子阱叠层。
本公开的实施方式，可以根据需要采用不同的外延结构，灵活选择外延层的材料种类和结构。在一些实施方式中，外延层包括设置在所述硅衬底的第一表面的氮化物缓冲层。而在另在一些实施方式中，在本实施例中，所述外延层40包括设置在所述硅衬底1第一表面的氮化物缓冲层2和设置在所述氮化物缓冲层2上的器件功能层3，如图1所示。在一些实施方式中，氮化物缓冲层为由一组或多组AlN、AlGaN和GaN构成的叠层。在一些实施方式中，该器件功能层为HEMT器件功能层，根据得到外延结构的阶段不同，例如可以是GaN和AlGaN异质结层，或者也可以是GaN和AlGaN异质结层和生长在GaN和AlGaN异质结层上的GaN帽层。在一些实施方式中，器件功能层为或LED器件功能层。在一些实施方式中，LED器件功能层为InGaN和GaN多量子阱叠层。
本公开的一种外延结构可以采用上述本公开的一种外延结构的制备方法制得后再对硅衬底进行减薄处理，去除硅衬底的网格状图案或网格状图案埋层，得到所述实施方式外延结构。由于外延生长过程中，外延层的生长中的热失配张应力是通过网格状图案控制得到释放的，外延层的网格状裂纹与网格状图案一一对应，因此，在一些实施方式中，所述网格状裂纹在所述网格状图案所在平面上的投影完全落入所述网格状图案内，所述网格状裂纹在所述网格状图案所在平面的投影与所述网格状图案重叠。由于在每一次的外延生长的开始，便会产生与网格状图案对应的网格状裂纹，因此，最终得到的外延层被这些网格状裂纹隔开，形成被所述网格状裂纹隔开的子外延层。由于外延生长过程中热失配张应力释放得到有序控制，而不是使热失配张应力释放的释放呈现一种无序的状态并产生无序的裂纹，因此采用本公开的实施方式的外延结构具有更少的缺陷(降低外延膜中位错密度、穿透位错)、更好的厚度均匀性并减少衬底翘曲。
请参见图3、图5所示，在一些实施方式中，对硅衬底不作减薄处理，本公开的一种外延结构，包括：
硅衬底1，所述硅衬底1具有第一表面和背离所述第一表面的第二表面；
外延层40，所述外延层40设置在所述第一表面；
所述外延层40包括若干子外延层41和网格状裂纹4，所述若干子外延层41被配置为由所述网格状裂纹4隔开，所述外延层40的材料为III-V族材料；
所述第二表面上设置有向所述第一表面方向凹陷的网格状图案11，所述网格状裂纹4在所述第二表面上的投影与所述网格状图案11重叠。
在一些实施方式中，所述网格状图案11的网格单元为平行四边形，例如，在一些实施例中，所述网格状裂纹的网格单元为长方形、正方形等。为实现更好的应力释放效果和满足后期的芯片制程的要求。在一些实施方式中，所述网格单元中的两条对边之间的距离为100um-10mm。在一些实施方式中，所述网格状图案的深度为10-200um。在一些实施方式中，所述硅衬底为硅(111)硅片，所述网格状图案上的网格线被配置为沿所述硅衬底的<110>晶向延伸。因为Si(111)面的三次对称性有利于六方密排的(0001)面GaNIII-V族薄膜的外延生长。硅(111)衬底上异质外延生长III-V族GaN基薄膜的两个主要技术难点是：硅衬底和III-V族氮化镓薄膜间存在巨大的热失配使得硅衬底上生长III-V族氮化镓材料时翘曲难以控制且容易在外延片表面产生裂纹，受限于硅衬底在高温下的机械强度硅基氮化镓外延薄膜厚度一般小于6um，在高温外延生长III-V族材料氮化镓时可以存储的压应力是有限的过大的压应力会导致硅衬底发生塑性形变最终影响外延片的翘曲。在一些实施方式中，例如硅衬底上生长III-V族薄膜时热失配张应力引起的外延薄膜的裂纹一般从边缘开始往衬底中心延伸且沿原子密排方向：[1 1 -2 0],[-1 2 -1 0],[2 -1-1 0]。在硅基III-V族外延中与III-V族薄膜热失配引起裂纹方向对应的硅(111)衬底晶向为<110>。为使更有序的控制热失配应力的释放，在一些实施方式中，所述网格状图案上的网格线被配置为沿所述第二表面的<110>晶向延伸。在一些实施方式中，所述网格单元具体为菱形，且所述网格单元中的两条对边之间的距离为100um-10mm。所述网格状图案的深度为10-200um。
请参见图3、图6所示，在一些实施方式中，对衬底不作减薄处理，本公开的一种外延结构，包括：
硅衬底1，所述硅衬底1具有第一表面；
外延层40，所述外延层40设置在所述第一表面；
所述外延层40包括若干子外延层41和网格状裂纹4，所述若干子外延层41被配置为由所述网格状裂纹4隔开，所述外延层40的材料为III-V族材料；
所述硅衬底1内部设置有网格状图案埋层，所述网格状裂纹4在所述网格状图案埋层所在平面上的投影与所述网格状图案埋层重叠。
具体的，在一些实施方式中，
在本实施例中，所述网格状裂纹4在所述网格状图案埋层所在平面上的投影与所述网格状图案埋层重叠，且所述网格状裂纹在所述网格状图案埋层所在平面上的投影完全落入所述网格状图案埋层内。
在本实施例中，所述硅衬底1包括第一硅片12和第二硅片13，所述第二硅片13具有所述第一表面和背离所述第一表面的第二表面，所述第一硅片12具有第三表面和背离第三表面的第四表面，
所述第二表面或所述第三表面上设置有凹陷的网格状图案，所述第二硅片的第二表面与所述第一硅片的第三表面叠合，使所述第二硅片的第二表面与所述第一硅片的第三表面之间产生的空隙形成所述网格状图案埋层。
在一些实施方式中，所述第二硅片为硅(111)硅片；在一些实施方式中，所述第二硅片和第一硅片为硅(111)硅片。
具体的，在一些实施方式中，通过在所述第三表面设置有向所述第四表面方向凹陷的网格状图案11；将所述第二硅片13的第二表面与所述第一硅片12的第三表面叠合，使所述第二硅片13的第二表面与所述第一硅片12的第三表面之间产生的空隙形成所述网格状图案埋层。在一些实施方式中，所述第二硅片13和第一硅片12为硅(111)硅片。
在一些实施方式中，外延层包括设置在所述硅衬底的第一表面的氮化物缓冲层。而在另在一些实施方式中，所述外延层40包括设置在所述硅衬1第一表面的氮化物缓冲层2和设置在所述氮化物缓冲层2上的器件功能层3，如图6所示。在一些实施方式中，氮化物缓冲层为由一组或多组AlN、AlGaN和GaN构成的叠层。在一些实施方式中，器件功能层为HEMT器件功能层，根据得到外延结构的阶段不同，例如可以是GaN和AlGaN异质结层，或者也可以是GaN和AlGaN异质结层和生长在GaN和AlGaN异质结层上的GaN帽层。在一些实施方式中，器件功能层为LED器件功能层。在一些实施方式中，LED器件功能层为InGaN和GaN多量子阱叠层。
在一些实施方式中，所述网格状图案11的网格单元为平行四边形，例如，在一些实施例中，所述网格状裂纹的网格单元为长方形、正方形等。为实现更好的应力释放效果和满足后期的芯片制程的要求。在一些实施方式中，所述网格单元中的两条对边之间的距离为100um-10mm。在一些实施方式中，所述网格状图案的深度为10-200um。在一些实施方式中，所述硅衬底为硅(111)硅片，所述网格状图案上的网格线被配置为沿所述硅衬底的<110>晶向延伸。因为Si(111)面的三次对称性有利于六方密排的(0001)面GaNIII-V族薄膜的外延生长。硅(111)衬底上异质外延生长III-V族GaN基薄膜的两个主要技术难点是：硅衬底和III-V族氮化镓薄膜间存在巨大的热失配使得硅衬底上生长III-V族氮化镓材料时翘曲难以控制且容易在外延片表面产生裂纹，受限于硅衬底在高温下的机械强度硅基氮化镓外延薄膜厚度一般小于6um，在高温外延生长III-V族材料氮化镓时可以存储的压应力是有限的过大的压应力会导致硅衬底发生塑性形变最终影响外延片的翘曲。在一些实施方式中，例如硅衬底上生长III-V族薄膜时热失配张应力引起的外延薄膜的裂纹一般从边缘开始往衬底中心延伸且沿原子密排方向：[1 1 -2 0],[-1 2 -1 0],[2 -1-1 0]。在硅基III-V族外延中与III-V族薄膜热失配引起裂纹方向对应的硅(111)衬底晶向为<110>。为使更有序的控制热失配应力的释放，在一些实施方式中，所述网格状图案上的网格线被配置为沿所述第二表面的<110>晶向延伸。在一些实施方式中，所述网格单元具体为菱形，且所述网格单元中的两条对边之间的距离为100um-10mm。所述网格状图案的深度为1-100um。
上述实施例方式用来进一步说明本公开的一种外延结构及其制备方法，但本公开并不局限于上述实施方式，凡是依据本公开的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本公开技术方案的保护范围内。

Claims (10)

1.一种外延结构，其特征在于，包括：
硅衬底，所述硅衬底具有第一表面和背离所述第一表面的第二表面，其中，所述第一表面为平面；
外延层，所述外延层设置在所述第一表面；
所述外延层包括若干子外延层和若干图案化裂纹，在背离所述硅衬底的方向上，所述若干子外延层均被配置为由所述图案化裂纹隔开。
2.根据权利要求1所述的外延结构，其特征在于，
所述第二表面上设置有向所述第一表面方向凹陷的图案，所述图案化裂纹在所述第二表面上的投影与所述图案重合或重叠。
3.根据权利要求1所述的外延结构，其特征在于，
所述硅衬底内部设置有图案埋层，所述图案化裂纹在所述图案埋层所在平面上的投影与所述图案埋层重合或重叠。
4.根据权利要求2所述的外延结构，其特征在于，所述硅衬底为硅(111)硅片，所述第二表面上设置的图案包括若干第一图案线，所述第一图案线被配置为沿所述硅衬底的<110>晶向延伸。
5.根据权利要求3所述的外延结构，其特征在于，所述硅衬底为硅(111)硅片，所述硅衬底内部设置的图案埋层中包括若干第一图案线，所述第一图案线被配置为沿所述硅衬底的<110>晶向延伸。
6.根据权利要求1至5任一项所述的外延结构，其特征在于，所述图案化裂纹为网格状图案化裂纹。
7.根据权利要求6所述的外延结构，其特征在于，所述图案化裂纹为菱形图案化裂纹，所述第二表面上设置的图案为菱形图案，所述菱形图案的网格单元的相邻边分别被配置为沿硅的[1-10]和[0-11]方向。
8.根据权利要求6所述的外延结构，其特征在于，所述图案化裂纹为菱形图案化裂纹，所述硅衬底内部设置的图案埋层为菱形图案埋层，所述菱形图案埋层的网格单元的相邻边分别被配置为沿硅的[1-10]和[0-11]方向。
9.根据权利要求1所述的外延结构，其特征在于，所述若干子外延层的材料均为III-V族材料。
10.根据权利要求1所述的外延结构，其特征在于，所述外延层包括设置在所述硅衬底第一表面的氮化物缓冲层和设置在所述氮化物缓冲层上的HEMT器件功能层或LED器件功能层。
CN202310696044.1A 2021-06-28 2021-06-28 一种外延结构及其制备方法 Pending CN116799038A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310696044.1A CN116799038A (zh) 2021-06-28 2021-06-28 一种外延结构及其制备方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202310696044.1A CN116799038A (zh) 2021-06-28 2021-06-28 一种外延结构及其制备方法
CN202110719527.XA CN113644126B (zh) 2021-06-28 2021-06-28 一种外延结构及其制备方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202110719527.XA Division CN113644126B (zh) 2021-06-28 2021-06-28 一种外延结构及其制备方法

Publications (1)

Publication Number Publication Date
CN116799038A true CN116799038A (zh) 2023-09-22

Family

ID=78416359

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110719527.XA Active CN113644126B (zh) 2021-06-28 2021-06-28 一种外延结构及其制备方法
CN202310696044.1A Pending CN116799038A (zh) 2021-06-28 2021-06-28 一种外延结构及其制备方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110719527.XA Active CN113644126B (zh) 2021-06-28 2021-06-28 一种外延结构及其制备方法

Country Status (1)

Country Link
CN (2) CN113644126B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114864380B (zh) * 2022-04-22 2025-02-21 江苏第三代半导体研究院有限公司 降低裂纹的外延方法及其外延片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4907929B2 (ja) * 2005-06-27 2012-04-04 株式会社東芝 電界効果型半導体装置及び電界効果型半導体装置の製造方法
JP2007048842A (ja) * 2005-08-08 2007-02-22 Toshiba Corp 窒化物半導体素子
KR100941305B1 (ko) * 2006-12-18 2010-02-11 주식회사 실트론 질화물 반도체 기판 및 그 제조 방법
EP2942802A1 (en) * 2014-05-07 2015-11-11 Nxp B.V. Semiconductor substrates and methods of fabricating the same
CN111682061B (zh) * 2020-05-18 2021-12-31 华为技术有限公司 氮化物外延片及其制备方法和半导体器件

Also Published As

Publication number Publication date
CN113644126B (zh) 2023-09-01
CN113644126A (zh) 2021-11-12

Similar Documents

Publication Publication Date Title
CN111261759B (zh) 一种氮化铝外延结构及其生长方法
US7186620B2 (en) Method of making substrates for nitride semiconductor devices
CN106374023B (zh) 生长在镓酸锂衬底上的非极性纳米柱led及其制备方法
CN110783167B (zh) 一种半导体材料图形衬底、材料薄膜及器件的制备方法
CN101771121A (zh) 一种SiC或Si衬底GaN基晶体的结构及其生长方法
EP2615628B1 (en) Method of growing nitride semiconductor layer
CN100592470C (zh) 硅基氮化物单晶薄膜的外延生长方法
KR102071034B1 (ko) 질화물 기판 제조 방법
CN101295636A (zh) 高晶体质量氮化物外延生长所用图形衬底的制备方法
CN113539786B (zh) 硅基氮化镓外延结构及其制备方法
CN109545933B (zh) 一种非极性图形化AlN/蓝宝石复合衬底及其制备方法
CN104409577A (zh) 一种GaN基LED外延有源区基础结构的外延生长方法
CN103489896B (zh) 氮化镓基半导体器件及其制造方法
KR20120126981A (ko) 무분극 질화물계 발광 소자 및 그 제조방법
CN113644126B (zh) 一种外延结构及其制备方法
CN104037290A (zh) 一种AlyInxGa1-x-yN薄膜的外延结构及生长方法
CN104078539A (zh) 降低氮化镓缺陷密度的成长方法
KR102591147B1 (ko) 비발광 3족 질화물 반도체 적층체를 제조하는 방법
CN105140364A (zh) 一种GaN发光器件及其制备方法
WO2021237528A1 (zh) Ⅲ族氮化物结构及其制作方法
CN105489724A (zh) 一种半极性led外延结构及其制备方法
CN212907772U (zh) 一种氮化镓外延芯片
KR102656083B1 (ko) 비발광 3족 질화물 반도체 적층체를 제조하는 방법
CN212209534U (zh) 一种氮化镓外延芯片
CN212907773U (zh) 一种氮化镓外延芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination