CN116759303B - 半导体结构的制作方法及半导体结构 - Google Patents
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Abstract
本公开提供了一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括，提供衬底；在衬底中形成字线沟槽；于所线沟槽的槽壁形成栅氧层；于字线沟槽中形成栅极导电层，栅极导电层覆盖部分所述栅氧层，栅极导电层的顶面形成凸面。本公开提供的半导体结构的制作方法形成的半导体结构中，栅极导电层的顶面为凸面，增加了栅极导电层的截面面积，减小了栅极导电层的电阻；且栅极导电层的顶面的边缘距离衬底的顶面最远，减小了以栅极导电层作为栅极形成的晶体管的栅漏交叠区域，以避免或减小栅诱导漏极泄漏电流，提高了晶体管的可靠性并减小晶体管的功率。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)体积小、集成度高、功耗低，随着动态随机存取存储器集成度提高，字线(WordLine，简称WL)的特征尺寸不断减小，甚至已经减小到10nm以下，字线的线宽减小直接导致字线电阻的急剧增大，同时字线的线宽减小还会导致栅诱导漏极泄漏电流(Gate Induced Drain Leakage，简称GIDL)增加，影响字线晶体管的可靠性。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供衬底；
在所述衬底中形成字线沟槽；
于所述字线沟槽的槽壁形成栅氧层；
于所述字线沟槽中形成栅极导电层，所述栅极导电层覆盖部分所述栅氧层，所述栅极导电层的顶面形成凸面。
根据本公开的一些实施例，所述字线沟槽包括第一沟槽以及形成于所述第一沟槽底部的第二沟槽；
形成于所述第一沟槽的侧壁的所述栅氧层的厚度大于形成于所述第二沟槽的槽壁的所述栅氧层的厚度。
根据本公开的一些实施例，所述第一沟槽的侧壁的所述栅氧层和所述第二沟槽的侧壁的所述栅氧层的内壁面平齐。
根据本公开的一些实施例，所述在所述衬底中形成字线沟槽，包括：
去除部分所述衬底，形成第一沟槽；
基于所述第一沟槽刻蚀部分所述衬底，在所述第一沟槽的下方形成所述第二沟槽，所述第一沟槽的槽宽大于所述第二沟槽的槽宽。
根据本公开的一些实施例，所述于所述字线沟槽的槽壁形成栅氧层，包括：
形成第一氧化层，所述第一氧化层至少覆盖所述第一沟槽的侧壁；
形成第二氧化层，所述第二氧化层覆盖所述第二沟槽的槽壁以及位于所述第一沟槽的侧壁的所述第一氧化层，所述第二氧化层和位于所述第一沟槽的侧壁的所述第一氧化层共同形成所述栅氧层。
根据本公开的一些实施例，所述于所述字线沟槽中形成栅极导电层，包括：
形成初始栅极导电层，所述初始栅极导电层部分填充所述字线沟槽，所述初始栅极导电层的顶面低于所述衬底的顶面；
在预定条件下，刻蚀所述初始栅极导电层的顶面，去除部分所述初始栅极导电层，形成所述凸面，被保留的所述初始栅极导电层形成所述栅极导电层。
根据本公开的一些实施例，沿所述衬底的厚度方向，所述凸面的最低点高于所述第二沟槽，且所述凸面的最高点低于所述衬底的顶面。
根据本公开的一些实施例，所述制作方法包括：
刻蚀所述初始栅极导电层时，所述初始栅极导电层的顶面的边缘的刻蚀速率大于所述初始栅极导电层的顶面的中心的刻蚀速率。
根据本公开的一些实施例，所述凸面为弧面，由所述弧面的边缘至所述弧面的中心，刻蚀速率逐渐减小。
根据本公开的一些实施例，所述制作方法，还包括：
形成阻挡层，所述阻挡层覆盖部分所述栅氧层，所述阻挡层位于所述栅极导电层的侧壁和所述栅氧层之间，以及所述栅极导电层的底壁和所述栅氧层之间。
根据本公开的一些实施例，所述形成阻挡层，还包括：
形成初始阻挡层，所述初始阻挡层覆盖所述栅氧层；
沿所述衬底的厚度方向，去除位于所述凸面的最低点以上的所述初始阻挡层，被保留的所述初始阻挡层形成阻挡层。
根据本公开的一些实施例，还包括：
形成隔离层，所述隔离层覆盖所述栅极导电层的顶面并填充所述字线沟槽的未被填充的区域，所述隔离层的顶面与所述衬底的顶面平齐。
本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
衬底；
字线沟槽，所述字线沟槽设置在所述衬底中，所述字线沟槽的槽壁设置有栅氧层；
栅极导电层，所述栅极导电层覆盖部分所述栅氧层，所述栅极导电层的顶面被设置成凸面。
根据本公开的一些实施例，所述字线沟槽包括第一沟槽以及设置于所述第一沟槽底部的第二沟槽；
覆盖所述第一沟槽的侧壁的所述栅氧层的厚度大于覆盖所述第二沟槽的槽壁的所述栅氧层的厚度。
根据本公开的一些实施例，所述第一沟槽的侧壁的所述栅氧层和所述第二沟槽的侧壁的所述栅氧层的内壁面平齐。
根据本公开的一些实施例，沿所述衬底的厚度方向，所述凸面的最低点高于所述第二沟槽，且所述凸面的最高点低于所述衬底的顶面。
根据本公开的一些实施例，所述半导体结构，还包括：
阻挡层，所述阻挡层覆盖部分所述栅氧层，所述阻挡层位于所述栅极导电层的侧壁和所述栅氧层之间，以及所述栅极导电层的底壁和所述栅氧层之间；
隔离层，所述隔离层覆盖所述栅极导电层的顶面并填充所述字线沟槽的未被填充的区域，所述隔离层的顶面与所述衬底的顶面平齐。
本公开实施例所提供的半导体结构的制作方法及半导体结构中，栅极导电层的顶面为凸面，增加了栅极导电层的截面面积，减小了栅极导电层的电阻；且栅极导电层的顶面的边缘距离衬底的顶面最远，减小了以栅极导电层作为栅极形成的晶体管的栅漏交叠区域，以避免或减小栅诱导漏极泄漏电流，提高了晶体管的可靠性并减小晶体管的功率。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
图2是根据一示例性实施例示出的形成栅极导电层的流程图。
图3是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
图4是根据一示例性实施例示出的衬底的示意图。
图5是根据一示例性实施例示出的形成字线沟槽的示意图。
图6是根据一示例性实施例示出的形成栅氧层的示意图。
图7是根据一示例性实施例示出的沉积导电材料的示意图。
图8是根据一示例性实施例示出的形成初始栅极导电层的示意图。
图9是根据一示例性实施例示出的形成栅极导电层的示意图。
图10是根据一示例性实施例示出的形成隔离层的示意图。
图11是根据一示例性实施例示出的形成第一掩膜的示意图。
图12是根据一示例性实施例示出的形成第一沟槽的示意图。
图13是根据一示例性实施例示出的形成第一氧化层的示意图。
图14是根据一示例性实施例示出的形成第二沟槽的示意图。
图15是根据一示例性实施例示出的形成第二氧化层的示意图。
图16是根据一示例性实施例示出的形成初始阻挡层的示意图。
图17是根据一示例性实施例示出的形成初始栅极导电层的示意图。
图18是根据一示例性实施例示出的形成栅极导电层的示意图
图19是根据一示例性实施例示出的形成阻挡层的示意图。
图20是根据一示例性实施例示出的形成隔离层的示意图。
附图标记：
10、衬底；20、字线沟槽；21、第一沟槽；22、第二沟槽；30、栅氧层；31、第一氧化层；32、第二氧化层；40、栅极导电层；41、初始栅极导电层；42、凸面；50、阻挡层；51、初始阻挡层；60、隔离层；71、第一掩膜；72、第二掩膜。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开提供了一种半导体结构的制作方法及半导体结构，栅极导电层的顶面为凸面，增加了栅极导电层的截面面积，减小了栅极导电层的电阻；且栅极导电层的顶面的边缘距离衬底的顶面最远，减小了以栅极导电层作为栅极形成的晶体管的栅漏交叠区域，以避免或减小栅诱导漏极泄漏电流，提高了晶体管的可靠性并减小晶体管的功率。
本公开示例性的实施例中提供一种半导体结构的制作方法，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，图4-图10为半导体结构的制作方法的各个阶段的示意图，下面结合图4-图10对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(Dynamic Random Access Memory，DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S110：提供衬底。
如图4所示，衬底10可以是半导体衬底，半导体衬底的材料可以包括硅(Si)、锗(Ge)、硅锗(GeSi)、碳化硅(SiC)中的一种或多种；也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)；或者，还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物等。根据需要，半导体衬底中可以掺杂部分杂质离子，杂质离子可以为n型杂质离子或p型杂质离子。
步骤S120：在衬底中形成字线沟槽。
如图5所示，参照图4，在衬底10中形成字线沟槽20，包括：去除部分衬底10，在衬底10中形成字线沟槽20，字线沟槽20沿平行于衬底10的顶面的方向延伸。在一些示例中，参照图5，沿衬底10的厚度方向，字线沟槽20可以包括相连的多个部分，每个部分可以具有相同或不同的尺寸。例如，沿衬底10的厚度方向，字线沟槽20可以包括两个以上不同尺寸的槽体。在另一些示例中，沿衬底10的厚度方向，字线沟槽20可以为上宽下窄的结构、上下等宽的结构或上窄下宽的结构。
步骤S130：于字线沟槽的槽壁形成栅氧层。
如图6所示，参照图5，通过原子层沉积工艺(Atomic Layer Deposition，ALD)或化学气相沉积工艺(Chemical Vapor Deposition，CVD)栅氧层30，栅氧层30覆盖字线沟槽20的侧壁和底壁，其中，栅氧层30的材料可以包括氧化硅或氮氧化硅中的至少一种。
在本实施例中，沿衬底10的厚度方向，覆盖字线沟槽20的侧壁的栅氧层30的厚度可以为上厚下薄、上下等厚或上薄下厚等结构。
步骤S140：于字线沟槽中形成栅极导电层，栅极导电层覆盖部分栅氧层，栅极导电层的顶面形成凸面。
如图9所示，参照图6，通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺((Physical Vapor Deposition，PVD)中的任一种沉积工艺沉积形成栅极导电层40，栅极导电层40覆盖部分栅氧层30并填充部分字线沟槽20。栅极导电层40的材料可以包括掺杂半导体材料，例如可以为掺杂多晶硅；栅极导电层40的材料还可以包括金属、导电金属氧化物或其它导电材料中的至少一种，例如，栅极导电层40的材料可以包括金属钛(Ti)、金属钨(W)、金属钌(Ru)或其导电金属氧化物中的一种。
根据电阻定律(law of resistance)可知，导体的电阻与其长度、电阻率成正比，与其横截面积成反比，栅极导电层作为字线主要的导电结构，在栅极导电层的材料、线宽、长度均相同的情况下，栅极导电层的截面面积越大，字线的电阻越小。沿垂直于字线的延伸方向的截面，本实施例将栅极导电层的顶面形成为凸面，增加了栅极导电层的截面面积，减小了字线的电阻。
本实施例形成的栅极导电层的顶面为凸面。也即，栅极导电层凸面的最低点为栅极导电层的顶面的边缘，换言之，栅极导电层的顶面的边缘距离衬底顶面最远。在晶体管(Ttransistor)的制程中，源区和漏区是自衬底顶面向衬底中进行离子注入而成，因此，以本实施例形成的栅极导电层作为栅极形成的晶体管，栅极和漏极形成的栅漏交叠区的范围更小，因此出现栅诱导漏极泄漏电流(也即GIDL电流)的可能性更低，本实施例在提高栅极导电层的截面面积的同时，提高了晶体管的可靠性并减小晶体管的功率。
根据一个示例性实施例，本实施例是对上述实施例说明，如图5所示，字线沟槽20包括第一沟槽21以及形成于第一沟槽21底部的第二沟槽22。第一沟槽21的槽宽可以大于第二沟槽22的槽宽，第一沟槽21和第二沟槽22的槽宽也可以相等，或者第一沟槽21的槽宽还可以小于第二沟槽22的槽宽。
如图6所示，参照图5，形成于第一沟槽21的侧壁的栅氧层30的厚度大于形成于第二沟槽22的槽壁的栅氧层30的厚度。
如图9所示沿衬底10的厚度方向，凸面42的最低点高于第二沟槽22，且凸面42的最高点低于衬底10的顶面，也即，栅极导电层40的顶面位于第一沟槽21中，栅极导电层40的顶面与第一沟槽21的槽壁之间设置的栅氧层30更厚。
以本实施例形成的栅极导电层作为栅极形成的晶体管，栅极和漏极通过更厚的栅氧层隔开，减小了晶体管的栅极和漏极之间载流子流动，进而避免或减小了栅诱导漏极泄漏电流，以本实施例形成的栅极导电层作为栅极形成的晶体管具有更好的可靠性和更低的功耗。
根据一个示例性实施例，本实施例是对上述实施例说明，如图6所示，参照图5，第一沟槽21的槽宽大于第二沟槽22的槽宽，第一沟槽21的侧壁的栅氧层30和第二沟槽22的侧壁的栅氧层30的内壁面平齐。
本实施例中用于形成栅极导电层的空间上下等宽，也即，本实施例增加覆盖第一沟槽的侧壁的栅氧层的厚度，但并未牺牲形成栅极导电层的空间，确保字线沟槽有足够的空间形成栅极导电层，避免了栅极导电层的顶面线宽过窄的问题。
根据一个示例性实施例，本实施例是对上述实施例中步骤S140的说明，如图2所示，于字线沟槽中形成栅极导电层，包括以下步骤：
步骤S141：形成初始栅极导电层，初始栅极导电层部分填充字线沟槽，初始栅极导电层的顶面低于衬底的顶面。
形成初始栅极导电层41包括：首先，如图7所示，参照图6，通过原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺((Physical Vapor Deposition，PVD)中的任一种沉积工艺沉积导电材料，导电材料填充字线沟槽20未被填充的部分并覆盖衬底10的顶面。然后，如图8所示，参照图7，通过回刻工艺去除覆盖衬底10顶面的导电材料并回刻去除位于字线沟槽20中的部分导电材料，被保留的导电材料形成初始栅极导电层41，初始栅极导电层41低于衬底10顶面预定距离。
步骤S142：在预定条件下，刻蚀初始栅极导电层的顶面，去除部分初始栅极导电层，形成凸面，被保留的初始栅极导电层形成栅极导电层。
本实施例中，在刻蚀初始栅极导电层41时，通过控制刻蚀工艺，以使初始栅极导电层41的顶面不同区域的刻蚀速率不同，以使栅极导电层40的顶面形成凸面42。
在一些实施例中，在刻蚀初始栅极导电层41时，通过控制刻蚀工艺，使得初始栅极导电层41的顶面的边缘的刻蚀速率大于初始栅极导电层41的顶面的中心的刻蚀速率。
在本实施例中，通过控制刻蚀工艺的刻蚀参数，以使自初始栅极导电层41边缘向中心的刻蚀速率逐渐减小，刻蚀形成的栅极导电层40的顶面形成的凸面42为弧面，弧面的最高点为栅极导电层40的顶面的中心。
本实施例的制作方法，将栅极导电层的顶面为弧面的制程难度更低，制程精度更加容易控制，形成的栅极导电层的合格率更高，能够提高半导体结构最终的良品率。
如图10所示，参照图9，本实施例还可以包括步骤：形成隔离层60，隔离层60覆盖栅极导电层40的顶面并填充字线沟槽20的未被填充的区域，隔离层60的顶面与衬底10的顶面平齐。
在一些实施例中，本实施例还可以包括步骤：在垂直于字线沟槽20的延伸方向的多个截面，可通过离子注入工艺在字线沟槽20两侧形成多组对称设置的源区和漏区，每组对称的源区和漏区以位于其之间的栅极导电层40作为栅极，形成一个晶体管，也即，沿着字线沟槽20的延伸方向形成多个串联的晶体管。
本实施例形成的半导体结构，栅极导电层40、阻挡层50、栅氧层30和隔离层60共同形成字线，字线位于字线沟槽20中并沿平行于衬底10的顶面的方向延伸，每条字线的栅极导电层40与多个晶体管的栅极相连。
如图3所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S210：提供衬底。
如图11所示，本实施例中提供的衬底10和上述实施例中步骤S110提供的衬底10相同。
步骤S220：去除部分衬底，形成第一沟槽。
如图12所示，参照图11，形成第一沟槽21包括：在衬底10顶面形成第一掩膜71，根据第一掩膜71刻蚀衬底10，将第一掩膜71的图案转移到衬底10中，在衬底10中形成第一沟槽21。
示例性的，刻蚀形成第一沟槽21的工艺为干法刻蚀，以三氯化硼(BCl3)或者氯气(Cl2)作为刻蚀气体，向刻蚀气体施加功率为100瓦～700瓦的射频偏压，刻蚀压力为5mTorr～20mTorr，刻蚀温度为20℃～100℃。
参照图12，刻蚀形成的第一沟槽21的槽宽为30nm～100nm，第一沟槽21的槽深为50nm～100nm。
在本实施例中，形成第一沟槽21之后，向第一沟槽21中注入磷酸氢二钠溶液清洗第一沟槽21的槽壁，以去除刻蚀副产物以及刻蚀过程残留的颗粒，以使第一沟槽21的槽壁平滑，以便后续在第一沟槽21中形成第一氧化层31。
步骤S230：形成第一氧化层，第一氧化层至少覆盖第一沟槽的侧壁。
如图13所示，通过原子层沉积工艺结合原位水汽生长(In-Situ SteamGeneration，ISSG)工艺形成第一氧化层31，第一氧化层31覆盖第一沟槽21的侧壁和底壁，第一氧化层31的材料可以包括氧化硅或氮氧化硅中的至少一种，第一氧化层31的厚度为5nm～15nm。
步骤S240：基于第一沟槽刻蚀第一氧化层和部分衬底，在第一沟槽的下方形成第二沟槽，第一沟槽的槽宽大于第二沟槽的槽宽。
如图14所示，参照图13，基于第一沟槽21刻蚀部分衬底10，包括：形成第二掩膜72，第二掩膜72覆盖衬底10的顶面以及位于第一沟槽21侧壁的第一氧化层31的顶面，基于第二掩膜72刻蚀去除位于第一沟槽21的底壁的第一氧化层31，暴露出部分衬底10，然后继续刻蚀去除被第一沟槽21的底壁暴露出的部分衬底10，在第一沟槽21的底部形成第二沟槽22，从而使得第一沟槽21的槽宽大于第二沟槽22的槽宽。
在本实施例中，通过干法刻蚀形成第二沟槽22，刻蚀气体和刻蚀参数与形成第一沟槽21的刻蚀气体和刻蚀参数相同。在本实施例中，第二沟槽22的槽深为50nm～100nm。
在本实施例中，形成第二沟槽22之后，向第二沟槽22中注入磷酸氢二钠溶液清洗第二沟槽22的槽壁，以去除刻蚀副产物以及刻蚀过程残留的颗粒，以使第二沟槽22的槽壁平滑，以便后续在第二沟槽22中形成第二氧化层32。
步骤S250：形成第二氧化层，第二氧化层覆盖第二沟槽的槽壁以及位于第一沟槽的侧壁的第一氧化层。
如图15所示，参照图14，第二氧化层32和位于第一沟槽21的侧壁的第一氧化层31共同形成栅氧层30，也即位于第一沟槽21的侧壁的栅氧层30包括第一氧化层31和第二氧化层32两层，而覆盖位于第二沟槽22的侧壁的栅氧层30仅包括第二氧化层32。
在本实施例中，可以通过原子层沉积工艺结合原位水汽生长工艺形成第二氧化层32，第二氧化层32的材料可以包括氧化硅或氮氧化硅中的至少一种，第一氧化层31和第二氧化层32的材料可以相同或不同，在本实施例中，第一氧化层31和第二氧化层32的材料均为二氧化硅，第二氧化层32的厚度为5nm～15nm。
步骤S260：形成初始阻挡层，初始阻挡层覆盖栅氧层。
如图16所示，参照图15，可以通过原子层沉积工艺或化学气相沉积工艺沉积阻挡材料，阻挡材料覆盖栅氧层30形成初始阻挡层51，初始阻挡层51的材料可以包括氮化硅或氮氧化硅中的至少一种。
在一个示例性实施例中，形成初始阻挡层51，包括：于反应腔中通入四氯化钛(TiCl4)气体，同时于反应腔中通入氨气(NH3)或氮气(N2)中的至少一种，通过化学气相沉积工艺，在栅氧层30的表面通过化学反应生长形成初始阻挡层51，初始阻挡层51的材料包括氮化钛，初始阻挡层51的厚度为2nm～10nm。然后，通过热退火处理初始阻挡层51，以提高氮化钛的阻挡能力。
步骤S270：于字线沟槽中形成栅极导电层，栅极导电层覆盖部分栅氧层，栅极导电层的顶面形成凸面。
同样的，本实施例中栅极导电层40的过程也是先形成初始栅极导电层41，再刻蚀初始栅极导电层41的顶面形成栅极导电层40，栅极导电层40的顶面为凸面42。本实施例形成初始栅极导电层41的过程和上述实施例中步骤S141的形成过程相同，在此不再赘述。
本实施例中，如图17、图18所示，栅极导电层40的材料包括金属钨或钨的导电金属氧化物。本实施例在形成凸面42时，将半导体结构置于反应腔中，采用高密度等离子体干法刻蚀，产生高密度、高能量的等离子体和自由基，对初始栅极导电层41的钨材料进行高速率、各向异性刻蚀。示例性的，本实施例中采用的高密度等离子体可以为感应耦合等离子体(InductanceCoupled Plasma，简称ICP)、变压器耦合等离子体(Transformer CoupledPlasma，简称TCP)等刻蚀工艺。
例如，本实施例中可以采用变压器耦合等离子体刻蚀形成凸面42，刻蚀参数为：腔体温度为20℃～50℃；刻蚀气压为3mTorr～50mTorr；用于增加等离子体能量的平板功率大于150瓦；射频偏压功率200瓦～700瓦之间；电极托盘的温度小于5℃；刻蚀气体包括六氟化硫、氯气或甲烷中的至少一种。在此参数下，可增大初始栅极导电层41的顶面的边缘的刻蚀速率，而初始栅极导电层41的顶面的中心的刻蚀速率接近于零，也即初始栅极导电层41的顶面的中心几乎不刻蚀。参照图18，本实施例形成的栅极导电层40的顶面的曲率最大，栅极导电层40的截面面积最小，栅极导电层40的电阻最小。在其它实施例中，还可以在刻蚀气体中添加部分氯气，氯气气体流量为150ml/min～300ml/min。
本实施例形成的栅极导电层40的顶面为弧面，弧面的位置最低点为栅极导电层40的顶面的边缘，弧面的最高点为栅极导电层40的顶面的中心，弧面的中心距离衬底10的顶面5nm～10nm，该弧面的中心与弧面的边缘的高度差值为5nm～10nm。
步骤S280：形成阻挡层。
如图19所示，参照图18，形成阻挡层50包括：沿衬底10的厚度方向，去除位于凸面42的最低点以上的初始阻挡层51，被保留的初始阻挡层51形成阻挡层50。阻挡层50覆盖部分栅氧层30，阻挡层50位于栅极导电层40的侧壁和栅氧层30之间，以及栅极导电层40的底壁和栅氧层30之间。
在本实施例中，可以向字线沟槽20中注入25℃～50℃的酸溶液，例如可以为稀硫酸或硫酸和过氧化氢的混合溶液，通过酸溶液溶解暴露在字线沟槽20中的初始阻挡层51，然后去除溶解了初始阻挡层51的酸溶液，被保留的初始阻挡层51形成阻挡层50，阻挡层50的顶面与栅极导电层40的顶面的边缘平齐。
步骤S290：形成隔离层，隔离层覆盖栅极导电层的顶面并填充字线沟槽的未被填充的区域，隔离层的顶面与衬底的顶面平齐。
在本实施例中，如图20所示，形成隔离层60，包括：首先，以四氯化硅(SiCl4)气体和氨气(NH3)作为气体源，通过物理气相沉积工艺(Physical Vapour Deposition，PVD)沉积氮化硅，氮化硅填充字线沟槽20未被填充的部分，并覆盖衬底10的顶面，通过化学机械研磨(Chemical Mechanical Polish，CMP)去除覆盖衬底10顶面的氮化硅，保留位于字线沟槽20中的氮化硅形成隔离层60，隔离层60的高度为15nm～30nm。
本实施例的制作方法，先形成第一沟槽和第一氧化层，再形成第二沟槽和第二氧化层，利用第一氧化层在第一沟槽中形成的图案形成刻蚀掩膜，降低了形成第二沟槽的难度；且本实施例中位于第一沟槽侧壁的栅氧层包括第一氧化层和第二氧化层两层，而位于第二沟槽的侧壁的栅氧层仅包括第二氧化层单层，确保位于第一沟槽侧壁的栅氧层的厚度更大，避免避免晶体管产生GIDL电流。
如图10或如图20所示，本公开一示例性的实施例提供一种半导体结构，半导体结构包括：衬底10、设置在衬底10中的字线沟槽20以及设置在字线沟槽20的槽壁的栅氧层30。半导体结构还包括栅极导电层40，栅极导电层40设置在字线沟槽20中，栅极导电层40覆盖部分栅氧层30，栅极导电层40的顶面被设置成凸面42。
如图10或如图20所示，参照图5，在一些实施例中，字线沟槽20包括第一沟槽21以及设置于第一沟槽21底部的第二沟槽22，且覆盖第一沟槽21的侧壁的栅氧层30的厚度大于覆盖第二沟槽22的槽壁的栅氧层30的厚度。
如图10或如图20所示，参照图5、图6、图15，第一沟槽21的侧壁的栅氧层30和第二沟槽22的侧壁的栅氧层30的内壁面平齐。
沿衬底10的厚度方向，凸面42的最低点高于第二沟槽22，且凸面42的最高点低于衬底10的顶面。
如图20所示，在一些实施例中，半导体结构还包括阻挡层50，阻挡层50覆盖部分栅氧层30，阻挡层50位于栅极导电层40的侧壁和栅氧层30之间，以及栅极导电层40的底壁和栅氧层30之间。
如图10或如图20所示，在一些实施例中，半导体结构还包括隔离层60，隔离层60覆盖栅极导电层40的顶面并填充字线沟槽20的未被填充的区域，隔离层60的顶面与衬底10的顶面平齐。
本实施例的半导体结构，栅极导电层的截面面积大，减小了栅极导电层的电阻，提高了半导体器件的电性能；且栅极导电层的顶面的边缘距离衬底的顶面较远，减小了以栅极导电层作为栅极的晶体管的栅漏交叠区域，并在栅极导电层的顶面与衬底之间设置更厚的栅氧层，提高了晶体管的可靠性并减小晶体管的功率。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (11)
1.一种半导体结构的制作方法，其特征在于，
所述半导体结构的制作方法包括：
提供衬底；
在所述衬底中形成字线沟槽；
于所述字线沟槽的槽壁形成栅氧层；
于所述字线沟槽中形成栅极导电层，所述栅极导电层覆盖部分所述栅氧层，所述栅极导电层的顶面形成凸面；
所述字线沟槽包括第一沟槽以及形成于所述第一沟槽底部的第二沟槽；
形成于所述第一沟槽的侧壁的所述栅氧层的厚度大于形成于所述第二沟槽的槽壁的所述栅氧层的厚度；
所述第一沟槽的侧壁的所述栅氧层和所述第二沟槽的侧壁的所述栅氧层的内壁面平齐；
所述在所述衬底中形成字线沟槽，包括：
去除部分所述衬底，形成第一沟槽；
基于所述第一沟槽刻蚀部分所述衬底，在所述第一沟槽的下方形成所述第二沟槽，所述第一沟槽的槽宽大于所述第二沟槽的槽宽；
所述于所述字线沟槽的槽壁形成栅氧层，包括：
形成第一氧化层，所述第一氧化层至少覆盖所述第一沟槽的侧壁；
形成第二氧化层，所述第二氧化层覆盖所述第二沟槽的槽壁以及位于所述第一沟槽的侧壁的所述第一氧化层，所述第二氧化层和位于所述第一沟槽的侧壁的所述第一氧化层共同形成所述栅氧层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，
所述于所述字线沟槽中形成栅极导电层，包括：
形成初始栅极导电层，所述初始栅极导电层部分填充所述字线沟槽，所述初始栅极导电层的顶面低于所述衬底的顶面；
在预定条件下，刻蚀所述初始栅极导电层的顶面，去除部分所述初始栅极导电层，形成所述凸面，被保留的所述初始栅极导电层形成所述栅极导电层。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，
沿所述衬底的厚度方向，所述凸面的最低点高于所述第二沟槽，且所述凸面的最高点低于所述衬底的顶面。
4.根据权利要求2所述的半导体结构的制作方法，其特征在于，
所述制作方法包括：
刻蚀所述初始栅极导电层时，所述初始栅极导电层的顶面的边缘的刻蚀速率大于所述初始栅极导电层的顶面的中心的刻蚀速率。
5.根据权利要求2所述的半导体结构的制作方法，其特征在于，
所述凸面为弧面，由所述弧面的边缘至所述弧面的中心，刻蚀速率逐渐减小。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，
所述制作方法，还包括：
形成阻挡层，所述阻挡层覆盖部分所述栅氧层，所述阻挡层位于所述栅极导电层的侧壁和所述栅氧层之间，以及所述栅极导电层的底壁和所述栅氧层之间。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，
所述形成阻挡层，还包括：
形成初始阻挡层，所述初始阻挡层覆盖所述栅氧层；
沿所述衬底的厚度方向，去除位于所述凸面的最低点以上的所述初始阻挡层，被保留的所述初始阻挡层形成阻挡层。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，
所述制作方法，还包括：
形成隔离层，所述隔离层覆盖所述栅极导电层的顶面并填充所述字线沟槽的未被填充的区域，所述隔离层的顶面与所述衬底的顶面平齐。
9.一种半导体结构，其特征在于，
所述半导体结构包括：
衬底；
字线沟槽，所述字线沟槽设置在所述衬底中，所述字线沟槽的槽壁设置有栅氧层；
栅极导电层，所述栅极导电层覆盖部分所述栅氧层，所述栅极导电层的顶面被设置成凸面；
所述字线沟槽包括第一沟槽以及设置于所述第一沟槽底部的第二沟槽；
覆盖所述第一沟槽的侧壁的所述栅氧层的厚度大于覆盖所述第二沟槽的槽壁的所述栅氧层的厚度；
所述第一沟槽的侧壁的所述栅氧层和所述第二沟槽的侧壁的所述栅氧层的内壁面平齐。
10.根据权利要求9所述的半导体结构，其特征在于，
沿所述衬底的厚度方向，所述凸面的最低点高于所述第二沟槽，且所述凸面的最高点低于所述衬底的顶面。
11.根据权利要求9所述的半导体结构，其特征在于，
所述半导体结构，还包括：
阻挡层，所述阻挡层覆盖部分所述栅氧层，所述阻挡层位于所述栅极导电层的侧壁和所述栅氧层之间，以及所述栅极导电层的底壁和所述栅氧层之间；
隔离层，所述隔离层覆盖所述栅极导电层的顶面并填充所述字线沟槽的未被填充的区域，所述隔离层的顶面与所述衬底的顶面平齐。
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| CN116759303A (zh) | 2023-09-15 |
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Legal Events
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| GR01 | Patent grant | ||
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