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CN116635836B - 存储器系统 - Google Patents

存储器系统

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CN116635836B
CN116635836B CN202080107894.8A CN202080107894A CN116635836B CN 116635836 B CN116635836 B CN 116635836B CN 202080107894 A CN202080107894 A CN 202080107894A CN 116635836 B CN116635836 B CN 116635836B
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buffer
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菅原昭雄
藤生政树
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Kioxia Corp
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Abstract

本发明的一实施方式的存储器系统包括：第1芯片，包含第1平面、以及第1输入输出电路；以及控制器，能够发出用于控制第1芯片的指令。第1平面包含：第1存储单元阵列；以及第1锁存电路，能够存储从第1存储单元阵列读出的第1读出数据。第1输入输出电路包含能够从第1锁存电路取入第1读出数据的第1FIFO电路。控制器可于在第1平面中执行读出动作的期间内，向第1芯片发送第1指令，所述第1指令命令第1读出数据从第1锁存电路向第1FIFO电路的取入。

Description

存储器系统
技术领域
实施方式涉及一种存储器系统、以及存储器系统中包含的半导体存储装置。
背景技术
作为半导体存储装置，已知有包含NAND型闪速存储器的存储器系统。
[背景技术文献]
[专利文献]
专利文献1：美国专利申请案公开第2019/0080763号说明书
发明内容
[发明要解决的问题]
提供一种能够将动作高速化的存储器系统。
[解决问题的技术手段]
一实施方式的存储器系统包括：第1芯片，包含第1平面、以及第1输入输出电路；以及控制器，能够发出用于控制第1芯片的指令。第1平面包含：第1存储单元阵列，具有多个第1存储单元晶体管；以及第1锁存电路，能够存储从第1存储单元阵列读出的第1读出数据。第1输入输出电路包含能够从第1锁存电路取入第1读出数据的第1FIFO电路。控制器可于在第1平面中执行读出动作的期间内，向第1芯片发送第1指令，所述第1指令命令第1读出数据从第1锁存电路向第1FIFO电路的取入。
附图说明
图1是第1实施方式的存储器系统的方块图。
图2是第1实施方式的存储器系统中包含的半导体存储装置的方块图。
图3是第1实施方式的存储器系统中包含的半导体存储装置内的NAND芯片的方块图。
图4是着眼于平面来表示第1实施方式的存储器系统中包含的NAND芯片的构成的方块图。
图5是第1实施方式的存储器系统中包含的平面内的存储单元阵列的电路图。
图6是着眼于输入输出电路及缓存器来表示第1实施方式的存储器系统中包含的NAND芯片的构成的方块图。
图7是表示第1实施方式的存储器系统中包含的输入输出电路内的FIFO(first Infirst Out，先进先出)电路的一例的方块图。
图8是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图9是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图10是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图11是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图12是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图13是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图14是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图15是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图16是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图17是表示第1实施方式的存储器系统的读出动作的指令序列的一例的图。
图18是着眼于输入输出电路及缓存器来表示第2实施方式的存储器系统中包含的NAND芯片的构成的方块图。
图19是表示第2实施方式的存储器系统的读出动作的指令序列的一例的图。
图20是表示第2实施方式的存储器系统的读出动作的指令序列的一例的图。
图21是表示第2实施方式的存储器系统的读出动作的指令序列的一例的图。
图22是表示第2实施方式的存储器系统的读出动作的指令序列的一例的图。
图23是表示第2实施方式的存储器系统的读出动作的指令序列的一例的图。
图24是着眼于输入输出电路及缓存器来表示第3实施方式的存储器系统中包含的NAND芯片的构成的方块图。
图25是说明第3实施方式的存储器系统的读出动作的数据流的概要的图。
图26是表示第3实施方式的存储器系统的读出动作的指令序列的一例的图。
图27是表示第3实施方式的存储器系统的读出动作的指令序列的一例的图。
图28是表示第3实施方式的存储器系统的读出动作的指令序列的一例的图。
图29是表示第3实施方式的存储器系统的读出动作的指令序列的一例的图。
图30是着眼于输入输出电路及缓存器来表示第4实施方式的存储器系统中包含的NAND芯片的构成的方块图。
图31是表示第4实施方式的存储器系统的读出动作的指令序列的一例的图。
图32是表示第4实施方式的存储器系统的读出动作的指令序列的一例的图。
图33是表示第4实施方式的存储器系统的读出动作的指令序列的一例的图。
图34是表示第4实施方式的存储器系统的读出动作的指令序列的一例的图。
图35是表示第4实施方式的存储器系统的读出动作的指令序列的一例的图。
图36是表示第5实施方式的存储器系统的读出动作的指令序列的一例的图。
图37是表示第5实施方式的存储器系统的读出动作的指令序列的一例的图。
图38是表示第5实施方式的存储器系统的读出动作的指令序列的一例的图。
图39是表示比较例的NAND芯片的动作的图。
图40是表示第1实施方式的存储器系统中包含的NAND芯片的动作的图。
具体实施方式
以下，对于实施方式，参照图式进行说明。在进行该说明时，在所有图中，对共通的部分标注共通的参考符号。
1.第1实施方式
对于第1实施方式的存储器系统进行说明。以下，作为半导体存储装置，举出包含NAND型闪速存储器(以下记述为「NAND芯片」)的存储器系统为例进行说明。
1.1构成
1.1.1存储器系统的整体构成
对于本实施方式的存储器系统的整体构成，使用图1进行说明。图1是本实施方式的存储器系统的方块图。
存储器系统100包含半导体存储装置200、以及存储器控制器300。存储器系统100被主机装置(以下简单记述为「主机」)400控制。存储器系统100进行基于从主机400接到收的请求信号的处理。存储器系统100为例如SSD(solid state drive，固态硬盘)、USB(Universal Serial Bus，通用串行总线)存储器、MMC(Multi-Media Card，多媒体卡)、或SDTM卡。主机400为例如数字相机或个人计算机。
半导体存储装置200例如包含I/F芯片、以及NAND芯片，非易失地存储数据。NAND芯片可在半导体存储装置200内设置多个。另外，I/F芯片可省略。此时，NAND芯片作为半导体存储装置发挥功能。半导体存储装置200被存储器控制器300控制。另外，半导体存储装置200可在存储器系统100内设置多个。此时，多个半导体存储装置200通过存储器控制器300的控制，可分别独立地动作。
存储器控制器300从主机400经过主总线接收请求信号。主总线的类型和经过主总线传送的请求信号取决于应用于存储器系统100的应用程序。在存储器系统100为SSD的情况下，作为主总线，使用例如SAS(Serial Attached SCSI，序列式SCSI)、SATA(Serial ATA，串行ATA)、PCIeTM(Programmable Communications Interface Express，快速可编程通信接口)、或UFS(Universal Flash Storage，通用闪速存储)规格的接口。在存储器系统100为USB存储器的情况下，使用USB作为主总线。在存储器系统100为MMC的情况下，使用eMMC规格的接口作为主总线。在存储器系统100为SDTM卡的情况下，使用SDTM规格的接口作为主总线。
存储器控制器300基于从主机400接收到的请求信号，控制半导体存储装置200。因此，存储器控制器300经过NAND总线与半导体存储装置200连接。NAND总线进行按照NAND接口的信号的收发。该信号的具体例为芯片启用信号CEn、指令锁存启用信号CLE、地址锁存启用信号ALE、写启用信号WEn、读取启用信号REn及RE、写保护信号WPn、数据选通讯号DQS及DQSn、输入输出信号DQ、以及就绪/忙碌信号RBn。
信号CEn是用于将半导体存储装置200内的NAND芯片设为启用的信号，在例如低(“L”)电平时断言。另外，「断言」意味着信号(或逻辑)设为有效(Active)的状态。信号CLE是表示信号DQ为指令的信号，在例如高(“H”)电平时断言。信号ALE是表示信号DQ为地址的信号，在例如“H”电平时断言。信号WEn是用于向半导体存储装置200内取入接收到的信号的信号，在例如“L”电平时断言。每当WEn被触发时，半导体存储装置200取入信号DQ。信号REn及RE是用于存储器控制器300从半导体存储装置200读出数据的信号。信号REn是信号RE的反转信号。每当信号REn及RE被触发时，半导体存储装置200向存储器控制器300输出信号DQ。信号WPn是用于禁止半导体存储装置200的写入或抹除的信号，在例如“L”电平时断言。信号CEn、CLE、ALE、WEn、REn、RE、以及WPn从存储器控制器300发送到半导体存储装置200。
信号DQS及DQSn是为了控制信号DQ的收发的定时而使用。信号DQSn是信号DQS的反转信号。例如，在数据的写入时，将信号DQS以及信号DQSn与写入数据DQ一起从存储器控制器300发送到半导体存储装置200。半导体存储装置200与信号DQS以及信号DQSn同步地接收写入数据DQ。另外，在数据的读出时，将信号DQS以及信号DQSn与读出数据DQ一起从半导体存储装置200发送到存储器控制器300。信号DQS以及信号DQSn基于所述的信号REn产生。存储器控制器300与信号DQS以及信号DQSn同步地接收读出数据DQ。
输入输出信号DQ例如为8比特的信号(以下，在区别8个信号DQ的情况下，分别记述为DQ0～DQ7，于不区别的情况下，简单记述为信号DQ)。输入输出信号DQ是在半导体存储装置200与存储器控制器300中间收发的数据的实体，例如为指令CMD、地址ADD、写入数据或读出数据DAT、以及状态信息STS。
信号RBn是表示半导体存储装置200内的NAND芯片为忙碌状态或就绪状态的信号，在例如NAND芯片为忙碌状态时设为“L”电平。在信号RBn为就绪状态的情况下，NAND芯片可从存储器控制器300接收指令，在信号RBn为忙碌状态的情况下，NAND芯片无法从存储器控制器300接收指令。信号RBn从半导体存储装置200发送到存储器控制器300。
存储器控制器300包含：主机接口电路(主机I/F)310、存储器接口电路(存储器I/F)320、ROM(read only memory，只读存储器)330、CPU(central processing unit，中央处理单元)340、以及RAM(random access memory，随机存取存储器)350。
主机接口电路310经过主总线与主机400连接，掌管存储器控制器300与主机400的通讯。
存储器接口电路320经过NAND总线与半导体存储装置200连接，掌管存储器控制器300与半导体存储装置200的通讯。
ROM 330存储用于存储器控制器300执行各种动作、以及主机接口电路310及存储器接口电路320的功能的一部分的固件(程序)。固件构成为可使存储器控制器300进行记述为各实施方式的动作。
CPU 340控制存储器控制器300整体的动作。例如，CPU 340在从主机400接收到与读出相关的请求信号时，基于其，向存储器接口电路320发出向半导体存储装置200的读出指令。CPU 340在从主机400接收到与写入相关的请求信号时，也进行相同的动作。
RAM 350作为CPU 340的作业区域而使用。RAM 350为例如DRAM或SRAM等半导体存储器。RAM 350存储例如所述的固件。所述的固件在例如存储器系统100的接通电源后立即由存储器控制器300加载到RAM 350。
1.1.2半导体存储装置200的构成
对于半导体存储装置200的构成，使用图2进行说明。图2是本实施方式的存储器系统100中包含的半导体存储装置200的方块图。
半导体存储装置200包含I/F芯片210、NAND芯片0(CP0)、以及NAND芯片1(CP1)。I/F芯片210经过NAND总线与存储器控制器300连接，掌管存储器控制器300与NAND芯片0(CP0)以及NAND芯片1(CP1)的通讯。NAND芯片0(CP0)以及NAND芯片1(CP1)是NAND型闪速存储器。以下，有时分别将「NAND芯片0」简单记述为「芯片0」，将「NAND芯片1」简单记述为「芯片1」。另外，设置于半导体存储装置200内的NAND芯片的个数不限定于2个，可为1个，也可多于2个。NAND芯片0(CP0)以及NAND芯片1(CP1)被存储器控制器300控制。NAND芯片0(CP0)以及NAND芯片1(CP1)连接于共通的数据总线DB。另外，NAND芯片未必必须通过共通的数据总线DB连接，只要为在1个数据总线DB连接有多个NAND芯片的构成即可。
存储器控制器300可就每一NAND芯片发送不同的信号CEn，也可对多个NAND芯片发送共通的信号CEn。例如，在就每一NAND芯片发送不同的信号CEn的情况下，信号CEn包含与NAND芯片0(CP0)以及NAND芯片1(CP1)分别对应的信号CEn1以及CEn2。另外，在对多个NAND芯片发送共通的信号CEn的情况下，NAND芯片基于信号CEn与指定NAND芯片的地址而被选择。信号RBn包含与NAND芯片0(CP0)以及NAND芯片1(CP1)分别对应的信号RBn1及RBn2。另外，信号RBn的个数可与设置于半导体存储装置200内的NAND芯片的个数设为相同数量。
I/F芯片210从存储器控制器300接收信号CEn1、CEn2、CLE、ALE、WEn、REn、RE、WPn、DQS、DQSn、以及DQ。I/F芯片210将接收到的信号CLE、ALE、WEn、REn、RE、WPn、DQS、DQSn、以及DQ经过数据总线DB发送到NAND芯片0(CP0)以及NAND芯片1(CP1)。I/F芯片210将接收到的信号CEn1发送到NAND芯片0(CP0)。I/F芯片210将接收到的信号CEn2发送到NAND芯片1(CP1)。
I/F芯片210从NAND芯片0(CP0)以及NAND芯片1(CP1)接收信号DQS、DQSn、以及DQ。I/F芯片210将接收到的信号DQS、DQSn、以及DQ发送到存储器控制器300。
NAND芯片0(CP0)将信号RBn1发送到存储器控制器300。NAND芯片1(CP1)将信号RBn2发送到存储器控制器300。
向NAND芯片0(CP0)以及NAND芯片1(CP1)中所选择的1个写入数据。另外，从NAND芯片0(CP0)以及NAND芯片1(CP1)中所选择的1个读出数据。
1.1.3NAND芯片0(CP0)的构成
对于NAND芯片0(CP0)的构成，使用图3进行说明。图3是本实施方式的存储器系统100中包含的半导体存储装置200内的NAND芯片0(CP0)的方块图。另外，虽然在图3中，以箭头线表示各块间的连接的一部分，但块间的连接不限定于此。以下，对于NAND芯片0(CP0)进行说明，但NAND芯片1(CP1)也具有相同的构成。
NAND芯片0(CP0)包含：输入输出电路10、缓存器20、定序器30、电压产生电路40、以及平面0～平面3(PL0～PL3)。
输入输出电路10从存储器控制器300接收信号CEn1、CLE、ALE、WEn、REn、RE、以及WPn。输入输出电路10在与存储器控制器300中间收发信号DQS、DQSn、以及DQ。输入输出电路10向存储器控制器300发送信号RBn1。
缓存器20包含状态缓存器21、地址缓存器22、以及指令缓存器23。状态缓存器21暂时存储例如数据的写入、读出、以及抹除动作的状态信息STS。地址缓存器22暂时存储经过输入输出电路10从存储器控制器300接收到的地址ADD。在该地址ADD中包含行地址RA以及列地址CA。指令缓存器23暂时存储经过输入输出电路10从存储器控制器300接收到的指令CMD。
定序器30控制NAND芯片0(CP0)整体的动作。定序器30从指令缓存器23接收指令CMD。定序器30基于接收到的指令CMD，控制输入输出电路10、状态缓存器21、电压产生电路40、以及平面0～平面3(PL0～PL3)，执行写入、读出、以及抹除动作等。
电压产生电路40从NAND芯片0(CP0)的外部接收电源电压，基于定序器30的控制从电源电压产生各种电压。电压产生电路40将产生的电压施加于平面0～平面3(PL0～PL3)。
平面0～平面3(PL0～PL3)被定序器30独立地控制。平面0～平面3(PL0～PL3)是进行下述的数据向存储单元晶体管的写入、以及下述的数据从存储单元晶体管的读出的单元。平面0～平面3(PL0～PL3)在写入数据时，经过输入输出电路10从存储器控制器300接收写入数据DAT。另外，平面0～平面3(PL0～PL3)在读出资料时，将所读出的数据DAT经过输入输出电路10发送到存储器控制器300。
对于平面0(PL0)的构成，使用图4进行说明。图4是着眼于平面0(PL0)来表示本实施方式的存储器系统100中包含的NAND芯片0(CP0)的构成的方块图。以下，对于平面0(PL0)进行说明，但平面1(PL1)、平面2(PL2)、以及平面3(PL3)也具有相同的构成。另外，在图4中，省略状态缓存器21、指令缓存器23、以及平面1～平面3(PL1～PL3)。
平面0(PL0)包含存储单元阵列51A、行解码器52A、感测放大器53A、数据缓存器54A、以及列解码器55A。
存储单元阵列51A具有包含与行及列建立对应关系的非易失性存储单元晶体管的多个块BLK(BLK0～BLKn，其中n为1以上的自然数)。另外，存储单元阵列51A内的块BLK的个数为任意。对于存储单元阵列51A的细节，在后文描述。对存储单元阵列51A从电压产生电路40施加电压。
行解码器52A被定序器30控制。行解码器52A从地址缓存器22接收行地址RA。行解码器52A将接收到的行地址RA解码，基于解码结果，对所选择的存储单元晶体管施加从电压产生电路40供给的电压。
感测放大器53A被定序器30控制。对感测放大器53A从电压产生电路40施加电压。感测放大器53A在读出数据时，感测从存储单元阵列51A读出的数据DAT。感测放大器53A将所读出的数据DAT发送到数据缓存器54A。另外，感测放大器53A在写入资料时，将写入数据DAT发送到存储单元阵列51A。
数据缓存器54A被定序器30控制。对数据缓存器54A从电压产生电路40施加电压。数据缓存器54A包含未图示的多个锁存电路。锁存电路存储写入数据以及读出数据DAT。例如，在写入数据时，数据缓存器54A暂时存储从输入输出电路10接收到的写入数据DAT，并发送到感测放大器53A。另外，在读出数据时，数据缓存器54A暂时存储从感测放大器53A接收到的读出数据DAT，并发送到输入输出电路10。
列解码器55A被定序器30控制。对列解码器55A从电压产生电路40施加电压。列解码器55A从地址缓存器22接收列地址CA。列解码器55A在例如写入、读出、以及抹除动作时，将列地址CA解码，根据解码结果选择数据缓存器54A内的锁存电路。
1.1.4存储单元阵列51A的电路构成
对于存储单元阵列51A的电路构成，使用图5进行说明。图5是本实施方式的存储器系统100中包含的平面0(PL0)内的存储单元阵列51A的电路图。
图5提取存储单元阵列51A中包含的多个块BLK中1个块BLK而显示存储单元阵列51A的电路构成的一例。其它块BLK也全部具有图5所示的构成。
块BLK包含例如4个串单元SU0～SU3。另外，块BLK内的串单元SU的个数为任意。各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0～BLm(m为1以上的自然数)建立关联。各NAND串NS包含例如存储单元晶体管MC0～MC7、以及选择晶体管ST1以及ST2。存储单元晶体管MC包含控制栅极以及电荷蓄积层，非易失地存储数据。选择晶体管ST1以及ST2分别被使用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MC0～MC7被串联连接。在同一块BLK中，存储单元晶体管MC0～MC7的控制栅极分别共通连接于字线WL0～WL7。
在各NAND串NS中，选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MC0～MC7的一端。在同一块BLK中，串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。
在各NAND串NS中，选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MC0～MC7的另一端。在同一块BLK中，选择晶体管ST2的源极连接于源极线SL，选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列51A的电路构成中，位线BL例如在与每一块BLK对应的多个NAND串NS间共有。源极线SL例如在多个块BLK间共有。
1.1.5输入输出电路10的构成
对于输入输出电路10的构成，使用图6进行说明。图6是着眼于输入输出电路10及缓存器20来表示本实施方式的存储器系统100中包含的NAND芯片0(CP0)的构成的方块图。另外，在图6中，省略状态缓存器21以及电压产生电路40。
与平面0(PL0)相同地，平面1(PL1)包含：存储单元阵列51B、行解码器52B、感测放大器53B、数据缓存器54B、以及列解码器55B。平面2(PL2)包含：存储单元阵列51C、行解码器52C、感测放大器53C、数据缓存器54C、以及列解码器55C。平面3(PL3)包含：存储单元阵列51D、行解码器52D、感测放大器53D、数据缓存器54D、以及列解码器55D。以下，在不区别存储单元阵列51A～51D的情况下，简单记述为存储单元阵列51，在不区别数据缓存器54A～54D的情况下，简单记述为数据缓存器54。
输入输出电路10包含DQ垫11及FIFO电路12。DQ垫11将输入输出电路10与NAND总线连接。另外，DQ垫11经过FIFO电路12连接于数据缓存器54A～54D。DQ垫11可从NAND芯片0(CP0)的外部被辨识为具有某一输出阻抗的1个输出端子。
FIFO电路12基于下述的写时钟Wclk取入从平面0～平面3(PL0～PL3)读出的资料DAT。另外，FIFO电路12基于下述的读取时钟Rclk将存储的信号发送到DQ垫11。对于FIFO电路12的细节，在后文描述。
1.1.6缓存器20的构成
对于缓存器20的构成，使用图6进行说明。
地址缓存器22包含：行地址缓存器0(RR0)～行地址缓存器3(RR3)、行地址缓存器0’(RR0’)～行地址缓存器3’(RR3’)、列地址缓存器0(CR0)、以及列地址缓存器0’(CR0’)。
行地址缓存器0(RR0)连接于输入输出电路10以及平面0(PL0)，存储从输入输出电路10接收到的平面0(PL0)的行地址RA。行地址缓存器0(RR0)将行地址RA发送到行解码器52A。行地址缓存器1(RR1)连接于输入输出电路10以及平面1(PL1)，存储从输入输出电路10接收到的平面1(PL1)的行地址RA。行地址缓存器1(RR1)将行地址RA发送到行解码器52B。行地址缓存器2(RR2)连接于输入输出电路10以及平面2(PL2)，存储从输入输出电路10接收到的平面2(PL2)的行地址RA。行地址缓存器2(RR2)将行地址RA发送到行解码器52C。行地址缓存器3(RR3)连接于输入输出电路10以及平面3(PL3)，存储从输入输出电路10接收到的平面3(PL3)的行地址RA。行地址缓存器3(RR3)将行地址RA发送到行解码器52D。
行地址缓存器0’(RR0’)连接于行地址缓存器0(RR0)以及平面0(PL0)，存储从行地址缓存器0(RR0)接收到的(复制的)行地址RA。行地址缓存器0’(RR0’)将行地址RA发送到行解码器52A。行地址缓存器1’(RR1’)连接于行地址缓存器1(RR1)以及平面1(PL1)，存储从行地址缓存器1(RR1)接收到的(复制的)行地址RA。行地址缓存器1’(RR1’)将行地址RA发送到行解码器52B。行地址缓存器2’(RR2’)连接于行地址缓存器2(RR2)以及平面2(PL2)，存储从行地址缓存器2(RR2)接收到的(复制的)行地址RA。行地址缓存器2’(RR2’)将行地址RA发送到行解码器52C。行地址缓存器3’(RR3’)连接于行地址缓存器3(RR3)以及平面3(PL3)，存储从行地址缓存器3(RR3)接收到的(复制的)行地址RA。行地址缓存器3’(RR3’)将行地址RA发送到行解码器52D。
列地址缓存器0(CR0)连接于输入输出电路10及平面0～平面3(PL0～PL3)，存储从输入输出电路10接收到的平面0～平面3(PL0～PL3)的列地址CA。列地址缓存器0’(CR0’)连接于列地址缓存器0(CR0)以及平面0～平面3(PL0～PL3)，存储从列地址缓存器0(CR0)接收到的(复制的)列地址CA。
列地址缓存器0(CR0)包含列地址计数器电路CC0，列地址缓存器0’(CR0’)包含列地址计数器电路CC0’。列地址计数器电路CC0及CC0’将列地址CA逐次增加1。
列地址缓存器0(CR0)向列解码器55A～55D发送列地址CA。更具体来说，列地址缓存器0(CR0)将由列地址CA指定的平面的最初的列地址CA发送到列解码器55A～55D。在将最初的列地址CA发送到列解码器55A～55D时，列地址计数器电路CC0将列地址CA仅增加1，列地址缓存器0(CR0)将最初的列地址CA的下一列地址CA发送到列解码器55A～55D。在将最后的列地址CA发送到列解码器55A～55D时，列地址CA向列解码器55A～55D的发送结束。列地址缓存器0’(CR0’)与列地址缓存器0(CR0)相同地向列解码器55A～55D发送列地址CA。
指令缓存器23包含指令缓存器0(MR0)～指令缓存器3(MR3)、以及指令缓存器0’(MR0’)～指令缓存器3’(MR3’)。
指令缓存器0(MR0)连接于输入输出电路10以及定序器30，存储从输入输出电路10接收到的与平面0(PL0)相关的指令CMD。指令缓存器0(MR0)将指令CMD发送到定序器30。指令缓存器1(MR1)连接于输入输出电路10以及定序器30，存储从输入输出电路10接收到的与平面1(PL1)相关的指令CMD。指令缓存器1(MR1)将指令CMD发送到定序器30。指令缓存器2(MR2)连接于输入输出电路10以及定序器30，存储从输入输出电路10接收到的与平面2(PL2)相关的指令CMD。指令缓存器2(MR2)将指令CMD发送到定序器30。指令缓存器3(MR3)连接于输入输出电路10以及定序器30，存储从输入输出电路10接收到的与平面3(PL3)相关的指令CMD。指令缓存器3(MR3)将指令CMD发送到定序器30。
指令缓存器0’(MR0’)连接于指令缓存器0(MR0)以及定序器30，存储从指令缓存器0(MR0)接收到的(复制的)指令CMD。指令缓存器0’(MR0’)将指令CMD发送到定序器30。指令缓存器1’(MR1’)连接于指令缓存器1(MR1)以及定序器30，存储从指令缓存器1(MR1)接收到的(复制的)指令CMD。指令缓存器1’(MR1’)将指令CMD发送到定序器30。指令缓存器2’(MR2’)连接于指令缓存器2(MR2)以及定序器30，存储从指令缓存器2(MR2)接收到的(复制的)指令CMD。指令缓存器2’(MR2’)将指令CMD发送到定序器30。指令缓存器3’(MR3’)连接于指令缓存器3(MR3)以及定序器30，存储从指令缓存器3(MR3)接收到的(复制的)指令CMD。指令缓存器3’(MR3’)将指令CMD发送到定序器30。
1.1.7FIFO电路12的构成
对于FIFO电路12的构成，使用图7进行说明。图7是表示本实施方式的存储器系统100中包含的输入输出电路10内的FIFO电路12的一例的方块图。
FIFO电路12包含：多路复用器(以下记述为「MUX」)60、触发器(以下记述为「FF」)61～63、MUX 64、写时钟产生电路65、写指针产生电路66、读取时钟产生电路67、以及读取指针产生电路68。
MUX 60基于从写指针产生电路66接收到的写指针Wptr，选择FF 61～63的任一个。向由MUX 60选择的FF，发送从数据缓存器54A接收到的信号。对于写指针Wptr的细节，在后文描述。
FF 61～63从MUX 60接收信号。FF 61～63在写时钟Wclk从“L”电平上升到“H”电平的定时取入从MUX 60接收到的信号，并且存储所取入的信号。
MUX 64基于从读取指针产生电路68接收的读取指针Rptr，选择FF 61～63的任一个。对于读取指针Rptr的细节，在后文描述。
写时钟产生电路65产生规定向FF 61～63取入信号的定时的写时钟Wclk。写时钟产生电路65将产生的写时钟Wclk发送到写指针产生电路66。
写指针产生电路66产生规定将从数据缓存器54A接收到的信号取入FF 61～63中的哪一FF的写指针Wptr。写指针Wptr在写时钟Wclk从“L”电平上升到“H”电平的定时增加，由此产生写指针Wptr。
读取时钟产生电路67产生规定切换FF 61～63的任一个与MUX 64的连接的定时的读取时钟Rclk。读取时钟产生电路67将产生的读取时钟Rclk发送到读取指针产生电路68。
读取指针产生电路68产生规定输出从FF 61～63中的哪一FF接收到的信号的读取指针Rptr。读取指针Rptr在读取时钟Rclk从“L”电平上升到“H”电平的定时增加，由此产生读取指针Rptr。
另外，FF 61～63可在MUX 60与MUX 64中间设置为多段。
1.2动作
对于本实施方式的存储器系统100的动作，使用图8～图17进行说明。图8～图17是表示本实施方式的存储器系统100的读出动作的指令序列的一例的图。以下，举出信号CEn1以及CEn2为相同的信号(CEn1＝CEn2＝CEn)，按照芯片0的平面0、芯片1的平面0、芯片0的平面1、芯片1的平面1、芯片0的平面2、芯片1的平面2、芯片0的平面3、芯片1的平面3的序列重复读出数据的情况为例，进行说明。
在图8～图17中也表示芯片0(CP0)及芯片1(CP1)的各平面的高速缓存忙碌信号CB。另外，在本说明书中，「高速缓存忙碌信号CB」意味着表示对象的平面为忙碌状态或就绪状态的信号。信号CB就每一平面设置，在例如对应的平面为忙碌状态时设为“L”电平。在信号CB为忙碌状态的情况下，为无法对于对应的平面的数据缓存器54(数据DAT)进行存取的状态。在信号CB为就绪状态的情况下，为可对于对应的平面的数据缓存器54(数据DAT)进行存取的状态。信号CB被存储于状态缓存器21。存储器控制器300通过从状态缓存器21读出状态信息STS，而确认各平面的信号CB的状态。以下，将芯片0(CP0)的平面0～平面3(PL0～PL3)的信号CB分别记述为信号CB00、信号CB01、信号CB02、以及信号CB03，将芯片1(CP1)的平面0～平面3(PL0～PL3)的信号CB分别记述为信号CB10、信号CB11、信号CB12、以及信号CB13。另外，信号RB为定序器30对芯片内的各平面的信号CB进行AND运算后的结果。例如，在芯片0(CP0)中，在平面0～平面3(PL0～PL3)任一个的信号CB为“L”电平的情况下，信号RB为“L”电平，在所有平面0～平面3(PL0～PL3)的信号CB为“H”电平的情况下，信号RB为“H”电平。由此，信号RB表示在各芯片中是否所有平面为就绪状态。
本实施方式的读出动作是单平面读取。另外，在本说明书中，「单平面读取」意味着从各平面独立地读出数据DAT的动作。
首先，如图8～图9所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的正常读取。另外，在本说明书中，「正常读取」意味着在对象的平面中，直到从存储单元阵列51向数据缓存器54储存读出数据DAT为止(直到信号CB为就绪状态为止)，不受理对于对象平面的下一指令的读出动作。
更具体来说，存储器控制器300在将信号CEn设为“L”电平后，为了执行芯片0(CP0)的平面0(PL0)的正常读取，而发出指令＜00h＞、地址＜Ad00＞、以及指令＜30h＞。指令“00h”是用于命令读出的指令。地址“Ad00”指定芯片0的平面0的地址。指令“30h”是用于在单平面读取中执行正常读取的指令。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad00＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜00h＞发送到芯片0(CP0)的指令缓存器0(MR0)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到芯片0(CP0)的行地址缓存器0(RR0)，将接收到的地址＜Ad00＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜30h＞发送到芯片0(CP0)的指令缓存器0(MR0)。
若地址＜Ad00＞的行地址RA储存于行地址缓存器0(RR0)，那么行地址缓存器0(RR0)将行地址RA发送到行解码器52A。
在从指令缓存器0(MR0)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面0(PL0)中开始正常读取。定序器30将信号CB00设为忙碌状态。信号CB00被储存于状态缓存器21。当在芯片0(CP0)的平面0(PL0)中正常读取结束时，定序器30将信号CB00设为就绪状态。芯片0(CP0)的平面0(PL0)可受理下一指令。
接下来，存储器控制器300执行芯片1(CP1)的平面0(PL0)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad00＞、以及指令＜30h＞后，存储器控制器300为了执行芯片1(CP1)的平面0(PL0)的正常读取，而发出指令＜00h＞、地址＜Ad10＞、以及指令＜30h＞。地址“Ad10”指定芯片1的平面0的地址。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad10＞、以及指令＜30h＞。然后，与芯片0(CP0)的平面0(PL0)的所述的正常读取相同地，开始芯片1(CP1)的平面0(PL0)的正常读取。芯片1(CP1)的定序器30将信号CB10设为忙碌状态。信号CB10被储存于状态缓存器21。当在芯片1(CP1)的平面0(PL0)中正常读取结束时，定序器30将信号CB10设为就绪状态。芯片1(CP1)的平面0(PL0)可受理下一指令。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad10＞、以及指令＜30h＞后，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的正常读取，而发出指令＜00h＞、地址＜Ad01＞、以及指令＜30h＞。地址“Ad01”指定芯片0的平面1的地址。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad01＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜00h＞发送到芯片0(CP0)的指令缓存器1(MR1)。输入输出电路10将接收到的地址＜Ad01＞的行地址RA发送到芯片0(CP0)的行地址缓存器1(RR1)，将接收到的地址＜Ad01＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜30h＞发送到芯片0(CP0)的指令缓存器1(MR1)。
若地址＜Ad01＞的行地址RA储存于行地址缓存器1(RR1)，那么行地址缓存器1(RR1)将行地址RA发送到行解码器52B。
在从指令缓存器1(MR1)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面1(PL1)中开始正常读取。定序器30将信号CB01设为忙碌状态。信号CB01被储存于状态缓存器21。当在芯片0(CP0)的平面1(PL1)中正常读取结束时，定序器30将信号CB01设为就绪状态。芯片0(CP0)的平面1(PL1)可受理下一指令。
接下来，存储器控制器300执行芯片1(CP1)的平面1(PL1)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad01＞、以及指令＜30h＞后，存储器控制器300为了执行芯片1(CP1)的平面1(PL1)的正常读取，而发出指令＜00h＞、地址＜Ad11＞、以及指令＜30h＞。地址“Ad11”指定芯片1的平面1的地址。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad11＞、以及指令＜30h＞。然后，与芯片0(CP0)的平面1(PL1)的所述的正常读取相同地，开始芯片1(CP1)的平面1(PL1)的正常读取。芯片1(CP1)的定序器30将信号CB11设为忙碌状态。信号CB11被储存于状态缓存器21。当在芯片1(CP1)的平面1(PL1)中正常读取结束时，定序器30将信号CB11设为就绪状态。芯片1(CP1)的平面1(PL1)可受理下一指令。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad11＞、以及指令＜30h＞后，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的正常读取，而发出指令＜00h＞、地址＜Ad02＞、以及指令＜30h＞。地址“Ad02”指定芯片0的平面2的地址。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad02＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜00h＞发送到芯片0(CP0)的指令缓存器2(MR2)。输入输出电路10将接收到的地址＜Ad02＞的行地址RA发送到芯片0(CP0)的行地址缓存器2(RR2)，将接收到的地址＜Ad02＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜30h＞发送到芯片0(CP0)的指令缓存器2(MR2)。
若地址＜Ad02＞的行地址RA储存于行地址缓存器2(RR2)，那么行地址缓存器2(RR2)将行地址RA发送到行解码器52C。
在从指令缓存器2(MR2)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面2(PL2)中开始正常读取。定序器30将信号CB02设为忙碌状态。信号CB02被储存于状态缓存器21。当在芯片0(CP0)的平面2(PL2)中正常读取结束时，定序器30将信号CB02设为就绪状态。芯片0(CP0)的平面2(PL2)可受理下一指令。
接下来，存储器控制器300执行芯片1(CP1)的平面2(PL2)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad02＞、以及指令＜30h＞后，存储器控制器300为了执行芯片1(CP1)的平面2(PL2)的正常读取，而发出指令＜00h＞、地址＜Ad12＞、以及指令＜30h＞。地址“Ad12”指定芯片1的平面2的地址。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad12＞、以及指令＜30h＞。然后，与芯片0(CP0)的平面2(PL2)的所述的正常读取相同地，开始芯片1(CP1)的平面2(PL2)的正常读取。芯片1(CP1)的定序器30将信号CB12设为忙碌状态。信号CB12被储存于状态缓存器21。当在芯片1(CP1)的平面2(PL2)中正常读取结束时，定序器30将信号CB12设为就绪状态。芯片1(CP1)的平面2(PL2)可受理下一指令。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad12＞、以及指令＜30h＞后，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的正常读取，而发出指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞。地址“Ad03”指定芯片0的平面3的地址。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜00h＞发送到芯片0(CP0)的指令缓存器3(MR3)。输入输出电路10将接收到的地址＜Ad03＞的行地址RA发送到芯片0(CP0)的行地址缓存器3(RR3)，将接收到的地址＜Ad03＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜30h＞发送到芯片0(CP0)的指令缓存器3(MR3)。
若地址＜Ad03＞的行地址RA储存于行地址缓存器3(RR3)，那么行地址缓存器3(RR3)将行地址RA发送到行解码器52D。
在从指令缓存器3(MR3)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面3(PL3)中开始正常读取。定序器30将信号CB03设为忙碌状态。信号CB03被储存于状态缓存器21。当在芯片0(CP0)的平面3(PL3)中正常读取结束时，定序器30将信号CB03设为就绪状态。芯片0(CP0)的平面3(PL3)可受理下一指令。
接下来，存储器控制器300执行芯片1(CP1)的平面3(PL3)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞后，存储器控制器300为了执行芯片1(CP1)的平面3(PL3)的正常读取，而发出指令＜00h＞、地址＜Ad13＞、以及指令＜30h＞。地址“Ad13”指定芯片1的平面3的地址。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad13＞、以及指令＜30h＞。然后，与芯片0(CP0)的平面3(PL3)的所述的正常读取相同地，开始芯片1(CP1)的平面3(PL3)的正常读取。芯片1(CP1)的定序器30将信号CB13设为忙碌状态。信号CB13被储存于状态缓存器21。当在芯片1(CP1)的平面3(PL3)中正常读取结束时，定序器30将信号CB13设为就绪状态。芯片1(CP1)的平面3(PL3)可受理下一指令。
接下来，如图10所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。
更具体来说，在发出指令＜00h＞、地址＜Ad13＞、以及指令＜30h＞后，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的状态读取，而发出指令＜78h＞以及地址＜Ad00＞。指令“78h”是从状态缓存器21读出状态信息STS的指令。
芯片0(CP0)的定序器30将对于与地址＜Ad00＞对应的信号CB00的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的高速缓存读取。另外，在本说明书中，「高速缓存读取」意味着在对象的平面中，即便读出数据DAT从存储单元阵列51向数据缓存器54的储存未完成(即便信号CB为忙碌状态)，也受理对于对象平面的下一指令的读出动作。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的高速缓存读取，而发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞。指令“31h”是用于在单平面读取中执行高速缓存读取的指令。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面0(PL0)的所述的正常读取相同地，开始芯片0(CP0)的平面0(PL0)的高速缓存读取。芯片0(CP0)的定序器30将信号CB00设为忙碌状态。当在芯片0(CP0)的平面0(PL0)中高速缓存传送(高速缓存读取执行中的读出数据DAT从存储单元阵列51向对应的数据缓存器54的传送)结束时，定序器30将信号CB00设为就绪状态。惟，定序器30在受理指示下述的预取的执行的指令的情况下，在接续高速缓存传送，执行预取后，设为就绪状态。
接下来，存储器控制器300预约在芯片0(CP0)的平面0(PL0)执行的正常读取的读出数据的预取。另外，在本说明书中，「预取」意味着将从存储单元阵列51读出到数据缓存器54的数据DAT从数据缓存器54取入FIFO电路12的动作。另外，「预约预取」意味着进行预取执行的准备，进入预取执行的待机状态。
更具体来说，发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞，在执行高速缓存读取的期间(即信号CB00为忙碌状态的期间)，存储器控制器300为了预约芯片0(CP0)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。指令“05h”是用于命令预取的指令。指令“E0h”是指示预取的执行的指令。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜05h＞发送到芯片0(CP0)的指令缓存器0(MR0)，并且将指令＜05h＞复制到芯片0(CP0)的指令缓存器0’(MR0’)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到芯片0(CP0)的行地址缓存器0(RR0)，并且将地址＜Ad00＞的行地址RA复制到芯片0(CP0)的行地址缓存器0’(RR0’)。输入输出电路10将接收到的地址＜Ad00＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)，并且将地址＜Ad00＞的列地址CA复制到芯片0(CP0)的列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜E0h＞发送到芯片0(CP0)的指令缓存器0(MR0)，并且将指令＜E0h＞复制到芯片0(CP0)的指令缓存器0’(MR0’)。
若地址＜Ad00＞的行地址RA被复制到行地址缓存器0’(RR0’)，那么行地址缓存器0’(RR0’)将行地址RA发送到行解码器52A。
在从指令缓存器0’(MR0’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面0(PL0)中预约预取。然后，定序器30开始预取。若在信号CB00为忙碌状态时接收指令＜E0h＞，那么定序器30在信号CB00为忙碌状态的期间，执行芯片0(CP0)的平面0(PL0)的预取。更具体来说，芯片0(CP0)的定序器30若在信号CB00为忙碌状态时接收指令＜E0h＞，那么接续高速缓存传送，执行预取，在执行完预取后，将信号CB00设为就绪状态。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55A中，基于将地址＜Ad00＞的列地址CA解码后的结果，选择数据缓存器54A内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，如图10所示，存储器控制器300执行芯片1(CP1)的平面0(PL0)的状态读取。
更具体来说，在发送指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞后，存储器控制器300为了执行芯片1(CP1)的平面0(PL0)的状态读取，而发出指令＜78h＞以及地址＜Ad10＞。
芯片1(CP1)的定序器30将对于与地址＜Ad10＞对应的信号CB10的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB10时，存储器控制器300执行芯片1(CP1)的平面0(PL0)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面0(PL0)的高速缓存读取，而发出指令＜00h＞、地址＜Ad10＞、以及指令＜31h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad10＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面0(PL0)的所述的高速缓存读取相同地，开始芯片1(CP1)的平面0(PL0)的高速缓存读取。芯片1(CP1)的定序器30将信号CB10设为忙碌状态。当在芯片1(CP1)的平面0(PL0)中高速缓存传送结束时，定序器30将信号CB10设为就绪状态。惟，定序器30在受理指示预取的执行的指令的情况下，在接续高速缓存传送，执行预取后，设为就绪状态。
接下来，存储器控制器300预约在芯片1(CP1)的平面0(PL0)执行的正常读取的读出数据的预取。
更具体来说，发出指令＜00h＞、地址＜Ad10＞、以及指令＜31h＞，在执行高速缓存读取的期间(即信号CB10为忙碌状态的期间)，存储器控制器300为了预约芯片1(CP1)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad10＞、以及指令＜E0h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad10＞、以及指令＜E0h＞。然后，与芯片0(CP0)的平面0(PL0)的预取的预约及执行相同地，预约芯片1(CP1)的平面0(PL0)的预取，并开始预取。若在信号CB10为忙碌状态时接收指令＜E0h＞，那么芯片1(CP1)的定序器30在信号CB10为忙碌状态的期间，执行芯片1(CP1)的平面0(PL0)的预取。更具体来说，芯片1(CP1)的定序器30若在信号CB10为忙碌状态时接收指令＜E0h＞，那么接续高速缓存传送，执行预取，在执行完预取然后，将信号CB10设为就绪状态。
接下来，如图10所示，存储器控制器300执行芯片0(CP0)的平面1(PL1)的状态读取。
更具体来说，在发出指令＜05h＞、地址＜Ad10＞、以及指令＜E0h＞后，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的状态读取，而发出指令＜78h＞以及地址＜Ad01＞。
芯片0(CP0)的定序器30将对于与地址＜Ad01＞对应的信号CB01的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB01时，存储器控制器300执行芯片0(CP0)的平面1(PL1)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的高速缓存读取，而发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面1(PL1)的所述的正常读取相同地，开始芯片0(CP0)的平面1(PL1)的高速缓存读取。芯片0(CP0)的定序器30将信号CB01设为忙碌状态。当在芯片0(CP0)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB01设为就绪状态。
接下来，如图11所示，存储器控制器300执行芯片1(CP1)的平面1(PL1)的状态读取。
更具体来说，在发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞后，存储器控制器300为了执行芯片1(CP1)的平面1(PL1)的状态读取，而发出指令＜78h＞以及地址＜Ad11＞。
芯片1(CP1)的定序器30将对于与地址＜Ad11＞对应的信号CB11的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB11时，存储器控制器300执行芯片1(CP1)的平面1(PL1)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面1(PL1)的高速缓存读取，而发出指令＜00h＞、地址＜Ad11＞、以及指令＜31h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad11＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面1(PL1)的所述的高速缓存读取相同地，开始芯片1(CP1)的平面1(PL1)的高速缓存读取。芯片1(CP1)的定序器30将信号CB11设为忙碌状态。当在芯片1(CP1)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB11设为就绪状态。
接下来，如图11所示，存储器控制器300执行芯片0(CP0)的平面2(PL2)的状态读取。
更具体来说，在发出指令＜00h＞、地址＜Ad11＞、以及指令＜31h＞后，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的状态读取，而发出指令＜78h＞以及地址＜Ad02＞。
芯片0(CP0)的定序器30将对于与地址＜Ad02＞对应的信号CB02的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB02时，存储器控制器300执行芯片0(CP0)的平面2(PL2)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的高速缓存读取，而发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面2(PL2)的所述的正常读取相同地，开始芯片0(CP0)的平面2(PL2)的高速缓存读取。芯片0(CP0)的定序器30将信号CB02设为忙碌状态。当在芯片0(CP0)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB02设为就绪状态。
接下来，如图11所示，存储器控制器300执行芯片1(CP1)的平面2(PL2)的状态读取。
更具体来说，在发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞后，存储器控制器300为了执行芯片1(CP1)的平面2(PL2)的状态读取，而发出指令＜78h＞以及地址＜Ad12＞。
芯片1(CP1)的定序器30将对于与地址＜Ad12＞对应的信号CB12的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB12时，存储器控制器300执行芯片1(CP1)的平面2(PL2)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面2(PL2)的高速缓存读取，而发出指令＜00h＞、地址＜Ad12＞、以及指令＜31h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad12＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面2(PL2)的所述的高速缓存读取相同地，开始芯片1(CP1)的平面2(PL2)的高速缓存读取。芯片1(CP1)的定序器30将信号CB12设为忙碌状态。当在芯片1(CP1)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB12设为就绪状态。
接下来，如图11所示，存储器控制器300执行芯片0(CP0)的平面3(PL3)的状态读取。
更具体来说，在发出指令＜00h＞、地址＜Ad12＞、以及指令＜31h＞后，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的状态读取，而发出指令＜78h＞以及地址＜Ad03＞。
芯片0(CP0)的定序器30将对于与地址＜Ad03＞对应的信号CB03的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB03时，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的高速缓存读取，而发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面3(PL3)的所述的正常读取相同地，开始芯片0(CP0)的平面3(PL3)的高速缓存读取。芯片0(CP0)的定序器30将信号CB03设为忙碌状态。当在芯片0(CP0)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB03设为就绪状态。
接下来，如图12所示，存储器控制器300执行芯片1(CP1)的平面3(PL3)的状态读取。
更具体来说，在发送指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞后，存储器控制器300为了执行芯片1(CP1)的平面3(PL3)的状态读取，而发出指令＜78h＞以及地址＜Ad13＞。
芯片1(CP1)的定序器30将对于与地址＜Ad13＞对应的信号CB13的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB13时，存储器控制器300执行芯片1(CP1)的平面3(PL3)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面3(PL3)的高速缓存读取，而发出指令＜00h＞、地址＜Ad13＞、以及指令＜31h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad13＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面3(PL3)的所述的高速缓存读取相同地，开始芯片1(CP1)的平面3(PL3)的高速缓存读取。芯片1(CP1)的定序器30将信号CB13设为忙碌状态。当在芯片1(CP1)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB13设为就绪状态。
接下来，如图12所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。在发出指令＜00h＞、地址＜Ad13＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad00＞而执行的该状态读取的细节与芯片0(CP0)的平面0(PL0)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的数据输出。另外，在本说明书中，「数据输出」意味着将从数据缓存器54取入FIFO电路12的数据DAT从FIFO电路12经过DQ垫11输出到存储器控制器300的动作。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的数据输出，而发出指令＜XXh＞。指令“XXh”是用于选择芯片及平面，而执行数据输出的指令。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。输入输出电路10将接收到的指令＜XXh＞发送到芯片0(CP0)的指令缓存器0(MR0)。
在从指令缓存器0(MR0)接收指令＜XXh＞时，芯片0(CP0)的定序器30开始执行完预取的平面0(PL0)的数据输出。
接下来，如图12所示，存储器控制器300预约在芯片0(CP0)的平面1(PL1)执行的正常读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面0(PL0)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面1(PL1)的预取，而发出指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜05h＞发送到芯片0(CP0)的指令缓存器1(MR1)，并且将指令＜05h＞复制到芯片0(CP0)的指令缓存器1’(MR1’)。输入输出电路10将接收到的地址＜Ad01＞的行地址RA发送到芯片0(CP0)的行地址缓存器1(RR1)，并且将地址＜Ad01＞的行地址RA复制到芯片0(CP0)的行地址缓存器1’(RR1’)。输入输出电路10将接收到的地址＜Ad01＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)，并且将地址＜Ad01＞的列地址CA复制到芯片0(CP0)的列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜E0h＞发送到芯片0(CP0)的指令缓存器1(MR1)，并且将指令＜E0h＞复制到芯片0(CP0)的指令缓存器1’(MR1’)。
在地址＜Ad01＞的行地址RA被复制到行地址缓存器1’(RR1’)时，行地址缓存器1’(RR1’)将行地址RA发送到行解码器52B。
在从指令缓存器1’(MR1’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面1(PL1)中预约预取。然后，定序器30开始预取。当在信号CB01为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面1(PL1)的预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55B中，基于将地址＜Ad01＞的列地址CA解码后的结果，选择数据缓存器54B内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，如图12所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的高速缓存读取。在发出指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面0(PL0)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB00设为忙碌状态。当在芯片0(CP0)的平面0(PL0)中高速缓存传送结束时，定序器30将信号CB00设为就绪状态。
接下来，如图13所示，存储器控制器300执行芯片1(CP1)的平面0(PL0)的状态读取。在发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad10＞而执行的该状态读取的细节与芯片1(CP1)的平面0(PL0)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB10时，存储器控制器300执行芯片1(CP1)的平面0(PL0)的数据输出。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面0(PL0)的数据输出，而发出指令＜XXh＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。然后，与芯片0(CP0)的平面0(PL0)的数据输出相同地，开始执行完预取的平面0(PL0)的数据输出。
接下来，如图13所示，存储器控制器300预约在芯片1(CP1)的平面1(PL1)执行的正常读取的读出数据的预取。
更具体来说，当在芯片1(CP1)的平面0(PL0)中数据输出结束时，存储器控制器300为了预约芯片1(CP1)的平面1(PL1)的预取，而发出指令＜05h＞、地址＜Ad11＞、以及指令＜E0h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad11＞、以及指令＜E0h＞。然后，与芯片0(CP0)的平面1(PL1)的预取的预约及执行相同地，预约芯片1(CP1)的平面1(PL1)的预取，并开始预取。当在信号CB11为就绪状态时接收指令＜E0h＞时，芯片1(CP1)的定序器30立即执行芯片1(CP1)的平面1(PL1)的预取。
接下来，存储器控制器300执行芯片1(CP1)的平面0(PL0)的高速缓存读取。在发出指令＜05h＞、地址＜Ad11＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad10＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片1(CP1)的平面0(PL0)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片1(CP1)的定序器30将信号CB10设为忙碌状态。当在芯片1(CP1)的平面0(PL0)中高速缓存传送结束时，定序器30将信号CB10设为就绪状态。
接下来，如图13所示，存储器控制器300执行芯片0(CP0)的平面1(PL1)的状态读取。在发出指令＜00h＞、地址＜Ad10＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad01＞而执行的该状态读取的细节与芯片0(CP0)的平面1(PL1)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB01时，存储器控制器300执行芯片0(CP0)的平面1(PL1)的数据输出。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的数据输出，而发出指令＜XXh＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。输入输出电路10将接收到的指令＜XXh＞发送到芯片0(CP0)的指令缓存器1(MR1)。
在从指令缓存器1(MR1)接收指令＜XXh＞时，芯片0(CP0)的定序器30开始执行完预取的平面1(PL1)的数据输出。
接下来，如图14所示，存储器控制器300预约在芯片0(CP0)的平面2(PL2)执行的正常读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面1(PL1)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面2(PL2)的预取，而发出指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜05h＞发送到芯片0(CP0)的指令缓存器2(MR2)，并且将指令＜05h＞复制到芯片0(CP0)的指令缓存器2’(MR2’)。输入输出电路10将接收到的地址＜Ad02＞的行地址RA发送到芯片0(CP0)的行地址缓存器2(RR2)，并且将地址＜Ad02＞的行地址RA复制到芯片0(CP0)的行地址缓存器2’(RR2’)。输入输出电路10将接收到的地址＜Ad02＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)，并且将地址＜Ad02＞的列地址CA复制到芯片0(CP0)的列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜E0h＞发送到芯片0(CP0)的指令缓存器2(MR2)，并且将指令＜E0h＞复制到芯片0(CP0)的指令缓存器2’(MR2’)。
在地址＜Ad02＞的行地址RA被复制到行地址缓存器2’(RR2’)时，行地址缓存器2’(RR2’)将行地址RA发送到行解码器52C。
在从指令缓存器2’(MR2’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面2(PL2)中预约预取。然后，定序器30开始预取。当在信号CB02为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面2(PL2)的预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55C中，基于将地址＜Ad02＞的列地址CA解码后的结果，选择数据缓存器54C内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的高速缓存读取。在发出指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面1(PL1)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB01设为忙碌状态。当在芯片0(CP0)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB01设为就绪状态。
接下来，如图14所示，存储器控制器300执行芯片1(CP1)的平面1(PL1)的状态读取。在发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad11＞而执行的该状态读取的细节与芯片1(CP1)的平面1(PL1)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB11时，存储器控制器300执行芯片1(CP1)的平面1(PL1)的数据输出。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面1(PL1)的数据输出，而发出指令＜XXh＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。然后，与芯片0(CP0)的平面1(PL1)的数据输出相同地，开始执行完预取的平面1(PL1)的数据输出。
接下来，如图14所示，存储器控制器300预约在芯片1(CP1)的平面2(PL2)执行的正常读取的读出数据的预取。
更具体来说，当在芯片1(CP1)的平面1(PL1)中数据输出结束时，存储器控制器300为了预约芯片1(CP1)的平面2(PL2)的预取，而发出指令＜05h＞、地址＜Ad12＞、以及指令＜E0h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad12＞、以及指令＜E0h＞。然后，与芯片0(CP0)的平面2(PL2)的预取的预约及执行相同地，预约芯片1(CP1)的平面2(PL2)的预取，并开始预取。当在信号CB12为就绪状态时接收指令＜E0h＞时，芯片1(CP1)的定序器30立即执行芯片1(CP1)的平面2(PL2)的预取。
接下来，存储器控制器300执行芯片1(CP1)的平面1(PL1)的高速缓存读取。在发出指令＜05h＞、地址＜Ad12＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad11＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片1(CP1)的平面1(PL1)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片1(CP1)的定序器30将信号CB11设为忙碌状态。当在芯片1(CP1)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB11设为就绪状态。
接下来，如图15所示，存储器控制器300执行芯片0(CP0)的平面2(PL2)的状态读取。在发出指令＜00h＞、地址＜Ad11＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad02＞而执行的该状态读取的细节与芯片0(CP0)的平面2(PL2)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB02时，存储器控制器300执行芯片0(CP0)的平面2(PL2)的数据输出。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的数据输出，而发出指令＜XXh＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。输入输出电路10将接收到的指令＜XXh＞发送到芯片0(CP0)的指令缓存器2(MR2)。
在从指令缓存器2(MR2)接收指令＜XXh＞时，芯片0(CP0)的定序器30开始执行完预取的平面2(PL2)的数据输出。
接下来，如图15所示，存储器控制器300预约在芯片0(CP0)的平面3(PL3)执行的正常读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面2(PL2)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面3(PL3)的预取，而发出指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜05h＞发送到芯片0(CP0)的指令缓存器3(MR3)，并且将指令＜05h＞复制到芯片0(CP0)的指令缓存器3’(MR3’)。输入输出电路10将接收到的地址＜Ad03＞的行地址RA发送到芯片0(CP0)的行地址缓存器3(RR3)，并且将地址＜Ad03＞的行地址RA复制到芯片0(CP0)的行地址缓存器3’(RR3’)。输入输出电路10将接收到的地址＜Ad03＞的列地址CA发送到芯片0(CP0)的列地址缓存器0(CR0)，并且将地址＜Ad03＞的列地址CA复制到芯片0(CP0)的列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜E0h＞发送到芯片0(CP0)的指令缓存器3(MR3)，并且将指令＜E0h＞复制到芯片0(CP0)的指令缓存器3’(MR3’)。
在地址＜Ad03＞的行地址RA被复制到行地址缓存器3’(RR3’)时，行地址缓存器3’(RR3’)将行地址RA发送到行解码器52D。
在从指令缓存器3’(MR3’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面3(PL3)中预约预取。然后，定序器30开始预取。当在信号CB03为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面3(PL3)的预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55D中，基于将地址＜Ad03＞的列地址CA解码后的结果，选择数据缓存器54D内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的高速缓存读取。在发出指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面2(PL2)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB02设为忙碌状态。当在芯片0(CP0)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB02设为就绪状态。
接下来，如图15所示，存储器控制器300执行芯片1(CP1)的平面2(PL2)的状态读取。在发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad12＞而执行的该状态读取的细节与芯片1(CP1)的平面2(PL2)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB12时，存储器控制器300执行芯片1(CP1)的平面2(PL2)的数据输出。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面2(PL2)的数据输出，而发出指令＜XXh＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。然后，与芯片0(CP0)的平面2(PL2)的数据输出相同地，开始执行完预取的平面2(PL2)的数据输出。
接下来，如图16所示，存储器控制器300预约在芯片1(CP1)的平面3(PL3)执行的正常读取的读出数据的预取。
更具体来说，当在芯片1(CP1)的平面2(PL2)中数据输出结束时，存储器控制器300为了预约芯片1(CP1)的平面3(PL3)的预取，而发出指令＜05h＞、地址＜Ad13＞、以及指令＜E0h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad13＞、以及指令＜E0h＞。然后，与芯片0(CP0)的平面3(PL3)的预取的预约及执行相同地，预约芯片1(CP1)的平面3(PL3)的预取，并开始预取。当在信号CB13为就绪状态时接收指令＜E0h＞时，芯片1(CP1)的定序器30立即执行芯片1(CP1)的平面3(PL3)的预取。
接下来，存储器控制器300执行芯片1(CP1)的平面2(PL2)的高速缓存读取。在发出指令＜05h＞、地址＜Ad13＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad12＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片1(CP1)的平面2(PL2)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片1(CP1)的定序器30将信号CB12设为忙碌状态。当在芯片1(CP1)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB12设为就绪状态。
接下来，如图16所示，存储器控制器300执行芯片0(CP0)的平面3(PL3)的状态读取。在发出指令＜00h＞、地址＜Ad12＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad03＞而执行的该状态读取的细节与芯片0(CP0)的平面3(PL3)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB03时，存储器控制器300执行芯片0(CP0)的平面3(PL3)的数据输出。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的数据输出，而发出指令＜XXh＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。输入输出电路10将接收到的指令＜XXh＞发送到芯片0(CP0)的指令缓存器3(MR3)。
在从指令缓存器3(MR3)接收指令＜XXh＞时，芯片0(CP0)的定序器30开始执行完预取的平面3(PL3)的数据输出。
接下来，如图16所示，存储器控制器300预约在芯片0(CP0)的平面0(PL0)执行的高速缓存读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面3(PL3)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。然后，与芯片0(CP0)的平面0(PL0)的所述的预取的预约及执行相同地，预约芯片0(CP0)的平面0(PL0)的预取，并开始预取。当在信号CB00为忙碌状态时接收指令＜E0h＞时，芯片0(CP0)的定序器30在信号CB00为忙碌状态的期间，执行芯片0(CP0)的平面0(PL0)的预取。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。在发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面3(PL3)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB03设为忙碌状态。当在芯片0(CP0)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB03设为就绪状态。
接下来，如图17所示，存储器控制器300执行芯片1(CP1)的平面3(PL3)的状态读取。在发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad13＞而执行的该状态读取的细节与芯片1(CP1)的平面3(PL3)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB13时，存储器控制器300执行芯片1(CP1)的平面3(PL3)的数据输出。
更具体来说，存储器控制器300为了执行芯片1(CP1)的平面3(PL3)的数据输出，而发出指令＜XXh＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜XXh＞。然后，与芯片0(CP0)的平面3(PL3)的数据输出相同地，开始执行完预取的平面3(PL3)的数据输出。
接下来，如图17所示，存储器控制器300预约在芯片1(CP1)的平面0(PL0)执行的高速缓存读取的读出数据的预取。
更具体来说，当在芯片1(CP1)的平面3(PL3)中数据输出结束时，存储器控制器300为了预约芯片1(CP1)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad10＞、以及指令＜E0h＞。
在芯片1(CP1)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad10＞、以及指令＜E0h＞。然后，与芯片1(CP1)的平面0(PL0)的所述的预取的预约及执行相同地，预约芯片1(CP1)的平面0(PL0)的预取，并开始预取。当在信号CB10为忙碌状态时接收指令＜E0h＞时，芯片1(CP1)的定序器30在信号CB10为忙碌状态的期间，执行芯片1(CP1)的平面0(PL0)的预取。
接下来，存储器控制器300执行芯片1(CP1)的平面3(PL3)的高速缓存读取。在发出指令＜05h＞、地址＜Ad10＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad13＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片1(CP1)的平面3(PL3)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片1(CP1)的定序器30将信号CB13设为忙碌状态。当在芯片1(CP1)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB13设为就绪状态。
以后，重复E～K期间的指令序列，直到芯片0(CP0)的平面0～平面3(PL0～PL3)、以及芯片1(CP1)的平面0～平面3(PL0～PL3)内的读出对象的所有数据被数据输出为止。
1.3效果
在图39中表示比较例的NAND芯片的动作。比较例的NAND芯片在从存储器控制器300受理用于执行高速缓存读取的指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞后，受理用于执行数据输出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。而且，比较例的NAND芯片当在从受理存储器控制器300发出的指令“31h”后，信号CB为就绪状态后，通过受理指令“05h”，而执行预取与数据输出。
对此，在本实施方式的存储器系统100中，存储器控制器300在从半导体存储装置200发出用于执行高速缓存读取的指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞到发出用于执行数据输出的指令“XXh”中间，发出用于预约预取的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。本实施方式的NAND芯片无论信号CB为忙碌状态或就绪状态，均可受理指令“05h”。由此，本实施方式的NAND芯片当在从受理存储器控制器300发出的指令“31h”到受理指令“XXh”中间，受理指令“05h”时，可进行预取的预约。
在图40中表示在本实施方式的NAND芯片中，在信号CB为忙碌状态时受理指令“05h”的情况的动作。该情况下，定序器30接续高速缓存传送而执行预取，在执行完预取然后，将信号CB设为就绪状态。由此，在信号CB为就绪状态前，将从存储单元阵列51读出到数据缓存器54的数据DAT从数据缓存器54取入FIFO电路12。因此，可在信号CB为就绪状态然后，立即执行数据输出。
根据本实施方式的构成，存储器控制器300对于芯片内的各平面，在从发出指令“31h”到发出指令“XXh”中间，无论信号CB为忙碌状态或就绪状态，均能够发出指令“05h”。即，由于可在读出动作中预约预取，因此比从读出动作结束后预约预取的情况，可将直到开始数据输出为止的期间缩短。因此，可使存储器系统的动作高速化。
另外，如图8～17所示，在本实施方式的存储器系统100中，存储器控制器300在发出用于在半导体存储装置200中包含的多个NAND芯片的任一个预约预取的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞然后，于在该NAND芯片中执行预取中间，对于其它NAND芯片，例如，能够发出用于指示高速缓存读取的指令。因此，于在1个数据总线DB连接有多个NAND芯片的构成中，可抑制不使用数据总线DB的时间，提高数据总线DB的使用效率。
2.第2实施方式
对于第2实施方式的存储器系统100进行说明。本实施方式的存储器系统100在第1实施方式的存储器系统100中在输入输出电路10内设置有2个FIFO电路，在地址缓存器22内设置有4个行地址缓存器。以下，以与第1实施方式的不同点为中心进行说明。
2.1输入输出电路10的构成
对于输入输出电路10的构成，使用图18进行说明。图18是着眼于输入输出电路10及缓存器20来表示本实施方式的存储器系统100中包含的NAND芯片0(CP0)的构成的方块图。另外，在图18中，省略状态缓存器21以及电压产生电路40。
输入输出电路10包含DQ垫11、以及FIFO电路12A以及12B。DQ垫11经过FIFO电路12A连接于数据缓存器54A以及54C。另外，DQ垫11经过FIFO电路12B连接于数据缓存器54B以及54D。FIFO电路12A及12B具有与第1实施方式的图6中所说明的FIFO电路12相同的构成。
2.2缓存器20的构成
对于缓存器20的构成，使用图18进行说明。
地址缓存器22在第1实施方式的图6中所说明的地址缓存器22中，进一步包含列地址缓存器1(CR1)、以及列地址缓存器1’(CR1’)。列地址缓存器1(CR1)具有与第1实施方式的图6中所说明的列地址缓存器0(CR0)相同的构成。列地址缓存器1’(CR1’)具有与第1实施方式的图6中所说明的列地址缓存器0’(CR0’)相同的构成。
列地址缓存器0(CR0)连接于输入输出电路10、以及平面0及平面2(PL0及PL2)，存储从输入输出电路10接收到的平面0及平面2(PL0及PL2)的列地址CA。列地址缓存器0’(CR0’)连接于列地址缓存器0(CR0)、以及平面0以及平面2(PL0以及PL2)，存储从列地址缓存器0(CR0)接收到的(复制的)列地址CA。
列地址缓存器1(CR1)连接于输入输出电路10、以及平面1以及平面3(PL1以及PL3)，存储从输入输出电路10接收到的平面1以及平面3(PL1以及PL3)的列地址CA。列地址缓存器1’(CR1’)连接于列地址缓存器1(CR1)、以及平面1以及平面3(PL1以及PL3)，存储从列地址缓存器1(CR1)接收到的(复制的)列地址CA。
列地址缓存器0(CR0)向列解码器55A以及55C发送列地址CA。更具体来说，列地址缓存器0(CR0)将由列地址CA指定的平面的最初的列地址CA发送到列解码器55A以及55C。在将最初的列地址CA发送到列解码器55A以及55C时，列地址计数器电路CC0将列地址CA仅增加1，列地址缓存器0(CR0)将最初的列地址CA的下一列地址CA发送到列解码器55A以及55C。在将最后的列地址CA发送到列解码器55A以及55C时，列地址CA向列解码器55A以及55C的发送结束。列地址缓存器0’(CR0’)与列地址缓存器0(CR0)相同地向列解码器55A以及55C发送列地址CA。
列地址缓存器1(CR1)向列解码器55B以及55D发送列地址CA。更具体来说，列地址缓存器1(CR1)将由列地址CA指定的平面的最初的列地址CA发送到列解码器55B以及55D。在将最初的列地址CA发送到列解码器55B以及55D时，列地址计数器电路CC1将列地址CA仅增加1，列地址缓存器1(CR1)将最初的列地址CA的下一列地址CA发送到列解码器55B以及55D。在将最后的列地址CA发送到列解码器55B以及55D时，列地址CA向列解码器55B以及55D的发送结束。列地址缓存器1’(CR1’)与列地址缓存器1(CR1)相同地向列解码器55B以及55D发送列地址CA。
2.3动作
对于本实施方式的存储器系统100的动作，使用图19～图23进行说明。图19～图23是表示本实施方式的存储器系统100的读出动作的指令序列的一例的图。以下，举出信号CEn1以及CEn2为相同的信号(CEn1＝CEn2＝CEn)，在芯片0(CP0)中，按照平面0～平面3(PL0～PL3)的序列重复读出数据的情况为例，进行说明。在图19～图23中也表示芯片0(CP0)的各平面的信号CB00～信号CB03。从芯片1(CP1)读出资料的情况也相同。本实施方式的读出动作是单平面读取。
首先，如图19所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的正常读取。
更具体来说，存储器控制器300在将信号CEn设为“L”电平后，为了执行芯片0(CP0)的平面0(PL0)的正常读取，而发出指令＜00h＞、地址＜Ad00＞、以及指令＜30h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad00＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜00h＞发送到指令缓存器0(MR0)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到行地址缓存器0(RR0)，将接收到的地址＜Ad00＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜30h＞发送到指令缓存器0(MR0)。
在地址＜Ad00＞的行地址RA储存于行地址缓存器0(RR0)时，行地址缓存器0(RR0)将行地址RA发送到行解码器52A。
在从指令缓存器0(MR0)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面0(PL0)中开始正常读取。定序器30将信号CB00设为忙碌状态。信号CB00被储存于状态缓存器21。当在芯片0(CP0)的平面0(PL0)中正常读取结束时，定序器30将信号CB00设为就绪状态。芯片0(CP0)的平面0(PL0)可受理下一指令。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad00＞、以及指令＜30h＞后，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的正常读取，而发出指令＜00h＞、地址＜Ad01＞、以及指令＜30h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad01＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜00h＞发送到指令缓存器1(MR1)。输入输出电路10将接收到的地址＜Ad01＞的行地址RA发送到行地址缓存器1(RR1)，将接收到的地址＜Ad01＞的列地址CA发送到列地址缓存器1(CR1)。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜30h＞发送到指令缓存器1(MR1)。
在地址＜Ad01＞的行地址RA储存于行地址缓存器1(RR1)时，行地址缓存器1(RR1)将行地址RA发送到行解码器52B。
在从指令缓存器1(MR1)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面1(PL1)中开始正常读取。定序器30将信号CB01设为忙碌状态。信号CB01被储存于状态缓存器21。当在芯片0(CP0)的平面1(PL1)中正常读取结束时，定序器30将信号CB01设为就绪状态。芯片0(CP0)的平面1(PL1)可受理下一指令。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad01＞、以及指令＜30h＞后，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的正常读取，而发出指令＜00h＞、地址＜Ad02＞、以及指令＜30h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad02＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜00h＞发送到指令缓存器2(MR2)。输入输出电路10将接收到的地址＜Ad02＞的行地址RA发送到行地址缓存器2(RR2)，将接收到的地址＜Ad02＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜30h＞发送到指令缓存器2(MR2)。
在地址＜Ad02＞的行地址RA储存于行地址缓存器2(RR2)时，行地址缓存器2(RR2)将行地址RA发送到行解码器52C。
在从指令缓存器2(MR2)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面2(PL2)中开始正常读取。定序器30将信号CB02设为忙碌状态。信号CB02被储存于状态缓存器21。当在芯片0(CP0)的平面2(PL2)中正常读取结束时，定序器30将信号CB02设为就绪状态。芯片0(CP0)的平面2(PL2)可受理下一指令。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad02＞、以及指令＜30h＞后，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的正常读取，而发出指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜00h＞发送到指令缓存器3(MR3)。输入输出电路10将接收到的地址＜Ad03＞的行地址RA发送到行地址缓存器3(RR3)，将接收到的地址＜Ad03＞的列地址CA发送到列地址缓存器1(CR1)。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜30h＞发送到指令缓存器3(MR3)。
在地址＜Ad03＞的行地址RA储存于行地址缓存器3(RR3)时，行地址缓存器3(RR3)将行地址RA发送到行解码器52D。
在从指令缓存器3(MR3)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面3(PL3)中开始正常读取。定序器30将信号CB03设为忙碌状态。信号CB03被储存于状态缓存器21。当在芯片0(CP0)的平面3(PL3)中正常读取结束时，定序器30将信号CB03设为就绪状态。芯片0(CP0)的平面3(PL3)可受理下一指令。
接下来，如图20所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。在发出指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞后，通过发出指令＜78h＞以及地址＜Ad00＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的高速缓存读取，而发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面0(PL0)的所述的正常读取相同地，开始芯片0(CP0)的平面0(PL0)的高速缓存读取。芯片0(CP0)的定序器30将信号CB00设为忙碌状态。
接下来，存储器控制器300预约在芯片0(CP0)的平面0(PL0)执行的正常读取的读出数据的预取。
更具体来说，发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞，在执行高速缓存读取的期间(即信号CB00为忙碌状态的期间)，存储器控制器300为了预约芯片0(CP0)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜05h＞发送到指令缓存器0(MR0)，并且将指令＜05h＞复制到指令缓存器0’(MR0’)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到行地址缓存器0(RR0)，并且将地址＜Ad00＞的行地址RA复制到行地址缓存器0’(RR0’)。输入输出电路10将接收到的地址＜Ad00＞的列地址CA发送到列地址缓存器0(CR0)，并且将地址＜Ad00＞的列地址CA复制到列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜E0h＞发送到指令缓存器0(MR0)，并且将指令＜E0h＞复制到指令缓存器0’(MR0’)。
在地址＜Ad00＞的行地址RA被复制到行地址缓存器0’(RR0’)时，行地址缓存器0’(RR0’)将行地址RA发送到行解码器52A。
在从指令缓存器0’(MR0’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面0(PL0)中预约预取。然后，定序器30开始预取。当在信号CB00为忙碌状态时接收指令＜E0h＞时，定序器30在信号CB00为忙碌状态的期间，执行芯片0(CP0)的平面0(PL0)的预取。更具体来说，定序器30当在信号CB00为忙碌状态时接收指令＜E0h＞时，接续高速缓存传送，执行预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A以及55C。在列解码器55A中，基于将地址＜Ad00＞的列地址CA解码后的结果，选择数据缓存器54A内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12A。在预取完成时，定序器30将信号CB00设为就绪状态。
接下来，如图20所示，存储器控制器300执行芯片0(CP0)的平面1(PL1)的状态读取。在发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞后，通过发出指令＜78h＞以及地址＜Ad01＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB01时，存储器控制器300执行芯片0(CP0)的平面1(PL1)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的高速缓存读取，而发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面1(PL1)的所述的正常读取相同地，开始芯片0(CP0)的平面1(PL1)的高速缓存读取。芯片0(CP0)的定序器30将信号CB01设为忙碌状态。
接下来，存储器控制器300预约在芯片0(CP0)的平面1(PL1)执行的正常读取的读出数据的预取。
更具体来说，发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞，在执行高速缓存读取的期间(即信号CB01为忙碌状态的期间)，存储器控制器300为了预约芯片0(CP0)的平面1(PL1)的预取，而发出指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜05h＞发送到指令缓存器1(MR1)，并且将指令＜05h＞复制到指令缓存器1’(MR1’)。输入输出电路10将接收到的地址＜Ad01＞的行地址RA发送到行地址缓存器1(RR1)，并且将地址＜Ad01＞的行地址RA复制到行地址缓存器1’(RR1’)。输入输出电路10将接收到的地址＜Ad01＞的列地址CA发送到列地址缓存器1(CR1)，并且将地址＜Ad01＞的列地址CA复制到列地址缓存器1’(CR1’)。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜E0h＞发送到指令缓存器1(MR1)，并且将指令＜E0h＞复制到指令缓存器1’(MR1’)。
在地址＜Ad01＞的行地址RA被复制到行地址缓存器1’(RR1’)时，行地址缓存器1’(RR1’)将行地址RA发送到行解码器52B。
在从指令缓存器1’(MR1’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面1(PL1)中预约预取。然后，定序器30开始预取。当在信号CB01为忙碌状态时接收指令＜E0h＞时，定序器30在信号CB00为忙碌状态的期间，执行芯片0(CP0)的平面1(PL1)的预取。更具体来说，定序器30当在信号CB01为忙碌状态时接收指令＜E0h＞时，接续高速缓存传送，执行预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC1’的计数器值CNT重置为0。列地址缓存器1’(CR1’)将最初的列地址CA到最后的列地址CA发送到列解码器55B以及55D。在列解码器55B中，基于将地址＜Ad01＞的列地址CA解码后的结果，选择数据缓存器54B内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12B。在预取完成时，定序器30将信号CB01设为就绪状态。
接下来，如图20所示，存储器控制器300执行芯片0(CP0)的平面2(PL2)的状态读取。在发出指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞后，通过发出指令＜78h＞以及地址＜Ad02＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB02时，存储器控制器300执行芯片0(CP0)的平面2(PL2)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的高速缓存读取，而发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面2(PL2)的所述的正常读取相同地，开始芯片0(CP0)的平面2(PL2)的高速缓存读取。芯片0(CP0)的定序器30将信号CB02设为忙碌状态。当在芯片0(CP0)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB02设为就绪状态。
接下来，如图21所示，存储器控制器300执行芯片0(CP0)的平面3(PL3)的状态读取。在发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad03＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB03时，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的高速缓存读取，而发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面3(PL3)的所述的正常读取相同地，开始芯片0(CP0)的平面3(PL3)的高速缓存读取。芯片0(CP0)的定序器30将信号CB03设为忙碌状态。当在芯片0(CP0)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB03设为就绪状态。
接下来，如图21所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。在发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad00＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的数据输出。在存储器控制器300从状态缓存器21接收到表示就绪状态的信号CB00后，通过发出指令＜XXh＞而执行的数据输出(执行完预取的平面0(PL0)的数据输出)的细节与第1实施方式相同。
接下来，存储器控制器300预约在芯片0(CP0)的平面2(PL2)执行的正常读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面0(PL0)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面2(PL2)的预取，而发出指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜05h＞发送到指令缓存器2(MR2)，并且将指令＜05h＞复制到指令缓存器2’(MR2’)。输入输出电路10将接收到的地址＜Ad02＞的行地址RA发送到行地址缓存器2(RR2)，并且将地址＜Ad02＞的行地址RA复制到行地址缓存器2’(RR2’)。输入输出电路10将接收到的地址＜Ad02＞的列地址CA发送到列地址缓存器0(CR0)，并且将地址＜Ad02＞的列地址CA复制到列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜E0h＞发送到指令缓存器2(MR2)，并且将指令＜E0h＞复制到指令缓存器2’(MR2’)。
在地址＜Ad02＞的行地址RA被复制到行地址缓存器2’(RR2’)时，行地址缓存器2’(RR2’)将行地址RA发送到行解码器52C。
在从指令缓存器2’(MR2’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面2(PL2)中预约预取。然后，定序器30开始预取。当在信号CB02为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面2(PL2)的预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A以及55C。在列解码器55C中，基于将地址＜Ad02＞的列地址CA解码后的结果，选择数据缓存器54C内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12A。
接下来，存储器控制器300执行芯片0(CP0)的平面0(PL0)的高速缓存读取。在发出指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面0(PL0)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB00设为忙碌状态。当在芯片0(CP0)的平面0(PL0)中高速缓存传送结束时，定序器30将信号CB00设为就绪状态。
接下来，如图22所示，存储器控制器300执行芯片0(CP0)的平面1(PL1)的状态读取。在发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad01＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB01时，存储器控制器300执行芯片0(CP0)的平面1(PL1)的数据输出。在存储器控制器300从状态缓存器21接收到表示就绪状态的信号CB01后，通过发出指令＜XXh＞而执行的该数据输出(执行完预取的平面1(PL1)的数据输出)的细节与第1实施方式相同。
接下来，存储器控制器300预约在芯片0(CP0)的平面3(PL3)执行的正常读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面1(PL1)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面3(PL3)的预取，而发出指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜05h＞发送到指令缓存器3(MR3)，并且将指令＜05h＞复制到指令缓存器3’(MR3’)。输入输出电路10将接收到的地址＜Ad03＞的行地址RA发送到行地址缓存器3(RR3)，并且将地址＜Ad03＞的行地址RA复制到行地址缓存器3’(RR3’)。输入输出电路10将接收到的地址＜Ad03＞的列地址CA发送到列地址缓存器1(CR1)，并且将地址＜Ad03＞的列地址CA复制到列地址缓存器1’(CR1’)。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜E0h＞发送到指令缓存器3(MR3)，并且将指令＜E0h＞复制到指令缓存器3’(MR3’)。
在地址＜Ad03＞的行地址RA被复制到行地址缓存器3’(RR3’)时，行地址缓存器3’(RR3’)将行地址RA发送到行解码器52D。
在从指令缓存器3’(MR3’)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面3(PL3)中预约预取。然后，定序器30开始预取。当在信号CB03为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面3(PL3)的预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC1’的计数器值CNT重置为0。列地址缓存器1’(CR1’)将最初的列地址CA到最后的列地址CA发送到列解码器55B以及55D。在列解码器55D中，基于将地址＜Ad03＞的列地址CA解码后的结果，选择数据缓存器54D内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12B。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的高速缓存读取。在发出指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面1(PL1)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB01设为忙碌状态。当在芯片0(CP0)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB01设为就绪状态。
接下来，如图22所示，存储器控制器300执行芯片0(CP0)的平面2(PL2)的状态读取。在发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad02＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB02时，存储器控制器300执行芯片0(CP0)的平面2(PL2)的数据输出。在存储器控制器300从状态缓存器21接收到表示就绪状态的信号CB02后，通过发出指令＜XXh＞而执行的该数据输出(执行完预取的平面2(PL2)的数据输出)的细节与第1实施方式相同。
接下来，如图23所示，存储器控制器300预约在芯片0(CP0)的平面0(PL0)执行的高速缓存读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面2(PL2)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。然后，与芯片0(CP0)的平面0(PL0)的所述的预取的预约及执行相同地，预约芯片0(CP0)的平面0(PL0)的预取，并开始预取。当在信号CB00为忙碌状态时接收指令＜E0h＞时，芯片0(CP0)的定序器30在信号CB00为忙碌状态的期间，执行芯片0(CP0)的平面0(PL0)的预取。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的高速缓存读取。在发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面2(PL2)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB02设为忙碌状态。当在芯片0(CP0)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB02设为就绪状态。
接下来，如图23所示，存储器控制器300执行芯片0(CP0)的平面3(PL3)的状态读取。在发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad03＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB03时，存储器控制器300执行芯片0(CP0)的平面3(PL3)的数据输出。在存储器控制器300从状态缓存器21接收表示就绪状态的信号CB03后，通过发出指令＜XXh＞而执行的该数据输出(执行完预取的平面3(PL3)的数据输出)的细节与第1实施方式相同。
接下来，存储器控制器300预约在芯片0(CP0)的平面1(PL1)执行的高速缓存读取的读出数据的预取。
更具体来说，当在芯片0(CP0)的平面3(PL3)中数据输出结束时，存储器控制器300为了预约芯片0(CP0)的平面1(PL1)的预取，而发出指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。然后，与芯片0(CP0)的平面1(PL1)的所述的预取的预约及执行相同地，预约芯片0(CP0)的平面1(PL1)的预取，并开始预取。当在信号CB01为忙碌状态时接收指令＜E0h＞时，芯片0(CP0)的定序器30在信号CB01为忙碌状态的期间，执行芯片0(CP0)的平面1(PL1)的预取。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。在发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞后，通过发出指令＜01h＞、地址＜Ad03＞、以及指令＜31h＞而执行的该高速缓存读取的细节与芯片0(CP0)的平面3(PL3)的所述的高速缓存读取相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB03设为忙碌状态。当在芯片0(CP0)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB03设为就绪状态。
以后，重复C～F的期间的指令序列，直到芯片0(CP0)的平面0～平面3(PL0～PL3)内的读出对象的所有数据被数据输出为止。
2.4效果
根据本实施方式的构成，与第1实施方式相同地，由于可在读出动作中预约预取，因此比从读出动作结束后预约预取的情况，可将直到开始数据输出为止的期间缩短。因此，可使存储器系统的动作高速化。
3.第3实施方式
对于第3实施方式的存储器系统100进行说明。本实施方式的存储器系统100在第1实施方式的存储器系统100中在NAND芯片0(CP0)内设置有总线开关BSW。以下，以与第1实施方式的不同点为中心进行说明。
3.1输入输出电路10的构成
对于输入输出电路10的构成，使用图24进行说明。图24是着眼于输入输出电路10及缓存器20来表示本实施方式的存储器系统100中包含的NAND芯片0(CP0)的构成的方块图。另外，在图24中，省略状态缓存器21以及电压产生电路40。
NAND芯片0(CP0)包含总线开关BSW。总线开关BSW连接于FIFO电路12。总线开关BSW可连接于数据缓存器54A～54D。总线开关BSW构成为可选择数据缓存器54A～54D的任一个而连接。
3.2数据流的概要
对于本实施方式的存储器系统100的读出动作的数据流的概要，使用图25进行说明。以下，举出从存储单元阵列51A～51D向数据缓存器54A～54D分别读出n比特的数据DAT的情况为例，进行说明。另外，在图25中省略由存储器控制器300发出的指令CMD以及地址ADD从存储器控制器300发送到DQ垫11的期间。
首先，在平面0(PL0)的数据缓存器54A中储存有n比特的数据DAT(以下记述为比特1～比特n。图25的1～n对应于比特1～比特n)。比特1～比特n从比特1依序对应于列地址计数器电路CC0的计数器值CNT的向上计数。
在该状态下，总线开关BSW与数据缓存器54A连接。然后，在平面0(PL0)中开始预取。比特1～比特n从比特1依序从数据缓存器54A传送到FIFO电路12。
传送到FIFO电路12的比特1～比特n的数据按照传送的序列经过DQ垫11被数据输出。
在数据从数据缓存器54A向FIFO电路12的传送结束时，总线开关BSW从数据缓存器54A向数据缓存器54B切换连接。然后，在平面1(PL1)中开始预取。储存于数据缓存器54B的n比特的数据DAT(以下记述为比特n+1～比特2n。图25的n+1～2n对应于比特n+1～比特2n)从比特n+1依序从数据缓存器54B传送到FIFO电路12。
传送到FIFO电路12的比特n+1～比特2n的数据按照传送的序列经过DQ垫11被数据输出。
在数据从数据缓存器54B向FIFO电路12的传送结束时，总线开关BSW从数据缓存器54B向数据缓存器54C切换连接。然后，在平面2(PL2)中开始预取。储存于数据缓存器54C的n比特的数据DAT(以下记述为比特2n+1～比特3n。图25的2n+1～3n对应于比特2n+1～比特3n)从比特2n+1依序从数据缓存器54C传送到FIFO电路12。
传送到FIFO电路12的比特2n+1～比特3n的数据按照传送的序列经过DQ垫11被数据输出。
在数据从数据缓存器54C向FIFO电路12的传送结束时，总线开关BSW从数据缓存器54C向数据缓存器54D切换连接。然后，在平面3(PL3)中开始预取。储存于数据缓存器54D的n比特的数据DAT(以下记述为比特3n+1～比特4n。图25的3n+1～4n对应于比特3n+1～比特4n)从比特3n+1依序从数据缓存器54D传送到FIFO电路12。
传送到FIFO电路12的比特3n+1～比特4n的数据按照传送的序列经过DQ垫11被数据输出。
另外，从总线开关BSW到FIFO电路12的构成可由波管线与FIFO电路12构成。
3.3动作
对于本实施方式的存储器系统100的动作，使用图26～图29进行说明。图26～图29是表示本实施方式的存储器系统100的读出动作的指令序列的一例的图。以下，举出信号CEn1以及CEn2为相同的信号(CEn1＝CEn2＝CEn)，在芯片0(CP0)中，按照平面0～平面3(PL0～PL3)的序列重复读出数据的情况为例，进行说明。在图26～图29中也表示芯片0(CP0)的各平面的信号CB00～信号CB03。从芯片1(CP1)读出资料的情况也相同。
本实施方式的读出动作是多平面读取。另外，在本说明书中，「多平面读取」意味着在对象的芯片中从各平面同时读出数据DAT的动作。
首先，如图26所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的正常读取。
更具体来说，在将信号CEn设为“L”电平后，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的正常读取，而发出指令＜00h＞、地址＜Ad00＞、以及指令＜32h＞。指令“32h”是用于在多平面读取中执行正常读取的指令。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad00＞、以及指令＜32h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜00h＞发送到指令缓存器0(MR0)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到行地址缓存器0(RR0)，将接收到的地址＜Ad00＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜32h＞发送到指令缓存器0(MR0)。
在地址＜Ad00＞的行地址RA储存于行地址缓存器0(RR0)时，行地址缓存器0(RR0)将行地址RA发送到行解码器52A。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad00＞、以及指令＜32h＞后，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的正常读取，而发出指令＜00h＞、地址＜Ad01＞、以及指令＜32h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad01＞、以及指令＜32h＞。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜00h＞发送到指令缓存器1(MR1)。输入输出电路10将接收到的地址＜Ad01＞的行地址RA发送到行地址缓存器1(RR1)，将接收到的地址＜Ad01＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜32h＞发送到指令缓存器1(MR1)。
在地址＜Ad01＞的行地址RA储存于行地址缓存器1(RR1)时，行地址缓存器1(RR1)将行地址RA发送到行解码器52B。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad01＞、以及指令＜32h＞后，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的正常读取，而发出指令＜00h＞、地址＜Ad02＞、以及指令＜32h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad02＞、以及指令＜32h＞。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜00h＞发送到指令缓存器2(MR2)。输入输出电路10将接收到的地址＜Ad02＞的行地址RA发送到行地址缓存器2(RR2)，将接收到的地址＜Ad02＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜32h＞发送到指令缓存器2(MR2)。
在地址＜Ad02＞的行地址RA储存于行地址缓存器2(RR2)时，行地址缓存器2(RR2)将行地址RA发送到行解码器52C。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad02＞、以及指令＜32h＞后，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的正常读取，而发出指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜00h＞发送到指令缓存器3(MR3)。输入输出电路10将接收到的地址＜Ad03＞的行地址RA发送到行地址缓存器3(RR3)，将接收到的地址＜Ad03＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜30h＞发送到指令缓存器3(MR3)。
在地址＜Ad03＞的行地址RA储存于行地址缓存器3(RR3)时，行地址缓存器3(RR3)将行地址RA发送到行解码器52D。
在从指令缓存器3(MR3)接收指令＜30h＞时，芯片0(CP0)的定序器30在平面0～平面3(PL0～PL3)中开始正常读取。定序器30将信号CB00～信号CB03设为忙碌状态。信号CB00～信号CB03被储存于状态缓存器21。当在芯片0(CP0)的平面0～平面3(PL0～PL3)中正常读取结束时，定序器30将信号CB00～信号CB03设为就绪状态。
接下来，如图27所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的状态读取，而发出指令＜78h＞以及地址＜Ad00＞。
芯片0(CP0)的定序器30将对于与地址＜Ad00＞～＜Ad03＞对应的信号CB00～信号CB03的状态信息STS发送到存储器控制器300。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00～信号CB03时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的正常读取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的正常读取，而发出指令＜00h＞、地址＜Ad00＞、以及指令＜32h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad00＞、以及指令＜32h＞。然后，与芯片0(CP0)的平面0(PL0)的所述的正常读取相同地，将指令＜00h＞以及指令＜32h＞发送到指令缓存器0(MR0)，将地址＜Ad00＞的行地址RA经过行地址缓存器0(RR0)发送到行解码器52A。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad00＞、以及指令＜32h＞后，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的正常读取，而发出指令＜00h＞、地址＜Ad01＞、以及指令＜32h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad01＞、以及指令＜32h＞。然后，与芯片0(CP0)的平面1(PL1)的所述的正常读取相同地，将指令＜00h＞以及指令＜32h＞发送到指令缓存器1(MR1)，将地址＜Ad01＞的行地址RA经过行地址缓存器1(RR1)发送到行解码器52B。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的正常读取。
更具体来说，在发出指令＜00h＞、地址＜Ad01＞、以及指令＜32h＞后，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的正常读取，而发出指令＜00h＞、地址＜Ad02＞、以及指令＜32h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad02＞、以及指令＜32h＞。然后，与芯片0(CP0)的平面2(PL2)的所述的正常读取相同地，将指令＜00h＞以及指令＜32h＞发送到指令缓存器2(MR2)，将地址＜Ad02＞的行地址RA经过行地址缓存器2(RR2)发送到行解码器52C。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。
更具体来说，在发出指令＜00h＞、地址＜Ad02＞、以及指令＜32h＞后，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的高速缓存读取，而发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞。然后，与芯片0(CP0)的平面3(PL3)的所述的正常读取相同地，将指令＜00h＞以及指令＜31h＞发送到指令缓存器3(MR3)，将地址＜Ad03＞的行地址RA经过行地址缓存器3(RR3)发送到行解码器52D。
在从指令缓存器3(MR3)接收指令＜31h＞时，芯片0(CP0)的定序器30在平面0～平面2(PL0～PL2)中开始正常读取，在芯片0(CP0)的平面3(PL3)中开始高速缓存读取。定序器30将信号CB00～信号CB03设为忙碌状态。
接下来，如图28所示，存储器控制器300预约在芯片0(CP0)的平面0(PL0)执行的正常读取的读出数据的预取。
更具体来说，发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞，在执行高速缓存读取的期间(即信号CB00为忙碌状态的期间)，存储器控制器300为了预约芯片0(CP0)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜05h＞发送到指令缓存器0(MR0)，并且将指令＜05h＞复制到指令缓存器0’(MR0’)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到行地址缓存器0(RR0)，并且将地址＜Ad00＞的行地址RA复制到行地址缓存器0’(RR0’)。输入输出电路10将接收到的地址＜Ad00＞的列地址CA发送到列地址缓存器0(CR0)，并且将地址＜Ad00＞的列地址CA复制到列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜E0h＞发送到指令缓存器0(MR0)，并且将指令＜E0h＞复制到指令缓存器0’(MR0’)。
在地址＜Ad00＞的行地址RA被复制到行地址缓存器0’(RR0’)时，行地址缓存器0’(RR0’)将行地址RA发送到行解码器52A。
在从指令缓存器0’(MR0’)接收指令＜E0h＞时，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54A，在平面0(PL0)中预约预取。然后，定序器30开始预取。即，开始数据从数据缓存器54A向FIFO电路12的传送。当在信号CB00为忙碌状态时接收指令＜E0h＞时，定序器30在信号CB00为忙碌状态的期间，执行芯片0(CP0)的平面0(PL0)的预取。更具体来说，定序器30当在信号CB00为忙碌状态时接收指令＜E0h＞时，接续高速缓存传送，执行预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55A中，基于将地址＜Ad00＞的列地址CA解码后的结果，选择数据缓存器54A内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，如图28所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。在发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞后，通过发出指令＜78h＞以及地址＜Ad00＞而执行的该状态读取的细节与芯片0(CP0)的平面0(PL0)的所述的状态读取相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00～信号CB03时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的数据输出。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的数据输出，而发出指令＜YYh＞。指令“YYh”是用于选择芯片、以及芯片内的多个平面，并执行数据输出的指令。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜YYh＞。输入输出电路10将接收到的指令＜YYh＞发送到指令缓存器0(MR0)。
在从指令缓存器0(MR0)接收指令＜YYh＞时，芯片0(CP0)的定序器30开始执行完预取的平面0(PL0)的数据输出。
当在芯片0(CP0)的平面0(PL0)中，数据从数据缓存器54A向FIFO电路12的传送结束时，如图24、图25及图28所示，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54B。定序器30当在芯片0(CP0)的平面0(PL0)的数据输出的中途将总线开关BSW切换为与数据缓存器54B的连接时，在芯片0(CP0)的平面1(PL1)中开始预取。即，开始数据从数据缓存器54B向FIFO电路12的传送。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的数据输出。
更具体来说，当在芯片0(CP0)的平面0(PL0)中数据输出结束时，芯片0(CP0)的定序器30开始执行完预取的平面1(PL1)的数据输出。
当在芯片0(CP0)的平面1(PL1)中，数据从数据缓存器54B向FIFO电路12的传送结束时，如图24、图25及图29所示，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54C。定序器30当在芯片0(CP0)的平面1(PL1)的数据输出的中途将总线开关BSW切换为与数据缓存器54C的连接时，在芯片0(CP0)的平面2(PL2)中开始预取。即，开始数据从数据缓存器54C向FIFO电路12的传送。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的数据输出。
更具体来说，当在芯片0(CP0)的平面1(PL1)中数据输出结束时，芯片0(CP0)的定序器30开始执行完预取的平面2(PL2)的数据输出。
当在芯片0(CP0)的平面2(PL2)中，数据从数据缓存器54C向FIFO电路12的传送结束时，如图24、图25及图29所示，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54D。定序器30当在芯片0(CP0)的平面2(PL2)的数据输出的中途将总线开关BSW切换为与数据缓存器54D的连接时，在芯片0(CP0)的平面3(PL3)中开始预取。即，开始数据从数据缓存器54D向FIFO电路12的传送。
这样，在本实施方式中，可在芯片0(CP0)的平面p(p为0～2的整数)的数据输出的期间内，执行平面p+1的预取。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的数据输出。
更具体来说，当在芯片0(CP0)的平面2(PL2)中数据输出结束时，芯片0(CP0)的定序器30开始执行完预取的平面3(PL3)的数据输出。
当在芯片0(CP0)的平面3(PL3)中数据输出结束时，重复B～E的期间的指令序列，直到芯片0(CP0)的平面0～平面3(PL0～PL3)内的读出对象的所有数据被数据输出为止。
3.4效果
根据本实施方式的构成，与第1实施方式相同地，由于可在读出动作中预约预取，因此比从读出动作结束后预约预取的情况，可将直到开始数据输出为止的期间缩短。另外，可在芯片内的平面p的数据输出的期间内，执行平面p+1的预取。因此，可将直到开始平面p+1的数据输出为止的期间缩短平面p的数据输出与平面p+1的预取重叠的期间。因此，可使存储器系统的动作高速化。
4.第4实施方式
对于第4实施方式的存储器系统100进行说明。本实施方式的存储器系统100在第1实施方式的存储器系统100中在地址缓存器22内设置有1个行地址缓存器。以下，以与第1实施方式的不同点为中心进行说明。
4.1缓存器20的构成
对于缓存器20的构成，使用图30进行说明。图30是以输入输出电路10及缓存器20为中心而表示本实施方式的存储器系统100中包含的NAND芯片0(CP0)的构成的方块图。另外，在图30中，省略状态缓存器21以及电压产生电路40。
如图30所示，地址缓存器22与从第1实施方式的图6中所说明的地址缓存器22去除列地址缓存器0’(CR0’)的构成相同。
4.2动作
对于本实施方式的存储器系统100的动作，使用图31～图35进行说明。图31～图35是表示本实施方式的存储器系统100的读出动作的指令序列的一例的图。以下，举出信号CEn1以及CEn2为相同的信号(CEn1＝CEn2＝CEn)，在芯片0(CP0)中，按照平面0～平面3(PL0～PL3)的序列重复读出数据的情况为例，进行说明。在图31～图35中也表示芯片0(CP0)的各平面的信号CB00～信号CB03。自芯片1(CP1)读出资料的情况也相同。本实施方式的读出动作是单平面读取。
首先，存储器控制器300在芯片0(CP0)中按照平面0～平面3(PL0～PL3)的序列执行正常读取。从存储器控制器300将信号CEn设为「L」电平到在芯片0(CP0)的平面3(PL3)中执行正常读取的期间的指令序列以及信号CB00～信号CB03与第2实施方式的直到图19的A为止的期间相同。另外，在该期间中，输入输出电路10将接收到的地址＜Ad01＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10将接收到的地址＜Ad03＞的列地址CA发送到列地址缓存器0(CR0)。该期间的其它动作与第2实施方式相同。
接下来，如图31所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。在发出指令＜00h＞、地址＜Ad03＞、以及指令＜30h＞后，通过发出指令＜78h＞以及地址＜Ad00＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的高速缓存读取。在存储器控制器300从状态缓存器21接收到表示就绪状态的信号CB00后，通过发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB00设为忙碌状态。当在芯片0(CP0)的平面0(PL0)中高速缓存传送结束时，定序器30将信号CB00设为就绪状态。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的状态读取。在发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad01＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB01时，存储器控制器300执行芯片0(CP0)的平面1(PL1)的高速缓存读取。在存储器控制器300从状态缓存器21接收到表示就绪状态的信号CB01后，通过发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB01设为忙碌状态。当在芯片0(CP0)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB01设为就绪状态。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的状态读取。在发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad02＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB02时，存储器控制器300执行芯片0(CP0)的平面2(PL2)的高速缓存读取。在存储器控制器300从状态缓存器21接收到表示就绪状态的信号CB02后，通过发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB02设为忙碌状态。当在芯片0(CP0)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB02设为就绪状态。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的状态读取。在发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad03＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB03时，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。在存储器控制器300自状态缓存器21接收到表示就绪状态的信号CB03后，通过发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB03设为忙碌状态。当在芯片0(CP0)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB03设为就绪状态。
接下来，如图32所示，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。在发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞后，通过发出指令＜78h＞以及地址＜Ad00＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的预取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜05h＞发送到指令缓存器0(MR0)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到行地址缓存器0(RR0)。输入输出电路10将接收到的地址＜Ad00＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜E0h＞发送到指令缓存器0(MR0)。
在地址＜Ad00＞的行地址RA储存于行地址缓存器0(RR0)时，行地址缓存器0(RR0)将行地址RA发送到行解码器52A。
在从指令缓存器0(MR0)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面0(PL0)中开始预取。当在信号CB00为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面0(PL0)的预取。更具体来说，定序器30将列地址计数器电路CC0的计数器值CNT重置为0。列地址缓存器0(CR0)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55A中，基于将地址＜Ad00＞的列地址CA解码后的结果，选择数据缓存器54A内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，存储器控制器300执行芯片0(CP0)的平面0(PL0)的数据输出。
更具体来说，当在芯片0(CP0)的平面0(PL0)中预取结束时，芯片0(CP0)的定序器30开始执行完预取的平面0(PL0)的数据输出。
接下来，如图33所示，存储器控制器300执行芯片0(CP0)的平面1(PL1)的状态读取。在芯片0(CP0)的平面0(PL0)的数据输出结束后，通过发出指令＜78h＞以及地址＜Ad01＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB01时，存储器控制器300执行芯片0(CP0)的平面1(PL1)的预取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的预取，而发出指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜05h＞发送到指令缓存器1(MR1)。输入输出电路10将接收到的地址＜Ad01＞的行地址RA发送到行地址缓存器1(RR1)。输入输出电路10将接收到的地址＜Ad01＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad01＞，将接收到的指令＜E0h＞发送到指令缓存器1(MR1)。
在地址＜Ad01＞的行地址RA储存于行地址缓存器1(RR1)时，行地址缓存器1(RR1)将行地址RA发送到行解码器52B。
在从指令缓存器1(MR1)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面1(PL1)中开始预取。当在信号CB01为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面1(PL1)的预取。更具体来说，定序器30将列地址计数器电路CC0的计数器值CNT重置为0。列地址缓存器0(CR0)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55B中，基于将地址＜Ad01＞的列地址CA解码后的结果，选择数据缓存器54B内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，存储器控制器300执行芯片0(CP0)的平面0(PL0)的高速缓存读取。在发出指令＜05h＞、地址＜Ad01＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB00设为忙碌状态。当在芯片0(CP0)的平面0(PL0)中高速缓存传送结束时，定序器30将信号CB00设为就绪状态。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的数据输出。
更具体来说，发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞，当在芯片0(CP0)的平面1(PL1)中预取结束时，芯片0(CP0)的定序器30开始执行完预取的平面1(PL1)的数据输出。
接下来，如图34所示，存储器控制器300执行芯片0(CP0)的平面2(PL2)的状态读取。在芯片0(CP0)的平面1(PL1)的数据输出结束后，通过发出指令＜78h＞以及地址＜Ad02＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB02时，存储器控制器300执行芯片0(CP0)的平面2(PL2)的预取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的预取，而发出指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜05h＞发送到指令缓存器2(MR2)。输入输出电路10将接收到的地址＜Ad02＞的行地址RA发送到行地址缓存器2(RR2)。输入输出电路10将接收到的地址＜Ad02＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad02＞，将接收到的指令＜E0h＞发送到指令缓存器2(MR2)。
在地址＜Ad02＞的行地址RA储存于行地址缓存器2(RR2)时，行地址缓存器2(RR2)将行地址RA发送到行解码器52C。
在从指令缓存器2(MR2)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面2(PL2)中开始预取。当在信号CB02为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面2(PL2)的预取。更具体来说，在开始预取时，定序器30将列地址计数器电路CC0的计数器值CNT重置为0。列地址缓存器0(CR0)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55C中，基于将地址＜Ad02＞的列地址CA解码后的结果，选择数据缓存器54C内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的高速缓存读取。在发出指令＜05h＞、地址＜Ad02＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB01设为忙碌状态。当在芯片0(CP0)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB01设为就绪状态。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的数据输出。
更具体来说，发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞，当在芯片0(CP0)的平面2(PL2)中预取结束时，芯片0(CP0)的定序器30开始执行完预取的平面2(PL2)的数据输出。
接下来，如图35所示，存储器控制器300执行芯片0(CP0)的平面3(PL3)的状态读取。在芯片0(CP0)的平面2(PL2)的数据输出结束后，通过发出指令＜78h＞以及地址＜Ad03＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB03时，存储器控制器300执行芯片0(CP0)的平面3(PL3)的预取。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的预取，而发出指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜05h＞发送到指令缓存器3(MR3)。输入输出电路10将接收到的地址＜Ad03＞的行地址RA发送到行地址缓存器3(RR3)。输入输出电路10将接收到的地址＜Ad03＞的列地址CA发送到列地址缓存器0(CR0)。输入输出电路10基于地址＜Ad03＞，将接收到的指令＜E0h＞发送到指令缓存器3(MR3)。
在地址＜Ad03＞的行地址RA储存于行地址缓存器3(RR3)时，行地址缓存器3(RR3)将行地址RA发送到行解码器52D。
在从指令缓存器3(MR3)接收指令＜E0h＞时，芯片0(CP0)的定序器30在平面3(PL3)中开始预取。当在信号CB03为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面3(PL3)的预取。更具体来说，在开始预取时，定序器30将列地址计数器电路CC0的计数器值CNT重置为0。列地址缓存器0(CR0)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55D中，基于将地址＜Ad03＞的列地址CA解码后的结果，选择数据缓存器54D内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的高速缓存读取。在发出指令＜05h＞、地址＜Ad03＞、以及指令＜E0h＞后，通过发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB02设为忙碌状态。当在芯片0(CP0)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB02设为就绪状态。
这样，在本实施方式中，可在存储器控制器300发送芯片0(CP0)的平面q(q为0～2的整数)的指令＜00h＞、地址＜Ad0q＞、以及指令＜31h＞的期间内，执行平面q+1的预取。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的数据输出。
更具体来说，发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞，当在芯片0(CP0)的平面3(PL3)中预取结束时，芯片0(CP0)的定序器30开始执行完预取的平面3(PL3)的数据输出。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。在芯片0(CP0)的平面3(PL3)的数据输出结束后，通过发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB03设为忙碌状态。当在芯片0(CP0)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB03设为就绪状态。
以后，重复C～G的期间的指令序列，直到芯片0(CP0)的平面0～平面3(PL0～PL3)内的读出对象的所有数据被数据输出为止。
4.3效果
根据本实施方式的构成，存储器控制器300可在发出芯片内的平面q+1的指令「05h」后，在开始平面q+1的数据输出前，发出平面q的指令「31h」。即，可在存储器控制器300发送芯片0(CP0)的平面q的指令＜00h＞、地址＜Ad0q＞、以及指令＜31h＞的期间内，执行平面q+1的预取。因此，可将直到开始平面q+1的数据输出为止的期间缩短平面q的指令＜00h＞、地址＜Ad0q＞、以及指令＜31h＞的发送、与平面q+1的预取重叠的期间。因此，可使存储器系统的动作高速化。
5.第5实施方式
对于第5实施方式的存储器系统100进行说明。本实施方式的存储器系统100在第3实施方式的存储器系统100中通过单平面读取而读出数据。以下，以与第3实施方式的不同点为中心进行说明。
5.1动作
对于本实施方式的存储器系统100的动作，使用图36～图38进行说明。图36～图38是表示本实施方式的存储器系统100的读出动作的指令序列的一例的图。以下，举出信号CEn1以及CEn2为相同的信号(CEn1＝CEn2＝CEn)，在芯片0(CP0)中，按照平面0～平面3(PL0～PL3)的序列重复读出数据的情况为例，进行说明。在图36～图38中也表示NAND芯片0(CP0)的各平面的信号CB00～信号CB03。从芯片1(CP1)读出资料的情况也相同。本实施方式的读出动作是单平面读取。
首先，存储器控制器300在芯片0(CP0)中按照平面0～平面3(PL0～PL3)的序列执行正常读取。从存储器控制器300将信号CEn设为「L」电平到在芯片0(CP0)的平面3(PL3)中执行正常读取的期间的指令序列以及信号CB00～信号CB03与第2实施方式的直到图19的A为止的期间相同。另外，该期间的动作与第4实施方式相同。
接下来，存储器控制器300在芯片0(CP0)中，按照平面0～平面3(PL0～PL3)的数序执行状态读取以及高速缓存读取。从在芯片0(CP0)的平面3(PL3)中执行正常读取到在芯片0(CP0)的平面3(PL3)中执行高速缓存读取的期间的指令序列以及信号CB00～信号CB03与第4实施方式的直到图31的A～B为止的期间相同。另外，该期间的动作与第4实施方式相同。
接下来，存储器控制器300预约在芯片0(CP0)的平面0(PL0)执行的正常读取的读出数据的预取。
更具体来说，如图36所示，存储器控制器300为了预约芯片0(CP0)的平面0(PL0)的预取，而发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。另外，存储器控制器300与第3实施方式相同地，能够发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞，在执行高速缓存读取的期间(即信号CB00为忙碌状态的期间)发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜05h＞发送到指令缓存器0(MR0)，并且将指令＜05h＞复制到指令缓存器0’(MR0’)。输入输出电路10将接收到的地址＜Ad00＞的行地址RA发送到行地址缓存器0(RR0)，并且将地址＜Ad00＞的行地址RA复制到行地址缓存器0’(RR0’)。输入输出电路10将接收到的地址＜Ad00＞的列地址CA发送到列地址缓存器0(CR0)，并且将地址＜Ad00＞的列地址CA复制到列地址缓存器0’(CR0’)。输入输出电路10基于地址＜Ad00＞，将接收到的指令＜E0h＞发送到指令缓存器0(MR0)，并且将指令＜E0h＞复制到指令缓存器0’(MR0’)。
在地址＜Ad00＞的行地址RA被复制到行地址缓存器0’(RR0’)时，行地址缓存器0’(RR0’)将行地址RA发送到行解码器52A。
在从指令缓存器0’(MR0’)接收指令＜E0h＞时，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54A，在平面0(PL0)中预约预取。然后，定序器30开始预取。即，开始数据从数据缓存器54A向FIFO电路12的传送。当在信号CB00为就绪状态时接收指令＜E0h＞时，定序器30立即执行芯片0(CP0)的平面0(PL0)的预取。另外，与第3实施方式相同地，当在信号CB00为忙碌状态时接收到指令＜E0h＞时，定序器30在信号CB00为忙碌状态的期间，执行芯片0(CP0)的平面0(PL0)的预取。更具体来说，定序器30当在信号CB00为忙碌状态时接收指令＜E0h＞时，接续高速缓存传送，执行预取。
在开始预取时，芯片0(CP0)的定序器30将列地址计数器电路CC0’的计数器值CNT重置为0。列地址缓存器0’(CR0’)将最初的列地址CA到最后的列地址CA发送到列解码器55A～55D。在列解码器55A中，基于将地址＜Ad00＞的列地址CA解码后的结果，选择数据缓存器54A内的对应的锁存电路。将依序选择的锁存电路的数据发送到FIFO电路12。
接下来，存储器控制器300执行芯片0(CP0)的平面0(PL0)的状态读取。在发出指令＜05h＞、地址＜Ad00＞、以及指令＜E0h＞后，通过发出指令＜78h＞以及地址＜Ad00＞而执行的该状态读取的细节与第1实施方式相同。
接下来，在从状态缓存器21接收表示就绪状态的信号CB00时，存储器控制器300执行芯片0(CP0)的平面0(PL0)的数据输出。
更具体来说，存储器控制器300为了执行芯片0(CP0)的平面0(PL0)的数据输出，而发出指令＜YYh＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜YYh＞。输入输出电路10将接收到的指令＜YYh＞发送到指令缓存器0(MR0)。
在从指令缓存器0(MR0)接收指令＜YYh＞时，芯片0(CP0)的定序器30开始执行完预取的平面0(PL0)的数据输出。
当在芯片0(CP0)的平面0(PL0)中，数据从数据缓存器54A向FIFO电路12的传送结束时，如图24、图25及图36所示，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54B。定序器30当在芯片0(CP0)的平面0(PL0)的数据输出的中途将总线开关BSW切换为与数据缓存器54B的连接时，在芯片0(CP0)的平面1(PL1)中开始预取。即，开始数据从数据缓存器54B向FIFO电路12的传送。
接下来，存储器控制器300执行芯片0(CP0)的平面0(PL0)的高速缓存读取。在芯片0(CP0)的平面0(PL0)的数据输出结束后，通过发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB00设为忙碌状态。当在芯片0(CP0)的平面0(PL0)中高速缓存传送结束时，定序器30将信号CB00设为就绪状态。
接下来，如图37所示，存储器控制器300执行芯片0(CP0)的平面1(PL1)的数据输出。
更具体来说，在发出指令＜00h＞、地址＜Ad00＞、以及指令＜31h＞后，存储器控制器300为了执行芯片0(CP0)的平面1(PL1)的数据输出，而发出指令＜YYh＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜YYh＞。输入输出电路10将接收到的指令＜YYh＞发送到指令缓存器1(MR1)。
在从指令缓存器1(MR1)接收指令＜YYh＞时，芯片0(CP0)的定序器30开始执行完预取的平面1(PL1)的数据输出。
当在芯片0(CP0)的平面1(PL1)中，数据从数据缓存器54B向FIFO电路12的传送结束时，如图24、图25及图37所示，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54C。定序器30当在芯片0(CP0)的平面1(PL1)的数据输出的中途将总线开关BSW切换为与数据缓存器54C的连接时，在芯片0(CP0)的平面2(PL2)中开始预取。即，开始数据从数据缓存器54C向FIFO电路12的传送。
接下来，存储器控制器300执行芯片0(CP0)的平面1(PL1)的高速缓存读取。在芯片0(CP0)的平面1(PL1)的数据输出结束后，通过发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB01设为忙碌状态。当在芯片0(CP0)的平面1(PL1)中高速缓存传送结束时，定序器30将信号CB01设为就绪状态。
接下来，如图37所示，存储器控制器300执行芯片0(CP0)的平面2(PL2)的数据输出。
更具体来说，在发出指令＜00h＞、地址＜Ad01＞、以及指令＜31h＞后，存储器控制器300为了执行芯片0(CP0)的平面2(PL2)的数据输出，而发出指令＜YYh＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜YYh＞。输入输出电路10将接收到的指令＜YYh＞发送到指令缓存器2(MR2)。
在从指令缓存器2(MR2)接收指令＜YYh＞时，芯片0(CP0)的定序器30开始执行完预取的平面2(PL2)的数据输出。
对于芯片0(CP0)的平面2(PL2)，在数据从数据缓存器54C向FIFO电路12的传送结束时，如图24、图25及图37所示，芯片0(CP0)的定序器30将总线开关BSW连接于数据缓存器54D。定序器30当在芯片0(CP0)的平面2(PL2)的数据输出的中途将总线开关BSW切换为与数据缓存器54D的连接，在芯片0(CP0)的平面3(PL3)中开始预取。即，开始数据从数据缓存器54D向FIFO电路12的传送。
接下来，存储器控制器300执行芯片0(CP0)的平面2(PL2)的高速缓存读取。在芯片0(CP0)的平面2(PL2)的数据输出结束后，通过发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB02设为忙碌状态。当在芯片0(CP0)的平面2(PL2)中高速缓存传送结束时，定序器30将信号CB02设为就绪状态。
接下来，如图38所示，存储器控制器300执行芯片0(CP0)的平面3(PL3)的数据输出。
更具体来说，在发出指令＜00h＞、地址＜Ad02＞、以及指令＜31h＞后，存储器控制器300为了执行芯片0(CP0)的平面3(PL3)的数据输出，而发出指令＜YYh＞。
在芯片0(CP0)中，输入输出电路10接收存储器控制器300发出的指令＜YYh＞。输入输出电路10将接收到的指令＜YYh＞发送到指令缓存器3(MR3)。
在从指令缓存器3(MR3)接收指令＜YYh＞时，芯片0(CP0)的定序器30开始执行完预取的平面3(PL3)的数据输出。
接下来，存储器控制器300执行芯片0(CP0)的平面3(PL3)的高速缓存读取。在芯片0(CP0)的平面3(PL3)的数据输出结束后，通过发出指令＜00h＞、地址＜Ad03＞、以及指令＜31h＞而执行的该高速缓存读取的细节与第1实施方式相同。在开始该高速缓存读取时，芯片0(CP0)的定序器30将信号CB03设为忙碌状态。当在芯片0(CP0)的平面3(PL3)中高速缓存传送结束时，定序器30将信号CB03设为就绪状态。
以后，重复B～E的期间的指令序列直到芯片0(CP0)的平面0～平面3(PL0～PL3)内的读出对象的所有数据被数据输出为止。
5.2效果
根据本实施方式的构成，与第1实施方式相同地，由于可在读出动作中预约预取，因此比从读出动作结束后预约预取的情况，可将直到开始数据输出为止的期间缩短。另外，与第3实施方式相同地，由于可在芯片内的平面p的数据输出的期间内，执行平面p+1的预取，因此可将直到开始平面p+1的数据输出为止的期间缩短平面p的数据输出与平面p+1的预取重叠的期间。因此，可使存储器系统的动作高速化。
6.变化例等
如所述这样，实施方式的存储器系统包括：第1芯片(CP0)，包含第1平面(PL0)、以及第1输入输出电路(10)；以及控制器(300)，能够发出用于控制第1芯片的指令。第1平面包含：第1存储单元阵列(51A)，具有多个第1存储单元晶体管(MC)；以及第1锁存电路，能够存储从第1存储单元阵列读出的第1读出数据。第1输入输出电路包含能够从第1锁存电路取入第1读出数据的第1FIFO电路(12(12A))。控制器可于在第1平面中执行读出动作的期间内，向第1芯片发送第1指令(05h)，所述第1指令(05h)命令从第1锁存电路向第1FIFO电路取入第1读出数据。
另外，实施方式不限定于所述说明的形态，可进行各种变化。
FIFO电路可为FILO(First In Last Out，先进后出)电路。
另外，在所述实施方式中作为半导体存储装置，以NAND型闪速存储器为例进行了说明，但不限定于NAND型闪速存储器，可应用于其它所有半导体存储器，进而可应用于半导体存储器以外的各种存储装置。
虽然说明的本发明的几个实施方式，但这些实施方式是作为例子提出的，并非意欲限定发明的范围。这些实施方式能以其它各种方式实施，在不脱离本发明主旨的范围内能够进行各种省略、置换、变更。这些实施方式或它们变化包含在发明的范围或主旨内，同样包含在权利要求书所记载的发明及其均等的范围内。

Claims (13)

1.一种存储器系统，包括：
第1芯片，包含第1平面、以及第1输入输出电路；以及
控制器，能够发出用于控制所述第1芯片的指令；并且
所述第1平面包含：第1存储单元阵列，具有多个第1存储单元晶体管；以及第1锁存电路，能够存储从所述第1存储单元阵列读出的第1读出数据；
所述第1输入输出电路包含能够从所述第1锁存电路取入所述第1读出数据的第1FIFO电路；
所述控制器能够在所述第1平面中执行读出动作的期间内，向所述第1芯片发送第1指令，所述第1指令是命令：接续将所述第1读出数据储存至所述第1锁存电路的动作，执行将所述第1读出数据从所述第1锁存电路取入所述第1FIFO电路的动作。
2.根据权利要求1所述的存储器系统，其中所述第1读出数据是在所述第1平面中执行读出动作的期间内，从所述第1锁存电路被取入所述第1FIFO电路。
3.根据权利要求1所述的存储器系统，其中基于所述第1指令的发送而预约：接续将所述第1读出数据储存至所述第1锁存电路的动作，将所述第1读出数据从所述第1锁存电路取入所述第1FIFO电路的动作的执行。
4.一种存储器系统，包括：
第1芯片，包含第1平面、以及第1输入输出电路；以及
控制器，能够发出用于控制所述第1芯片的指令；并且
所述第1平面包含：第1存储单元阵列，具有多个第1存储单元晶体管；以及第1锁存电路，能够存储从所述第1存储单元阵列读出的第1读出数据；
所述第1输入输出电路包含能够从所述第1锁存电路取入所述第1读出数据的第1FIFO电路；
所述控制器能够在所述第1平面中执行读出动作的期间内，向所述第1芯片发送第1指令，所述第1指令命令所述第1读出数据从所述第1锁存电路向所述第1FIFO电路的取入；
所述存储器系统进一步包括第2芯片，所述第2芯片包含第2平面、以及第2输入输出电路；并且
所述第2平面包含：第2存储单元阵列，具有多个第2存储单元晶体管；以及第2锁存电路，能够存储从所述第2存储单元阵列读出的第2读出数据；
所述第2输入输出电路包含能够从所述第2锁存电路取入所述第2读出数据的第2FIFO电路；
所述控制器能够发出用于控制所述第2芯片的指令；
所述控制器可在向所述第1芯片发送所述第1指令后，于在所述第2平面中执行读出动作的期间内，向所述第2芯片发送第2指令，所述第2指令命令所述第2读出数据从所述第2锁存电路向所述第2FIFO电路的取入。
5.根据权利要求4所述的存储器系统，其中所述第2读出数据是在所述第2平面中执行读出动作的期间内，从所述第2锁存电路被取入所述第2FIFO电路。
6.根据权利要求4所述的存储器系统，其中所述第1芯片进一步包含第3平面；并且
所述第3平面包含：第3存储单元阵列，具有多个第3存储单元晶体管；以及第3锁存电路，能够存储从所述第3存储单元阵列读出的第3读出数据；
所述第1FIFO电路能够从所述第3锁存电路取入所述第3读出数据；
所述控制器在向所述第2芯片发送所述第2指令后，向所述第1芯片发送第3指令，所述第3指令命令所述第1读出数据从所述第1FIFO电路向所述控制器的输出，在基于所述第3指令从所述第1FIFO电路向所述控制器输出所述第1读出数据后，向所述第1芯片发送第4指令，所述第4指令命令所述第3读出数据从所述第3锁存电路向所述第1FIFO电路的取入。
7.一种存储器系统，包括：
第1芯片，包含第1平面、以及第1输入输出电路；以及
控制器，能够发出用于控制所述第1芯片的指令；并且
所述第1平面包含：第1存储单元阵列，具有多个第1存储单元晶体管；以及第1锁存电路，能够存储从所述第1存储单元阵列读出的第1读出数据；
所述第1输入输出电路包含能够从所述第1锁存电路取入所述第1读出数据的第1FIFO电路；
所述控制器能够在所述第1平面中执行读出动作的期间内，向所述第1芯片发送第1指令，所述第1指令命令所述第1读出数据从所述第1锁存电路向所述第1FIFO电路的取入；
所述第1芯片进一步包含第2平面；并且
所述第2平面包含：第2存储单元阵列，具有多个第2存储单元晶体管；以及第2锁存电路，能够存储从所述第2存储单元阵列读出的第2读出数据；
所述第1输入输出电路进一步包含能够从所述第2锁存电路取入所述第2读出数据的第2FIFO电路；
所述控制器可于在所述第2平面中执行读出动作的期间内，向所述第1芯片发送第2指令，所述第2指令命令所述第2读出数据从所述第2锁存电路向所述第2FIFO电路的取入。
8.根据权利要求7所述的存储器系统，其中所述第2读出数据是在所述第2平面中执行读出动作的期间内，从所述第2锁存电路被取入所述第2FIFO电路。
9.根据权利要求7所述的存储器系统，其中所述第1芯片进一步包含第3平面；并且
所述第3平面包含：第3存储单元阵列，具有多个第3存储单元晶体管；以及第3锁存电路，能够存储从所述第3存储单元阵列读出的第3读出数据；
所述第1FIFO电路能够从所述第3锁存电路取入所述第3读出数据；
所述控制器在向所述第1芯片发送所述第2指令后，向所述第1芯片发送第3指令，所述第3指令命令所述第1读出数据从所述第1FIFO电路向所述控制器的输出，在基于所述第3指令从所述第1FIFO电路向所述控制器输出所述第1读出数据后，向所述第1芯片发送第4指令，所述第4指令命令所述第3读出数据从所述第3锁存电路向所述第1FIFO电路的取入。
10.一种存储器系统，包括：
第1芯片，包含第1平面、以及第1输入输出电路；以及
控制器，能够发出用于控制所述第1芯片的指令；并且
所述第1平面包含：第1存储单元阵列，具有多个第1存储单元晶体管；以及第1锁存电路，能够存储从所述第1存储单元阵列读出的第1读出数据；
所述第1输入输出电路包含能够从所述第1锁存电路取入所述第1读出数据的第1FIFO电路；
所述控制器能够在所述第1平面中执行读出动作的期间内，向所述第1芯片发送第1指令，所述第1指令命令所述第1读出数据从所述第1锁存电路向所述第1FIFO电路的取入；
所述第1芯片进一步包含第2平面；并且
所述第2平面包含：第2存储单元阵列，具有多个第2存储单元晶体管；以及第2锁存电路，能够存储从所述第2存储单元阵列读出的第2读出数据；
所述第1FIFO电路能够从所述第2锁存电路取入所述第2读出数据；
所述控制器是：在向所述第1芯片发送所述第1指令后，向所述第1芯片发送第2指令，所述第2指令命令所述第1读出数据从所述第1FIFO电路向所述控制器的输出，且所述第2读出数据是在基于所述第2指令从所述第1FIFO电路向所述控制器输出所述第1读出数据的期间内，从所述第2锁存电路被取入所述第1FIFO电路。
11.根据权利要求10所述的存储器系统，其中所述存储器系统进一步包括开关，所述开关切换所述第1FIFO电路与所述第1锁存电路的连接、以及所述第1FIFO电路与所述第2锁存电路的连接；并且
在所述第1读出数据从所述第1锁存电路被传送至所述第1FIFO电路后，所述开关从所述第1FIFO电路与所述第1锁存电路的连接，切换为所述第1FIFO电路与所述第2锁存电路的连接。
12.根据权利要求10所述的存储器系统，其中所述控制器可于在所述第1平面以及所述第2平面中执行读出动作的期间内，向所述第1芯片发送所述第1指令。
13.一种存储器系统，包括：
芯片，包含第1平面、第2平面、以及输入输出电路；以及
控制器，能够发出用于控制所述芯片的指令；并且
所述第1平面包含：第1存储单元阵列，具有多个第1存储单元晶体管；以及第1锁存电路，能够存储从所述第1存储单元阵列读出的第1读出数据；
所述第2平面包含：第2存储单元阵列，具有多个第2存储单元晶体管；以及第2锁存电路，能够存储从所述第2存储单元阵列读出的第2读出数据；
所述输入输出电路包含FIFO电路，所述FIFO电路能够从所述第1锁存电路取入所述第1读出数据，并且能够从所述第2锁存电路取入所述第2读出数据；
所述控制器向所述芯片发送第1指令，所述第1指令命令所述第2读出数据从所述第2锁存电路向所述FIFO电路的取入；
所述控制器是：在向所述芯片发送所述第1指令后，并且在开始所述第2读出数据从所述FIFO电路向所述控制器的输出前，对所述第1平面发出第2指令，所述第2指令执行所述第1读出数据从所述第1存储单元阵列向所述第1锁存电路的读出。
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