CN1166002C - P沟道槽型金属氧化物半导体场效应晶体管结构 - Google Patents
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Abstract
一种槽型功率MOSFET，包括：外延淀积的垂直的可逆N型沟道区域，所述可逆N型沟道区域设置在P型漏极区域之上；沿着所述可逆N型沟道区域延伸的栅极氧化物和形成于该栅极氧化物上的P型栅极，设置成可施加一个电压使邻近所述栅极氧化物的所述可逆N型沟道区域的导电类型逆转；以及在所述可逆N型沟道区域内形成的P型源极区域；所述垂直的可逆N型沟道区域沿其整个长度具有恒定的浓度。
Description
技术领域
本发明涉及功率MOS选通器件，说得更具体些，本发明涉及一种新颖的具有较低的开关损耗的低电压P沟道金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
功率MOS选通器件是公知的，并且包括诸如功率MOSFET、绝缘栅双极晶体管(IGBT)、栅极控制晶闸管等器件。在这些器件的低电压应用中，特别是在用电池工作的便携式电子装置(诸如个人电脑、蜂窝电话等通常称为无线系统)方面，为延长电池寿命和在它两次充电之间的使用，仔细的功率管理很重要。
无线系统中的功率管理应用一般分为两种类别。一类是从外部的直流源对电池充电。对于特定的电池技术，正确地控制充电电流和电压两者很重要。通过以已知的方式调制放置在电源和电池之间的晶体管的占空度来完成这种控制。第二类根据需要对系统的一部分起作用。在此情形中，把晶体管放在电池和要被驱动的负载(诸如RF功率放大器)之间。在某些系统中，多个电源电压又需要DC/DC变换。用公知的低下降(low dropout)的线性调节器或补偿和升压开关调节器。
作为上述应用中的晶体管，可以得到N沟道和P沟道功率MOS晶体管。一般，P沟道器件容易在这些电路中使用。于是，当把P沟道MOSFET置于功率母线之中时，能够用逻辑输入控制功率母线，该逻辑输入在功率干线和地之间切换。这对于整个系统允许有单个连续的地。在功率母线中的N沟道器件需要一个栅极信号，它被升高至高于母线的电压，这需要额外的电路。
以往，P沟道器件的简单是以较大的损耗为代价的。这是因为P沟道器件依赖空穴导电，而在硅中，空穴比电子具有较低的载流子迁移率。运行的晶体管的导通电阻正比于载流子迁移率，而其损耗正比于导通电阻RDSON。
为了克服这一局限性，应该在晶体管内把电阻性的通路减至最小而把宽度增至最大。通路中的空穴也必须最大化。这样做的一种方法是尽可能地降低最大电压额定值，这样允许使用较低的电阻率和掺杂浓度较高的硅。
因为大多数电池在只有几伏下工作，因此在无线应用中，12伏额定值一般对于晶体管而言足足有余。先前可以购得的器件的额定值为20伏，并且在栅对源2.5伏下具有相当低的RDSON值。把这些元件做成各种晶片尺寸和封装型式，其范围从Micro3(SOT23)高至SO8。虽然Micro8和SO8封装也有双管的型式，但在下表中列出的值是对于封装中的单个晶体管的。使用这些器件的功耗能够高至9％，这直接表现为较低的利用率。
| 负载电流 | 元件编号 | 封装型式 | RDSON@2.5V | Vdrop或Pdiss(作为5V电源的百分比) |
| 500mA1A2A4A | IRLML6302IRLMS6702IRF7604IRF7416 | Micro 3TMMicro 6TMMicro 8TMSO-8 | 0.9Ω0.4Ω0.13Ω0.0035Ω | 9％8％5％3％ |
已知能够用槽型工艺来制作低电压功率MOSFET，以得到较小的RDSON、栅对漏电容，并且减小Qg(栅极电荷)。开关损耗正比于器件RDSON和Qg的乘积，因此希望在这些器件中也减小RDSON。现有的P沟道槽型功率晶体管使用P型衬底，在其上有P型外延层。器件沟道区域通过进行从外延层顶面向下的深N型扩散接着再进行P型源扩散而形成。于是电压主要被阻挡在P型外延层中，导致相当大的电阻性压降，并且导致在无线系统中损耗增加。这些损耗又降低了在两次充电期间的电池寿命。
发明内容
根据本发明的一个方面，提供一种槽型功率MOSFET，包括：外延淀积的垂直的可逆N型沟道区域，所述可逆N型沟道区域设置在P型漏极区域之上；沿着所述可逆N型沟道区域延伸的栅极氧化物和形成于该栅极氧化物上的P型栅极，设置成可施加一个电压使邻近所述栅极氧化物的所述可逆N型沟道区域的导电类型逆转；以及在所述可逆N型沟道区域内形成的P型源极区域；所述垂直的可逆N型沟道区域沿其整个长度具有恒定的浓度。
根据本发明的另一方面，提供一种功率MOSFET，包括下面的组合：P型衬底；直接在所述P型衬底上淀积的N型外延淀积层，具有恒定的浓度；多个隔开的槽，它们具有通过所述N型外延层延伸的垂直壁；在所述垂直壁上的薄的栅极氧化物和淀积入所述槽内的P型导电多晶硅，以确定多晶硅栅极；P型源极区域，它形成在每个所述槽的壁附近，并且扩散入所述N型外延层的顶部；至少连至所述P型源极区域的源极接触；连至所述P型衬底的漏极接触；由此所述MOSFET具有小的导通电阻。
按照本发明，在P沟道槽型MOS选通器件中，取消了常规的P型衬底外延层，并且扩散沟道被外延生长的N型沟道区域取代。现在，沟道区域具有均匀的浓度，而沟道区域的较低的掺杂允许电压在沟道区域中被阻挡，因而降低了对于导通的阈值电压VT。于是，采用这种新颖的结构，去除了导通电阻的主要分量，因而器件在栅对源电压为2.5伏下能够完全导通。
当把新颖的晶片封装入与上面的表中所述相同的封装中时，RDSON和功耗减小达4倍，如下表所示：
| 负载电流 | 元件编号 | 封装型式 | RDSON@2.5V | Vdrop或Pdiss(作为5V电源的百分比) |
| 500mA1A2A4A | Micro 3TMMicro 6TMMicro 8TMSO-8 | 0.18Ω0.075Ω0.025Ω0.010Ω | 1.8％1.5％1％0.8％ |
于是，如上所示，即使在已放电电池2.5伏的条件下，总的电路损耗被减小到小于2％。
附图说明
图1是槽型P沟道MOSFET的现有技术类型的单个元件的结图案的截面图。
图2是类似于图1截面图，但它描绘了本发明的结图案和结构。
图3示出与图1或2的MOSFET相同的两个MOSFET的电路图，把它们连接起来以形成一个双向导通的器件。
图4是类似于图2的MOSFET的截面图，但示出了经过修改的结图案，用它可以形成双向MOSFET。
图5是图4的双向FET的电路图。
图6是用于制作图2的器件的硅衬底的一部分的顶视图。
图7、8、9和10示出图6的硅的截面的外观，它们是跨过图6中的截线，按照不同的工艺步骤取得的。
具体实施方式
首先参见图1，该图示出现有技术P沟道槽型MOSEFT的一个“单元”(cell)。所示的单个单元将在芯片的表面上重复任何次。
于是，器件具有P+掺杂的衬底20，在其上有一个外延淀积的轻掺杂P-的层21。N+沟道扩散22被扩散入有P-层21的顶面，因此是梯度扩散(gradeddiffusion)。把诸如间隔槽23和24等槽蚀刻入大圆片或芯片的顶面，它延伸至沟道扩散22的底部之下。这些槽衬以栅极绝缘层(诸如氧化物)，分别作为在槽23和24中的栅极氧化物层25和26示出，并且分别填充以导电的多晶硅栅极28和29，它们互相连接(未示出)，并且连至公共的栅极电极。分别在槽23和24的顶部形成P+源极扩散30、31、32、和33。注意，槽23和24可以是细长的带状结构，而源极区域30至33亦将是细长的带。然而，槽23和24的拓扑形状也可以是多边形，在那种情形下，有P+源极将围绕难驾驭的(restive)槽。槽亦可围绕多边形有P+源极。氧化物绝缘塞35和36置于多晶硅带28和29之上，并且使多晶硅带与上面覆盖的铝源极接触40绝缘。源极接触40以通常的方式接触源极区域30、31、32和33，以及沟道扩散22。把漏极接触41连至晶片的底部，以完成垂直导电槽器件。
在工作时，必须把足够高的栅极电压施加至多晶硅栅极28和29，使得梯度沟道扩散22沿其整个长度从源极30至33到有P-外延层21逆转。于是，需要相当高的栅极电压，以确保沟道扩散的较高浓度部分的逆转。此外，一当器件导通，在漏极41和源极40之间流动的载流子看到层21的相当高的电阻Repi，于是对于器件造成RDSON增加。
本发明提供一种新颖的结构，它允许使用较低的栅极电压，并且在P沟道槽型MOS选通器件中具有较低的RDSON。这种器件示于图2，其中，与图1中的部分相似的部分具有相同的标号。
首先注意，用正在审查中的编号为08/299,533的申请(IR-1113)中示出的方法制作图2中的至P+源极带30、31、32和33的源极接触。于是，通过P+源极带蚀刻凹槽50，使得源极电极40接触P+源极带31-33和在下面的N型沟道区域。N++扩散51亦可位于控制凹槽的底部下面，以改进铝源极40和硅60之间的接触。
按照本发明，图1的梯度沟道扩散22和P-外延层21由N+外延生长层60替代，该N+外延层60直接生长在P+衬底20上。N+外延层60沿其整个深度具有恒定的浓度(垂直梯度为零)，并且容纳各种槽结构23和24。选择其浓度以提供较低的阈值电压V7。P+源极30至33扩散入有N+外延层60的顶部。
作为新颖结构的结果，可以得到较小的阈值电压，允许约2.5伏以使器件完全导通，这是由于沿邻近于槽侧壁的可逆(invertible)层的整个长度的浓度均匀地较低。此外，由于图1中的电阻分量Repi被从图2的器件中去除了，因此降低了器件的导通电阻。
也能够把图1或2的器件做成双向MOSFET，对于图2的器件如图4所示。于是，图4的器件与图2的器件相同，只是源极接触40只接触P+源极区域30-33，而不接触沟道区域60。
图4的结构用较小的硅区域提供单个双向MOSFET，并且比两个串联连接的MOSFET(诸如图1和2中的MOSFET)的导通电阻小的导通电阻。于是，以往，两个垂直导电MOSFET70和7 1必须串联连接在端子72和73之间，并且将具有公共的栅极端子74，以允许在端子72和73处对电路作双向控制，如图3所示。相反，如图5所示，器件80(它是图4的器件)将在端子72和73之间提供双向控制。然而，图4和5的器件和电路将具有图3电路的RDSON之半，因而将具有硅区域之半。
图6至10描述了制造图2的器件的较佳的工艺。图1和2的类似的标号在图6至10中描述类似的单元。
用于12伏P沟道器件工艺的起始的大圆片是硼掺杂有P+衬底20，其电阻率小于0.005欧—厘米，厚度为375微米。在衬底20上生长N+外延层60，并且磷掺杂，其电阻率为0.17欧—厘米，厚度为2.5微米。
如图6和7所示，第一主要步骤是在外延层60顶部形成槽掩膜，并且蚀刻槽23、24等等，至大约1200的深度。然后将槽侧壁准备用于栅极氧化，并且进行起始的耗蚀(sacrificial)氧化，使器件如图7所示。
此后，并且如图8所示，在槽壁内(并且遍及硅上表面)生长栅极氧化物层25和26。在950℃ 02/TCA下生长栅极氧化物，时间为30分钟。
接着，并且亦示于图8，遍及大圆片的上表面生长多晶硅，并且作为多晶硅栅极28和29生长入槽内。多晶硅生长的厚度约为7,500。在生长了多晶硅之后，通过硼注入使其具有导电性，剂量为1E14，能量为80KeV。在注入步骤后，在氮气中在1050℃下完成退火和驱动步骤，时间为60分钟。然后施加掩模，以将多晶硅从有源器件表面的顶部蚀刻掉(这里不描述其终结，它是常规的)，于是晶片形状如图8所示。
此后，在975℃02/TCA下进行聚氧化(polyoxidation)步骤，时间为40分钟，以在每个槽中的多晶硅上生长氧化物。然后进行源极注入步骤，以形成P+注入，如图9所示，它们将成为图2的P+源极区域30至33。图9的源极注入是硼注入，剂量为2E15，能量为50KeV。接下来，如图9所示，在晶片上淀积四乙基原硅酸盐(TEOC)绝缘层35、36至7,500的厚度。
接下来，并且如图10所示，执行源极驱动，以驱动P+源极区域进入硅，该步骤在氮气中进行，温度为85℃，时间为30分钟。
施加至图10的晶片的最后的一些步骤产生图2所示的结构，这些步骤包括打开接触窗的接触掩模步骤，后面跟着形成N++层51的步骤，以改进硅和铝源极金属之间的接触。区域51可以通过磷注入形成，剂量为1E15，能量为50KeV。在作了合适的金属淀积准备之后，用溅射施加铝正面(front)金属40至8微米的厚度。
此后，把大圆片磨薄至210微米，并且合适地淀积背面(back)金属或漏极，形成图2所示的器件。
在执行上述步骤时，使用了0.6微米的槽宽和1.8微米的台面宽。能够选择其他尺寸。此外，虽然可以使用带状单元，但使用了方形的单元。在对大圆片完成上述步骤后，就形成晶片，其尺寸为75密耳×90密耳，其88％为有源区域。也使用了较大的晶片，尺寸为102密耳(2.591毫米)×157密耳(3.988毫米)，其92％为有源区域。
虽然已结合特殊的实施例描述了本发明，但对熟悉本领域的人而言，许多其他的改变和变更以及其他的应用将变得显而易见。因此，最好不用此处的具体的揭示来决定本发明，而只由所附的权利要求来限定。
Claims (6)
1.一种槽型功率MOSFET，包括：外延淀积的垂直的可逆N型沟道区域，所述可逆N型沟道区域设置在P型漏极区域之上；沿着所述可逆N型沟道区域延伸的栅极氧化物和形成于该栅极氧化物上的P型栅极，设置成可施加一个电压使邻近所述栅极氧化物的所述可逆N型沟道区域的导电类型逆转；以及在所述可逆N型沟道区域内形成的P型源极区域；所述垂直的可逆N型沟道区域沿其整个长度具有恒定的浓度。
2.一种功率MOSFET，包括下面的组合：P型衬底；直接在所述P型衬底上淀积的N型外延淀积层，具有恒定的浓度；多个隔开的槽，它们具有通过所述N型外延层延伸的垂直壁；在所述垂直壁上的薄的栅极氧化物和淀积入所述槽内的P型导电多晶硅，以确定多晶硅栅极；P型源极区域，它形成在每个所述槽的壁附近，并且扩散入所述N型外延层的顶部；至少连至所述P型源极区域的源极接触；以及连至所述P型衬底的漏极接触。
3.如权利要求2所述的MOSFET，其特征在于，所述源极接触只连至所述P型源极区域，由此所述MOSFET是双向的。
4.如权利要求2所述的MOSFET，其特征在于，所述源极接触连至所述N型外延层。
5.如权利要求2所述的MOSFET，其特征在于，所述N型外延层具有0.17欧姆-厘米的电阻率和2.5微米的厚度。
6.如权利要求2至5任一所述的MOSFET，其特征在于，所述衬底是P+衬底，它具有小于0.005欧姆-厘米的电阻率。
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