CN116564392A - 读取电压校正方法、存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种读取电压校正方法、存储器存储装置及存储器控制电路单元。所述方法包括：根据第一读取指令，基于第一读取电压电平读取第一实体单元以获得第一数据，其中第一读取电压电平为对应于第一实体单元的预设读取电压电平，或者第一读取电压电平与预设读取电压电平之间具有第一电压差；解码第一数据以获得第一错误比特信息；根据第二读取指令，基于第二读取电压电平读取第一实体单元以获得第二数据，其中第二读取电压电平与预设读取电压电平之间具有第二电压差；解码第二数据以获得第二错误比特信息；以及根据第一错误比特信息与第二错误比特信息校正预设读取电压电平。由此，可提高读取电压电平的校正效率。

Description

读取电压校正方法、存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，尤其涉及一种读取电压校正方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。

当存储器存储装置出厂时，用来从可复写式非易失性存储器模块读取数据的读取电压电平都处于预设的电压位置。随着可复写式非易失性存储器模块的使用时间增加，可复写式非易失性存储器模块中的存储单元的临界电压分布会发生偏移。此时，使用原厂设定的读取电压电平来从可复写式非易失性存储器模块读取数据，有很高的机率会读取到大量错误比特。若所读取的数据中包含过多错误比特，则此些错误比特可能无法被完全更正，从而发生读取错误。

一般来说，当读取电压电平的电压位置相较于存储单元的临界电压分布发生较大的偏移时，最佳读取电平寻找操作可用以寻找当下读取电压电平的最佳电压位置。但是，在执行最佳读取电平寻找操作的期间，可复写式非易失性存储器模块中特定的实体页或实体区块会被重复进行多次读取，导致存储器存储装置产生额外的能耗。此外，若最佳读取电平寻找操作是发生在一般读取程序中(例如在多次的硬解码失败后执行)，则此最佳读取电平寻找操作会导致存储器存储装置的数据读取效能大幅下降。

发明内容

本发明提供一种读取电压校正方法、存储器存储装置及存储器控制电路单元，可提高读取电压电平的校正效率。

本发明的范例实施例提供一种读取电压校正方法，其用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，且所述读取电压校正方法包括：从主机系统接收第一读取指令，其中所述第一读取指令指示读取属于第一逻辑单元的数据，且所述第一逻辑单元映射至所述多个实体单元中的第一实体单元；根据所述第一读取指令，基于第一读取电压电平读取所述第一实体单元以获得第一数据，其中所述第一读取电压电平为对应于所述第一实体单元的预设读取电压电平，或者所述第一读取电压电平与所述预设读取电压电平之间具有第一电压差；解码所述第一数据以获得对应于所述第一数据的第一错误比特信息；从所述主机系统接收第二读取指令，其中所述第二读取指令指示读取属于所述第一逻辑单元的所述数据；根据所述第二读取指令，基于第二读取电压电平读取所述第一实体单元以获得第二数据，其中所述第二读取电压电平与所述预设读取电压电平之间具有第二电压差；解码所述第二数据以获得对应于所述第二数据的第二错误比特信息；以及根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平。

在本发明的范例实施例中，所述第一读取电压电平的电压值不同于所述第二读取电压电平的电压值。

在本发明的范例实施例中，在所述第一读取电压电平与所述预设读取电压电平之间具有所述第一电压差的情况下，所述预设读取电压电平的电压值介于所述第一读取电压电平的电压值与所述第二读取电压电平的电压值之间。

在本发明的范例实施例中，所述第一错误比特信息包括第一数值，所述第一数值正相关于所述第一数据的比特错误率，所述第二错误比特信息包括第二数值，且所述第二数值正相关于所述第二数据的比特错误率。

在本发明的范例实施例中，根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平的步骤包括：根据所述第一错误比特信息与所述第二错误比特信息，使用目标电压差调整所述预设读取电压电平，以校正所述预设读取电压电平，其中所述目标电压差为所述第一电压差与所述第二电压差的其中之一。

在本发明的范例实施例中，根据所述第一错误比特信息与所述第二错误比特信息，使用所述目标电压差调整所述预设读取电压电平的步骤包括：比较所述第一错误比特信息与所述第二错误比特信息；以及根据比较结果，将所述第一电压差与所述第二电压差的所述其中之一决定为所述目标电压差。

在本发明的范例实施例中，根据所述第一读取指令，基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据的步骤包括：响应于所述第一读取指令，在解码从所述第一实体单元读取的任何数据之前，基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据，而根据所述第二读取指令，基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据的步骤包括：响应于所述第二读取指令，在解码从所述第一实体单元读取的任何数据之前，基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据。

在本发明的范例实施例中，所述的读取电压校正方法更包括：将对所述预设读取电压电平的校正套用至所述多个实体单元中的第二实体单元，以校正所述第二实体单元所对应的预设读取电压电平，其中所述第一实体单元与所述第二实体单元属于所述可复写式非易失性存储器模块中的同一个晶粒(die)、同一个平面或同一个芯片使能区域。

本发明的范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：从所述主机系统接收第一读取指令，其中所述第一读取指令指示读取属于第一逻辑单元的数据，且所述第一逻辑单元映射至所述多个实体单元中的第一实体单元；根据所述第一读取指令，发送第一读取指令序列，其指示基于第一读取电压电平读取所述第一实体单元以获得第一数据，其中所述第一读取电压电平为对应于所述第一实体单元的预设读取电压电平，或者所述第一读取电压电平与所述预设读取电压电平之间具有第一电压差；解码所述第一数据以获得对应于所述第一数据的第一错误比特信息；从所述主机系统接收第二读取指令，其中所述第二读取指令指示读取属于所述第一逻辑单元的所述数据；根据所述第二读取指令，发送第二读取指令序列，其指示基于第二读取电压电平读取所述第一实体单元以获得第二数据，其中所述第二读取电压电平与所述预设读取电压电平之间具有第二电压差；解码所述第二数据以获得对应于所述第二数据的第二错误比特信息；以及根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平。

在本发明的范例实施例中，所述存储器控制电路单元根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平的操作包括：根据所述第一错误比特信息与所述第二错误比特信息，使用目标电压差调整所述预设读取电压电平，以校正所述预设读取电压电平，其中所述目标电压差为所述第一电压差与所述第二电压差的其中之一。

在本发明的范例实施例中，所述存储器控制电路单元根据所述第一错误比特信息与所述第二错误比特信息，使用所述目标电压差调整所述预设读取电压电平的操作包括：比较所述第一错误比特信息与所述第二错误比特信息；以及根据比较结果，将所述第一电压差与所述第二电压差的所述其中之一决定为所述目标电压差。

在本发明的范例实施例中，所述存储器控制电路单元根据所述第一读取指令，发送所述第一读取指令序列，其指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据的操作包括：响应于所述第一读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第一读取指令序列，其指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据，其中所述存储器控制电路单元根据所述第二读取指令，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据的操作包括：响应于所述第二读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据。

在本发明的范例实施例中，所述存储器控制电路单元更用以：将对所述预设读取电压电平的校正套用至所述多个实体单元中的第二实体单元，以校正所述第二实体单元所对应的预设读取电压电平，其中所述第一实体单元与所述第二实体单元属于所述可复写式非易失性存储器模块中的同一个晶粒、同一个平面或同一个芯片使能区域。

本发明的范例实施例提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述错误检查与校正电路。所述存储器管理电路用以：从所述主机系统接收第一读取指令，其中所述第一读取指令指示读取属于第一逻辑单元的数据，且所述第一逻辑单元映射至所述多个实体单元中的第一实体单元；根据所述第一读取指令，发送第一读取指令序列，其指示基于第一读取电压电平读取所述第一实体单元以获得第一数据，其中所述第一读取电压电平为对应于所述第一实体单元的预设读取电压电平，或者所述第一读取电压电平与所述预设读取电压电平之间具有第一电压差；经由所述错误检查与校正电路解码所述第一数据以获得对应于所述第一数据的第一错误比特信息；从所述主机系统接收第二读取指令，其中所述第二读取指令指示读取属于所述第一逻辑单元的所述数据；根据所述第二读取指令，发送第二读取指令序列，其指示基于第二读取电压电平读取所述第一实体单元以获得第二数据，其中所述第二读取电压电平与所述预设读取电压电平之间具有第二电压差；经由所述错误检查与校正电路解码所述第二数据以获得对应于所述第二数据的第二错误比特信息；以及根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平。

在本发明的范例实施例中，所述第一错误比特信息包括第一数值，所述第一数值正相关于所述第一数据的比特错误率，所述第二错误比特信息包括第二数值，且所述第二数值正相关于所述第二数据的比特错误率。

在本发明的范例实施例中，所述存储器管理电路根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平的操作包括：根据所述第一错误比特信息与所述第二错误比特信息，使用目标电压差调整所述预设读取电压电平，以校正所述预设读取电压电平，其中所述目标电压差为所述第一电压差与所述第二电压差的其中之一。

在本发明的范例实施例中，所述存储器管理电路根据所述第一错误比特信息与所述第二错误比特信息，使用所述目标电压差调整所述预设读取电压电平的操作包括：比较所述第一错误比特信息与所述第二错误比特信息；以及根据比较结果，将所述第一电压差与所述第二电压差的所述其中之一决定为所述目标电压差。

在本发明的范例实施例中，所述存储器管理电路根据所述第一读取指令，发送所述第一读取指令序列，其指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据的操作包括：响应于所述第一读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第一读取指令序列，以指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据，其中所述存储器管理电路根据所述第二读取指令，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据的操作包括：响应于所述第二读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据。

在本发明的范例实施例中，所述存储器管理电路更用以：将对所述预设读取电压电平的校正套用至所述多个实体单元中的第二实体单元，以校正所述第二实体单元所对应的预设读取电压电平，其中所述第一实体单元与所述第二实体单元属于所述可复写式非易失性存储器模块中的同一个晶粒、同一个平面或同一个芯片使能区域。

基于上述，根据来自主机系统且针对同一实体单元(即第一实体单元)的多个读取指令，不同的读取电压电平可用以读取第一实体单元，且对应于第一实体单元的预设读取电压电平可根据此些读取指令的读取结果和/或解码结果进行校正。由此，可在尽可能不影响存储器存储装置的数据读取效能的前提下，有效对实体单元的预设读取电压电平进行校正。

附图说明

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的存储单元的临界电压分布与校正预设读取电压电平的示意图；

图8是根据本发明的范例实施例所示出的存储单元的临界电压分布与校正预设读取电压电平的示意图；

图9是根据本发明的范例实施例所示出的读取电压校正方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。

连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、通用串行总线(UniversalSerial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52、存储器接口53及错误检查与校正电路54。

存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。

错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。例如，错误检查与校正电路54可支援低密度奇偶检查码(Low Density Parity Checkcode,LDPC code)或BCH等各式编/解码演算法。

在一范例实施例中，存储器控制电路单元42还包括缓冲存储器55与电源管理电路56。缓冲存储器55是连接至存储器管理电路51并且用以暂存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。

在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。

存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据为有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。

存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。

在一范例实施例中，在可复写式非易失性存储器模块43使用一段时间后和/或环境温度发生较大变化时，可复写式非易失性存储器模块43中的存储单元可能会老化和/或损耗。响应于存储单元的老化和/或损耗，存储单元的临界电压可能会发生偏移。存储单元的临界电压发生偏移是指存储单元的临界电压改变，例如从某一个电压位置偏移到另一个电压位置。存储单元的临界电压发生偏移可能会影响从存储单元中读取的数据的正确性。例如，假设原先经程序化的某一个存储单元的临界电压大于一个预设读取电压电平。但是，受到老化和/或损耗影响，此存储单元的临界电压可能会偏移至小于此预设读取电压电平。因此，若使用此预设读取电压电平来读取此存储单元，则可能会从此存储单元读取到错误比特。或者，假设原先经程序化的某一个存储单元的临界电压小于一个预设读取电压电平。但是，受到老化和/或损耗影响，此存储单元的临界电压可能会偏移至大于此预设读取电压电平。因此，若使用此预设读取电压电平来读取此存储单元，则同样可能会从此存储单元读取到错误比特。

在一范例实施例中，错误检查与校正电路54可包含一或多个解码电路。此解码电路可用于解码从可复写式非易失性存储器模块43读取的数据。例如，解码电路可尝试更正所读取的数据中部分或所有错误比特。例如，在一范例实施例中，错误检查与校正电路54可使用低密度奇偶检查码(LDPC code)来编码与解码数据。然而，在另一范例实施例中，错误检查与校正电路54亦可以支援BCH码、回旋码(convolutional code)、涡轮码(turbo code)等等，本发明不加以限制。须注意的是，在某些情况下，若存储单元的临界电压的偏移量太大，则解码电路的解码能力(例如解码成功率)和/或解码速度可能会下降。

图7是根据本发明的范例实施例所示出的存储单元的临界电压分布与校正预设读取电压电平的示意图。请参照图7，以可复写式非易失性存储器模块43中的某一实体单元(亦称为第一实体单元)为例，第一实体单元中的存储单元的临界电压分布包括状态701与702。例如，第一实体单元可为图6的实体单元610(0)～610(A)的其中之一。此外，假设读取电压电平70为对应于第一实体单元的一个预设读取电压电平。

在理想情况下，读取电压电平70应位于状态701与702之间的交界处，以正确地区分第一实体单元中属于状态701与702的存储单元。然而，随着可复写式非易失性存储器模块43的使用时间和/或损耗程度增加，第一实体单元中的存储单元的临界电压分布会发生偏移。例如，在存储单元的临界电压分布发生偏移后，读取电压电平70的电压位置可能会稍微远离状态701与702之间的交界处。以图7为例，在发生偏移后，读取电压电平70的电压位置更加靠近状态702的峰值(peak)位置。须注意的是，本发明不限制发生偏移后的存储单元的实际临界电压分布。

在存储单元的临界电压分布发生偏移后，若持续使用未经校正的读取电压电平70从第一实体单元读取数据，则所读取的数据可能会包含较多的错误比特。一旦所读取的数据中的错误比特的总数超过错误检查与校正电路54可更正的错误比特的数量上限，则此数据中的错误比特将无法完全被更正。

在一范例实施例中，存储器管理电路51可执行最佳读取电平寻找(optimal readlevel search)操作，以寻找当下读取电压电平70的最佳电压位置。但是，在执行最佳读取电平寻找操作的期间，第一实体单元会被重复进行多次读取，导致存储器存储装置10产生额外的能耗。此外，一般来说，在对特定实体单元执行多次重读及对所读取的数据执行多次解码后，若所读取的数据仍无法被成功解码(即无法更正数据中的所有错误)，则此最佳读取电平寻找操作才会被执行。在此情况下，虽然最佳读取电平寻找操作可用以对预设读取电压电平进行校正，但也会导致存储器存储装置10的数据读取效能大幅下降。

在一范例实施例中，存储器管理电路51可将对第一实体单元所对应的预设读取电压电平(例如读取电压电平70)的微调与校正套用至对第一实体单元的常规的数据读取操作中。例如，在根据来自主机系统11的读取指令而执行常规的数据读取操作时，存储器管理电路51可根据读取结果逐步对预设读取电压电平进行校正。由此，即便第一实体单元中的存储单元的临界电压分布持续变化，对应于第一实体单元的预设读取电压电平的电压位置可以始终被保持在相对较佳的电压位置，从而提升所读取的数据的数据准确度。

在一范例实施例中，相较于传统的最佳读取电平寻找操作，将对预设读取电压电平的微调与校正套用至对第一实体单元的常规的数据读取操作中，可在尽可能不影响存储器存储装置10的数据读取效能的前提下，有效对第一预设读取电压电平进行校正。此外，将对第一预设读取电压电平的微调或校正套用至对第一实体单元的常规的数据读取操作中，亦可减少最佳读取电平寻找操作的执行次数，甚至可能完全避免执行传统的最佳读取电平寻找操作，从而有效节省存储器存储装置10的能耗。

在一范例实施例中，在某一时间点(亦称为第一时间点)，存储器管理电路51可从主机系统11接收读取指令(亦称为第一读取指令)。第一读取指令可指示读取属于特定逻辑单元(亦称为第一逻辑单元)的数据，且第一逻辑单元可映射至第一实体单元。

在一范例实施例中，根据第一读取指令，存储器管理电路51可基于特定读取电压电平(亦称为第一读取电压电平)发送读取指令序列(亦称为第一读取指令序列)至可复写式非易失性存储器模块43。第一读取指令序列可用以指示可复写式非易失性存储器模块43基于第一读取电压电平读取第一实体单元以获得数据(亦称为第一数据)。在一范例实施例中，第一读取电压电平可为对应于第一实体单元的预设读取电压电平(例如读取电压电平70)。或者，在一范例实施例中，第一读取电压电平与所述预设读取电压电平之间可具有一个电压差(亦称为第一电压差)。

在一范例实施例中，在获得第一数据后，存储器管理电路51可经由错误检查与校正电路54解码第一数据，以获得对应于第一数据的错误比特信息(亦称为第一错误比特信息)。例如，第一错误比特信息可包括一个数值(亦称为第一数值)。第一数值可反映或正相关于第一数据的比特错误率(Bit Error Rate,BER)。亦即，若第一数据的比特错误率越高(即第一数据中的错误比特的总数越多)，则第一数值可越大。

在一范例实施例中，错误检查与校正电路54可成功解码第一数据。亦即，错误检查与校正电路54可成功更正第一数据中的所有错误比特。存储器管理电路51可根据错误检查与校正电路54在第一数据的解码过程中记录的第一数据中的错误比特的总数等与第一数据的比特错误率有关的信息而获得第一错误比特信息。解码成功的第一数据可被回传给主机系统11，以回应第一读取指令。

在一范例实施例中，在另一时间点(亦称为第二时间点)，存储器管理电路51可从主机系统11接收另一读取指令(亦称为第二读取指令)。第一时间点可不同于第二时间点。例如，第一时间点可早于或晚于第二时间点。类似于第一读取指令，第二读取指令可指示读取属于第一逻辑单元的数据，且第一逻辑单元可映射至第一实体单元。

在一范例实施例中，根据第二读取指令，存储器管理电路51可基于另一读取电压电平(亦称为第二读取电压电平)发送读取指令序列(亦称为第二读取指令序列)至可复写式非易失性存储器模块43。第二读取指令序列可用以指示可复写式非易失性存储器模块43基于第二读取电压电平读取第一实体单元以获得数据(亦称为第二数据)。例如，第二读取电压电平与所述预设读取电压电平之间也具有一个电压差(亦称为第二电压差)。

在一范例实施例中，第一读取电压电平的电压值可不同于第二读取电压电平的电压值。例如，第一读取电压电平的电压值可小于或大于第二读取电压电平的电压值。或者，在一范例实施例中，在第一读取电压电平与所述预设读取电压电平之间具有第一电压差的情况下，所述预设读取电压电平的电压值可介于第一读取电压电平的电压值与第二读取电压电平的电压值之间。

在一范例实施例中，在取得第二数据后，存储器管理电路51可经由错误检查与校正电路54解码第二数据，以获得对应于第二数据的错误比特信息(亦称为第二错误比特信息)。例如，第二错误比特信息可包括一个数值(亦称为第二数值)。第二数值可反映或正相关于第二数据的比特错误率。亦即，若第二数据的比特错误率越高(即第二数据中的错误比特的总数越多)，则第二数值可越大。

在一范例实施例中，错误检查与校正电路54也可成功解码第二数据。亦即，错误检查与校正电路54可成功更正第二数据中的所有错误比特。存储器管理电路51可根据错误检查与校正电路54在第二数据的解码过程中记录的第二数据中的错误比特的总数等与第二数据的比特错误率有关的信息而获得第二错误比特信息。解码成功的第二数据也可被回传给主机系统11，以回应第二读取指令。

在一范例实施例中，存储器管理电路51可根据第一错误比特信息与第二错误比特信息校正所述预设读取电压电平。在一范例实施例中，存储器管理电路51可根据第一错误比特信息与第二错误比特信息，使用一个电压差(亦称为目标电压差)来调整所述预设读取电压电平，以校正所述预设读取电压电平。例如，目标电压差可为第一电压差与第二电压差的其中之一。例如，存储器管理电路51可比较第一错误比特信息与第二错误比特信息并根据比较结果将第一电压差与第二电压差的其中之一决定为目标电压差。然后，存储器管理电路51可将所述预设读取电压电平加上此目标电压差，以校正所述预设读取电压电平。

须注意的是，在一范例实施例中，响应于第一读取指令，存储器管理电路51可在解码从第一实体单元读取的任何数据之前发送第一读取指令序列，以指示可复写式非易失性存储器模块43基于第一读取电压电平读取第一实体单元以获得第一数据。类似的，在一范例实施例中，响应于第二读取指令，存储器管理电路51可在解码从第一实体单元读取的任何数据之前发送第二读取指令序列，以指示可复写式非易失性存储器模块43基于第二读取电压电平读取第一实体单元以获得第二数据。

换言之，前述可复写式非易失性存储器模块43基于第一读取电压电平与第二读取电压电平读取第一实体单元以分别获得第一数据与第二数据的操作，皆是属于常规的数据读取操作，而非属于在发生对特定数据的解码失败后的重读(retry read)操作或其他的错误处理程序。

以图7为例，在一范例实施例中，假设第一读取电压电平为读取电压电平70(即对应于第一实体单元的预设读取电压电平)且第二读取电压电平为读取电压电平71。读取电压电平70与71之间具有电压差-ΔV。在接收到来自主机系统11的第一读取指令后，存储器管理电路51可根据第一读取指令执行一个常规读取操作(亦称为第一常规读取操作)。在第一常规读取操作中，存储器管理电路51可指示可复写式非易失性存储器模块43使用读取电压电平70读取第一实体单元以获得第一数据。然后，错误检查与校正电路54可解码第一数据。存储器管理电路51可根据第一数据的解码结果获得第一错误比特信息。此外，存储器管理电路51可将解码后的第一数据回传给主机系统11，以回应第一读取指令。

另一方面，在接收到来自主机系统11的第二读取指令后，存储器管理电路51可根据第二读取指令执行另一个常规读取操作(亦称为第二常规读取操作)。在第二常规读取操作中，存储器管理电路51可指示可复写式非易失性存储器模块43使用读取电压电平71读取第一实体单元以获得第二数据。然后，错误检查与校正电路54可解码第二数据。存储器管理电路51可根据第二数据的解码结果获得第二错误比特信息。此外，存储器管理电路51可将解码后的第二数据回传给主机系统11，以回应第二读取指令。

根据第一错误比特信息与第二错误比特信息，存储器管理电路51可将目标电压差设定为-ΔV并根据此目标电压差来校正所述预设读取电压电平。例如，存储器管理电路51可比较第一数值与第二数值。须注意的是，在图7的范例实施例中，是假设第二数值小于第一数值。因此，根据第一数值与第二数值的比较结果(即第二数值小于第一数值)，存储器管理电路51可得知第二数据的比特错误率低于第一数据的比特错误率。响应于第二数据的比特错误率低于第一数据的比特错误率(或第一数值与第二数值的比较结果)，存储器管理电路51可将所述预设读取电压电平的电压值更新为相同或更接近读取电压电平71的电压值(例如将读取电压电平70的电压值加上-ΔV，以获得校正后的预设读取电压电平)。尔后，使用校正后的预设读取电压电平来从第一实体单元读取数据将可减少所读取的数据的比特错误率。此外，在一范例实施例中，若第一数值与第二数值的比较结果反映第一数据的比特错误率低于第二数据的比特错误率(即第一数值小于第二数值)，则存储器管理电路51可将所述预设读取电压电平的电压值维持于相同于读取电压电平70的电压值。

图8是根据本发明的范例实施例所示出的存储单元的临界电压分布与校正预设读取电压电平的示意图。请参照图8，在一范例实施例中，假设读取电压电平80为对应于第一实体单元的预设读取电压电平，第一读取电压电平为读取电压电平81，且第二读取电压电平为读取电压电平82。读取电压电平80与81之间具有电压差+ΔV。读取电压电平80与82之间则具有电压差-ΔV。读取电压电平80的电压值介于读取电压电平81的电压值与读取电压电平82的电压值之间。须注意的是，在一范例实施例中，第一读取电压电平亦可为读取电压电平82，而第二读取电压电平亦可为读取电压电平81，本发明不加以限制。

在图8的范例实施例中，在接收到来自主机系统11的第一读取指令后，存储器管理电路51可根据第一读取指令执行一个常规读取操作(即第一常规读取操作)。在第一常规读取操作中，存储器管理电路51可指示可复写式非易失性存储器模块43使用读取电压电平81读取第一实体单元以获得第一数据。然后，错误检查与校正电路54可解码第一数据。存储器管理电路51可根据第一数据的解码结果获得第一错误比特信息。此外，存储器管理电路51可将解码后的第一数据回传给主机系统11，以回应第一读取指令。

另一方面，在接收到来自主机系统11的第二读取指令后，存储器管理电路51可根据第二读取指令执行另一个常规读取操作(即第二常规读取操作)。在第二常规读取操作中，存储器管理电路51可指示可复写式非易失性存储器模块43使用读取电压电平82读取第一实体单元以获得第二数据。然后，错误检查与校正电路54可解码第二数据。存储器管理电路51可根据第二数据的解码结果获得第二错误比特信息。此外，存储器管理电路51可将解码后的第二数据回传给主机系统11，以回应第二读取指令。

根据第一错误比特信息与第二错误比特信息，存储器管理电路51可将目标电压差设定为-ΔV并根据此目标电压差来校正所述预设读取电压电平。例如，存储器管理电路51可比较第一数值与第二数值。须注意的是，在图8的范例实施例中，是假设第二数值小于第一数值。因此，根据第一数值与第二数值的比较结果(即第二数值小于第一数值)，存储器管理电路51可得知第二数据的比特错误率低于第一数据的比特错误率。响应于第二数据的比特错误率低于第一数据的比特错误率(或第一数值与第二数值的比较结果)，存储器管理电路51可将所述预设读取电压电平的电压值更新为相同或更接近读取电压电平82的电压值(例如将读取电压电平80的电压值加上-ΔV，以获得校正后的预设读取电压电平)。尔后，使用校正后的预设读取电压电平来从第一实体单元读取数据将可减少所读取的数据的比特错误率。此外，在一范例实施例中，若第一数值与第二数值的比较结果反映第一数据的比特错误率低于第二数据的比特错误率(即第一数值小于第二数值)，则存储器管理电路51可将所述预设读取电压电平的电压值更新为相同或更接近读取电压电平81的电压值(例如将读取电压电平80的电压值加上+ΔV，以获得校正后的预设读取电压电平)。

须注意的是，在图7的范例实施例中，使用读取电压电平70与71来分别从第一实体单元读取数据的操作，是响应于来自主机系统11的第一读取指令与第二读取指令而分别执行。类似的，在图8的范例实施例中，使用读取电压电平81与82来分别从第一实体单元读取数据的操作，是响应于来自主机系统11的第一读取指令与第二读取指令而分别执行。换言之，前述使用读取电压电平70、71、81、82来分别从第一实体单元读取数据的操作，皆属于常规的数据读取操作，非属于在发生对特定数据的解码失败后的重读操作或其他的错误处理程序。

在一范例实施例中，第一读取电压电平与第二读取电压电平皆可根据第一实体单元所对应的预设读取电压电平而决定。例如，第一读取电压电平可被设定为相同于所述预设读取电压电平或者与预设读取电压电平之间具有第一电压差(例如图8的+ΔV)，而第二读取电压电平则可被设定为与预设读取电压电平之间具有第二电压差(例如图7与图8的-ΔV)。在一范例实施例中，第一电压差与第二电压差的正负值与绝对值皆可根据实务需求调整，本发明不加以限制。

在一范例实施例中，第一电压差与第二电压差皆可被限制于一个预设的电压偏移范围内。只要第一电压差与第二电压差皆位于此电压偏移范围内，即可有效确保使用偏移后的第一读取电压电平读取的数据(即第一数据)与偏移后的第二读取电压电平分别读取的数据(即第二数据)可被成功解码。由此，在不进入重读或执行最佳读取电平寻找操作的前提下，对应于第一实体单元的预设读取电压电平的校正也可以随着常规的数据读取操作而持续执行。在一范例实施例中，亦可设定为在重复执行多次的常规读取操作后，才根据平均后的第一错误比特信息与平均后的第二错误比特信息来校正预设读取电压电平，从而避免过度频繁地调整预设读取电压电平。

在一范例实施例中，存储器管理电路51亦可将针对第一实体单元所对应的预设读取电压电平的校正，套用至可复写式非易失性存储器模块43中的另一实体单元(亦称为第二实体单元)，以校正第二实体单元所对应的预设读取电压电平。例如，在决定采用目标电压差(例如图7或图8的-ΔV)来校正第一实体单元所对应的预设读取电压电平，此目标电压差亦可被用于校正第二实体单元所对应的预设读取电压电平。

在一范例实施例中，第一实体单元与第二实体单元可属于可复写式非易失性存储器模块43中的同一个晶粒(die)、同一个平面或同一个芯片使能(chip enabled,CE)区域。此外，第二实体单元还可包括可复写式非易失性存储器模块43中使用状况(例如P/Ecycle)与第一实体单元相同或相似的其他实体单元，本发明不加以限制。由此，可加快对使用状况相同或相似的实体单元所对应的预设读取电压电平的校正效率。

图9是根据本发明的范例实施例所示出的读取电压校正方法的流程图。请参照图9，在步骤S901中，从主机系统接收第一读取指令，其中第一读取指令指示读取属于第一逻辑单元的数据，且第一逻辑单元映射至第一实体单元。在步骤S902中，根据第一读取指令，基于第一读取电压电平读取第一实体单元以获得第一数据，其中第一读取电压电平为对应于第一实体单元的预设读取电压电平，或者第一读取电压电平与所述预设读取电压电平之间具有第一电压差。在步骤S903中，解码第一数据以获得对应于第一数据的第一错误比特信息。在步骤S904中，从主机系统接收第二读取指令，其中第二读取指令指示读取属于第一逻辑单元的数据。在步骤S905中，根据第二读取指令，基于第二读取电压电平读取第一实体单元以获得第二数据，其中第二读取电压电平与所述预设读取电压电平之间具有第二电压差。在步骤S906中，解码第二数据以获得对应于第二数据的第二错误比特信息。在步骤S907中，根据第一错误比特信息与第二错误比特信息校正所述预设读取电压电平。

然而，图9中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明的范例实施例所提出的读取电压校正方法、存储器存储装置及存储器控制电路单元，可将对特定实体单元的预设读取电压电平的微调与校正套用至对该特定实体单元的常规的数据读取操作中。由此，即便该特定实体单元中的存储单元的临界电压分布持续变化，对应于该特定实体单元的预设读取电压电平的电压位置可以始终被保持在相对较佳的电压位置，从而提升所读取的数据的数据品质。此外，相较于传统的最佳读取电平寻找操作，本发明的范例实施例所提出的预设读取电压电平的校正操作，可在尽可能不影响存储器存储装置的数据读取效能且不大幅增加能耗的前提下，有效对该特定实体单元的预设读取电压电平进行校正。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种读取电压校正方法，其特征在于，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，且所述读取电压校正方法包括：

从主机系统接收第一读取指令，其中所述第一读取指令指示读取属于第一逻辑单元的数据，且所述第一逻辑单元映射至所述多个实体单元中的第一实体单元；

根据所述第一读取指令，基于第一读取电压电平读取所述第一实体单元以获得第一数据，其中所述第一读取电压电平为对应于所述第一实体单元的预设读取电压电平，或者所述第一读取电压电平与所述预设读取电压电平之间具有第一电压差；

解码所述第一数据以获得对应于所述第一数据的第一错误比特信息；

从所述主机系统接收第二读取指令，其中所述第二读取指令指示读取属于所述第一逻辑单元的所述数据；

根据所述第二读取指令，基于第二读取电压电平读取所述第一实体单元以获得第二数据，其中所述第二读取电压电平与所述预设读取电压电平之间具有第二电压差；

解码所述第二数据以获得对应于所述第二数据的第二错误比特信息；以及

根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平。

2.根据权利要求1所述的读取电压校正方法，其中所述第一读取电压电平的电压值不同于所述第二读取电压电平的电压值。

3.根据权利要求1所述的读取电压校正方法，其中在所述第一读取电压电平与所述预设读取电压电平之间具有所述第一电压差的情况下，所述预设读取电压电平的电压值介于所述第一读取电压电平的电压值与所述第二读取电压电平的电压值之间。

4.根据权利要求1所述的读取电压校正方法，其中所述第一错误比特信息包括第一数值，所述第一数值正相关于所述第一数据的比特错误率，所述第二错误比特信息包括第二数值，且所述第二数值正相关于所述第二数据的比特错误率。

5.根据权利要求1所述的读取电压校正方法，其中根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平的步骤包括：

根据所述第一错误比特信息与所述第二错误比特信息，使用目标电压差调整所述预设读取电压电平，以校正所述预设读取电压电平，

其中所述目标电压差为所述第一电压差与所述第二电压差的其中之一。

6.根据权利要求5所述的读取电压校正方法，其中根据所述第一错误比特信息与所述第二错误比特信息，使用所述目标电压差调整所述预设读取电压电平的步骤包括：

比较所述第一错误比特信息与所述第二错误比特信息；以及

根据比较结果，将所述第一电压差与所述第二电压差的所述其中之一决定为所述目标电压差。

7.根据权利要求1所述的读取电压校正方法，其中根据所述第一读取指令，基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据的步骤包括：

响应于所述第一读取指令，在解码从所述第一实体单元读取的任何数据之前，基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据，

其中根据所述第二读取指令，基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据的步骤包括：

响应于所述第二读取指令，在解码从所述第一实体单元读取的任何数据之前，基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据。

8.根据权利要求1所述的读取电压校正方法，更包括：

将对所述预设读取电压电平的校正套用至所述多个实体单元中的第二实体单元，以校正所述第二实体单元所对应的预设读取电压电平，

其中所述第一实体单元与所述第二实体单元属于所述可复写式非易失性存储器模块中的同一个晶粒、同一个平面或同一个芯片使能区域。

9.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其包括多个实体单元；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以：

从所述主机系统接收第一读取指令，其中所述第一读取指令指示读取属于第一逻辑单元的数据，且所述第一逻辑单元映射至所述多个实体单元中的第一实体单元；

根据所述第一读取指令，发送第一读取指令序列，其指示基于第一读取电压电平读取所述第一实体单元以获得第一数据，其中所述第一读取电压电平为对应于所述第一实体单元的预设读取电压电平，或者所述第一读取电压电平与所述预设读取电压电平之间具有第一电压差；

解码所述第一数据以获得对应于所述第一数据的第一错误比特信息；

从所述主机系统接收第二读取指令，其中所述第二读取指令指示读取属于所述第一逻辑单元的所述数据；

根据所述第二读取指令，发送第二读取指令序列，其指示基于第二读取电压电平读取所述第一实体单元以获得第二数据，其中所述第二读取电压电平与所述预设读取电压电平之间具有第二电压差；

解码所述第二数据以获得对应于所述第二数据的第二错误比特信息；以及

根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平。

10.根据权利要求9所述的存储器存储装置，其中所述第一读取电压电平的电压值不同于所述第二读取电压电平的电压值。

11.根据权利要求9所述的存储器存储装置，其中在所述第一读取电压电平与所述预设读取电压电平之间具有所述第一电压差的情况下，所述预设读取电压电平的电压值介于所述第一读取电压电平的电压值与所述第二读取电压电平的电压值之间。

12.根据权利要求9所述的存储器存储装置，其中所述第一错误比特信息包括第一数值，所述第一数值正相关于所述第一数据的比特错误率，所述第二错误比特信息包括第二数值，且所述第二数值正相关于所述第二数据的比特错误率。

13.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平的操作包括：

根据所述第一错误比特信息与所述第二错误比特信息，使用目标电压差调整所述预设读取电压电平，以校正所述预设读取电压电平，

其中所述目标电压差为所述第一电压差与所述第二电压差的其中之一。

14.根据权利要求13所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一错误比特信息与所述第二错误比特信息，使用所述目标电压差调整所述预设读取电压电平的操作包括：

比较所述第一错误比特信息与所述第二错误比特信息；以及

根据比较结果，将所述第一电压差与所述第二电压差的所述其中之一决定为所述目标电压差。

15.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一读取指令，发送所述第一读取指令序列，其指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据的操作包括：

响应于所述第一读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第一读取指令序列，其指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据，

其中所述存储器控制电路单元根据所述第二读取指令，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据的操作包括：

响应于所述第二读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据。

16.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元更用以：

将对所述预设读取电压电平的校正套用至所述多个实体单元中的第二实体单元，以校正所述第二实体单元所对应的预设读取电压电平，

其中所述第一实体单元与所述第二实体单元属于所述可复写式非易失性存储器模块中的同一个晶粒、同一个平面或同一个芯片使能区域。

17.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；

错误检查与校正电路；以及

存储器管理电路，连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，

其中所述存储器管理电路用以：

从所述主机系统接收第一读取指令，其中所述第一读取指令指示读取属于第一逻辑单元的数据，且所述第一逻辑单元映射至所述多个实体单元中的第一实体单元；

根据所述第一读取指令，发送第一读取指令序列，其指示基于第一读取电压电平读取所述第一实体单元以获得第一数据，其中所述第一读取电压电平为对应于所述第一实体单元的预设读取电压电平，或者所述第一读取电压电平与所述预设读取电压电平之间具有第一电压差；

经由所述错误检查与校正电路解码所述第一数据以获得对应于所述第一数据的第一错误比特信息；

从所述主机系统接收第二读取指令，其中所述第二读取指令指示读取属于所述第一逻辑单元的所述数据；

根据所述第二读取指令，发送第二读取指令序列，其指示基于第二读取电压电平读取所述第一实体单元以获得第二数据，其中所述第二读取电压电平与所述预设读取电压电平之间具有第二电压差；

经由所述错误检查与校正电路解码所述第二数据以获得对应于所述第二数据的第二错误比特信息；以及

根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平。

18.根据权利要求17所述的存储器控制电路单元，其中所述第一读取电压电平的电压值不同于所述第二读取电压电平的电压值。

19.根据权利要求17所述的存储器控制电路单元，其中在所述第一读取电压电平与所述预设读取电压电平之间具有所述第一电压差的情况下，所述预设读取电压电平的电压值介于所述第一读取电压电平的电压值与所述第二读取电压电平的电压值之间。

20.根据权利要求17所述的存储器控制电路单元，其中所述第一错误比特信息包括第一数值，所述第一数值正相关于所述第一数据的比特错误率，所述第二错误比特信息包括第二数值，且所述第二数值正相关于所述第二数据的比特错误率。

21.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一错误比特信息与所述第二错误比特信息校正所述预设读取电压电平的操作包括：

根据所述第一错误比特信息与所述第二错误比特信息，使用目标电压差调整所述预设读取电压电平，以校正所述预设读取电压电平，

其中所述目标电压差为所述第一电压差与所述第二电压差的其中之一。

22.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一错误比特信息与所述第二错误比特信息，使用所述目标电压差调整所述预设读取电压电平的操作包括：

比较所述第一错误比特信息与所述第二错误比特信息；以及

根据比较结果，将所述第一电压差与所述第二电压差的所述其中之一决定为所述目标电压差。

23.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一读取指令，发送所述第一读取指令序列，其指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据的操作包括：

响应于所述第一读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第一读取指令序列，其指示基于所述第一读取电压电平读取所述第一实体单元以获得所述第一数据，

其中所述存储器管理电路根据所述第二读取指令，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据的操作包括：

响应于所述第二读取指令，在解码从所述第一实体单元读取的任何数据之前，发送所述第二读取指令序列，其指示基于所述第二读取电压电平读取所述第一实体单元以获得所述第二数据。

24.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路更用以：

将对所述预设读取电压电平的校正套用至所述多个实体单元中的第二实体单元，以校正所述第二实体单元所对应的预设读取电压电平，

其中所述第一实体单元与所述第二实体单元属于所述可复写式非易失性存储器模块中的同一个晶粒、同一个平面或同一个芯片使能区域。