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CN116508409A - 三维存储器器件及其形成方法 - Google Patents

三维存储器器件及其形成方法 Download PDF

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CN116508409A
CN116508409A CN202280002313.3A CN202280002313A CN116508409A CN 116508409 A CN116508409 A CN 116508409A CN 202280002313 A CN202280002313 A CN 202280002313A CN 116508409 A CN116508409 A CN 116508409A
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CN
China
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memory
isolation structure
dummy
region
stack
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Application number
CN202280002313.3A
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陈亮
黄诗琪
刘威
王言虹
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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Priority claimed from CN202111369255.1A external-priority patent/CN114093811A/zh
Priority claimed from CN202111369252.8A external-priority patent/CN114038860A/zh
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Abstract

一种三维(3D)存储器器件包括沿第一方向布置的多个存储器堆叠体、以及设置在两个相邻存储器堆叠体之间的虚设块结构。每个存储器堆叠体包括沿垂直于第一方向的第二方向交替堆叠的多个第一导电层和多个第一电介质层。沟道结构沿第二方向延伸穿过多个第一导电层和多个第一电介质层。第一隔离结构设置在虚设块结构与多个存储器堆叠体中的一个存储器堆叠体之间。衬底设置在多个存储器堆叠体、虚设块结构和第一隔离结构下方。第二隔离结构设置在衬底中，并且第二隔离结构沿第二方向延伸。

Description

三维存储器器件及其形成方法
相关申请的交叉引用
本申请要求享有于2021年11月18日提交的中国申请202111369255.1号、于2021年11月18日提交的中国申请202111369252.8号、和于2021年11月18日提交的中国申请202111371139.3号的优先权权益，所有这些申请由此通过引用的方式整体并入本文。
背景技术
本公开内容涉及存储器器件以及用于形成存储器器件的方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将诸如存储器单元的平面存储器器件缩小到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。三维(3D)半导体器件架构可以解决一些平面半导体器件(例如，闪存存储器器件)中的密度限制。
发明内容
本文公开了3D存储器器件及其形成方法的实施方式。
在一个方面中，公开了一种3D存储器器件。3D存储器器件包括多个存储器堆叠体、虚设结构、第一隔离结构、第二隔离结构、半导体层和沟槽隔离结构。多个存储器堆叠体包括沿第一方向布置的第一存储器堆叠体和第二存储器堆叠体。每个存储器堆叠体包括沿垂直于第一方向的第二方向交替堆叠的多个第一导电层和多个第一电介质层、以及沿第二方向延伸穿过多个第一导电层和多个第一电介质层的沟道结构。虚设结构设置在第一存储器堆叠体与第二存储器堆叠体之间。虚设结构沿垂直于第一方向的第二方向以及垂直于第一方向和第二方向的第三方向延伸。第一隔离结构设置在虚设结构与第一存储器堆叠体之间，并且第一隔离结构沿第二方向和第三方向延伸。第二隔离结构设置在虚设结构与第二存储器堆叠体之间，并且第二隔离结构沿第二方向和第三方向延伸。半导体层设置在多个存储器堆叠体、虚设结构、第一隔离结构和第二隔离结构下方。沟槽隔离结构设置在半导体层中，并且沟槽隔离结构沿第二方向与第三方向延伸。
在一些实施方式中，虚设结构包括沿第二方向交替堆叠的多个第二导电层和多个第二电介质层。
在一些实施方式中，多个第一导电层和多个第二导电层是相同的层，并且多个第一电介质层和多个第二电介质层是相同的层。
在一些实施方式中，虚设结构还包括沿第二方向延伸穿过多个第二导电层和多个第二电介质层的虚设沟道结构，其中，虚设沟道结构包括半导体沟道和形成在半导体沟道之上的存储器膜。
在一些实施方式中，虚设结构还包括沿第二方向延伸穿过多个第二导电层和多个第二电介质层的触点结构。
在一些实施方式中，触点结构还包括沿第二方向延伸穿过多个第二导电层和多个第二电介质层的触点、以及围绕触点沿第二方向延伸的第三电介质层。
在一些实施方式中，第三导电层设置在半导体层中，并且第三导电层在触点下方沿第二方向延伸，其中，第三导电层与触点电接触并且被第三电介质层围绕。
在一些实施方式中，沟槽隔离结构将每个存储器堆叠体下方的半导体层电隔离。
在一些实施方式中，沟槽隔离结构设置在第一隔离结构和第二隔离结构下方，并且与第一隔离结构和第二隔离结构对准。
在一些实施方式中，沟槽隔离结构设置在虚设结构下方。
在一些实施方式中，第一隔离结构还包括沿第二方向和第三方向延伸的栅极线缝隙。
在一些实施方式中，第一隔离结构将多个第一导电层与多个第二导电层电隔离。
在另一方面中，公开了一种系统。系统包括被配置为存储数据的3D存储器器件、以及存储器控制器。3D存储器器件包括多个存储器堆叠体、虚设结构、第一隔离结构、第二隔离结构、半导体层和沟槽隔离结构。多个存储器堆叠体包括沿第一方向布置的第一存储器堆叠体和第二存储器堆叠体。每个存储器堆叠体包括沿垂直于第一方向的第二方向交替堆叠的多个第一导电层和多个第一电介质层、以及沿第二方向延伸穿过多个第一导电层和多个第一电介质层的沟道结构。虚设结构设置在第一存储器堆叠体与第二存储器堆叠体之间。虚设结构沿垂直于第一方向的第二方向以及垂直于第一方向和第二方向的第三方向延伸。第一隔离结构设置在虚设结构与第一存储器堆叠体之间，并且第一隔离结构沿第二方向和第三方向延伸。第二隔离结构设置在虚设结构与第二存储器堆叠体之间，并且第二隔离结构沿第二方向和第三方向延伸。半导体层设置在多个存储器堆叠体、虚设结构、第一隔离结构和第二隔离结构下方。沟槽隔离结构设置在半导体层中，并且沟槽隔离结构沿第二方向与第三方向延伸。存储器控制器耦接到3D存储器器件，并且被配置为控制3D存储器器件的操作。
在又一方面中，公开了一种用于形成3D存储器器件的方法。形成包括交替布置在半导体层上的多个第一电介质层和多个牺牲层的堆叠体结构。堆叠体结构包括沿第一方向布置的多个堆叠体结构。沿垂直于第一方向的第二方向在堆叠体结构中形成多个沟道结构。从堆叠体结构的上侧、沿第二方向以及垂直于第一方向和第二方向的第三方向在堆叠体结构中形成第一缝隙和第二缝隙，其中，多个堆叠体结构被第一缝隙和第二缝隙分区为第一存储器区域、第二存储器区域和虚设区域，虚设区域设置在第一存储器区域与第二存储器区域之间，第一缝隙设置在第一存储器区域与虚设区域之间，并且第二缝隙设置在第二存储器区域与虚设区域之间。用多个导电层替代多个牺牲层。在第一缝隙中形成第一隔离结构，并且在第二缝隙中形成第二隔离结构。在第一隔离结构下方的半导体层中形成第三隔离结构，并且在第二隔离结构下方的半导体层中形成第四隔离结构。
在一些实施方式中，沿第二方向在第一存储器区域、第二存储器区域和虚设区域中形成多个沟道结构。
在一些实施方式中，在第一存储器区域和第二存储器区域中形成多个沟道结构。沿第二方向在虚设区域中形成触点结构。
在一些实施方式中，在第一缝隙中形成第一栅极线缝隙结构，并且在第二缝隙中形成第二栅极线缝隙结构。
在一些实施方式中，在第一缝隙中形成第二电介质层，并且在第二缝隙中形成第三电介质层。
在一些实施方式中，从堆叠体结构的与上侧相对的底侧、在第一隔离结构和第二隔离结构下方的半导体层中形成开口。在开口中成第四电介质层形。
在一些实施方式中，第一隔离结构将第一存储器区域与虚设区域之间的多个导电层电隔离，并且第二隔离结构将第二存储器区域与虚设区域之间的多个导电层电隔离。
在一些实施方式中，第三隔离结构将第一存储器区域和虚设区域下方的半导体层电隔离，并且第四隔离结构将第二存储器区域和虚设区域下方的半导体层电隔离。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开内容的方面，并且与说明书一起进一步用于解释本公开内容并且使得相关领域技术人员能够制成和使用本公开内容。
图1示出了根据本公开内容的一些方面的示例性3D存储器器件的平面图。
图2示出了根据本公开内容的一些方面的示例性3D存储器器件的截面图。
图3示出了根据本公开内容的一些方面的另一示例性3D存储器器件的截面图。
图4示出了根据本公开内容的一些方面的又一示例性3D存储器器件的截面图。
图5示出了根据本公开内容的一些方面的再一示例性3D存储器器件的截面图。
图6示出了根据本公开内容的一些方面的另一示例性3D存储器器件的平面图。
图7示出了根据本公开内容的一些方面的再一示例性3D存储器器件的截面图。
图8示出了根据本公开内容的一些方面的再一示例性3D存储器器件的平面图。
图9示出了根据本公开内容的一些方面的再一示例性3D存储器器件的截面图。
图10示出了根据本公开内容的一些方面的再一示例性3D存储器器件的平面图。
图11-16示出了根据本公开内容的一些方面的在制造工艺的不同阶段处的示例性3D存储器器件的截面图。
图17示出了根据本公开内容的一些方面的用于形成3D存储器器件的示例性方法的流程图。
图18示出了根据本公开内容的一些方面的用于形成3D存储器器件的另一示例性方法的流程图。
图19示出了根据本公开内容的一些方面的具有存储器器件的示例性系统的框图。
图20A示出了根据本公开内容的一些方面的具有存储器器件的示例性存储器卡的图。
图20B示出了根据本公开内容的一些方面的具有存储器器件的示例性固态驱动器(SSD，solid-state drive)的图。
将参考附图描述本公开内容。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容也可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开内容的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开内容中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括“在某物上方”或“在某物之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上层结构之上延伸，或者可以具有小于下层结构或上层结构的范围的范围。此外，层可以是同质或非同质的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)以及一个或多个电介质层。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所用，术语“3D存储器器件”是指在横向定向的衬底上具有垂直定向的存储器单元晶体管串(本文中称为“存储器串”，例如NAND存储器串)以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所用，术语“垂直/垂直地”是指标称垂直于衬底的横向表面。
3D半导体器件可以通过堆叠半导体晶圆或管芯并且将它们垂直互连来形成，使得所得结构充当单个器件，从而以比常规平面工艺降低的功率和更小的占用面积实现性能改进。然而，电荷横向迁移问题成为3D半导体器件的主要问题。在一些3D存储器器件(例如，3DNAND存储器器件)中，器件堆叠体包括存储器阵列器件和外围器件。随着器件尺寸和厚度的缩小，字线之间的距离变得越来越小。因此，沟道结构中的电荷横向迁移问题是3D NAND存储器器件的瓶颈之一。
图1示出了根据本公开内容的一些方面的示例性3D存储器器件100的平面图。如图1所示，3D存储器器件100包括多个面，并且沿y方向在两个相邻面之间形成虚设区域。在一些实施方式中，3D存储器器件100被划分为第一存储器区域102、第二存储器区域104和虚设区域106。第一隔离结构108设置在第一存储器区域102与虚设区域106之间，并且第二隔离结构109设置在第二存储器区域104与虚设区域106之间。第一隔离结构108和第二隔离结构109可以沿x方向和z方向延伸。多个沟道结构110可以形成在第一存储器区域102和第二存储器区域104中。沟道结构110可以沿垂直于x方向和y方向的z方向延伸。多个虚设沟道结构112可以形成在虚设区域106中。类似地，虚设沟道结构112可以沿垂直于x方向和y方向的z方向延伸。
图2示出了根据本公开内容的一些方面的3D存储器器件100的截面图。第一存储器区域102、虚设区域106和第二存储器区域104沿y方向布置在衬底118上。在一些实施方式中，衬底118可以是半导体层。在一些实施方式中，衬底118可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI，silicon on insulator)、绝缘体上锗(GOI，germanium on insulator)、或任何其他合适的材料。在一些实施方式中，衬底118可以是通过研磨、湿法/干法蚀刻、化学机械抛光(CMP，chemical mechanical polishing)或其任何组合来减薄的减薄衬底(例如，半导体层)。
在第一存储器区域102与虚设区域106之间并且在第二存储器区域104与虚设区域106之间形成第一隔离结构108和第二隔离结构109。第一存储器区域102和第二存储器区域104中的每一个可以包括沿z方向交替堆叠的多个第一导电层114(例如，字线)和多个第一电介质层116。在一些实施方式中，虚设区域106可以包括沿z方向交替堆叠的多个导电层和多个电介质层。在一些实施方式中，形成在虚设区域106中的多个导电层和多个电介质层可以与第一存储器区域102和第二存储器区域104中的第一导电层114和第一电介质层116在相同的工艺中形成。即，即使导电层和电介质层被划分在第一存储器区域102、第二存储器区域104和虚设区域106中，导电层和电介质层也可以在制造工艺期间一起形成。
在一些实施方式中，第一导电层114可以形成字线并且可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，第一电介质层116可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施方式中，沟道结构110可以包括半导体沟道和形成在半导体沟道之上的存储器膜。除了上述解释之外，此处“之上”的含义还应当解释为从顶侧或从横向侧在某物“之上”。存储器膜可以是多层结构，并且是用于在3D存储器器件100中实现存储功能的元件。存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。ONO结构可以形成在半导体沟道的表面上，并且ONO结构(存储器膜)也位于半导体沟道与第一导电层114(例如，字线)之间。在一些实施方式中，半导体沟道可以包括硅，例如非晶硅、多晶硅或单晶硅。
在一些实施方式中，虚设沟道结构112可以具有与沟道结构110相同的结构，如图2中所示。在一些实施方式中，虚设沟道结构112和沟道结构110可以具有不同结构，如图5或图9中所示。
在一些实施方式中，第一隔离结构108可以在第一存储器区域102与虚设区域106之间沿z方向和x方向延伸，并且第二隔离结构109可以在第二存储器区域104与虚设区域106之间沿z方向和x方向延伸。在一些实施方式中，第一隔离结构108和第二隔离结构109可以包括栅极线缝隙结构。栅极线缝隙结构可以沿z方向延伸穿过存储器堆叠体，并且还可以沿x方向延伸以将存储器堆叠体分离为多个块。在一些实施方式中，栅极线缝隙结构可以包括缝隙触点，缝隙触点通过用导电材料填充缝隙开口而形成，导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。栅极线缝隙结构还可以包括横向设置在缝隙触点与第一导电层114和第一电介质层116之间的复合间隔体，以将栅极线缝隙结构与周围的第一导电层114(存储器堆叠体中的栅极导体)电隔离。结果，包括第一隔离结构108和第二隔离结构109的栅极线缝隙结构将第一存储器区域102、虚设区域106和第二存储器区域104中的存储器堆叠体电分离。
在一些实施方式中，第一隔离结构108和第二隔离结构109可以包括由电介质材料形成的阻挡结构。阻挡结构可以沿z方向垂直延伸穿过存储器堆叠体，并且还可以沿x方向横向延伸以将存储器堆叠体分离多个块。在一些实施方式中，阻挡结构可以包括一个或多个电介质层，以将第一存储器区域102、虚设区域106和第二存储器区域104中的存储器堆叠体电分离。
如图2所示，3D存储器器件100还可以包括第三隔离结构120。在一些实施方式中，第三隔离结构120可以沿z方向延伸地形成在衬底118中。在一些实施方式中，第三隔离结构120可以是形成在衬底118中的沟槽隔离结构。在一些实施方式中，第三隔离结构120可以由电介质材料形成。第三隔离结构120可以将第一存储器区域102、虚设区域106和第二存储器区域104中的衬底118电隔离。当衬底118由半导体材料(例如，硅)形成时，需要将不同存储器堆叠体下方的半导体衬底的阱区域电隔离。在一些实施方式中，第三隔离结构120可以在z方向上与第一隔离结构108和第二隔离结构109对准。在一些实施方式中，第三隔离结构120可以不在z方向上与第一隔离结构108和第二隔离结构109对准，并且不同存储器堆叠体下方的半导体衬底的阱区域通过第三隔离结构120隔离。通过形成第三隔离结构120，可以在没有复杂结构的情况下将不同存储器堆叠体下方的衬底118的阱区域电隔离。
图3示出了根据本公开内容的一些方面的另一示例性3D存储器器件200的截面图。3D存储器器件200的结构可以类似于3D存储器器件100的结构。然而，3D存储器器件200可以包括第四隔离结构220，第四隔离结构220不与第一隔离结构108或第二隔离结构109对准。
如图3所示，第四隔离结构220可以沿z方向延伸地形成在衬底118中。在一些实施方式中，第四隔离结构220可以由电介质材料形成。第四隔离结构220可以将第一存储器区域102和第二存储器区域104中的衬底118电隔离。在一些实施方式中，第四隔离结构220可以形成在虚设区域106中。在一些实施方式中，第四隔离结构220可以与虚设沟道结构112对准。在一些实施方式中，第四隔离结构220可以不与虚设沟道结构112对准。通过形成第四隔离结构220，可以在没有复杂结构的情况下将不同存储器堆叠体下方的衬底118的阱区域电隔离。
图4示出了根据本公开内容的一些方面的又一示例性3D存储器器件300的截面图。3D存储器器件300的结构可以类似于3D存储器器件100的结构。然而，3D存储器器件300不包括虚设区域。
如图4所示，第一存储器区域102和第二存储器区域104沿y方向布置在衬底118上。在一些实施方式中，衬底118可以包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI、GOI或任何其他合适的材料。在一些实施方式中，衬底118可以是通过研磨、湿法/干法蚀刻、CMP或其任何组合来减薄的减薄衬底(例如，半导体层)。第一隔离结构108形成在第一存储器区域102与第二存储器区域104之间。第一存储器区域102和第二存储器区域104中的每一个可以包括沿z方向交替堆叠的第一导电层114(例如，字线)和第一电介质层116。在一些实施方式中，沟道结构110可以包括半导体沟道和形成在半导体沟道之上的存储器膜。
在一些实施方式中，第一隔离结构108可以在第一存储器区域102与第二存储器区域之间沿z方向和x方向垂直延伸。在一些实施方式中，第一隔离结构108可以包括栅极线缝隙结构。栅极线缝隙结构可以沿z方向垂直延伸穿过存储器堆叠体，并且还可以沿x方向横向延伸以将存储器堆叠体分离成多个块。在一些实施方式中，栅极线缝隙结构可以包括缝隙触点，缝隙触点通过用导电材料填充缝隙开口而形成，导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。栅极线缝隙结构还可以包括横向设置在缝隙触点与第一导电层114和第一电介质层116之间的复合间隔体，以将栅极线缝隙结构与周围的第一导电层114(存储器堆叠体中的栅极导体)电隔离。结果，栅极线缝隙结构将第一存储器区域102和第二存储器区域104中的存储器堆叠体电分离。
在一些实施方式中，第一隔离结构108可以包括由电介质材料形成的阻挡结构。阻挡结构可以沿z方向垂直延伸穿过存储器堆叠体，并且还可以沿x方向横向延伸以将存储器堆叠体分离成多个块。在一些实施方式中，阻挡结构可以包括一个或多个电介质层以将第一存储器区域102和第二存储器区域104中的存储器堆叠体电分离。
如图4所示，第三隔离结构120可以沿z方向延伸地、与第一隔离结构108对准地形成在衬底118中。在一些实施方式中，第三隔离结构120可以沿z方向延伸地、不与第一隔离结构108对准地形成在衬底118中。在一些实施方式中，第三隔离结构120可以由电介质材料形成，所述电介质材料可以将不同存储器堆叠体下方的半导体衬底的阱区域电隔离。在一些实施方式中，第三隔离结构120可以由被电介质层围绕的导电结构形成，并且可以将不同存储器堆叠体下方的半导体衬底的阱区域电隔离。通过形成第三隔离结构120，可以在没有复杂结构的情况下将不同存储器堆叠体下方的衬底118的阱区域电隔离。
图5示出了根据本公开内容的一些方面的再一示例性3D存储器器件400的截面图。图6示出了根据本公开内容的一些方面的3D存储器器件400的平面图。为了更好地描述本公开内容，将一起讨论图5和图6中的3D存储器器件400的截面图和平面图。
3D存储器器件400被划分为第一存储器区域102、第二存储器区域104和虚设区域406。第一隔离结构108设置在第一存储器区域102与虚设区域406之间，并且第二隔离结构109设置在第二存储器区域104与虚设区域406之间。第一隔离结构108和第二隔离结构109可以沿z方向和x方向延伸。沟道结构110可以形成在第一存储器区域102和第二存储器区域104中。沟道结构110可以沿垂直于x方向和y方向的z方向延伸。
第一存储器区域102、虚设区域406和第二存储器区域104沿y方向布置在衬底118上。在一些实施方式中，衬底118可以包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI、GOI或任何其他合适的材料。在一些实施方式中，衬底118可以是通过研磨、湿法/干法蚀刻、CMP或其任何组合来减薄的减薄衬底(例如，半导体层)。
第一隔离结构108形成在第一存储器区域102与虚设区域406之间，并且第二隔离结构109形成在第二存储器区域104与虚设区域406之间。第一存储器区域102和第二存储器区域104中的每一个可以包括沿z方向交替堆叠的第一导电层114(例如，字线)和电介质层116。在一些实施方式中，虚设区域406可以包括沿z方向交替堆叠的多个导电层和多个电介质层。在一些实施方式中，形成在虚设区域406中的多个导电层和多个电介质层可以与第一存储器区域102和第二存储器区域104中的第一导电层114和第一电介质层116在相同的工艺中形成。即，即使导电层和电介质层被划分在第一存储器区域102、第二存储器区域104和虚设区域406中，导电层和电介质层也可以在制造工艺期间一起形成。在一些实施方式中，3D存储器器件400的第一导电层114、第一电介质层116、沟道结构110、第一隔离结构108和第二隔离结构120的结构和材料可以与3D存储器器件100的类似。
3D存储器器件400还包括形成在虚设区域406中的触点结构412。在一些实施方式中，每个触点结构412可以包括沿z方向延伸穿过导电层114和电介质层116的第一导电触点413。在一些实施方式中，第一导电触点413可以包括W、Co、Cu、Al、多晶硅、硅化物或其他合适的材料。触点结构412还可以包括横向设置在第一导电触点413与第一导电层114和第一电介质层116之间的间隔体411，以将第一导电触点413与周围的第一导电层114(存储器堆叠体中的栅极导体)电隔离。
3D存储器器件400还包括形成在触点结构412下方的第二导电触点420。在一些实施方式中，第一导电触点413与第二导电触点420直接接触。在一些实施方式中，第二导电触点420可以包括W、Co、Cu、Al、多晶硅、硅化物或其他合适的材料。通过在虚设块区域406中形成触点结构412，虚设块区域406可以不仅用于将第一存储器区域102和第二存储器区域104电隔离，还可以用于提供穿过存储器堆叠体和硅衬底的导电路径。在一些实施方式中，由触点结构412和第二导电触点420形成的导电路径可以用于连接外围器件与3D存储器器件400。例如，3D存储器器件400的源极端子可以通过由触点结构412和第二导电触点420形成的导电路径连接到外围器件，并且因此外围器件可以控制3D存储器器件400的操作。在一些实施方式中，由触点结构412和第二导电触点420形成的导电路径可以用于连接设置在3D存储器器件400上方、下方或旁边的其他器件。在一些实施方式中，外围器件可以包括一个或多个外围电路。在一些实施方式中，外围电路可以通过导电线(例如，再分布层)电连接到3D存储器器件400。
图7示出了根据本公开内容的一些方面的再一示例性3D存储器器件500的沿图8中的线A的截面图。图8示出了根据本公开内容的一些方面的3D存储器器件500的平面图。为了更好地描述本公开内容，将一起讨论图7和图8中的3D存储器器件500的截面图和平面图。
3D存储器器件500被划分为第一存储器区域102、第二存储器区域104和虚设区域506。第一隔离结构108设置在第一存储器区域102与虚设区域506之间，并且第二隔离结构109设置在第二存储器区域104与虚设区域506之间。另外，如图7所示，一个或多于一个的第五隔离结构550也设置在虚设区域506中。第一隔离结构108、第二隔离结构109和第五隔离结构550可以沿x方向和z方向延伸。沟道结构110可以形成在第一存储器区域102和第二存储器区域104中。沟道结构110可以沿垂直于x方向和y方向的z方向延伸。虚设沟道结构112可以形成在虚设区域506中。类似地，虚设沟道结构112可以沿垂直于x方向和y方向的z方向延伸。
第一存储器区域102、虚设区域506和第二存储器区域104沿y方向布置在衬底118上。第一存储器区域102、虚设区域506和第二存储器区域104中的每一个可以包括沿z方向交替堆叠的第一导电层114(例如，字线)和电介质层116。在一些实施方式中，3D存储器器件500的第一导电层114、第一电介质层116、沟道结构110、第一隔离结构108、第二隔离结构109和第三隔离结构120的结构和材料可以与3D存储器器件100的类似。
3D存储器器件500还包括设置在虚设沟道结构112下方的第六隔离结构558。在一些实施方式中，第六隔离结构558可以沿z方向延伸地形成在衬底118中。在一些实施方式中，第六隔离结构558的结构和材料可以类似于第三隔离结构120的结构和材料。3D存储器器件500还包括设置在虚设块区域506中的第五隔离结构550下方的导电触点556。在一些实施方式中，导电触点556由电介质层围绕。
在一些实施方式中，第五隔离结构550可以包括栅极线缝隙结构。栅极线缝隙结构可以沿z方向垂直延伸穿过存储器堆叠体，如图7中所示，并且还可以沿x方向横向延伸，如图8中所示。在一些实施方式中，栅极线缝隙结构可以包括缝隙触点552，缝隙触点552通过用导电材料填充缝隙开口而形成，导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。栅极线缝隙结构还可以包括横向地设置在缝隙触点与第一导电层114和第一电介质层116之间的复合间隔体554，以将栅极线缝隙结构与周围的第一导电层114(存储器堆叠体中的栅极导体)电隔离。结果，栅极线缝隙结构将第一存储器区域102、虚设区域506和第二存储器区域104中的存储器堆叠体电分离。
通过在虚设块区域506中形成与第五隔离结构550直接接触的导电触点556，缝隙触点552与导电触点556直接接触。因此，在虚设块区域506中，第五隔离结构550和导电触点556可以提供穿过存储器堆叠体和硅衬底的导电路径。
图9示出了根据本公开内容的一些方面的再一示例性3D存储器器件600的截面图。图10示出了根据本公开内容的一些方面的3D存储器器件600的平面图。为了更好地描述本公开内容，将一起讨论图9和图10中的3D存储器器件600的截面图和平面图。
3D存储器器件600被划分为第一存储器区域102、第二存储器区域104和虚设区域606。第一隔离结构108设置在第一存储器区域102与虚设区域606之间，并且第二隔离结构109设置在第二存储器区域104与虚设区域606之间。在一些实施方式中，第一隔离结构108和第二隔离结构109可以在第一存储器区域102与虚设区域606之间并且在第二存储器区域104与虚设区域606之间沿z方向垂直延伸。在一些实施方式中，第一隔离结构108和第二隔离结构109可以包括由电介质材料形成的阻挡结构。阻挡结构可以沿z方向垂直延伸穿过存储器堆叠体，并且还可以沿x方向横向延伸以将存储器堆叠体分离成多个块。在一些实施方式中，阻挡结构可以包括一个或多个电介质层以将第一存储器区域102、虚设区域606和第二存储器区域104中的存储器堆叠体电分离。
在一些实施方式中，3D存储器器件600的第一导电层114、第一电介质层116、沟道结构110和第三隔离结构120的结构和材料可以与3D存储器器件100的类似。3D存储器器件600还包括沿z方向垂直延伸地设置在虚设区域606中的第七隔离结构608、以及设置在虚设区域506中的第七隔离结构608下方的导电触点620。
在一些实施方式中，第七隔离结构608可以包括栅极线缝隙结构。栅极线缝隙结构可以沿z方向垂直延伸穿过存储器堆叠体，并且还可以沿x方向横向延伸。在一些实施方式中，栅极线缝隙结构可以包括缝隙触点，缝隙触点通过用导电材料填充缝隙开口而形成，导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。栅极线缝隙结构还可以包括横向设置在缝隙触点与第一导电层114和第一电介质层116之间的复合间隔体，以将栅极线缝隙结构与周围的第一导电层114电隔离。
导电触点620可以形成在第三隔离结构608下方的衬底118中。在一些实施方式中，导电触点620可以与第七隔离结构608的缝隙触点直接接触。在一些实施方式中，导电触点602由电介质层围绕。通过在虚设区域606中形成与第七隔离结构608直接接触的导电触点620，缝隙触点与导电触点620直接接触。因此，在虚设区域606中，第七隔离结构608和导电触点620可以提供穿过存储器堆叠体和硅衬底的导电路径。
图11-16示出了根据本公开内容的一些方面的在制造工艺的不同阶段处的3D存储器器件100的截面图。图17示出了根据本公开内容的一些方面的用于形成3D存储器器件100的示例性方法700的流程图。为了更好地描述本公开内容，将一起讨论图11-16中的3D存储器器件100的截面图和图17中的方法700。应当理解，方法700中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图11-16和图17所示的不同的顺序执行。
如图11和图17中的操作702所示，在衬底118上形成包括多个第一电介质层116和多个牺牲层115的堆叠体结构。第一电介质层116和牺牲层115交替地布置在衬底118上。电介质/牺牲层对可以沿y方向延伸。在一些实施方式中，每个第一电介质层116可以包括氧化硅层，并且每个牺牲层115可以包括氮化硅层。第一电介质层116和牺牲层115可以通过一种或多种薄膜沉积工艺形成，薄膜沉积包括但不限于化学气相沉积(CVD，chemical vapordeposition)、物理气相沉积(PVD，physical vapor deposition)、原子层沉积(ALD，atomiclayer deposition)或其任何组合。在一些实施方式中，通过在衬底上沉积电介质材料(例如，氧化硅)而在衬底与堆叠体结构之间形成焊盘氧化物层(未示出)。
如图12和图17中的操作704所示，沟道结构110和虚设沟道结构112沿z方向形成在堆叠体结构中。在一些实施方式中，沟道结构110和虚设沟道结构112可以具有相同结构。
每个沟道结构110或虚设沟道结构112可以包括半导体沟道和形成在半导体沟道之上的存储器膜。在一些实施方式中，沟道孔沿z方向形成在堆叠体结构中。在一些实施方式中，可以执行蚀刻工艺以在堆叠体结构中形成垂直(z方向)延伸穿过交错的电介质/牺牲层的沟道孔。在一些实施方式中，用于形成沟道孔的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如深反应离子蚀刻(DRIE，deep reactive ion etching)。在一些实施方式中，沟道孔可以进一步延伸到衬底118的顶部部分中。然后，可以在沟道孔中依次形成阻挡层、存储层、隧穿层和半导体沟道。
如图13和图17中的操作706所示，第一缝隙150和第二缝隙152沿y方向形成在堆叠体结构中。堆叠体结构由第一缝隙150和第二缝隙152分区为第一存储器区域102、第二存储器区域104和虚设区域106。虚设区域106设置在第一存储器区域102与第二存储器区域104之间。第一缝隙150设置在第一存储器区域102与虚设区域106之间，并且第二缝隙152设置在第二存储器区域104与虚设区域106之间。在一些实施方式中，第一缝隙150和第二缝隙152可以通过干法蚀刻、湿法蚀刻或其他合适工艺形成。
如图14和图17中的操作708所示，用多条字线(第一导电层114)替代多个牺牲层115。例如，可以通过干法蚀刻、湿法蚀刻或其他合适的工艺去除牺牲层115以形成多个空腔。可以通过沉积栅极导体而在空腔中形成字线(第一导电层114)，并且栅极导体由钨制成。在一些实施方式中，可以用由高k电介质材料制成的栅极电介质层、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层填充空腔。
然后，如图14和图17中的操作710所示，第一隔离结构108和第二隔离结构109可以形成在第一缝隙150和第二缝隙152中。应当理解，图14中的第一隔离结构108和第二隔离结构109可以与上述第一隔离结构108和第二隔离结构109相似或相同。在一些实施方式中，沿第一缝隙150和第二缝隙152的侧壁形成间隔体107。在一些实施方式中，间隔体107可以包括一层或多层电介质膜。然后，通过经由PVD、CVD、ALD、任何其他合适的工艺或其任何组合将导电材料填充(例如，沉积)到第一缝隙150和第二缝隙152的剩余空间中，来形成缝隙触点。根据一些实施方式，缝隙触点可以用作公共源极触点。在一些实施方式中，缝隙触点可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
如图15所示，去除衬底118的一部分以形成开口154。在一些实施方式中，可以通过干法蚀刻、湿法蚀刻或其他合适的工艺来去除衬底118的部分。在一些实施方式中，可以进一步执行减薄操作以减薄衬底118，并且在减薄操作期间可以使用载体晶圆152。如图16和图17中的操作712所示，第三隔离结构120形成在第一隔离结构108和第二隔离结构109下方的开口154中。在一些实施方式中，第三隔离结构120可以由电介质材料形成，并且电介质材料还可以覆盖衬底118。
图18示出了根据本公开内容的一些方面的用于形成3D存储器器件300的另一示例性方法800的流程图。如图18中的操作802所示，在衬底118上形成包括多个第一电介质层116和多个牺牲层115的堆叠体结构。第一电介质层116和牺牲层115交替地布置在衬底118上。电介质/牺牲层对可以沿x方向延伸。在一些实施方式中，每个第一电介质层116可以包括氧化硅层，并且每个牺牲层115可以包括氮化硅层。第一电介质层116和牺牲层115可以通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，通过在衬底上沉积电介质材料(例如，氧化硅)而在衬底与堆叠体结构之间形成焊盘氧化物层(未示出)。
如图18中的操作804所示，沟道结构110沿y方向形成在堆叠体结构中。每个沟道结构110可以包括半导体沟道和形成在半导体沟道之上的存储器膜。在一些实施方式中，沟道孔沿y方向形成在堆叠体结构中。在一些实施方式中，可以执行蚀刻工艺以在堆叠体结构中形成垂直(y方向)延伸穿过交错的电介质/牺牲层的沟道孔。在一些实施方式中，用于形成沟道孔的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施方式中，沟道孔可以进一步延伸到衬底118的顶部部分中。然后，可以在沟道孔中依次形成阻挡层、存储层、隧穿层和半导体沟道。
如图18中的操作806所示，缝隙可以沿y方向形成在堆叠体结构中。堆叠体结构被缝隙分区为第一存储器块区域102和第二存储器块区域104。在一些实施方式中，缝隙可以通过干法蚀刻、湿法蚀刻或其他合适工艺形成。
如图18中的操作808所示，用多条字线(第一导电层114)替代多个牺牲层115。例如，可以通过干法蚀刻、湿法蚀刻或其他合适的工艺去除牺牲层115以形成多个空腔。可以通过沉积栅极导体而在空腔中形成字线(第一导电层114)，并且栅极导体由钨制成。在一些实施方式中，可以用由高k电介质材料制成的栅极电介质层、包括Ti/TiN或Ta/TaN的粘附层填充空腔。
如图18中的操作810所示，第一隔离结构108可以形成在缝隙中。在一些实施方式中，沿缝隙的侧壁形成间隔体。在一些实施方式中，间隔体可以包括一层或多层电介质膜。然后，通过经由PVD、CVD、ALD、任何其他合适的工艺或其任何组合将导电材料填充(例如，沉积)到缝隙的剩余空间中，来形成缝隙触点。根据一些实施方式，缝隙触点可以用作公共源极触点。在一些实施方式中，缝隙触点可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
如图18中的操作812所示，去除衬底118的一部分以形成开口154，并且第二隔离结构120形成在第一隔离结构108下方的开口154中。在一些实施方式中，第二隔离结构120可以由电介质材料形成，并且电介质材料还可覆盖衬底118。
通过在第一存储器块区域102与第二存储器块区域104之间形成第一隔离结构108和第二隔离结构120，可以将不同存储器堆叠体的字线(第一导电层114)隔离，并且还可以在没有复杂结构的情况下将不同存储器堆叠体下方的衬底118的阱区域电隔离。
图19示出了根据本公开内容的一些方面的具有存储器器件的示例性系统900的框图。系统900可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，virtual reality)设备、增强现实(AR，Augmented Reality)设备，或其中具有储存器的任何其他合适的电子设备。如图19所示，系统900可以包括主机908和存储器系统902，存储器系统902具有一个或多个存储器器件904和存储器控制器906。主机908可以是电子设备的处理器，例如中央处理单元(CPU，central processing unit)，或片上系统(SoC，system-on-chip)，例如应用处理器(AP，application processor)。主机908可以被配置为向存储器器件904发送数据或从存储器器件904接收数据。
存储器器件904可以是本公开内容中所公开的任何存储器器件。如上文详细公开，诸如NAND闪存存储器器件的存储器器件904可以在对位线放电的放电操作中具有受控且预定义的放电电流。根据一些实施方式，存储器控制器906耦接到存储器器件904和主机908，并且被配置为控制存储器器件904。存储器控制器906可以管理存储在存储器器件904中的数据并且与主机908通信。例如，存储器控制器906可以耦接到存储器器件904(例如上述3D存储器器件100)，并且存储器控制器906可以被配置为通过外围器件控制沟道结构110的操作。通过形成根据本公开内容的结构，可以通过使用所公开的第一隔离结构来减小3D存储器器件100的面积。
在一些实施方式中，存储器控制器906被设计为用于在低占空比环境中操作，如安全数字(SD，secure digital)卡、紧凑型闪存(CF，compact Flash)卡、通用串行总线(USB，universal serial bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器906被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC，embedded multi-media-card)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器906可以被配置为控制存储器器件904的操作，例如读取、擦除和编程操作。存储器控制器906还可以被配置为管理关于存储在或要存储在存储器器件904中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器906还被配置为处理关于从存储器器件904读取的或者被写入到存储器器件904的数据的纠错码(ECC，error correction code)。存储器控制器906还可以执行任何其他合适的功能，例如，格式化存储器器件904。存储器控制器906可以根据特定通信协议与外部设备(例如，主机908)通信。例如，存储器控制器906可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI，peripheralcomponent interconnection)协议、PCI高速(PCI-E)协议、高级技术附件(ATA，advancedtechnology attachment)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI，small computer small interface)协议、增强型小型磁盘接口(ESDI，enhanced smalldisk interface)协议、集成驱动电子设备(IDE，integrated drive electronics)协议、Firewire协议等。
存储器控制器906和一个或多个存储器器件904可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS，universal Flash storage)封装或eMMC封装)中。也就是说，存储器系统902可以实施并且封装到不同类型的终端电子产品中。在如20A中所示的一个示例中，存储器控制器906和单个存储器器件904可以集成到存储器卡1002中。存储器卡1002可以包括PC卡(PCMCIA(personal computer memory cardinternational association)，个人计算机存储器卡国际协会)、CF卡、智能媒体(smartmedia，SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡1002还可以包括将存储器卡1002与主机(例如，图19中的主机908)耦接的存储器卡连接器1004。在如图20B中所示的另一示例中，存储器控制器906和多个存储器器件904可以集成到SSD 1006中。SSD 1006还可以包括将SSD 1006与主机(例如，图19中的主机908)耦接的SSD连接器1008。在一些实施方式中，SSD 1006的存储容量和/或操作速度大于存储器卡1002的存储容量和/或操作速度。
可以容易地针对各种应用修改和/或调整前文对具体的实施方式所做的描述。因此，基于文中提供的教导和指导，旨在使这样的调整和修改落在所公开的实施方式的含义以及等价方案的范围内。
本公开内容的广度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据下述权利要求及其等价方案限定。

Claims (22)

1.一种三维(3D)存储器器件，包括：
多个存储器堆叠体，包括沿第一方向布置的第一存储器堆叠体和第二存储器堆叠体，每个存储器堆叠体包括：
沿垂直于所述第一方向的第二方向交替堆叠的多个第一导电层和多个第一电介质层；以及
沿所述第二方向延伸穿过所述多个第一导电层和所述多个第一电介质层的沟道结构；
虚设结构，设置在所述第一存储器堆叠体与所述第二存储器堆叠体之间，所述虚设结构沿垂直于所述第一方向的第二方向以及垂直于所述第一方向和所述第二方向的第三方向延伸；
第一隔离结构，设置在所述虚设结构与所述第一存储器堆叠体之间，所述第一隔离结构沿所述第二方向和所述第三方向延伸；
第二隔离结构，设置在所述虚设结构与所述第二存储器堆叠体之间，所述第二隔离结构沿所述第二方向和所述第三方向延伸；
半导体层，设置在所述多个存储器堆叠体、所述虚设结构、所述第一隔离结构和所述第二隔离结构下方；以及
沟槽隔离结构，设置在所述半导体层中，并且所述沟槽隔离结构沿所述第二方向和所述第三方向延伸。
2.根据权利要求1所述的3D存储器器件，其中，所述虚设结构包括沿所述第二方向交替堆叠的多个第二导电层和多个第二电介质层。
3.根据权利要求2所述的3D存储器器件，其中，所述多个第一导电层和所述多个第二导电层包括相同的导电材料，并且所述多个第一电介质层和所述多个第二电介质层包括相同的电介质材料。
4.根据权利要求2-3中任一项所述的3D存储器器件，其中，所述虚设结构还包括沿所述第二方向延伸穿过所述多个第二导电层和所述多个第二电介质层的虚设沟道结构，其中，所述虚设沟道结构包括半导体沟道和形成在所述半导体沟道之上的存储器膜。
5.根据权利要求2-3中任一项所述的3D存储器器件，其中，所述虚设结构还包括沿所述第二方向延伸穿过所述多个第二导电层和所述多个第二电介质层的触点结构。
6.根据权利要求5所述的3D存储器器件，其中，所述触点结构还包括：
沿所述第二方向延伸穿过所述多个第二导电层和所述多个第二电介质层的触点；以及
围绕所述触点沿所述第二方向延伸的第三电介质层。
7.根据权利要求6所述的3D存储器器件，还包括：
第三导电层，设置在所述半导体层中，并且所述第三导电层在所述触点下方沿所述第二方向延伸，其中，所述第三导电层与所述触点电接触并且被第三电介质层围绕。
8.根据权利要求7所述的3D存储器器件，其中，所述触点和所述第三导电层与外围器件电接触。
9.根据权利要求1-8中任一项所述的3D存储器器件，其中，所述沟槽隔离结构将每个存储器堆叠体下方的所述半导体层电隔离。
10.根据权利要求1-9中任一项所述的3D存储器器件，其中，所述沟槽隔离结构设置在所述第一隔离结构和所述第二隔离结构下方，并且与所述第一隔离结构和所述第二隔离结构对准。
11.根据权利要求1-9中任一项所述的3D存储器器件，其中，所述沟槽隔离结构设置在所述虚设结构下方。
12.根据权利要求1-11中任一项所述的3D存储器器件，其中，所述第一隔离结构还包括沿所述第二方向和所述第三方向延伸的栅极线缝隙。
13.根据权利要求1-12中任一项所述的3D存储器器件，其中，所述第一隔离结构将所述多个第一导电层与所述多个第二导电层电隔离。
14.一种系统，包括：
三维(3D)存储器器件，被配置为存储数据，所述3D存储器器件包括：
多个存储器堆叠体，包括沿第一方向布置的第一存储器堆叠体和第二存储器堆叠体，每个存储器堆叠体包括：
沿垂直于所述第一方向的第二方向交替堆叠的多个第一导电层和多个第一电介质层；以及
沿所述第二方向延伸穿过所述多个第一导电层和所述多个第一电介质层的沟道结构；
虚设结构，设置在所述第一存储器堆叠体与所述第二存储器堆叠体之间，所述虚设结构沿垂直于所述第一方向的第二方向以及垂直于所述第一方向和所述第二方向的第三方向延伸；
第一隔离结构，设置在所述虚设结构与所述第一存储器堆叠体之间，所述第一隔离结构沿所述第二方向和所述第三方向延伸；
第二隔离结构，设置在所述虚设结构与所述第二存储器堆叠体之间，所述第二隔离结构沿所述第二方向和所述第三方向延伸；
半导体层，设置在所述多个存储器堆叠体、所述虚设结构、所述第一隔离结构和所述第二隔离结构下方；以及
沟槽隔离结构，设置在所述半导体层中，并且所述沟槽隔离结构沿所述第二方向和所述第三方向延伸；以及
存储器控制器，耦接到所述3D存储器器件，并且被配置为控制所述3D存储器器件的操作。
15.一种用于形成三维(3D)存储器器件的方法，包括：
形成包括交替布置在半导体层上的多个第一电介质层和多个牺牲层的堆叠体结构，其中，所述堆叠体结构包括沿第一方向布置的多个电介质堆叠体；
沿垂直于所述第一方向的第二方向在所述堆叠体结构中形成多个沟道结构；
从所述堆叠体结构的上侧、沿所述第二方向以及垂直于所述第一方向和所述第二方向的第三方向在所述堆叠体结构中形成第一开口和第二开口，其中，所述多个电介质堆叠体被所述第一开口和所述第二开口分区为第一存储器区域、第二存储器区域和虚设区域，所述虚设区域设置在所述第一存储器区域与所述第二存储器区域之间，所述第一开口设置在所述第一存储器区域与所述虚设区域之间，并且所述第二开口设置在所述第二存储器区域与所述虚设区域之间；
用多个导电层替代所述多个牺牲层；
在所述第一开口中形成第一隔离结构，并且在所述第二开口中形成第二隔离结构；以及
在所述第一隔离结构下方的所述半导体层中形成第三隔离结构，并且在所述第二隔离结构下方的所述半导体层中形成第四隔离结构。
16.根据权利要求15所述的方法，其中，沿所述第二方向在所述堆叠体结构中形成所述多个沟道结构还包括：
沿所述第二方向在所述第一存储器区域、所述第二存储器区域和所述虚设区域中形成所述多个沟道结构。
17.根据权利要求15所述的方法，其中，沿所述第二方向在所述堆叠体结构中形成所述多个沟道结构还包括：
在所述第一存储器区域和所述第二存储器区域中形成所述多个沟道结构；以及
沿所述第二方向在所述虚设区域中形成触点结构。
18.根据权利要求15-17中任一项所述的方法，其中，在所述第一开口中形成所述第一隔离结构并且在所述第二开口中形成所述第二隔离结构还包括：
在所述第一开口中形成第一栅极线缝隙结构，并且在所述第二开口中形成第二栅极线缝隙结构。
19.根据权利要求15-17中任一项所述的方法，其中，在所述第一开口中形成所述第一隔离结构并且在所述第二开口中形成所述第二隔离结构还包括：
在所述第一开口中形成第二电介质层，并且在所述第二开口中形成第三电介质层。
20.根据权利要求15-19中任一项所述的方法，其中，在所述第一隔离结构下方的所述半导体层中形成所述第三隔离结构并且在所述第二隔离结构下方的所述半导体层中形成所述第四隔离结构还包括：
从所述半导体层的远离所述堆叠体结构的一侧、在所述第一隔离结构和所述第二隔离结构下方的所述半导体层中形成第三开口；以及
在所述第三开口中形成第四电介质层。
21.根据权利要求15-20中任一项所述的方法，其中，所述第一隔离结构将所述第一存储器区域与所述虚设区域之间的所述多个导电层电隔离，并且所述第二隔离结构将所述第二存储器区域与所述虚设区域之间的所述多个导电层电隔离。
22.根据权利要求15-21中任一项所述的方法，其中，所述第三隔离结构将所述第一存储器区域和所述虚设区域下方的所述半导体层电隔离，并且所述第四隔离结构将所述第二存储器区域和所述虚设区域下方的所述半导体层电隔离。
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