CN116456717A - 存储器及其形成方法 - Google Patents

Abstract

本公开涉及一种存储器及其形成方法。所述存储器的形成方法包括如下步骤：形成基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；形成至少覆盖所述位线隔离层的侧壁的停止层；形成覆盖所述电容接触层的顶面的电容转接层；以所述停止层作为刻蚀截止层刻蚀所述位线隔离层，于所述位线隔离层中形成空气隙。本公开避免了过多的横向蚀刻，从而降低了电容转接层与位线之间发生短路的概率。

Description

存储器及其形成方法

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

在动态随机存储器等存储器结构中，电容接触节点(Node Contact，NC)与位线(Bit Line，BL)相邻。由于制成工艺的限制，导致电容接触节点与位线之间易发生短路，从而降低了存储器的良率，严重时甚至导致存储器的失效。

因此，如何降低电容接触节点与位线之间发生短路的概率，从而改善存储器的良率，是当前亟待解决的技术问题。

发明内容

本公开一些实施例提供的存储器及其形成方法，用于解决电容接触节点与位线易发生短路的问题，以改善存储器的良率。

根据一些实施例，本公开提供了一种存储器的形成方法，包括如下步骤：

形成基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；

形成至少覆盖所述位线隔离层的侧壁的停止层；

形成覆盖所述电容接触层的顶面的电容转接层；

以所述停止层作为刻蚀截止层刻蚀所述位线隔离层，于所述位线隔离层中形成空气隙。

在一些实施例中，形成基底的具体步骤包括：

提供衬底，所述衬底内包括位线接触区和与所述位线接触区相邻的电容接触区；

于所述衬底上形成位线结构，所述位线结构包括与所述位线接触区接触的位线、位于所述位线顶面的位线盖层、以及覆盖所述位线盖层的侧壁和所述位线的侧壁的位线隔离层；

于所述衬底上形成与所述电容接触区接触的电容接触层，所述电容接触层覆盖所述位线隔离层的部分侧壁，且所述电容接触层的顶面位于所述位线隔离层的顶面之下。

在一些实施例中，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层；形成至少覆盖所述位线隔离层的侧壁的停止层的具体步骤包括：

刻蚀部分的所述第三子隔离层、部分所述第二子隔离层和部分所述电容接触层，暴露所述第一子隔离层并降低所述电容接触层的高度；

形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层。

在一些实施例中，形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层的具体步骤包括：

形成覆盖所述位线盖层的顶面、所述第一子隔离层的侧壁和顶面、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁、以及所述电容接触层的顶面的停止层；

形成覆盖于所述停止层表面的阻挡层；

去除覆盖于所述位线盖层的顶面、所述第一子隔离层的顶面、以及所述电容接触层的顶面的所述阻挡层和所述停止层。

在一些实施例中，形成覆盖所述电容接触层的顶面的电容转接层的具体步骤包括：

形成覆盖所述电容接触层的顶面、所述阻挡层的表面、以及所述位线结构顶面的导电材料层；

刻蚀所述导电材料层，形成至少暴露所述第二子隔离层的开口，所述开口将所述导电材料层分隔为多个所述电容转接层。

在一些实施例中，刻蚀所述导电材料层的具体步骤包括：

刻蚀所述导电材料层、所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层和所述阻挡层，形成暴露所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层、所述阻挡层和所述位线盖层的所述开口。

在一些实施例中，于所述位线隔离层中形成空气隙的具体步骤包括：

以所述停止层作为刻蚀截止层、并沿所述开口刻蚀所述第二子隔离层，形成位于所述第一子隔离层和所述第三子隔离层之间的空气隙。

在一些实施例中，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。

在一些实施例中，所述停止层的厚度为0.1nm～10nm。

根据另一些实施例，本公开还提供了一种存储器，包括：

基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；

停止层，至少覆盖所述位线隔离层的侧壁；

电容转接层，覆盖所述电容接触层的顶面；

空气隙，位于所述停止层和所述位线隔离层之间并延伸至所述位线隔离层内部。

在一些实施例中，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层，所述第二子隔离层的顶面和所述第三子隔离层的顶面均低于所述第一子隔离层的顶面；

所述停止层连续分布于所述电容转接层与所述第三子隔离层之间、所述空气隙与所述电容转接层之间、以及所述电容转接层与所述第一子隔离层之间。

在一些实施例中，所述空气隙包括：

第一部分，位于所述第三子隔离层上方、且分布于所述停止层和所述第一子隔离层之间；

第二部分，与所述第一部分连通，位于所述第二子隔离层上方、且分布于所述第一子隔离层和第三子隔离层之间，所述第一部分的宽度大于所述第二部分的宽度。

在一些实施例中，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。

在一些实施例中，还包括：

阻挡层，位于所述停止层与所述电容转接层之间。

在一些实施例中，所述停止层的厚度为0.1nm～10nm。

本公开一些实施例提供的存储器及其形成方法，通过形成至少覆盖所述位线隔离层的侧壁的停止层，并在刻蚀位线隔离层形成空气隙的过程中以所述停止层作为刻蚀截止层，对刻蚀过程中的横向边界进行了限定，避免了过多的横向蚀刻，从而降低了电容转接层与位线之间发生短路的概率，有助于改善存储器的良率。

附图说明

附图1是本公开具体实施方式中存储器的形成方法流程图；

附图2A-2J是本公开具体实施方式在形成存储器的过程中主要的工艺截面示意图；

附图3是本公开具体实施方式中存储器的截面示意图；

附图4是附图3虚线圈中的放大示意图。

具体实施方式

下面结合附图对本公开提供的存储器及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种存储器的形成方法，附图1是本公开具体实施方式中存储器的形成方法流程图，附图2A-2J是本公开具体实施方式在形成存储器的过程中主要的工艺截面示意图。如图1、图2A-图2J所示，所述存储器的形成方法，包括如下步骤：

步骤S11，形成基底，所述基底包括衬底20，所述衬底20上包括位线结构、以及与所述位线结构相邻的电容接触层27，所述位线结构包括位线、位于所述位线顶面的位线盖层24、以及覆盖于所述位线23的侧壁和部分所述位线盖层24的侧壁的位线隔离层，所述电容接触层27覆盖所述位线隔离层的部分侧壁，如图2C所示。

具体来说，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他示例中，所述衬底20可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。

在一些实施例中，形成基底的具体步骤包括：

提供衬底20，所述衬底20内包括位线接触区和与所述位线接触区相邻的电容接触区；

于所述衬底20上形成位线结构，所述位线结构包括与所述位线接触区接触的位线、位于所述位线顶面的位线盖层24、以及覆盖所述位线盖层24的侧壁和所述位线的侧壁的位线隔离层；

于所述衬底20上形成与所述电容接触区接触的电容接触层27，所述电容接触层27覆盖所述位线隔离层的部分侧壁，且所述电容接触层27的顶面位于所述位线隔离层的顶面之下。

具体来说，所述衬底20内具有呈阵列排布的多个有源区，每一所述有源区中均包括位线接触区和电容接触区，例如所述电容接触区位于所述位线接触区的相对两侧。于所述衬底20上形成位线结构的具体步骤包括：首先，形成与所述位线接触区电接触的位线，所述位线包括与所述位线接触区接触的位线接触层21、位于所述位线接触层21顶面(即所述位线接触层21背离所述衬底20的表面)的扩散阻挡层22、以及位于所述扩散阻挡层22顶面(即所述扩散阻挡层22背离所述衬底20的表面)的位线导电层23。接着，形成覆盖所述位线的顶面的所述位线盖层24。然后，形成覆盖所述位线盖层24的侧壁和所述位线的侧壁的位线隔离层。所述位线隔离层可以为单层结构，也可以为多层结构。其中，所述位线接触层21的材料可以为掺杂多晶硅，所述扩散阻挡层22的材料可以为但不限于TiN，所述位线导电层23的材料可以为金属材料(例如金属钨)。所述位线盖层24的材料可以为氮化物材料(例如氮化硅)。

所述位线结构的数量为多个，且多个所述位线结构之间具有间隙。在形成多个所述位线结构之后，沉积填充满相邻所述位线结构之间的间隙、并且覆盖所述位线结构的顶面的的电容接触材料26，如图2A所示。之后，回刻蚀所述电容接触材料26，形成与所述电容接触区电接触的电容接触层27，所述电容接触层27的顶面位于所述位线结构的顶面之下，如图2B所示。本步骤对所述电容接触材料26进行回刻蚀之后，所述位线隔离层的顶面与所述位线盖层的顶面平齐。本具体实施方式中所述的顶面是指背离所述衬底20的表面，本具体实施方式中的多个是指两个以上。

步骤S12，形成至少覆盖所述位线隔离层的侧壁的停止层28，如图2F所示。

在一些实施例中，所述位线隔离层包括覆盖所述位线盖层24的侧壁和所述位线的侧壁的第一子隔离层251、覆盖所述第一子隔离层251的第二子隔离层252、以及覆盖所述第二子隔离层252的第三子隔离层253；形成至少覆盖所述位线隔离层的侧壁的停止层28的具体步骤包括：

刻蚀部分的所述第三子隔离层253、部分所述第二子隔离层252和部分所述电容接触层27，暴露所述第一子隔离层251并降低所述电容接触层27的高度；

形成覆盖所述第一子隔离层251的侧壁、所述第二子隔离层252的顶面、所述第三子隔离层253的顶面和侧壁的停止层28。

具体来说，可以采用干法刻蚀工艺去除部分的所述第三子隔离层253、部分的所述第二子隔离层252和部分的所述电容接触层27，使得所述第三子隔离层253和所述第二子隔离层252的顶面均位于所述第一子隔离层251的顶面之下，且使得所述电容接触层27的高度降低，例如使得所述电容接触层27的顶面位于所述位线导电层23的顶面之下，如图2C所示。之后，可以采用原子层沉积工艺沉积绝缘材料于所述基底上，形成覆盖所述位线结构表面和所述电容接触层27表面的所述停止层28，如图2D所示。采用原子层沉积工艺形成所述停止层28有助于提高所述停止层28的致密度，从而进一步提高所述停止层28的刻蚀阻挡效果。

在一些实施例中，形成覆盖所述第一子隔离层251的侧壁、所述第二子隔离层252的顶面、所述第三子隔离层253的顶面和侧壁的停止层28的具体步骤包括：

形成覆盖所述位线盖层24的顶面、所述第一子隔离层251的侧壁和顶面、所述第二子隔离层252的顶面、所述第三子隔离层253的顶面和侧壁、以及所述电容接触层27的顶面的停止层28；

形成覆盖于所述停止层28表面的阻挡层29，如图2E所示；

去除覆盖于所述位线盖层24的顶面、所述第一子隔离层251的顶面、以及所述电容接触层27的顶面的所述阻挡层29和所述停止层28，如图2F所示。

具体来说，所述阻挡层29的材料可以为氮化物材料(例如氮化硅)等绝缘材料，一方面，可以利用所述阻挡层29电性隔离后续形成的电容转接层和所述位线结构；另一方面，所述阻挡层29还能够阻挡所述电容转接层中的导电粒子向外扩散。所述阻挡层29的厚度可以为1nm～4nm，以在确保隔离、阻挡性能的同时，不过多占用的所述电容转接层的空间，确保所述电容转接层电性能的稳定性。

步骤S13，形成覆盖所述电容接触层27的顶面的电容转接层31，如图2H所示。

在一些实施例中，形成覆盖所述电容接触层27的顶面的电容转接层31的具体步骤包括：

形成覆盖所述电容接触层27的顶面、所述阻挡层29的表面、以及所述位线结构顶面的导电材料层30，如图2G所示；

刻蚀所述导电材料层30，形成至少暴露所述第二子隔离层252的开口32，所述开口32将所述导电材料层30分隔为多个所述电容转接层31，如图2H所示。

在一些实施例中，刻蚀所述导电材料层30的具体步骤包括：

刻蚀所述导电材料层30、所述第一子隔离层251、所述第二子隔离层252、所述第三子隔离层253、所述停止层28和所述阻挡层29，形成暴露所述第一子隔离层251、所述第二子隔离层252、所述第三子隔离层253、所述停止层28、所述阻挡层29和所述位线盖层24的所述开口32。

具体来说，沉积金属钨等导电材料于所述电容接触层27的顶面、所述阻挡层29的表面、以及所述位线结构的顶面，形成所述导电材料层30。之后，可以采用干法刻蚀工艺对所述导电材料层30进行刻蚀，同时打开所述位线隔离层，形成如图2H所示的开口32。所述开口32将所述导电材料层30隔断，形成多个所述电容转接层31，所述电容转接层31与所述电容接触层27电接触。在打开了所述位线隔离层之后，暴露出所述第二子隔离层252，以便于后续去除所述第二子隔离层252。

步骤S14，以所述停止层28作为刻蚀截止层刻蚀所述位线隔离层，于所述位线隔离层中形成空气隙33，如图2I所示。

在一些实施例中，于所述位线隔离层中形成空气隙的具体步骤包括：

以所述停止层28作为刻蚀截止层、并沿所述开口32刻蚀所述第二子隔离层252，形成位于所述第一子隔离层251和所述第三子隔离层253之间的空气隙33。

具体来说，形成所述开口32之后，可以采用湿法刻蚀工艺沿所述开口32刻蚀掉部分的所述第二子隔离层252，从而在所述第一子隔离层251和所述第三子隔离层253之间形成所述空气隙33。在对所述第二子隔离层252进行刻蚀的过程中，由于所述位线隔离层上部(较远离所述衬底20的部分)经受刻蚀的时间比所述位线隔离层下部(较靠近所述衬底20的部分)经受刻蚀的时间长，因此，所述位线隔离层上部的横向刻蚀量会大于所述位线隔离层的下部的横向刻蚀量，使得形成的所述空气隙33顶部的宽度大于所述空气隙底部的宽度。同时，所述停止层28作为刻蚀截止层，能够避免过多的横向(即平行于所述衬底20的顶面的方向)的刻蚀，从而降低了所述电容转接层31与所述位线之间发生短路的概率。

所述停止层28的材料应对刻蚀所述第二子隔离层252的过程中所采用的刻蚀剂(例如湿法刻蚀工艺中所采用的HF或者干法刻蚀工艺中所采用的NF₃)具有较强的抵抗力，以避免在刻蚀所述位线隔离层、形成所述空气隙33的过程中损伤所述停止层28。

为了确保在去除所述第二子隔离层252的过程中不对所述停止层28造成损伤，在一些实施例中，所述停止层28与所述第二子隔离层252之间的刻蚀选择比大于100。

举例来说，所述第一子隔离层251和所述第三子隔离层253的材料均为氮化物材料(例如氮化硅)，所述第二子隔离层252的材料为氧化物材料(例如二氧化硅)，所述停止层28的材料可以为碳氮化合物材料(例如SiCN或者SiBCN)。

在一些实施例中，所述停止层28的厚度为0.1nm～10nm。在一示例中，所述停止层28的厚度为1nm～4nm，例如1nm、2nm、3nm、或者4nm。

在形成所述空气隙33之后，填充隔离材料至所述开口32内，形成至少填充满所述开口32的电容隔离层34，用于电性隔离相邻的所述电容转接层31。

不仅如此，本具体实施方式还提供了一种存储器，附图3是本公开具体实施方式中存储器的截面示意图，附图4是附图3虚线圈中的放大示意图。本具体实施方式提供的所述存储器可以采用如图1、图2A-图2J所示的存储器的形成方法形成。如图2A-2J、图3和图4所示，所述存储器包括：

基底，所述基底包括衬底20，所述衬底20上包括位线结构、以及与所述位线结构相邻的电容接触层27，所述位线结构包括位线、位于所述位线顶面的位线盖层24、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层27覆盖所述位线隔离层的部分侧壁；

停止层28，至少覆盖所述位线隔离层的侧壁；

电容转接层31，覆盖所述电容接触层27的顶面；

空气隙33，位于所述停止层28和所述位线隔离层之间并延伸至所述位线隔离层内部。

在一些实施例中，所述位线隔离层包括覆盖所述位线盖层24的侧壁和所述位线的侧壁的第一子隔离层251、覆盖所述第一子隔离层251的第二子隔离层252、以及覆盖所述第二子隔离层252的第三子隔离层253，所述第二子隔离层252的顶面和所述第三子隔离层253的顶面均低于所述第一子隔离层251的顶面；

所述停止层28连续分布于所述电容转接层31与所述第三子隔离层253之间、所述空气隙33与所述电容转接层31之间、以及所述电容转接层31与所述第一子隔离层251之间。

在一些实施例中，所述空气隙33包括：

第一部分331，位于所述第三子隔离层253上方、且分布于所述停止层28和所述第一子隔离层251之间；

第二部分332，与所述第一部分331连通，位于所述第二子隔离层252上方、且分布于所述第一子隔离层251和第三子隔离层253之间，所述第一部分331的宽度大于所述第二部分332的宽度。

在一些实施例中，所述停止层28与所述第二子隔离层252之间的刻蚀选择比大于100。

在一些实施例中，还包括：

阻挡层29，位于所述停止层28与所述电容转接层31之间。

在一些实施例中，所述停止层的厚度为0.1nm～10nm。

本具体实施方式提供的存储器及其形成方法，通过形成至少覆盖所述位线隔离层的侧壁的停止层，并在刻蚀位线隔离层形成空气隙的过程中以所述停止层作为刻蚀截止层，对刻蚀过程中的横向边界进行了限定，避免了过多的横向蚀刻，从而降低了电容转接层与位线之间发生短路的概率，有助于改善存储器的良率。

以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (15)

1.一种存储器的形成方法，其特征在于，包括如下步骤：

形成基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；

形成至少覆盖所述位线隔离层的侧壁的停止层；

形成覆盖所述电容接触层的顶面的电容转接层；

以所述停止层作为刻蚀截止层刻蚀所述位线隔离层，于所述位线隔离层中形成空气隙。

2.根据权利要求1所述的存储器的形成方法，其特征在于，形成基底的具体步骤包括：

提供衬底，所述衬底内包括位线接触区和与所述位线接触区相邻的电容接触区；

于所述衬底上形成位线结构，所述位线结构包括与所述位线接触区接触的位线、位于所述位线顶面的位线盖层、以及覆盖所述位线盖层的侧壁和所述位线的侧壁的位线隔离层；

于所述衬底上形成与所述电容接触区接触的电容接触层，所述电容接触层覆盖所述位线隔离层的部分侧壁，且所述电容接触层的顶面位于所述位线隔离层的顶面之下。

3.根据权利要求1所述的存储器的形成方法，其特征在于，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层；形成至少覆盖所述位线隔离层的侧壁的停止层的具体步骤包括：

刻蚀部分的所述第三子隔离层、部分所述第二子隔离层和部分所述电容接触层，暴露所述第一子隔离层并降低所述电容接触层的高度；

形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层。

4.根据权利要求3所述的存储器的形成方法，其特征在于，形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层的具体步骤包括：

形成覆盖所述位线盖层的顶面、所述第一子隔离层的侧壁和顶面、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁、以及所述电容接触层的顶面的停止层；

形成覆盖于所述停止层表面的阻挡层；

去除覆盖于所述位线盖层的顶面、所述第一子隔离层的顶面、以及所述电容接触层的顶面的所述阻挡层和所述停止层。

5.根据权利要求4所述的存储器的形成方法，其特征在于，形成覆盖所述电容接触层的顶面的电容转接层的具体步骤包括：

形成覆盖所述电容接触层的顶面、所述阻挡层的表面、以及所述位线结构顶面的导电材料层；

刻蚀所述导电材料层，形成至少暴露所述第二子隔离层的开口，所述开口将所述导电材料层分隔为多个所述电容转接层。

6.根据权利要求5所述的存储器的形成方法，其特征在于，刻蚀所述导电材料层的具体步骤包括：

刻蚀所述导电材料层、所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层和所述阻挡层，形成暴露所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层、所述阻挡层和所述位线盖层的所述开口。

7.根据权利要求5所述的存储器的形成方法，其特征在于，于所述位线隔离层中形成空气隙的具体步骤包括：

以所述停止层作为刻蚀截止层、并沿所述开口刻蚀所述第二子隔离层，形成位于所述第一子隔离层和所述第三子隔离层之间的空气隙。

8.根据权利要求7所述的存储器的形成方法，其特征在于，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。

9.根据权利要求1所述的存储器的形成方法，其特征在于，所述停止层的厚度为0.1nm～10nm。

10.一种存储器，其特征在于，包括：

基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；

停止层，至少覆盖所述位线隔离层的侧壁；

电容转接层，覆盖所述电容接触层的顶面；

空气隙，位于所述停止层和所述位线隔离层之间并延伸至所述位线隔离层内部。

11.根据权利要求10所述的存储器，其特征在于，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层，所述第二子隔离层的顶面和所述第三子隔离层的顶面均低于所述第一子隔离层的顶面；

所述停止层连续分布于所述电容转接层与所述第三子隔离层之间、所述空气隙与所述电容转接层之间、以及所述电容转接层与所述第一子隔离层之间。

12.根据权利要求11所述的存储器，其特征在于，所述空气隙包括：

第一部分，位于所述第三子隔离层上方、且分布于所述停止层和所述第一子隔离层之间；

第二部分，与所述第一部分连通，位于所述第二子隔离层上方、且分布于所述第一子隔离层和第三子隔离层之间，所述第一部分的宽度大于所述第二部分的宽度。

13.根据权利要求11所述的存储器，其特征在于，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。

14.根据权利要求10所述的存储器，其特征在于，还包括：阻挡层，位于所述停止层与所述电容转接层之间。

15.根据权利要求10所述的存储器，其特征在于，所述停止层的厚度为0.1nm～10nm。