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CN116436455A - 状态逻辑电路及电子设备 - Google Patents

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CN116436455A
CN116436455A CN202310269026.5A CN202310269026A CN116436455A CN 116436455 A CN116436455 A CN 116436455A CN 202310269026 A CN202310269026 A CN 202310269026A CN 116436455 A CN116436455 A CN 116436455A
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CN
China
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memristor
inverter
electrode
pull
tube
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CN202310269026.5A
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Inventor
王一品
肖韩
曾祥雯
王荣
叶乐
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Advanced Institute of Information Technology AIIT of Peking University
Hangzhou Weiming Information Technology Co Ltd
Original Assignee
Advanced Institute of Information Technology AIIT of Peking University
Hangzhou Weiming Information Technology Co Ltd
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Abstract

本申请公开了一种状态逻辑电路及电子设备。该状态逻辑电路包括忆阻器组和电压稳定模块；所述忆阻器组包括并联的多个忆阻器；所述多个忆阻器的底电极连接在一起形成所述忆阻器组的公共节点；电压稳定模块包括两两相连的上拉网络、下拉网络和第一反相器，所述上拉网络、所述下拉网络和所述第一反相器分别与所述公共节点相连接。本申请实施例提供的状态逻辑电路，通过电压稳定模块和忆阻器组相结合的方式，提高了忆阻器开关特性的稳定性；利用电压稳定模块能够快速翻转和可设定不同翻转电压的特性，由电压稳定模块提供稳定的公共节点电压，提高了状态逻辑电路的稳定性。

Description

状态逻辑电路及电子设备
技术领域
本申请涉及电路技术领域，具体涉及一种状态逻辑电路及电子设备。
背景技术
随着大数据时代的到来，全球信息总量呈爆发式的增长趋势，这对计算机的性能和功耗提出了更高的要求。传统冯·诺依曼架构采用的存储和计算逻辑分离的方式，这就要求大量数据在计算和存储单元之间频繁搬运，导致数据搬运阻塞，消耗能量增加，不利于大规模的并行计算，限制了计算机的速度。同时，由于摩尔定律的逐渐失效，以缩小特征尺寸来获取更高的计算能力和性能更好的存储单元这一路径受到限制，存储单元的研发改进逐渐进入瓶颈期。
相关技术中的逻辑电路通常采用忆阻器来实现，忆阻器的开关特性不稳定，导致逻辑电路不稳定，这是亟待改善的问题。
发明内容
本申请的目的是提供一种状态逻辑电路及电子设备，以改善相关技术中忆阻器的开关特性不稳定、逻辑电路不稳定的状态。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本申请实施例的一个方面，提供一种状态逻辑电路，包括忆阻器组和电压稳定模块；
所述忆阻器组包括并联的多个忆阻器；
所述多个忆阻器的底电极连接在一起形成所述忆阻器组的公共节点；
所述电压稳定模块包括两两相连的上拉网络、下拉网络和第一反相器，所述上拉网络、所述下拉网络和所述第一反相器分别与所述公共节点相连接。
在本申请的一些实施例中，所述状态逻辑电路还包括负载电阻，所述负载电阻的第一端连接所述公共节点，所述负载电阻的第二端接地。
在本申请的一些实施例中，所述负载电阻为忆阻器，所述负载电阻的第一端为所述负载电阻的公共节点，所述负载电阻的第二端为所述负载电阻的顶电极端。
在本申请的一些实施例中，所述上拉网络包括第一PMOS管和第二PMOS管；所述第一PMOS管的源极和所述第二PMOS管的源极相连接；所述第一PMOS管的栅极连接到所述公共节点；所述第一NMOS管的源极与所述下拉网络相连接；所述第一PMOS管的漏极和所述第二PMOS管的漏极均连接到所述第一反相器的输入端；所述第二PMOS管的栅极与所述第一反相器的输出端相连接。
在本申请的一些实施例中，所述下拉网络包括第一NMOS管和第二NMOS管；所述第一NMOS管的栅极连接到所述公共节点；所述第一NMOS管的源极与所述第二NMOS管的源极相连接；所述第一NMOS管的漏极和所述第二NMOS管的漏极均连接到所述第一反相器的输入端；所述第二NMOS管的栅极以及所述第一反相器的输出端相连接。
在本申请的一些实施例中，所述上拉网络包括第一PMOS管和第二PMOS管；所述下拉网络包括第一NMOS管和第二NMOS管；所述第一PMOS管的源极和所述第二PMOS管的源极相连接；所述第一PMOS管的栅极和所述第一NMOS管的栅极均连接到所述公共节点；所述第一NMOS管的源极与所述第二NMOS管的源极相连接；所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的漏极以及所述第二NMOS管的漏极均连接到所述第一反相器的输入端；所述第二PMOS管的栅极、所述第二NMOS管的栅极以及所述第一反相器的输出端互相连接；所述第一反相器的输出端与所述公共节点相连接。
在本申请的一些实施例中，所述第一反相器包括串联的第三PMOS管和第三NMOS管。
在本申请的一些实施例中，所述状态逻辑电路还包括控制模块；所述多个忆阻器的顶电极连接在一起形成所述忆阻器组的顶电极端；所述控制模块与所述顶电极端相连接；所述控制模块用于控制输入所述顶电极端的电压。
在本申请的一些实施例中，所述状态逻辑电路还包括第二反相器，所述第二反相器的输入端连接所述电压稳定模块的输出端，所述第二反相器的输出端连接所述控制模块。
在本申请的一些实施例中，所述第二反相器包括串联的第四PMOS管和第四NMOS管。
在本申请的一些实施例中，所述忆阻器包括顶电极、底电极以及位于所述顶电极和所述底电极之间的氧化层。
根据本申请实施例的另一个方面，提供一种电子设备，包括上述任一项所述的状态逻辑电路。
本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：
本申请实施例提供的状态逻辑电路，包括忆阻器组和电压稳定模块，忆阻器组包括并联的多个忆阻器，该多个忆阻器的底电极连接在一起形成忆阻器组的公共节点，电压稳定模块与公共节点相连接，通过电压稳定模块和忆阻器组相结合的方式，提高了忆阻器开关特性的稳定性；利用电压稳定模块能够快速翻转和可设定不同翻转电压的特性，由电压稳定模块提供稳定的公共节点电压，提高了状态逻辑电路的稳定性。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一个实施例的状态逻辑电路结构框图。
图2示出了一个实施例的状态逻辑电路的电路图。
图3示出了一个实施例中的电压稳定模块的电路图。
图4示出了一个实施例中的电压稳定模块的I-O电压曲线图。
图5示出了一个实施例中的反相器的结构图。
图6示出了另一个实施例的状态逻辑电路的电路图。
本申请的目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
相关技术中，忆阻器的开关可变性是影响计算稳定性的一个重要方面。忆阻器的不稳定性源于其器件微观的开关机制，在忆阻器“置位”过程中，即使对于同一器件，由于多个变量(迁移障碍、局部配置、浓度梯度等)影响，“置位”电压VSET在不同周期中也表现出不同电压值。此外通过“置位”形成的导电纤维也会随着周期不同而产生随机变化，从而导致低阻态(LRS)的阻值随着周期改变而随机变化。同理，“复位”电压VRESET和高阻态(HRS)的阻值在不同周期也会产生随机变化，导致在进行数字运算中出现错误。相关技术中的忆阻器状态逻辑电路大多数是用多个忆阻器通过串联和/或并联的方式来实现逻辑功能，这种实现方式会受到忆阻器开关的不稳定性影响，例如实质蕴含(IMPLY)逻辑门可能由于忆阻器中VSET单元到单元和周期到周期之间的变化而产生计算的错误。
参考图1所示，本申请的一个实施例提供了一种状态逻辑电路，包括忆阻器组和电压稳定模块；该忆阻器组包括并联的多个忆阻器；该多个忆阻器的底电极连接在一起形成该忆阻器组的公共节点；电压稳定模块与该公共节点相连接。电压稳定模块包括两两相连的上拉网络、下拉网络和第一反相器，上拉网络、下拉网络和第一反相器分别与公共节点相连接。电压稳定模块用于控制公共节点的电压变化率，能够提高忆阻器组的电压稳定性，从而提高忆阻器组的状态逻辑稳定性。电压稳定模块根据节点电压的大小进行电压翻转，对公共节点施加稳定的节点电压，此过程并不涉及到忆阻器组输入电压的改变。
忆阻器组也可以称为基础运算逻辑模块，用于实现基础运算逻辑。基础运算逻辑模块由多个忆阻器构成，忆阻器的电阻状态包括高阻态和低阻态。
在一种实施方式中，该状态逻辑电路还可以包括负载电阻，该负载电阻的第一端连接前述公共节点，负载电阻的第二端接地。
示例性地，所述负载电阻可以为忆阻器，所述负载电阻的第一端为所述负载电阻的公共节点，所述负载电阻的第二端为所述负载电阻的顶电极端。
所述电压稳定模块包括第一PMOS和第二PMOS组成的上拉网络；第一NMOS和第二NMOS组成的下拉网络；第三PMOS与第三NMOS组成的反相器。由上拉网络、下拉网络和反相器三个部分产生的滞环效应来调节公共节点的电压。
在一种实施方式中，上拉网络包括第一PMOS管和第二PMOS管；第一PMOS管的源极和第二PMOS管的源极相连接；第一PMOS管的栅极连接到公共节点；第一NMOS管的源极与下拉网络相连接；第一PMOS管的漏极和第二PMOS管的漏极均连接到第一反相器的输入端；第二PMOS管的栅极与第一反相器的输出端相连接。
在一种实施方式中，下拉网络包括第一NMOS管和第二NMOS管；第一NMOS管的栅极连接到所述公共节点；第一NMOS管的源极与第二NMOS管的源极相连接；第一NMOS管的漏极和第二NMOS管的漏极均连接到第一反相器的输入端；第二NMOS管的栅极以及第一反相器的输出端相连接。
示例性地，上拉网络包括第一PMOS管和第二PMOS管；下拉网络包括第一NMOS管和第二NMOS管；所述第一PMOS管的源极和所述第二PMOS管的源极相连接；所述第一PMOS管的栅极和所述第一NMOS管的栅极均连接到所述公共节点；所述第一NMOS管的源极与所述第二NMOS管的源极相连接；所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的漏极以及所述第二NMOS管的漏极均连接到所述第一反相器的输入端；所述第二PMOS管的栅极、所述第二NMOS管的栅极以及所述第一反相器的输出端互相连接；所述第一反相器的输出端与所述公共节点相连接。
具体地，所述第一反相器包括并联的两个PMOS管，所述忆阻器包括顶电极、底电极以及位于所述顶电极和所述底电极之间的氧化层。
忆阻器是一个两端器件，包括顶电极(Top Electrode，TE)和底电极(BottomElectrode，BE)以及中间的氧化层。忆阻器的高阻态和低阻态分别代表逻辑变量“0”和“1”两个状态；忆阻器的不同电阻状态之间可以进行可逆翻转；忆阻器的不同电阻状态之间的翻转需要满足一定条件(条件翻转)，并且在掉电后可以保持电阻状态的稳定，具有非易失特性。
如图2所示，一个具体示例的状态逻辑电路中，忆阻器组包括忆阻器A、忆阻器B、忆阻器C和忆阻器OUT，M2代表第一PMOS管，M4代表第二PMOS管，M1代表第一NMOS管，M3代表第二NMOS管，P1代表第一反相器。忆阻器A、忆阻器B和忆阻器C用于作为输入忆阻器，忆阻器OUT用于作为输出忆阻器，控制电压VO施加在输入忆阻器A、B和C的TE端，输出忆阻器B的TE端接地，忆阻器A的BE端、B的BE端、C的BE端与忆阻器OUT的BE端连接在一起，连接点为公共节点N，公共节点电压为VN。忆阻器有两个阻态，分别是高阻态和低阻态，可以对应到数理逻辑中的0和1(数字逻辑：代表逻辑变量“0”和“1”两种状态)。对于一个忆阻器，当施加的正向电压大于阈值电压时，忆阻器就由高阻态转变为低阻态，当反向的电压的绝对值大于负向阈值电压的绝对值时，忆阻器就由低阻态转变为高阻态。
电压稳定模块具有两个特性：对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应；该器件的电压传输特性表明对正向和负向变化的输入信号有不同的开关阈值。由低至高和由高至低翻转时的开关阈值分别为VM+和VM-。
电压稳定模块的一个具体示例的电路原理图如图3所示，电压稳定模块的I-O电压曲线图如图4所示。当公共节点电压VN大于VM+时，电压稳定模块的输出Vout由VOL翻转到VOH，当公共节点电压由高降低到VM-时，电压稳定模块的输出Vout由VOH翻转到VOL。
当电压稳定模块的输入电压Vin等于0时，输出电压Vout也为0。反馈环使PMOS管M4偏置在导通模式，而M3关断。输入信号等效为连接在一个反相器上，该反相器包括由两个并联的PMOS管(M2和M4)构成的上拉网络以及由一个NMOS管(M1)构成的下拉网络。因此这一反相器的等效晶体管比率为km1/(km2+km4)，用来控制开关阈值。反相器一旦切换，反馈环就关断M4使NMOS器件M3导通。这一附加的下拉器件加速了翻转并产生一个很陡的干净的输出信号。由高至低的翻转类似，下拉网络最初由并联的M1和M3构成，而上拉网络由M2构成，此时开关阈值降低到VM-。
通过施加在PMOS源端的电压VDD和施加在NMOS源端的电压VSS来控制电压稳定模块的输出电压VOL和VOH。通过改变M1、M2、M3和M4的晶体管宽长比来控制开关阈值VM+和VM-，以此来实现公共节点处的电压VN受稳定模块的控制，而不是通过忆阻器分压来得到VN。
VM-、VM+、VO、VOH、VOL满足以下条件：
1.VO/2<VM-<VM+<2VO/3
2.VO-VOL<VSET，VO<VSET
3.VOH>VRESET，VOH-VO<VRESET
4.VOL<VRESET。
基础运算逻辑所执行的逻辑由操作电压VO控制，忆阻器的置位电压设为VSET、复位电压为VRESET。当VO满足3VRESET/2<VO<2VRESET时，输出
Figure BDA0004134125100000071
取少逻辑。当VO满足VRESET<VO<VSET，输出
Figure BDA0004134125100000072
或非逻辑。当VO满足4VRESET/3<VO<3VRESET/2，
Figure BDA0004134125100000073
与非逻辑。以上逻辑的真值表见表1。
表1逻辑真值表
Figure BDA0004134125100000074
Figure BDA0004134125100000081
以取少逻辑为例，首先将输出忆阻器初始化到低阻态(逻辑“1”)，公共节点电压为VN＝VOROUT/(RA||RB||RC+ROUT)，不同输入状态下的分压见表2。
表2不同输入状态下的分压
Figure BDA0004134125100000082
当输入忆阻器的状态全部为高阻态(逻辑“0”)时，公共节点电压VN≈0(RHRS>>RLRS)，此时VN<VM+，稳定模块的输出不变，保持为VOL，输出忆阻器BE端到TE端的电压为VOL，输出忆阻器的状态保持不变。
当输入忆阻器的状态为2个高阻态和1个低阻态时，公共节点电压VN≈VO/2，此时同样VN<VM+，稳定模块的输出不变，保持为VOL，输出忆阻器BE端到TE端的电压为VOL，输出忆阻器的状态保持不变。
当输入忆阻器的状态为1个高阻态和2个低阻态时，公共节点电压VN≈2VO/3，此时VN>VM+，稳定模块的输出由VOL翻转到VOH，输出忆阻器BE端到TE端的电压为VOH，输出忆阻器的状态由低阻态翻转到高阻态，输出逻辑“0”。
当输入忆阻器的状态为3个低阻态时，公共节点电压VN≈3VO/4，此时VN>VM+，稳定模块的输出由VOL翻转到VOH，输出忆阻器BE端到TE端的电压为VOH，输出忆阻器的状态由低阻态翻转到高阻态，输出逻辑“0”。
对于实质蕴含逻辑也可以用相同的方式增强稳定性，如表3所示，LRS代表逻辑“1”，HRS代表逻辑“0”，实质蕴含逻辑只有当两个输入全部为高阻抗时输出的状态才会改变(由逻辑0→1)，相当于忆阻器的置位操作。其他输入的情况下，输出忆阻器的状态没有发生变化。
表3逻辑真值表
Figure BDA0004134125100000091
在一种实施方式中，所述状态逻辑电路还包括控制模块；所述多个忆阻器的顶电极连接在一起形成所述忆阻器组的顶电极端；所述控制模块与所述顶电极端相连接；所述控制模块用于控制输入所述顶电极端的电压。
示例性地，所述状态逻辑电路还包括第二反相器，所述第二反相器的输入端连接所述电压稳定模块的输出端，所述第二反相器的输出端连接所述控制模块。第二反相器包括并联的两个PMOS管。第一反相器和第二反相器均可以采用如图5所示的反相器结构，图5中的反相器由PMOS管M5和NMOS管M6构成。
在如图6所示的示例中，状态逻辑电路包括忆阻器组、电压稳定模块和第二反相器P2，忆阻器组包括控制模块、忆阻器IN1、忆阻器IN2和负载电阻RE。忆阻器IN1的顶电极和忆阻器IN2的顶电极均与控制模块相连接，忆阻器IN1的底电极和忆阻器IN2的底电极均与负载电阻RE的第一端相连接，负载电阻RE的第二端接地。电压稳定模块的第一端连接负载电阻RE的第一端。电压稳定模块的第二端连接第二反相器P2的输入端，第二反相器P2的输出端连接控制模块。当两个输入忆阻器全部为高阻态时，公共节点的电压VN≈0，此时电压稳定模块的输出也为0，经过后级反相器后，输出变为VDD，通过控制逻辑，对输入忆阻器IN1和IN2的TE端分别施加高阻态和电压VSET，此时输出忆阻器IN2状态翻转(IN2′＝1)。
在其余状态下，电压稳定模块均发生翻转(VM+<VO/2)，反相器的输出电压均为0，通过控制逻辑，对IN1和IN2的输入均为0，输出忆阻器IN2的状态保持不变(IN2′＝IN2)。
本申请实施例的状态逻辑电路，利用电压稳定模块能够快速翻转和可设定不同翻转电压的特性，由电压稳定模块提供稳定的公共节点电压，而不是忆阻器分压所产生的公共节点电压，从而提高了状态逻辑电路的稳定性；通过电压稳定模块和忆阻器组相结合的方式，提高了忆阻器开关特性的稳定性。
本申请实施例用电压稳定模块提供稳定的公共节点电压，代替了相关技术的逻辑电路中以忆阻器分压得到公共节点电压的技术方案，提高了状态逻辑电路的稳定性。
本申请的另一个实施例提供了一种电子设备，包括上述任一实施方式所述的状态逻辑电路。本申请实施例的电子设备，利用电压稳定模块能够快速翻转和可设定不同翻转电压的特性，由电压稳定模块提供稳定的公共节点电压，而不是忆阻器分压所产生的公共节点电压，从而提高了状态逻辑电路的稳定性；通过电压稳定模块和忆阻器组相结合的方式，提高了忆阻器开关特性的稳定性。
需要说明的是：以上实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (12)

1.一种状态逻辑电路，其特征在于，包括忆阻器组和电压稳定模块；
所述忆阻器组包括并联的多个忆阻器；
所述多个忆阻器的底电极连接在一起形成所述忆阻器组的公共节点；
所述电压稳定模块包括两两相连的上拉网络、下拉网络和第一反相器，所述上拉网络、所述下拉网络和所述第一反相器分别与所述公共节点相连接。
2.根据权利要求1所述的状态逻辑电路，其特征在于，所述状态逻辑电路还包括负载电阻，所述负载电阻的第一端连接所述公共节点，所述负载电阻的第二端接地。
3.根据权利要求2所述的状态逻辑电路，其特征在于，所述负载电阻为忆阻器，所述负载电阻的第一端为所述负载电阻的公共节点，所述负载电阻的第二端为所述负载电阻的顶电极端。
4.根据权利要求1至3任一项所述的状态逻辑电路，其特征在于，所述上拉网络包括第一PMOS管和第二PMOS管；所述第一PMOS管的源极和所述第二PMOS管的源极相连接；所述第一PMOS管的栅极连接到所述公共节点；所述第一NMOS管的源极与所述下拉网络相连接；所述第一PMOS管的漏极和所述第二PMOS管的漏极均连接到所述第一反相器的输入端；所述第二PMOS管的栅极与所述第一反相器的输出端相连接。
5.根据权利要求1至3任一项所述的状态逻辑电路，其特征在于，所述下拉网络包括第一NMOS管和第二NMOS管；所述第一NMOS管的栅极连接到所述公共节点；所述第一NMOS管的源极与所述第二NMOS管的源极相连接；所述第一NMOS管的漏极和所述第二NMOS管的漏极均连接到所述第一反相器的输入端；所述第二NMOS管的栅极以及所述第一反相器的输出端相连接。
6.根据权利要求1至3任一项所述的状态逻辑电路，其特征在于，所述上拉网络包括第一PMOS管和第二PMOS管；所述下拉网络包括第一NMOS管和第二NMOS管；所述第一PMOS管的源极和所述第二PMOS管的源极相连接；所述第一PMOS管的栅极和所述第一NMOS管的栅极均连接到所述公共节点；所述第一NMOS管的源极与所述第二NMOS管的源极相连接；所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的漏极以及所述第二NMOS管的漏极均连接到所述第一反相器的输入端；所述第二PMOS管的栅极、所述第二NMOS管的栅极以及所述第一反相器的输出端互相连接；所述第一反相器的输出端与所述公共节点相连接。
7.根据权利要求6所述的状态逻辑电路，其特征在于，所述第一反相器包括串联的第三PMOS管和第三NMOS管。
8.根据权利要求1至3任一项所述的状态逻辑电路，其特征在于，所述状态逻辑电路还包括控制模块；所述多个忆阻器的顶电极连接在一起形成所述忆阻器组的顶电极端；所述控制模块与所述顶电极端相连接；所述控制模块用于控制输入所述顶电极端的电压。
9.根据权利要求8所述的状态逻辑电路，其特征在于，所述状态逻辑电路还包括第二反相器，所述第二反相器的输入端连接所述电压稳定模块的输出端，所述第二反相器的输出端连接所述控制模块。
10.根据权利要求9所述的状态逻辑电路，其特征在于，所述第二反相器包括串联的第四PMOS管和第四NMOS管。
11.根据权利要求1至3任一项所述的状态逻辑电路，其特征在于，所述忆阻器包括顶电极、底电极以及位于所述顶电极和所述底电极之间的氧化层。
12.一种电子设备，其特征在于，包括权利要求1至11中任一项所述的状态逻辑电路。
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