CN116435316A - 一种显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种显示面板及显示装置，该显示面板中，由于第一晶体管的第一极与第一信号线电连接，第一晶体管的第二极通过第一连接部与第二晶体管的第一极电连接，第二晶体管的第二极与发光元件电连接，且第一连接部位于有源层远离衬底基板的一侧，因此，有利于缩小子像素的布局空间，从而便于适应高分辨率、高清晰度的显示需求。

Description

一种显示面板及显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种显示面板及显示装置。

背景技术

随着显示技术的不断发展，高分辨率、高清晰度的显示面板的需求越来越迫切，这就要求显示面板的像素密度越来越大，但同时显示面板中像素的布局空间却越来越小。因此，如何提供一种新的显示面板设计，以缩小像素的布局空间，从而适应高分辨率、高清晰度的显示需求，成为本领域技术人员亟待解决的技术问题。

发明内容

为解决上述技术问题，本申请实施例提供了一种显示面板及显示装置，以提供一种新的显示面板设计，缩小像素的布局空间，从而适应高分辨率、高清晰度的显示需求。

为实现上述目的，本申请实施例提供了如下技术方案：

一种显示面板，包括：

衬底基板；

有源层，位于衬底基板的一侧；

多个子像素、多条第一扫描线和多条第一信号线，第一扫描线沿第一方向延伸，第一信号线沿第二方向延伸，第一方向和第二方向相交；

子像素包括像素电路和发光元件，像素电路包括第一晶体管和第二晶体管，第一晶体管的栅极与第一扫描线电连接，第一晶体管的第一极与第一信号线电连接，第一晶体管的第二极通过第一连接部与第二晶体管的第一极电连接，第二晶体管的第二极与发光元件电连接；

第一连接部位于有源层远离衬底基板的一侧。

一种显示装置，包括上述显示面板。

与现有技术相比，上述技术方案具有以下优点：

本申请实施例所提供的显示面板中，由于第一晶体管的第一极与第一信号线电连接，第一晶体管的第二极通过第一连接部与第二晶体管的第一极电连接，第二晶体管的第二极与发光元件电连接，且第一连接部位于有源层远离衬底基板的一侧，因此，第一信号线的信号经由第一晶体管的第一极、第一晶体管的沟道区、第一晶体管的第二极以及第一连接部传输至第二晶体管的第一极，即第一晶体管的第二极和第二晶体管的第一极之间可以通过与有源层异层的第一连接部电连接，有利于缩小子像素的布局空间，从而便于适应高分辨率、高清晰度的显示需求。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种显示面板的剖面结构示意图；

图2为本申请实施例所提供的一种显示面板的局部版图结构示意图；

图3为图2的局部放大示意图；

图4a为图2中有源层poly的版图结构示意图；

图4b为图2中金属层M1的版图结构示意图；

图4c为图2中金属层MC的版图结构示意图；

图4d为图2中金属层M2的版图结构示意图；

图4e为图2中金属层M3的版图结构示意图；

图4f为图2中金属层RE的版图结构示意图；

图5为本申请实施例所提供的一种像素电路的结构示意图；

图6为本申请实施例所提供的一种像素电路对应的时序示意图；

图7为本申请实施例所提供的另一种像素电路的结构示意图；

图8为本申请实施例所提供的又一种像素电路的结构示意图；

图9为本申请实施例所提供的一种显示面板的局部俯视示意图；

图10为本申请实施例所提供的另一种显示面板的局部版图结构示意图；

图11a为图10中有源层poly的版图结构示意图；

图11b为图10中金属层M1的版图结构示意图；

图11c为图10中金属层MC的版图结构示意图；

图11d为图10中金属层M2的版图结构示意图；

图11e为图10中金属层M3的版图结构示意图；

图11f为图10中金属层RE的版图结构示意图；

图12为图10中有源层poly、金属层M1、金属层MC和金属层M2组成的叠层版图结构示意图；

图13为本申请实施例所提供的又一种像素电路的结构示意图；

图14为本申请实施例所提供的又一种显示面板的剖面结构示意图；

图15为本申请实施例所提供的又一种显示面板中，有源层poly、金属层M1、金属层MC和金属层M2组成的叠层的局部版图结构示意图；

图16为本申请实施例所提供的又一种显示面板中，金属层M3、金属层M4和金属层RE组成的叠层的局部版图结构示意图；

图17a为图15中有源层poly的版图结构示意图；

图17b为图15中金属层M1的版图结构示意图；

图17c为图15中金属层MC的版图结构示意图；

图17d为图15中金属层M2的版图结构示意图；

图17e为图16中金属层M3的版图结构示意图；

图17f为图16中金属层M4的版图结构示意图；

图17g为图16中金属层RE的版图结构示意图；

图18为本申请实施例所提供的再一种像素电路的结构示意图；

图19为本申请实施例所提供的再一种有源层poly、金属层M1、金属层MC和金属层M2组成的叠层的局部版图结构示意图；

图20a为图19中金属层MC的版图结构示意图；

图20b为图19中金属层M2的版图结构示意图；

图21为本申请实施例所提供的又一种像素电路的结构示意图；

图22为本申请实施例所提供的一种显示面板的俯视示意图；

图23为本申请实施例所提供的再一种金属层M3、金属层M4和金属层RE组成的叠层的局部版图结构示意图；

图24为本申请实施例所提供的又一种金属层M3、金属层M4和金属层RE组成的叠层的局部版图结构示意图；

图25为本申请实施例所提供的另一种显示面板的俯视示意图；

图26为本申请实施例所提供的又一种金属层M3、金属层M4和金属层RE组成的叠层的局部版图结构示意图；

图27为本申请实施例所提供的一种显示装置的俯视示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1示出了本申请实施例所提供的一种显示面板的剖面结构示意图，如图1所示，该显示面板包括：

衬底基板sub；

有源层poly，位于衬底基板sub的一侧；

以及多层金属层，位于有源层poly背离衬底基板sub的一侧，多层金属层可以包括沿背离衬底基板sub的方向依次排布的金属层M1、金属层MC、金属层M2、金属层M3和金属层RE，不同金属层之间被绝缘层所隔离。

图2示出了本申请实施例所提供的一种显示面板的局部版图示意图，图3进一步示出了图2的部分放大示意图，结合图2和图3所示，该显示面板包括多个子像素spx、多条第一扫描线S1和多条第一信号线N1，第一扫描线S1沿第一方向X延伸，第一信号线N1沿第二方向Y延伸，第一方向X和第二方向Y相交。

如图1所示，子像素spx包括像素电路10和发光元件20，像素电路10用于驱动发光元件20发光。

如图3所示，像素电路10包括第一晶体管T1和第二晶体管T2，第一晶体管T1的栅极与第一扫描线S1电连接，第一晶体管T1的第一极与第一信号线N1电连接，第一晶体管T1的第二极通过第一连接部L1与第二晶体管T2的第一极电连接，第二晶体管T2的第二极与发光元件20电连接。

其中，第一连接部L1位于有源层poly远离衬底基板sub的一侧。

需要说明的是，第二晶体管T2的第二极与发光元件20电连接包括第二晶体管T2的第二极与发光元件20直接电连接，或者，第二晶体管T2的第二极与发光元件20间接电连接，其中，第二晶体管T2的第二极与发光元件20间接电连接包括第二晶体管T2的第二极通过其他晶体管或开关与发光元件20电连接。

还需要说明的是，参考图2，图2示意出8个子像素spx。8个子像素spx的8个像素电路10沿第一方向X和第二方向Y形成两行四列排列的矩阵。为清晰区分不同的像素电路区域，在图2中，采用横向的虚线和竖向的虚线，来表示相邻像素电路区域沿第一方向X和第二方向Y上的边界。可以理解的是，此边界仅是为了便于解释说明，并不作为对本发明的限定。

图4a-图4f分别示出了图2中各膜层的版图结构示意图，其中，图4a为有源层poly的版图结构示意图，图4b为金属层M1的版图结构示意图，第一扫描线S1位于金属层M1中，图4c为金属层MC的版图结构示意图，图4d为金属层M2的版图结构示意图，第一连接部L1位于金属层M2中，图4e为金属层M3的版图结构示意图，第一信号线N1位于金属层M3中，图4f为金属层RE的版图结构示意图。参考图1所示，有源层poly、金属层M1、金属层MC、金属层M2、金属层M3和金属层RE沿背离衬底基板sub的方向排布。

结合图3、图4a和图4b所示，有源层poly包括第一晶体管T1的沟道区p1，沿垂直于衬底基板sub所在平面的方向上，第一晶体管T1的沟道区p1和第一扫描线S1至少部分交叠(可选的，第一晶体管T1的沟道区p1为有源层poly与第一扫描线S1正对的区域)，第一扫描线S1和第一晶体管T1的沟道区p1相交叠的部分为第一晶体管T1的栅极g1，使得第一晶体管T1的栅极g1与第一扫描线S1电连接。

结合图3、图4a、图4d和图4e所示，第一晶体管T1包括位于有源层poly的沟道区p1，以及与沟道区p1相连的第一极p11和第二极p12，第一晶体管T1的第一极p11通过位于金属层M2中的连接结构K1以及位于金属层M3中的连接结构K2与第一信号线N1电连接，从而实现第一晶体管T1与第一信号线N1的电连接。

结合图3、图4a和图4d所示，第一晶体管T1的第二极p12通过位于金属层M2中的第一连接部L1与第二晶体管T2的第一极p21电连接。

结合图3、图4a和图4b所示，有源层poly包括第二晶体管T2的沟道区p2，第二晶体管T2的栅极g2位于金属层M1中，在垂直于衬底基板sub所在平面的方向上，第二晶体管T2的栅极g2与第二晶体管T2的沟道区p2至少部分交叠。

结合图3、图4a和图4d所示，第二晶体管T2包括位于有源层poly的沟道区p2，以及与沟道区p2相连的第一极p21和第二极p22，第二晶体管T2的第一极p21通过位于金属层M2中的第一连接部L1与第一晶体管T1的第二极p12电连接，第二晶体管T2的第二极p22与发光元件20电连接。

需要说明的是，本发明为了便于描述，而将各晶体管位于有源层poly的部分进行了区域划分，如第一极p11、第二极p12、第一极p21、第二极p22等，但并不作为对具体区域的限定。因为，第一晶体管T1的第二极p12与第二晶体管T2的第一极p21并非通过晶体管电连接，而是通过第一连接部L1电连接，所以，第一晶体管T1的第二极p12与第二晶体管T2的第一极p21对应同一节点，且电位相同。之所以给出不同的命名和标记，仅是为了更好的对本发明的实施例进行解释说明。

由此可见，在本申请实施例所提供的显示面板中，由于第一晶体管T1的第一极p11与第一信号线N1电连接，第一晶体管T1的第二极p12通过第一连接部L1与第二晶体管T2的第一极p21电连接，第二晶体管T2的第二极p22与发光元件20电连接，且第一连接部L1位于有源层poly远离衬底基板sub的一侧，因此，第一信号线N1的信号可通过位于第一晶体管T1的第二极p12和第二晶体管T2的第一极p21之间且与有源层poly异层的第一连接部L1传输，如，第一连接部L1位于金属层，且该金属层不会和有源层poly形成不必要的晶体管，有利于缩小子像素的布局空间，从而便于适应高分辨率、高清晰度的显示需求。

需要强调的是，在图2、图3以及图4d中，只是以第一连接部L1位于金属层M2为例进行说明，但本申请对第一连接部L1具体位于有源层poly远离衬底基板sub一侧的哪一金属层并不做限定，例如，第一连接部L1还可以位于金属层M1、金属层MC或者金属层M3中。当显示面板还包括其他金属膜层时，第一连接部L1还可以位于其他金属层中，只要第一连接部L1不和其他金属层短路即可，在此不再进行穷举。

为了更清楚地理解本申请，图5示出了本申请实施例所提供的显示面板中，一种像素电路10的结构示意图，如图5所示，该像素电路10包括数据写入晶体管T1、驱动晶体管T2、第一发光控制晶体管T3、第二发光控制晶体管T4、栅极初始化晶体管T5、阳极初始化晶体管T6、补偿晶体管T7以及存储电容Cst。为了驱动发光元件20发光，结合图3和图5所示，像素电路10需要接收扫描线SP提供的扫描信号VSP、扫描线SN1提供的扫描信号VSN1、扫描线SN2提供的扫描信号VSN2、发光控制线EM提供的发光控制信号VEM、数据线ND提供的数据信号Vdata、参考信号线Ref提供的参考信号VRef以及阳极电源电压线PVDD提供的阳极电源电压信号VPVDD，各晶体管的具体连接关系以及各个信号的接入位置如图5所示，此处不再赘述。

对于像素电路10中的各晶体管，可以为低温多晶硅(Low TemperaturePolycrystalline，LTPS)薄膜晶体管Qx，如图1所示，Qx包括有源层b1、栅极g、源电极s1以及漏电极d1，也可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)薄膜晶体管Qy，如图1所示，Qy包括有源层b2、双栅(包括底栅MD1和顶栅MD2)、源电极s2以及漏电极d2，电容Cst包括第一极板Cst1和第二极板Cst2，发光元件20包括阳极RE、有机发光层(未示出)和阴极(未示出)。

可以理解的是，在实际应用中，可以基于需求选择像素电路10的实现方式，并不局限于图5所示的7T1C像素电路。

示例性地，上述薄膜晶体管可以均设置为P型晶体管，或者，上述薄膜晶体管也可以均设置为N型晶体管，本申请对此并不做限定。

下面以图5中Q1-Q7薄膜晶体管均为P型晶体管，在低电平信号下导通为例，对上述7T1C像素电路10的工作过程进行说明。

参考图6所示的时序图，在t1时段，扫描信号VSN1为低电平，栅极初始化晶体管T5导通，使得参考信号VRef经由导通的栅极初始化晶体管T5传输至驱动晶体管T2的栅极，对驱动晶体管T2的栅极进行初始化。

在t2时段，扫描信号VSN1和VSN2均为低电平，栅极初始化晶体管T5和补偿晶体管T7均导通，此时，参考信号VRef经由导通的栅极初始化晶体管T5传输至驱动晶体管T2的栅极，对驱动晶体管T2进行初始化的同时，还可经由导通的补偿晶体管T7传输至驱动晶体管T2的第二极，对驱动晶体管T2的第二极进行初始化，补偿晶体管T7的第一极与第一节点F1电连接。

在t3时段，扫描信号VSN2仍为低电平，补偿晶体管T7仍导通，驱动晶体管T2通过导通的补偿晶体管T7而二极管连接。

在t4时段，扫描信号VSN2和VSP均为低电平，补偿晶体管T7导通，且数据写入晶体管T1导通，从而形成数据信号Vdata至驱动晶体管T2的栅极之间的通路，数据信号Vdata写入驱动晶体管T2的栅极(也称为驱动晶体管T3的阈值抓取)。与此同时，在t4时段，阳极初始化晶体管T6也响应于低电平的扫描信号VSP而导通，使得参考信号VRef经由导通的阳极初始化晶体管T6传输至发光元件20的阳极，对发光元件20的阳极进行初始化。

在t5时段，扫描信号VSN2仍为低电平，补偿晶体管T7仍导通，驱动晶体管T2通过导通的补偿晶体管T7而二极管连接。

在t6时段，各扫描信号均为高电平。

在t7时段，发光控制信号VEM为低电平，第一发光控制晶体管T3和第二发光控制晶体管T4均导通，驱动晶体管T2驱动发光元件20发光。

由此可知，可选的，如图3、图4b以及图4e所示，第一扫描线S1可以为用于提供扫描信号VSP的扫描线SP，第一信号线N1可以为用于提供数据信号Vdata的数据线ND，此时，参考图5所示，第一晶体管T1可以为数据写入晶体管T1，第二晶体管T2可以为驱动晶体管T2。数据线ND上的数据信号Vdata经由第一晶体管T1(即数据写入晶体管T1)的第一极和第二极，以及第一连接部L1传输至第二晶体管T2(即驱动晶体管T2)的第一极。

图7示出了本申请实施例所提供的另一种像素电路10的结构示意图，如图7所示，该像素电路10包括数据写入晶体管Q1、驱动晶体管Q2、第一发光控制晶体管Q3、第二发光控制晶体管Q4、栅极初始化晶体管Q5、阳极初始化晶体管Q6、补偿晶体管Q7、偏置晶体管Q8以及存储电容Cst，且图7所示像素电路中的晶体管Q1-Q7以及存储电容Cst的电连接关系与图5所示像素电路中的晶体管T1-T7以及存储电容Cst的电连接关系一一对应，与图5所示像素电路的区别在于，图7所示像素电路10还包括偏置晶体管Q8，偏置晶体管Q8的栅极接收扫描信号VSP，偏置晶体管Q8的第一极接收初始化电压信号VDVH，偏置晶体管Q8的第二极与驱动晶体管Q2的第一极(即第一节点F1)电连接。

具体工作时，当扫描信号VSP为使能电平时，偏置晶体管T8响应于扫描信号VSP而导通，以对驱动晶体管T2的第一极或第二极进行偏置，从而改善首帧亮度，避免首帧亮度过低。

由此可知，可选的，第一扫描线S1可以为用于提供扫描信号VSP的扫描线SP，第一信号线N1可以为用于提供初始化电压信号VDVH的初始化电压线，此时，参考图7所示，第一晶体管T1可以为偏置晶体管Q8，第二晶体管T2可以为驱动晶体管Q2。初始化电压线上的初始化电压信号VDVH经由第一晶体管T1(即偏置晶体管Q8)的第一极和第二极，以及第一连接部L1传输至第二晶体管T2(即驱动晶体管Q2)的第一极。

可以理解的是，参考图7所示，将第二晶体管T2(即驱动晶体管Q2)的第一极设置为第一节点F1，那么，与第一节点F1电连接，并通过第一节点F1向驱动晶体管Q2写入信号的其他晶体管均可以作为第一晶体管T1，例如，第一晶体管T1可以为偏置晶体管Q8，此时，第一信号线N1可以为用于提供初始化电压信号VDVH的初始化电压线；第一晶体管T1还可以为数据写入晶体管Q1，此时，第一信号线N1可以为用于提供数据信号Vdata的数据线ND；第一晶体管T1也可以为第一发光控制晶体管Q3，此时，第一信号线N1可以为用于提供阳极电源电压信号VPVDD的阳极电源电压线；当然，第一晶体管T1还可以为其他通过第一节点F1向驱动晶体管Q2写入信号的晶体管，第一信号线N1相应地为提供写入信号的信号线。

需要说明的是，如图1所示，当第一信号线N1为数据线ND、初始化电压线或者阳极电源电压线时，第一信号线N1可以位于金属层M3中，也可以金属层M2中，或者位于显示面板其他可选的金属层中，只要不和其他信号线短路即可，具体视情况而定。

下面以第一晶体管T1为数据写入晶体管T1，第一信号线N1为用于提供数据信号Vdata的数据线ND，第二晶体管T2为驱动晶体管T2，第一扫描线S1为用于提供扫描信号VSP的扫描线SP为例，继续进行说明。

可选的，在本申请的一个实施例中，如图2-图3、图4a-图4f所示，该显示面板还包括：

多条发光控制线EM，发光控制线EM沿第一方向X延伸；

多条第一电源电压线PVDD，第一电源电压线PVDD沿第二方向Y延伸；

像素电路10还包括第三晶体管T3和第四晶体管T4，第三晶体管T3的第一极p31与第一电源电压线PVDD电连接，第三晶体管T3的第二极p32与第二晶体管T2的第一极p21电连接，第四晶体管T4的第一极p41与第二晶体管T2的第二极p22电连接，第四晶体管T4的第二极p42与发光元件20电连接，第三晶体管T3的栅极g3和第四晶体管T4的栅极g4均与发光控制线EM电连接；

沿垂直于衬底基板sub所在平面的方向上，第一连接部L1和发光控制线EM部分交叠。

结合图3和图4b所示，发光控制线EM可以位于金属层M1中。

结合图3和图4d所示，第一电源电压线PVDD可以位于金属层M2中，但本申请对此并不做限定，第一电源电压线PVDD也可以位于金属层M3或金属层MC中，或者，第一电源电压线PVDD也可以位于金属层M2、金属层M3、金属层MC中的至少两者中，此处不再赘述。

参考图5所示的像素电路10，第三晶体管T3可以为第一发光控制晶体管T3，第四晶体管T4可以为第二发光控制晶体管T4，第三晶体管T3的栅极和第四晶体管T4的栅极均与发光控制线EM电连接，接收发光控制信号VEM。

结合图3、图4a和图4b所示，有源层poly包括第三晶体管T3的沟道区p3，沿垂直于衬底基板sub所在平面的方向上，第三晶体管T3的沟道区p3和发光控制线EM至少部分交叠，发光控制线EM和第三晶体管T3的沟道区p3相交叠的区域为第三晶体管T3的栅极g3，使得第三晶体管T3的栅极g3和发光控制线EM电连接。

结合图3、图4a和图4d所示，第三晶体管T3包括位于有源层poly的沟道区p3，以及与沟道区p3相连的第一极p31和第二极p32，第三晶体管T3的第一极p31通过位于金属层M2中的连接结构K3与第一电源电压线PVDD电连接。

结合图3和图4a所示，第三晶体管T3的第二极p32与第二晶体管T2的第一极p21在有源层poly直接电连接(即，未经过其他与有源层poly异层的结构转接)。

结合图3、图4a和图4b所示，有源层poly包括第四晶体管T4的沟道区p4，沿垂直于衬底基板sub所在平面的方向上，第四晶体管T4的沟道区p4和发光控制线EM至少部分交叠，发光控制线EM和第四晶体管T4的沟道区p4相交叠的区域为第四晶体管T4的栅极g4，使得第四晶体管T4的栅极g4和发光控制线EM电连接。

如图3和图4a所示，第四晶体管T4包括位于有源层poly的沟道区p4，以及与沟道区p4相邻的第一极p41和第二极p42，第四晶体管T4的第一极p41与第二晶体管T2的第二极p22在有源层poly直接电连接。

结合图3、图4a以及图4d-图4f所示，第四晶体管T4的第二极p42通过位于金属层M2中的连接结构K4、位于金属层M3中的连接结构K5与发光元件20的阳极RE电连接。

如图3所示，沿垂直于衬底基板sub所在平面的方向上，第一连接部L1和发光控制线EM部分交叠，也就是说，在第一晶体管T1的第二极p12和第二晶体管T2的第一极p21通过第一连接部L1相连接的基础上，可以将发光控制线EM设置为在垂直于衬底基板sub所在平面的方向上与第一连接部L1交叠，从而节省子像素的布局空间，便于适应高分辨率、高清晰度的显示需求。

可选的，在本申请的一个实施例中，发光控制线EM位于第一金属层，第一连接部L1位于第二金属层，第二金属层位于第一金属层背离衬底基板sub一侧。

可以理解的是，发光控制线EM要和第三晶体管T3的栅极以及第四晶体管T4的栅极电连接，即要和第三晶体管T3的沟道区p3与第四晶体管T4的沟道区p4在垂直于衬底基板sub所在平面的方向上相交叠，因此，发光控制线EM应相较于第一连接部L1更靠近有源层poly设置，也即第一连接部L1相较于发光控制线EM更远离有源层poly设置。

可选的，参考图1所示，发光控制线EM位于第一金属层，第一金属层可以为金属层M1，第一连接部L1位于第二金属层，第二金属层可以为金属层M2，也可以为金属层M3，或者为显示面板其他可选的金属层，不再赘述。

可选的，在本申请的一个实施例中，如图2-图3、图4a-图4f所示，该显示面板还包括：

多条第二扫描线SN1和多条参考电压线Ref，第二扫描线SN1沿第一方向X延伸，参考电压线Ref沿第一方向X延伸；

像素电路10还包括第五晶体管T5，第五晶体管T5的栅极g5与第二扫描线SN1电连接，第五晶体管T5的第一极p511与参考电压线Ref电连接，第五晶体管T5的第二极p522与第二晶体管T2的栅极电连接；

像素电路10还包括第六晶体管T6，第六晶体管T6的栅极g6与第一扫描线S1电连接，第六晶体管T6的第一极p61与参考电压线Ref电连接，第六晶体管T6的第二极p62与发光元件20电连接。

如图3和图4b所示，第二扫描线SN1可以位于金属层M1中。

如图3和图4c所示，参考电压线Ref可以位于金属层MC中，但本申请对此并不限定，参考电压线Vref也可以位于金属层M2或金属层M3中，或者位于其他可选的金属层之中，此处不再赘述。

参考图5所示的像素电路10，第五晶体管T5可以为栅极初始化晶体管T5，第六晶体管T6可以为阳极初始化晶体管T6，第五晶体管T5的第一极和第六晶体管T6的第一极均与参考电压线Ref电连接，接收参考电压信号VRef。

结合图3、图4a和图4b所示，有源层poly包括第五晶体管T5的沟道区p5，在垂直于衬底基板sub所在平面的方向上，第五晶体管T5的沟道区p5和第二扫描线SN1至少部分交叠，第二扫描线SN1与第五晶体管T5的沟道区p5相交叠的区域为第五晶体管T5的栅极g5，使得第五晶体管T5的栅极g5与第二扫描线SN1电连接。

结合图3、图4a和图4d所示，第五晶体管T5包括位于有源层poly的沟道区p5，以及与沟道区p5相连的第一极p511和第二极p522，第五晶体管T5的第一极p511通过位于金属层M2中的连接结构K6与沿第一方向X延伸的参考电压线Ref电连接。

结合图3、图4a、图4b和图4d所示，第五晶体管T5的第二极p522通过位于金属层M2中的连接结构K7与位于金属层M1中的第二晶体管T2的栅极g2电连接。

需要说明的是，结合图5所示的像素电路，以及图3、图4b和图4c所示的版图结构可以看到，位于金属层M1中的第二晶体管T2的栅极g2同时作为存储电容Cst的第一极板Cst1，存储电容Cst的第二极板Cst2位于金属层MC中，且存储电容Cst的第二极板Cst2内部设置有一个过孔H1，使得位于金属层M2中的连接结构K7可以通过该过孔H1与位于金属层M1中的第二晶体管T2的栅极g2电连接。

并且，结合图3、图4c和图4d所示，沿第一方向X排列的一行像素电路10中，各存储电容Cst的第二极板Cst2通过位于金属层MC中的连接线段X1相连接，同时，存储电容Cst的第二极板Cst2通过其内部的连接点H2和位于金属层M2中的连接结构K8与第一电源电压线PVDD电连接，因此，由沿第一方向X排列的一行存储电容Cst的第二极板Cst2及其相互连接的连接线段X1构成位于金属层MC中的辅助电源电压线PVDD1，和位于金属层M2中的第一电源电压线PVDD形成网格结构，从而有利于减小第一电源电压线PVDD上的电压降(IR Drop)，达到提升显示面板的显示均一性和降低功耗的目的。

结合图3、图4a和图4b所示，有源层poly包括第六晶体管T6的沟道区p6，沿垂直于衬底基板sub所在平面的方向上，第六晶体管T6的沟道区p6和第一扫描线S1至少部分交叠，第一扫描线S1和第六晶体管T6的沟道区p6相交叠的区域为第六晶体管T6的栅极g6，使得第六晶体管T6的栅极g6和第一扫描线S1电连接。

结合图3、图4a和图4d所示，第六晶体管T6包括位于有源层poly的沟道区p6，以及与沟道区p6相连的第一极p61和第二极p12，第六晶体管T6的第一极p61通过位于金属层M2中的连接结构K9与沿第一方向X延伸的参考电压线Ref电连接。

结合图3、图4a、图4d-图4g所示，第六晶体管T6的第二极p62通过位于金属层M2中的连接结构K4和位于金属层M3中的连接结构K5与发光元件20的阳极RE电连接。

参考图5所示的像素电路10，栅极初始化晶体管T5可以为双栅晶体管，即第五晶体管T5可以为双栅晶体管，具体的，在本申请的一个实施例中，结合图3所示，第五晶体管T5可以包括第一子晶体管T51和第二子晶体管T52，其中，第一子晶体管T51的第一极为第五晶体管T5的第一极，第一子晶体管T51的第二极与第二子晶体管T52的第一极电连接，第二子晶体管T52的第二极为第五晶体管T5的第二极。

如图4a所示，有源层poly包括第一子沟道区p51、第二子沟道区p52和第一子连接区p53，第一子沟道区p51和第二子沟道区p52通过第一子连接区p53连接。

其中，结合图3、图4a和图4b所示，第一子沟道区p51为第一子晶体管T51的沟道区，在垂直于衬底基板sub所在平面的方向上，第一子沟道区p51与第二扫描线SN1至少部分交叠，第二扫描线SN1与第一子沟道区p51相交叠的区域为第一子晶体管T51的栅极g51，即在垂直于衬底基板sub所在平面的方向上，第一子沟道区p51与第一子晶体管T51的栅极g51至少部分交叠。

结合图3、图4a和图4b所示，第二子沟道区p52为第二子晶体管T52的沟道区，在垂直于衬底基板sub所在平面的方向上，第二子沟道区p52与第二扫描线SN1至少部分交叠，第二扫描线SN1与第二子沟道区p52相交叠的区域为第二子晶体管T51的栅极g52，即在垂直于衬底基板sub所在平面的方向上，第二子沟道区p52与第二子晶体管T52的栅极g52至少部分交叠。

如图4a所示，第一子晶体管T51包括第一子沟道区p51，以及与第一子沟道区p51相连的第一极p511和第二极522，第二子晶体管T52包括第二子沟道区p52，以及与第二子沟道区p52相连的第一极p521和第二极p522，第一子晶体管T51的第一极p511即为第五晶体管T5的第一极p511，第二子晶体管T52的第二极p522即为第五晶体管T5的第二极p522，第一子沟道区p51与第二子沟道区p52通过第一子连接区p53电连接，使得第一子晶体管T51的第二极p512与第二子晶体管T52的第一极p521通过第一子连接区p53电连接。

参考图5所示的像素电路10，栅极初始化晶体管T5中，第一子晶体管T51的第二极和第二子晶体管T52的第一极相连接的地方具有第二节点F2，对应图3和图4a所示，第五晶体管T5中，第一子晶体管T51的第二极p512和第二子晶体管T52的第一极p521通过第一子连接区p53连接，即第一子连接区p53对应第二节点F2。

可选的，结合图3、如图4a和图4c所示，在垂直于衬底基板sub所在平面的方向上，第一子连接区p53与参考电压线Ref至少部分交叠。

也就是说，像素电路10还包括屏蔽电容C1，对应的像素电路10的结构示意图如图8所示，并结合图3、图4a和图4c所示，该屏蔽电容C1的第一极板C11为参考电压线Ref在垂直于衬底基板sub所在平面的方向上与第一子连接区p53相交叠的区域，该屏蔽电容C1的第二极板C12复用第一子连接区p53，此时，屏蔽电容C1的第一极板C11接收参考电压信号Vref，参考电压信号Vref为恒定电压信号。

需要说明的是，第五晶体管T5为双栅结构的晶体管，有利于减小第五晶体管T5向第二晶体管T2的栅极的漏流，以保持第二晶体管T2的栅极电位的稳定性。

进一步地，在垂直于衬底基板sub所在平面的方向上，设置第一子连接区p53(对应第二节点F2)与参考电压线Ref至少部分交叠，形成屏蔽电容C1，以在第二扫描线SN1上的电平发生变化引起第二节点F2的电荷变化时，由于第二节点F2的电荷能够存储在屏蔽电容C1中，从而减小第二节点F2的电荷变化对第二晶体管T2的栅极电位的影响，保持第二晶体管T2的栅极电位的稳定性。

可选的，在本申请的一个实施例中，结合图3和图4c所示，参考电压线Ref包括沿第一方向X延伸的第一延伸段Y1和第二延伸段Y2，在垂直于第一方向X的方向上，第一延伸段Y1的宽度大于第二延伸段Y2的宽度；

在垂直于衬底基板sub所在平面的方向上，第一延伸段Y1与第一子连接区p53至少部分交叠，形成屏蔽电容C1。

由此可见，在参考电压线Ref中，设置第一延伸段Y1的宽度大于第二延伸段Y2的宽度，可以增大参考电压线Ref和第一子连接区p53的交叠面积，从而增大屏蔽电容C1的容值，进一步减小第二节点F2的电荷变化对第二晶体管T2的栅极电压的影响。

可选的，在本申请的一个实施例中，如图2-图3、图4a-图4f所示，该显示面板还包括：

多条第三扫描线SN2，第三扫描线SN2沿第一方向X延伸；

像素电路10还包括第七晶体管T7，第七晶体管T7的栅极g7与第三扫描线SN2电连接，第七晶体管T7的第一极p711与第二晶体管T2的第二极p22电连接，第七晶体管T7的第二极p722与第二晶体管T2的栅极g2电连接。

结合图3和图4b所示，第三扫描线SN2可以位于金属层M1中。

参考图5和图8所示的像素电路，第七晶体管T7可以为补偿晶体管T7。

结合图3、图4a和图4b所示，有源层poly包括第七晶体管T7的沟道区p7，在垂直于衬底基板sub所在平面的方向上，第七晶体管T7的沟道区p7和第三扫描线SN2至少部分交叠，第三扫描线SN2与第七晶体管T7的沟道区p7相交叠的区域为第七晶体管T7的栅极g7，使得第七晶体管T7的栅极g7与第三扫描线SN2电连接。

结合图3和图4a所示，第七晶体管T7包括位于有源层poly的沟道区p7，以及与沟道区p7相连的第一极p711和第二极p722，第七晶体管T7的第一极p711在有源层poly中与第二晶体管T2的第二极p22直接连接。

结合图3、图4a、图4b以及图4d所示，第七晶体管T7的第二极p722通过位于金属层M2中的连接结构K7和第二晶体管T2的栅极g2电连接。

参考图5和图8所示的像素电路，补偿晶体管T7可以为双栅晶体管，即第七晶体管T7可以为双栅晶体管，具体的，在本申请的一个实施例中，结合图3所示，第七晶体管T7可以包括第三子晶体管T71和第四子晶体管T72，其中，第三子晶体管T71的第一极为第七晶体管T7的第一极，第三子晶体管T71的第二极与第四子晶体管T72的第一极电连接，第四子晶体管T72的第二极为第七晶体管T7的第二极。

如图4a所示，有源层poly包括第三子沟道区p71、第四子沟道区p72和第二子连接区p73，第三子沟道区p71和第四子沟道区p72通过第二子连接区p73连接。

其中，结合图3、图4a和图4b所示，第三子沟道区p71为第三子晶体管T71的沟道区，在垂直于衬底基板sub所在平面的方向上，第三子沟道区p71与第三扫描线SN2至少部分交叠，第三扫描线SN2与第三子沟道区p71相交叠的区域为第三子晶体管T71的栅极g71，即在垂直于衬底基板sub所在平面的方向上，第三子沟道区p71与第三子晶体管T71的栅极g71至少部分交叠。

结合图3、图4a和图4b所示，第四子沟道区p72为第四子晶体管T52的沟道区，在垂直于衬底基板sub所在平面的方向上，第四子沟道区p72与第三扫描线SN2至少部分交叠，第三扫描线SN2与第四子沟道区p72相交叠的区域为第四子晶体管T72的栅极g72，即在垂直于衬底基板sub所在平面的方向上，第四子沟道区p72与第四子晶体管T72的栅极g72至少部分交叠。

如图4a所示，第三子晶体管T71包括第三子沟道区p71，以及与第三子沟道区p71相连的第一极p711和第二极722，第四子晶体管T72包括第四子沟道区p72，以及与第四子沟道区p72相连的第一极p711和第二极722，第三子晶体管T71的第一极p711即为第七晶体管T7的第一极p711，第四子晶体管T72的第二极p722即为第七晶体管T7的第二极p722，第三子沟道区p71与第四子沟道区p72通过第二子连接区p73电连接，使得第三子晶体管T71的第二极p712与第四子晶体管T72的第一极721通过第二子连接区p73电连接。

参考图5和图8所示的像素电路，补偿晶体管T7中，第三子晶体管T71和第四子晶体管T72相连接的地方具有第三节点F3，对应图3和图4a所示，第七晶体管T7中，第三子晶体管T71的第二极p712和第四子晶体管T72的第一极p721通过第二子连接区p73连接，即第二子连接区p73对应第三节点N3。

可选的，结合图3和图4c所示，像素电路10还包括屏蔽层C21；

结合图3、如图4a和图4c所示，在垂直于衬底基板sub所在平面的方向上，第二子连接区p73与屏蔽层C21至少部分交叠。

也就是说，第三子连接区p73与屏蔽层C21构成屏蔽电容C2，对应的像素电路10的结构示意图如图8所示，并结合图3、图4a和图4c所示，该屏蔽电容C2的第一极板C21为屏蔽层C21，位于金属层MC中，该屏蔽电容C2的第二极板C22复用第三子连接区p73。

需要说明的是，第七晶体管T7为双栅结构的晶体管，有利于减小第七晶体管T7向第二晶体管T2的栅极的漏流，以保持第二晶体管T2的栅极电位的稳定性。

进一步地，在垂直于衬底基板sub所在平面的方向上，设置屏蔽层C21与第二子连接区p73(对应第三节点F3)至少部分交叠，形成屏蔽电容C2，以在第三扫描线SN2上的电平发生变化引起第三节点F3的电荷变化时，由于第三节点F3的电荷能够存储在屏蔽电容C2中，从而避免第三节点F3的电荷变化对第二晶体管T2的栅极电位的影响，保持第二晶体管T2的栅极电位的稳定性。

还需要说明的是，结合图3、图4c以及图4d所示，屏蔽电容C2的第一极板C21(位于金属层MC中的屏蔽层C21)通过其内部的连接点H4以及位于金属层M2中的连接结构K10与沿第二方向Y延伸的第一电源电压线PVDD电连接，接收恒定电压信号VPVDD。并且，在垂直于衬底基板sub所在平面的方向上，连接结构K10与第一电源电压线PVDD同层电连接。

图9示出了本申请实施例所提供的一种显示面板的俯视示意图，如图9所示，该显示面板还包括：

第一扫描电路STVSP，第一扫描电路STVSP为各行像素电路10(如图9中Line1、Line2、Line3等)提供扫描信号VSP；

第二扫描电路STVSN，第二扫描电路STVSN为各行像素电路10(如图9中Line1、Line2、Line3等)提供扫描信号VSN1，并为各行像素电路10(如图9中Line1、Line2、Line3等)提供扫描信号VSN2；

以及第三扫描电路STVE，第三扫描电路STVE为各行像素电路10(如图9中Line1、Line2、Line3等)提供发光控制信号VEM。

如图9所示，显示面板可以包括两个第一扫描电路STVSP，该两个第一扫描电路STVSP可以设置在显示面板在第一方向X上相对的两侧，对各行像素电路10进行双边驱动。

当然，显示面板也可以只设置一个第一扫描电路STVSP，位于显示面板在第一方向X上的一侧，或者，两个第一扫描电路STVSP设置在显示面板在沿第一方向X上的一侧，具体视情况而定。

第一扫描电路STVSP包括多个移位寄存器，一个移位寄存器可以和一行像素电路10电连接，也可以和多行像素电路10电连接，具体视情况而定。

如图9所示，显示面板可以包括两个第二扫描电路STVSN，该两个第一扫描电路STVSP可以设置在显示面板在第一方向X上相对的两侧，对各行像素电路10进行双边驱动。

当然，显示面板也可以只设置一个第二扫描电路STVSN，位于显示面板在第一方向X上的一侧，或者，两个第二扫描电路STVSN设置在显示面板在沿第一方向X上的一侧，具体视情况而定。

第二扫描电路STVSN包括多个移位寄存器，一个移位寄存器可以和一行像素电路10电连接，也可以和多行像素电路10电连接，具体视情况而定。

如图9所示，显示面板可以包括两个第三扫描电路STVE，该两个第三扫描电路STVE可以设置在显示面板在第一方向X上相对的两侧，对各行像素电路10进行双边驱动。

当然，显示面板也可以只设置一个第三扫描电路STVE，位于显示面板在第一方向X上的一侧，或者，两个第三扫描电路STVE设置在显示面板在沿第一方向X上的一侧，具体视情况而定。

第三扫描电路STVE包括多个移位寄存器，一个移位寄存器可以和一行像素电路10电连接，也可以和多行像素电路10电连接，具体视情况而定。

图10示出了本申请实施例所提供的另一种显示面板的局部版图示意图。图11a-图11f进一步示出了图10中各膜层的版图结构示意图，图11a为有源层poly的版图结构示意图，图11b为金属层M1的版图结构示意图，图11c为金属层MC的版图结构示意图，图11d为金属层M2的版图结构示意图，图11e为金属层M3的版图结构示意图，图11f为金属层RE的版图结构示意图，参考图1所示，有源层poly、金属层M1、金属层MC、金属层M2、金属层M3和金属层RE沿背离衬底基板sub的方向排布。为了图示清晰，图12进一步示出了图10中有源层poly、金属层M1、金属层MC和金属层M2组成的叠层版图结构示意图。

结合图10和图12所示，该显示面板包括多个子像素spx、多条第一扫描线S1和多条第一信号线N1，第一扫描线S1沿第一方向X延伸，第一信号线N1沿第二方向Y延伸，第一方向X和第二方向Y相交。

如图1所示，子像素spx包括像素电路10和发光元件20，像素电路10用于驱动发光元件20发光。

结合图10和图12所示，像素电路10包括第一晶体管T1和第二晶体管T2，第一晶体管T1的栅极与第一扫描线S1电连接，第一晶体管T1的第一极与第一信号线N1电连接，第一晶体管T1的第二极通过第一连接部L1与第二晶体管T2的第一极电连接，第二晶体管T2的第二极与发光元件20电连接。

其中，第一连接部L1位于有源层poly远离衬底基板sub的一侧。

需要说明的是，第二晶体管T2的第二极与发光元件20电连接包括第二晶体管T2的第二极与发光元件20直接电连接，或者，第二晶体管T2的第二极与发光元件20间接电连接，其中，第二晶体管T2的第二极与发光元件20间接电连接包括第二晶体管T2的第二极通过其他晶体管或开关与发光元件20电连接。

结合图12和图11b所示，第一扫描线S1可以位于金属层M1中。

结合图12和图11e所示，第一信号线N1可以位于金属层M3中。

结合图12和图11d所示，第一连接部L1可以位于有源层poly远离衬底基板sub一侧的金属层M2中。

结合图12、图11a和图11b所示，有源层poly包括第一晶体管T1的沟道区p1，沿垂直于衬底基板sub所在平面的方向上，第一晶体管T1的沟道区p1和第一扫描线S1至少部分交叠，第一扫描线S1和第一晶体管T1的沟道区p1相交叠的部分为第一晶体管T1的栅极g1，使得第一晶体管T1的栅极g1与第一扫描线S1电连接。

结合图12、图11a、图11d和图11e所示，第一晶体管T1包括位于有源层poly的沟道区p1，以及与沟道区p1相连的第一极p11和第二极p12，第一晶体管T1的第一极p11通过位于金属层M2中的连接结构K1以及位于金属层M3中的连接结构K2与第一信号线N1电连接，从而实现第一晶体管T1与第一信号线N1的电连接。

结合图12、图11a和图11d所示，第一晶体管T1的第二极p12通过位于金属层M2中的第一连接部L1与第二晶体管T2的第一极p21电连接。

结合图12、图11a和图11b所示，有源层poly包括第二晶体管T2的沟道区p2，第二晶体管T2的栅极g2位于金属层M1中，在垂直于衬底基板sub所在平面的方向上，第二晶体管T2的栅极g2与第二晶体管T2的沟道区p2至少部分交叠。

结合图12、图11a和图11d所示，第二晶体管T2包括位于有源层poly的沟道区p2，以及与沟道区p2相连的第一极p21和第二极p22，第二晶体管T2的第一极p21通过位于金属层M2中的第一连接部L1与第一晶体管T1的第二极p12电连接，第二晶体管T2的第二极p22与发光元件20电连接。

由此可见，在本申请实施例所提供的显示面板中，由于第一晶体管T1的第一极p11与第一信号线N1电连接，第一晶体管T1的第二极p12通过第一连接部L1与第二晶体管T2的第一极p21电连接，第二晶体管T2的第二极p22与发光元件20电连接，且第一连接部L1位于有源层poly远离衬底基板sub的一侧，因此，第一信号线N1的信号可通过位于第一晶体管T1的第二极p12和第二晶体管T2的第一极p21之间且与有源层poly异层的第一连接部L1传输，如，第一连接部L1位于金属层，且该金属层不会和有源层poly形成不必要的晶体管，有利于缩小子像素的布局空间，从而便于适应高分辨率、高清晰度的显示需求。

需要强调的是，在图10、图12以及图11d中，只是以第一连接部L1位于金属层M2为例进行说明，但本申请对第一连接部L1具体位于有源层poly远离衬底基板sub一侧的哪一金属层并不做限定，例如，第一连接部L1还可以位于金属层M1、金属层MC或者金属层M3中，在此不再进行穷举。

由前述已知，参考图7所示的像素电路10，第二晶体管T2可以为驱动晶体管Q2，第一扫描线S1可以为用于提供扫描信号VSP的扫描线SP；第一晶体管T1可以为偏置晶体管Q8，此时，第一信号线N1可以为用于提供初始化电压信号VDVH的初始化电压线；第一晶体管T1还可以为数据写入晶体管Q1，此时，第一信号线N1可以为用于提供数据信号Vdata的数据线ND；第一晶体管T1也可以为第一发光控制晶体管Q3，此时，第一信号线N1可以为用于提供阳极电源电压信号VPVDD的阳极电源电压线；第一晶体管T1还可以为其他通过第一节点F1向驱动晶体管Q2写入信号的晶体管，第一信号线N1相应地为提供写入信号的信号线。

需要说明的是，如图1所示，当第一信号线N1为数据线ND、初始化电压线或者阳极电源电压线时，第一信号线N1可以位于金属层M3中，也可以金属层M2中，或者位于显示面板其他可选的金属层中，只要不和其他信号线短路即可，具体视情况而定。

下面以第一晶体管T1为数据写入晶体管T1，第一信号线N1为用于提供数据信号Vdata的数据线ND，第二晶体管T2为驱动晶体管T2，第一扫描线S1为用于提供扫描信号VSP的扫描线SP为例，继续进行说明。

可选的，在本申请的一个实施例中，如图10、图11a-图11f以及图12所示，该显示面板还包括：

多条发光控制线EM，发光控制线EM沿第一方向X延伸；

多条第一电源电压线PVDD，第一电源电压线PVDD沿第二方向Y延伸；

像素电路10还包括第三晶体管T3和第四晶体管T4，第三晶体管T3的第一极p31与第一电源电压线PVDD电连接，第三晶体管T3的第二极p32与第二晶体管的第一极p21电连接，第四晶体管T4的第一极p41与第二晶体管T2的第二极p22电连接，第四晶体管T4的第二极p42与发光元件20电连接，第三晶体管T3的栅极和第四晶体管T4的栅极均与发光控制线EM电连接；

沿垂直于衬底基板sub所在平面的方向上，第一连接部L1和发光控制线EM部分交叠。

结合图12和图11b所示，发光控制线EM可以位于金属层M1中。

结合图12和图11d所示，第一电源电压线PVDD可以位于金属层M2中，但本申请对此并不做限定，第一电源电压线PVDD也可以位于金属层M3或金属层MC中，或者，第一电源电压线PVDD也可以位于金属层M2、金属层M3、金属层MC中的至少两者中，此处不再赘述。

参考图5和图8所示的像素电路10，第三晶体管T3可以为第一发光控制晶体管T3，第四晶体管T4可以为第二发光控制晶体管T4，第三晶体管T3的栅极和第四晶体管T4的栅极均与发光控制线EM电连接，接收发光控制信号VEM。

结合图12、图11a和图11b所示，有源层poly包括第三晶体管T3的沟道区p3，沿垂直于衬底基板sub所在平面的方向上，第三晶体管T3的沟道区p3和发光控制线EM至少部分交叠，发光控制线EM和第三晶体管T3的沟道区p3相交叠的区域为第三晶体管T3的栅极g3，使得第三晶体管T3的栅极g3和发光控制线EM电连接。

结合图12、图11a和图11d所示，第三晶体管T3包括位于有源层poly的沟道区p3，以及与沟道区p3相连的第一极p31和第二极p32，第三晶体管T3的第一极p31通过位于金属层M2中的连接结构K3与第一电源电压线PVDD电连接。

结合图12和图11a所示，第三晶体管T3的第二极p32在有源层poly直接与第二晶体管T2的第一极p21电连接。

结合图12、图11a和图11b所示，有源层poly包括第四晶体管T4的沟道区p4，沿垂直于衬底基板sub所在平面的方向上，第四晶体管T4的沟道区p4和发光控制线EM至少部分交叠，发光控制线EM和第四晶体管T4的沟道区p4相交叠的区域为第四晶体管T4的栅极g4，使得第四晶体管T4的栅极g4和发光控制线EM电连接。

如图12和图4a所示，第四晶体管T4包括位于有源层poly的沟道区p4，以及与沟道区p4相连的第一极p41和第二极p42，第四晶体管T4的第一极p41与第二晶体管T2的第二极p22在有源层poly直接电连接；

结合图12、图11a以及图11d-图11f所示，第四晶体管T4的第二极p42通过位于金属层M2中的连接结构K4、位于金属层M3中的连接结构K5与发光元件20的阳极RE电连接。

如图12所示，沿垂直于衬底基板sub所在平面的方向上，第一连接部L1和发光控制线EM部分交叠，也就是说，在第一晶体管T1的第二极p12和第二晶体管T2的第一极p21通过第一连接部L1相连接的基础上，可以将发光控制线EM设置为在垂直于衬底基板sub所在平面的方向上与第一连接部L1交叠，从而节省子像素的布局空间，便于适应高分辨率、高清晰度的显示需求。

可选的，在本申请的一个实施例中，发光控制线EM位于第一金属层，第一连接部L1位于第二金属层，第二金属层位于第一金属层背离衬底基板sub一侧。

可以理解的是，发光控制线EM要和第三晶体管T3的栅极以及第四晶体管T4的栅极电连接，即要和第三晶体管T3的沟道区p3与第四晶体管T4的沟道区p4在垂直于衬底基板sub所在平面的方向上相交叠，因此，发光控制线EM应相较于第一连接部L1更靠近有源层poly设置，也即第一连接部L1相较于发光控制线EM更远离有源层poly设置。

可选的，参考图1所示，发光控制线EM位于第一金属层，第一金属层可以为金属层M1，第一连接部L1位于第二金属层，第二金属层可以为金属层M2，也可以为金属层M3，或者为显示面板其他可选的金属层，不再赘述。

可选的，在本申请的一个实施例中，如图10、图11a-图11f以及图12所示，该显示面板还包括：

多条第二扫描线SN1、多条第一参考电压线Ref1和多条第二参考电压线Ref2，第二扫描线SN1、第一参考电压线Ref1和第二参考电压线Ref2均沿第一方向X延伸；

像素电路10还包括第五晶体管T5，第五晶体管T5的栅极g5与第二扫描线SN1电连接，第五晶体管T5的第一极p511与第一参考电压线Ref1电连接，第五晶体管T5的第二极p522与第二晶体管T2的栅极g2电连接；

像素电路10还包括第六晶体管T6，第六晶体管T6的栅极g6与第一扫描线S1电连接，第六晶体管T6的第一极p61与第二参考电压线Ref2电连接，第六晶体管T6的第二极p62与发光元件20电连接。

如图12和图11b所示，第二扫描线SN1可以位于金属层M1中。

如图12和图11c所示，第一参考电压线Ref1和第二参考电压线Ref2均位于金属层MC中，但本申请对此并不做限定，第一参考电压线Ref1及第二参考电压线Ref2也可以位于金属层M2或金属层M3中，或者位于其他可选的金属层之中，此处不再赘述。

如图12和图11c所示，第一参考电压线Ref1和第二参考电压线Ref2可以位于沿第一方向X排列的相邻两行像素电路10之间，且第一参考电压线Ref1和第二参考电压线Ref2沿第二方向Y交替排列。

图13示出了本申请实施例所提供给的显示面板中，又一种像素电路10的结构示意图，对比图13和图8所示的像素电路可知，在该像素电路10中，栅极初始化晶体管T5的第一极与第一参考电压线Ref1电连接，以接收第一参考电压信号VRef1，阳极初始化晶体管Q6的第一极与第二参考电压线Ref2电连接，以接收第二参考电压信号VRef2。

如图13所示的像素电路10，第五晶体管T5可以为栅极初始化晶体管T5，第五晶体管T5的第一极与第一参考电压线Ref1电连接，以接收第一参考电压信号Vref1，第六晶体管T6可以为阳极初始化晶体管Q6，第六晶体管T6的第一极与第二参考电压信号Vref2，以接收第二参考电压信号Vref2。

结合图12、图11a和图11b所示，有源层poly包括第五晶体管T5的沟道区p5，在垂直于衬底基板sub所在平面的方向上，第五晶体管T5的沟道区p5和第二扫描线SN1至少部分交叠，第二扫描线SN1与第五晶体管T5的沟道区p5相交叠的区域为第五晶体管T5的栅极g5，使得第五晶体管T5的栅极与第二扫描线SN1电连接。

结合图12、图11a和图11d所示，第五晶体管T5包括位于有源层poly的沟道区p5，以及与沟道区p5相连的第一极p511和第二极p522，第五晶体管T5的第一极p511通过位于金属层M2中的连接结构K6与沿第一方向X延伸的第一参考电压线Ref1电连接。

结合图12、图11a、图11b和图11d所示，第五晶体管T5的第二极p522通过位于金属层M2中的连接结构K7与位于金属层M1中的第二晶体管T2的栅极g2电连接。

需要说明的是，结合图13所示的像素电路，以及图12、图11b和图11c所示的版图结构可以看到，位于金属层M1中的第二晶体管T2的栅极g2同时作为存储电容Cst的第一极板Cst1，存储电容Cst的第二极板Cst2位于金属层MC中，且存储电容Cst的第二极板Cst2内部设置有一个过孔H1，使得位于金属层M2中的连接结构K7可以通过该过孔H1和位于金属层M1中的第二晶体管T2的栅极g2电连接。

并且，结合图12、图11c和图11d所示，沿第一方向X排列的一行像素电路10中，各存储电容Cst的第二极板Cst2通过位于金属层MC中的连接线段X1相连接，同时，存储电容Cst的第二极板Cst2通过其内部的连接点H2和金属层M2中的连接结构K8与第一电源电压线PVDD电连接，因此，由沿第一方向X排列的一行存储电容Cst的第二极板Cst2及其相互连接的连接线段X1构成位于金属层MC中的辅助电源电压线PVDD1，和位于金属层M2中的第一电源电压线PVDD形成网格结构，从而有利于减小第一电源电压线PVDD上的电压降(IR Drop)，从而达到提升显示面板的显示均一性和降低功耗的目的。

结合图12、图11a和图11b所示，有源层poly包括第六晶体管T6的沟道区p6，沿垂直于衬底基板sub所在平面的方向上，第六晶体管T6的沟道区p6和第一扫描线S1至少部分交叠，第一扫描线S1和第六晶体管T6的沟道区p6相交叠的区域为第六晶体管T6的栅极g6，使得第六晶体管T6的栅极g6和第一扫描线S1电连接。

结合图12、图11a和图11d所示，第六晶体管T6包括位于有源层poly的沟道区p6，以及与沟道区p6相连的第一极p61和第二极p12，第六晶体管T6的第一极p61通过位于金属层M2中的连接结构K9与沿第一方向X延伸的第二参考电压线Ref2电连接。

结合图12、图11a、图11d-图11g所示，第六晶体管T6的第二极p62通过位于金属层M2中的连接结构K4和位于金属层M3中的连接结构K5与发光元件20的阳极RE电连接。

可选的，在本申请的一个实施例中，结合图10、图12和图11d所示，该显示面板还包括：

多条第三参考电压线Ref3和多条第四参考电压线Ref4，第三参考电压线Ref3和第四参考电压线Ref4均沿第二方向Y延伸；

第三参考电压线Ref3与第一参考电压线Ref1电连接，第四参考电压线Ref4与第二参考电压线Ref2电连接。

如图12和图11d所示，第三参考电压线Ref3和第四参考电压线Ref4可以均位于金属层M2中，但本申请对此并不做限定，第三参考电压线Ref3及第四参考电压线Ref4也可以位于金属层MC或金属层M3中，或者位于其他可选的金属层之中，此处不再赘述。

如图12和图11d所示，第三参考电压线Ref3和第四参考电压线Ref4沿第一方向X交替排列。

具体的，结合图12、图11c和图11d所示，位于金属层MC中的第一参考电压线Ref1和第二参考电压线Ref2沿第二方向Y交替排列，位于金属层M2中的第三参考电压线Ref3和第四参考电压线Ref4沿第一方向X交替排列，并且，位于金属层MC中的第一参考电压线Ref1通过连接结构Z1和连接结构Z2与位于金属层M2中的第三参考电压线Ref3电连接，同理，位于金属层MC中的第二参考电压线Ref2通过连接结构Z3和连接结构Z4与位于金属层M2中的第四参考电压线Ref4电连接，即第一参考电压线Ref1和第三参考电压线Ref3隔列连接，第二参考电压线Ref2和第四参考电压线Ref4隔列连接。

此时，沿第一方向延伸的第一参考电压线Ref1和沿第二方向延伸的第三参考电压线Ref3构成网格结构，有利于减小第一参考电压线Ref1和第三参考电压线Ref3的电压降，达到提升显示面板的显示均一性和降低功耗的目的。

同理，沿第一方向延伸的第二参考电压线Ref2和沿第二方向延伸的第四参考电压线Ref4构成网格结构，有利于减小第二参考电压线R ef2和第四参考电压线Ref4的电压降，达到提升显示面板的显示均一性和降低功耗的目的。

参考图13所示的像素电路10，栅极初始化晶体管T5可以为双栅晶体管，即第五晶体管T5可以为双栅晶体管，具体的，在本申请的一个实施例中，结合图12所示，第五晶体管T5可以包括第一子晶体管T51和第二子晶体管T52，其中，第一子晶体管T51的第一极为第五晶体管T5的第一极，第一子晶体管T51的第二极与第二子晶体管T52的第一极电连接，第二子晶体管T52的第二极为第五晶体管T5的第二极。

如图11a所示，有源层poly包括第一子沟道区p51、第二子沟道区p52和第一子连接区p53，第一子沟道区p51和第二子沟道区p52通过第一子连接区p53连接。

其中，结合图12、图11a和图11b所示，第一子沟道区p51为第一子晶体管T51的沟道区，在垂直于衬底基板sub所在平面的方向上，第一子沟道区p51与第二扫描线SN1至少部分交叠，第二扫描线SN1与第一子沟道区p51相交叠的区域为第一子晶体管T51的栅极g51，即在垂直于衬底基板sub所在平面的方向上，第一子沟道区p51与第一子晶体管T51的栅极g51至少部分交叠。

结合图12、图11a和图11b所示，第二子沟道区p52为第二子晶体管T52的沟道区，在垂直于衬底基板sub所在平面的方向上，第二子沟道区p52与第二扫描线SN1至少部分交叠，第二扫描线SN1与第二子沟道区p52相交叠的区域为第二子晶体管T51的栅极g52，，即在垂直于衬底基板sub所在平面的方向上，第二子沟道区p52与第二子晶体管T52的栅极g52至少部分交叠。

如图11a所示，第一子晶体管T51包括第一子沟道区p51，以及与第一子沟道区p51相连的第一极p511和第二极522，第二子晶体管T52包括第二子沟道区p52，以及与第二子沟道区p52相连的第一极p521和第二极p522，第一子晶体管T51的第一极p511即为第五晶体管T5的第一极p511，第二子晶体管T52的第二极p522即为第五晶体管T5的第二极p522，第一子沟道区p51与第二子沟道区p52通过第一子连接区p53电连接，使得第一子晶体管T51的第二极p512与第二子晶体管T52的第一极p521通过第一子连接区p53电连接。

参考图13所示的像素电路10，栅极初始化晶体管Q5中，第一子晶体管T51的第二极和第二子晶体管T52的第一极相连接的地方具有第二节点F2，对应图12和图11a所示，第五晶体管T5中，第一子晶体管T51的第二极p512和第二子晶体管T52的第一极p521通过第一子连接区p53连接，即第一子连接区p53对应第二节点F2。

可选的，结合图12、如图11a和图11c所示，在垂直于衬底基板sub所在平面的方向上，第一子连接区p53与第二参考电压线Ref2至少部分交叠。

也就是说，像素电路10还包括屏蔽电容C1，对应的像素电路10的结构示意图如图13所示，并结合图12、图11a和图11c所示，该屏蔽电容C1的第一极板C11为第二参考电压线Ref在垂直于衬底基板sub所在平面的方向上与第一子连接区p53相交叠的区域，该屏蔽电容C1的第二极板C12复用第一子连接区p53，此时，屏蔽电容C1的第一极板C11接收第二参考电压信号VRef2，第二参考电压信号VRef2为恒定电压信号。

需要说明的是，第五晶体管T5为双栅结构的晶体管，有利于减小第五晶体管T5向第二晶体管T2的栅极的漏流，以保持第二晶体管T2的栅极电位的稳定性。

进一步地，在垂直于衬底基板sub所在平面的方向上，设置第一子连接区p53(对应第二节点F2)与第二参考电压线Ref至少部分交叠，形成屏蔽电容C1，以在第二扫描线SN1上的电平发生变化引起第二节点F2的电荷变化时，由于第二节点F2的电荷能够存储在屏蔽电容C1中，从而减小第二节点F2的电荷变化对第二晶体管T2的栅极电位的影响，保持第二晶体管T2的栅极电位的稳定性。

可选的，在本申请的一个实施例中，结合图12和图11c所示，第二参考电压线Ref2包括沿第一方向X延伸的第一延伸段Y1和第二延伸段Y2，在垂直于第一方向X的方向上，第一延伸段Y1的宽度大于第二延伸段Y2的宽度；

在垂直于衬底基板sub所在平面的方向上，第一延伸段Y1与第一子连接区p53至少部分交叠，形成屏蔽电容C1。

由此可见，在第二参考电压线Ref2中，设置第一延伸段Y1的宽度大于第二延伸段Y2的宽度，可以增大第二参考电压线Ref2和第一子连接区p53的交叠面积，从而增大屏蔽电容C1的容值，进一步减小第二节点F2的电荷变化对第二晶体管T2的栅极电压的影响。

可选的，在本申请的一个实施例中，如图10、图11a-图11f以及图12所示，该显示面板还包括：

多条第三扫描线SN2，第三扫描线SN2沿第一方向X延伸；

像素电路10还包括第七晶体管T7，第七晶体管T7的栅极g7与第三扫描线SN2电连接，第七晶体管T7的第一极p711与第二晶体管T2的第二极p22电连接，第七晶体管T7的第二极p722与第二晶体管T2的栅极g2电连接。

结合图12和图11b所示，第三扫描线SN2可以位于金属层M1中。

参考图13所示的像素电路，第七晶体管T7可以为补偿晶体管Q7。

结合图12、图11a和图11b所示，有源层poly包括第七晶体管T7的沟道区p7，在垂直于衬底基板sub所在平面的方向上，第七晶体管T7的沟道区p7和第三扫描线SN2至少部分交叠，第三扫描线SN2与第七晶体管T7的沟道区p7相交叠的区域为第七晶体管T7的栅极管g7，使得第七晶体管T7的栅极g7与第三扫描线SN2电连接。

结合图12和图11a所示，第七晶体管T7包括位于有源层poly的沟道区p7，以及与沟道区p7相连的第一极p711和第二极p722，第七晶体管T7的第一极p711在有源层poly中与第二晶体管T2的第二极p22直接连接。

结合图12、图11a、图11b以及图11d所示，第七晶体管T7的第二极p722通过位于金属层M2中的连接结构K7和第二晶体管T2的栅极g2电连接。

参考图13所示的像素电路，补偿晶体管T7可以为双栅晶体管，即第七晶体管T7可以为双栅晶体管，具体的，在本申请的一个实施例中，结合图12所示，第七晶体管T7包括第三子晶体管T71和第四子晶体管T72，其中，第三子晶体管T71的第一极为第七晶体管T7的第一极，第三子晶体管T71的第二极与第四子晶体管T72的第一极电连接，第四子晶体管T72的第二极为第七晶体管T7的第二极。

如图11a所示，有源层poly包括第三子沟道区p71、第四子沟道区p72和第二子连接区p73，第三子沟道区p71和第四子沟道区p72通过第二子连接区p73连接。

其中，结合图12、图11a和图11b所示，第三子沟道区p71为第三子晶体管T71的沟道区，在垂直于衬底基板sub所在平面的方向上，第三子沟道区p71与第三扫描线SN2至少部分交叠，第三扫描线SN2与第三子沟道区p71相交叠的区域为第三子晶体管T71的栅极g71，即在垂直于衬底基板sub所在平面的方向上，第三子沟道区p71与第三子晶体管T71的栅极g71至少部分交叠。

结合图12、图11a和图11b所示，第四子沟道区p72为第四子晶体管T52的沟道区，在垂直于衬底基板sub所在平面的方向上，第四子沟道区p72与第三扫描线SN2至少部分交叠，第三扫描线SN2与第四子沟道区p72相交叠的区域为第四子晶体管T72的栅极g72，即在垂直于衬底基板sub所在平面的方向上，第三子沟道区p71与第三子晶体管T71的栅极g71至少部分交叠。

如图11a所示，第三子晶体管T71包括第三子沟道区p71，以及与第三子沟道区p71相连的第一极p711和第二极722，第四子晶体管T72包括第四子沟道区p72，以及与第四子沟道区p72相连的第一极p711和第二极722，第三子晶体管T71的第一极p711即为第七晶体管T7的第一极p711，第四子晶体管T72的第二极p722即为第七晶体管T7的第二极p722，第三子沟道区p71与第四子沟道区p72通过第二子连接区p73电连接，使得第三子晶体管T71的第二极p712与第四子晶体管T72的第一极721通过第二子连接区p73电连接。

参考图13所示的像素电路，补偿晶体管T7中，第三子晶体管T71和第四子晶体管T72相连接的地方具有第三节点F3，对应图12和图11a所示，第七晶体管T7中，第三子晶体管T71的第二极p712和第四子晶体管T72的第一极p721通过第二子连接区p73连接，即第二子连接区p73对应第三节点F3。

可选的，结合图12和图11b所示，像素电路10还包括屏蔽层C21；

结合图3、如图4a-图4c所示，在垂直于衬底基板sub所在平面的方向上，第二子连接区p73与屏蔽层C21至少部分交叠。

也就是说，第三子连接区p73与屏蔽层C21构成屏蔽电容C2，对应的像素电路10的结构示意图如图13所示，并结合图12、图11a和图11c所示，该屏蔽电容C2的第一极板C21为屏蔽层C21，位于金属层MC中，该屏蔽电容C2的第二极板C22复用第三子连接区p73。

需要说明的是，第七晶体管T7为双栅结构的晶体管，有利于减小第七晶体管T7向第二晶体管T2的栅极的漏流，以保持第二晶体管T2的栅极电位的稳定性。

进一步地，在垂直于衬底基板sub所在平面的方向上，设置屏蔽层C21与第二子连接区p73(对应第三节点F3)至少部分交叠，形成屏蔽电容C2，以在第三扫描线SN2上的电平发生变化引起第三节点F3的电荷变化时，由于第三节点F3的电荷能够存储在屏蔽电容C2中，从而避免第三节点F3的电荷变化对第二晶体管T2的栅极电位的影响，保持第二晶体管T2的栅极电位的稳定性。

还需要说明的是，结合图12、图11c以及图11d所示，屏蔽电容C2的第一极板C21(位于金属层MC中的屏蔽层C21)通过其内部的连接点H4以及金属层M2中的连接结构K10与沿第二方向Y延伸的第一电源电压线PVDD电连接，接收恒定电压信号VPVDD。并且，在垂直于衬底基板sub所在平面的方向上，连接结构K10与第一电源电压线PVDD同层电连接。

图14示出了本申请实施例所提供的又一种显示面板的剖面结构示意图，如图14所示，该显示面板包括：

衬底基板sub；

有源层poly，位于衬底基板sub的一侧；

以及多层金属层，位于有源层poly背离衬底基板sub的一侧，多层金属层可以包括沿背离衬底基板sub的方向依次排布的金属层M1、金属层MC、金属层M2、金属层M3、金属层M4和金属层RE，不同金属层之间被绝缘层所隔离。

图15示出了本申请实施例所提供的又一种显示面板中，有源层poly、金属层M1、金属层MC和金属层M2组成的叠层的局部版图结构示意图，图16为该显示面板中，金属层M3、金属层M4和金属层RE组成的叠层的局部版图结构示意图，图17a-图17f进一步分别示出了该显示面板中各膜层的局部版图结构示意图，其中，图17a为有源层poly的局部版图结构示意图，图17b为金属层M1的局部版图结构示意图，图17c为金属层MC的局部版图结构示意图，图17d为金属层M2的局部版图结构示意图，图17e为金属层M3的局部版图结构示意图，图17f为金属层M4的局部版图结构示意图，图17g为金属层RE的局部版图结构示意图。

结合图15和图16所示，该显示面板包括多个子像素spx、多条第一扫描线S1和多条第一信号线N1，第一扫描线S1沿第一方向X延伸，第一信号线N1沿第二方向Y延伸，第一方向X和第二方向Y相交。

参考图14所示，子像素spx包括像素电路10和发光元件20，像素电路10用于驱动发光元件20发光。

如图15和图16所示，像素电路10包括第一晶体管T1和第二晶体管T2，第一晶体管T1的栅极与第一扫描线S1电连接，第一晶体管T1的第一极与第一信号线N1电连接，第一晶体管T1的第二极通过第一连接部L1与第二晶体管T2的第一极电连接，第二晶体管T2的第二极与发光元件20电连接。

其中，第一连接部L1位于有源层poly远离衬底基板sub的一侧。

需要说明的是，第二晶体管T2的第二极与发光元件20电连接包括第二晶体管T2的第二极与发光元件20直接电连接，或者，第二晶体管T2的第二极与发光元件20间接电连接，其中，第二晶体管T2的第二极与发光元件20间接电连接包括第二晶体管T2的第二极通过其他晶体管或开关与发光元件20电连接。

结合图15和图17b所示，第一扫描线S1可以位于金属层M1中。

结合图16和图17f所示，第一信号线N1可以位于金属层M4中。

结合图14、图15和图17d所示，第一连接部L1可以位于有源层poly远离衬底基板sub一侧的金属层M2中。

结合图15、图17a和图17b所示，有源层poly包括第一晶体管T1的沟道区p1，沿垂直于衬底基板sub所在平面的方向上，第一晶体管T1的沟道区p1和第一扫描线S1至少部分交叠，第一扫描线S1和第一晶体管T1的沟道区p1相交叠的部分为第一晶体管T1的栅极g1，使得第一晶体管T1的栅极g1与第一扫描线S1电连接。

结合图15、图16、图17a以及图17d-图17f所示，第一晶体管T1包括位于有源层poly的沟道区p1，以及与沟道区p1相连的第一极p11和第二极p12，第一晶体管T1的第一极p11依次通过位于金属层M2中的连接结构K1、位于金属层M3中的连接结构K2以及位于金属层M4中的连接结构J1和第一信号线N1电连接，从而实现第一晶体管T1与第一信号线N1的电连接。

结合图15、图17a和图17d所示，第一晶体管T1的第二极p12通过位于金属层M2中的第一连接部L1与第二晶体管T2的第一极p21电连接。

结合图15、图17a和图17b所示，有源层poly包括第二晶体管T2的沟道区p2，第二晶体管T2的栅极g2位于金属层M1中，在垂直于衬底基板sub所在平面的方向上，第二晶体管T2的栅极g2与第二晶体管T2的沟道区p2至少部分交叠。

结合图15、图17a和图17d所示，第二晶体管T2包括位于有源层poly的沟道区p2，以及与沟道区p2相连的第一极p21和第二极p22，第二晶体管T2的第一极p21通过位于金属层M2中的第一连接部L1与第一晶体管T1的第二极p12电连接，第二晶体管T2的第二极p22与发光元件20电连接。

由此可见，在本申请实施例所提供的显示面板中，由于第一晶体管T1的第一极p11与第一信号线N1电连接，第一晶体管T1的第二极p12通过第一连接部L1与第二晶体管T2的第一极p21电连接，第二晶体管T2的第二极p22与发光元件20电连接，且第一连接部L1位于有源层poly远离衬底基板sub的一侧，因此，第一信号线N1的信号可通过位于第一晶体管T1的第二极p12和第二晶体管T2的第一极p21之间且与有源层poly异层的第一连接部L1传输，如，第一连接部L1位于金属层，且该金属层不会和有源层poly形成不必要的晶体管，有利于缩小子像素的布局空间，从而便于适应高分辨率、高清晰度的显示需求。

需要强调的是，在图15和图17d中，只是以第一连接部L1位于金属层M2为例进行说明，但本申请对第一连接部L1具体位于有源层poly远离衬底基板sub一侧的哪一金属层并不做限定，例如，第一连接部L1还可以位于金属层M1、金属层MC、金属层M3或者金属层M4中。当显示面板还包括其他金属膜层时，第一连接部L1还可以位于其他金属层中，只要第一连接部L1不和其他金属层短路即可，在此不再进行穷举。

由前述已知，参考图7所示的像素电路10，第二晶体管T2可以为驱动晶体管Q2，第一扫描线S1可以为用于提供扫描信号VSP的扫描线SP；第一晶体管T1可以为偏置晶体管Q8，此时，第一信号线N1可以为用于提供初始化电压信号VDVH的初始化电压线；第一晶体管T1还可以为数据写入晶体管Q1，此时，第一信号线N1可以为用于提供数据信号Vdata的数据线ND；第一晶体管T1也可以为第一发光控制晶体管Q3，此时，第一信号线N1可以为用于提供阳极电源电压信号VPVDD的阳极电源电压线；第一晶体管T1还可以为其他通过第一节点F1向驱动晶体管Q2写入信号的晶体管，第一信号线N1相应地为提供写入信号的信号线。

需要说明的是，如图14所示，当第一信号线N1为数据线ND、初始化电压线或者阳极电源电压线时，第一信号线N1可以位于金属层M4中，也可以位于金属层M3中，还可以金属层M2中，或者位于显示面板其他可选的金属层中，只要不和其他信号线短路即可，具体视情况而定。

下面以第一晶体管T1为数据写入晶体管T1，第一信号线N1为用于提供数据信号Vdata的数据线ND，第二晶体管T2为驱动晶体管T2，第一扫描线S1为用于提供扫描信号VSP的扫描线SP为例，继续进行说明。

可选的，在本申请的一个实施例中，如图15、图16以及图17a-图17f所示，该显示面板还包括：

多条发光控制线EM，发光控制线EM沿第一方向X延伸；

多条第一电源电压线PVDD，第一电源电压线PVDD沿第二方向Y延伸；

像素电路10还包括第三晶体管T3和第四晶体管T4，第三晶体管T3的第一极p31与第一电源电压线PVDD电连接，第三晶体管T3的第二极p32与第二晶体管的第一极p21电连接，第四晶体管T4的第一极p41与第二晶体管T2的第二极p22电连接，第四晶体管T4的第二极p42与发光元件20电连接，第三晶体管T3的栅极g3和第四晶体管T4的栅极g4均与发光控制线EM电连接；

沿垂直于衬底基板sub所在平面的方向上，第一连接部L1和发光控制线EM部分交叠。

结合图15和图17b所示，发光控制线EM可以位于金属层M1中。

结合图15和图17d所示，第一电源电压线PVDD可以位于金属层M2中，但本申请对此并不做限定，第一电源电压线PVDD也可以位于金属层MC、金属层M3或者金属层M4中，或者，第一电源电压线PVDD也可以位于金属层M2、金属层M3、金属层M4、金属层MC中的至少两者中，此处不再赘述。

参考图5所示的像素电路10，第三晶体管T3可以为第一发光控制晶体管T3，第四晶体管T4可以为第二发光控制晶体管T4，第三晶体管T3的栅极和第四晶体管T4的栅极均与发光控制线EM电连接，接收发光控制信号VEM。

结合图15、图17a和图17b所示，有源层poly包括第三晶体管T3的沟道区p3，沿垂直于衬底基板sub所在平面的方向上，第三晶体管T3的沟道区p3和发光控制线EM至少部分交叠，发光控制线EM和第三晶体管T3的沟道区p3相交叠的区域为第三晶体管T3的栅极g3，使得第三晶体管T3的栅极g3和发光控制线EM电连接。

结合图15、图17a和图17d所示，第三晶体管T3包括位于有源层poly的沟道区p3，以及与沟道区p3相连的第一极p31和第二极p32，第三晶体管T3的第一极p31通过位于金属层M2中的连接结构K3与第一电源电压线PVDD电连接。

结合图15和图17a所示，第三晶体管T3的第二极p32在有源层poly直接与第二晶体管T2的第一极p21电连接。

结合图15、图17a和图17b所示，有源层poly包括第四晶体管T4的沟道区p4，沿垂直于衬底基板sub所在平面的方向上，第四晶体管T4的沟道区p4和发光控制线EM至少部分交叠，发光控制线EM和第四晶体管T4的沟道区p4相交叠的区域为第四晶体管T4的栅极g4，使得第四晶体管T4的栅极g4和发光控制线EM电连接。

如图15和图17a所示，第四晶体管T4包括位于有源层poly的沟道区p4，以及与沟道区p4相邻的第一极p41和第二极p42，第四晶体管T4的第一极p41与第二晶体管T2的第二极p22在有源层poly直接电连接。

结合图15、图16、图17a以及图17d-图17f所示，第四晶体管T4的第二极p42依次通过位于金属层M2中的连接结构K4、位于金属层M3中的连接结构K5以及位于金属层M4中的连接结构J2与发光元件20的阳极RE电连接。

如图15所示，沿垂直于衬底基板sub所在平面的方向上，第一连接部L1和发光控制线EM部分交叠，也就是说，在第一晶体管T1的第二极p12和第二晶体管T2的第一极p21通过第一连接部L1相连接的基础上，可以将发光控制线EM设置为在垂直于衬底基板sub所在平面的方向上与第一连接部L1交叠，从而节省子像素的布局空间，便于适应高分辨率、高清晰度的显示需求。

可选的，在本申请的一个实施例中，发光控制线EM位于第一金属层，第一连接部L1位于第二金属层，第二金属层位于第一金属层背离衬底基板sub一侧。

可以理解的是，发光控制线EM要和第三晶体管T3的栅极以及第四晶体管T4的栅极电连接，即要和第三晶体管T3的沟道区p3以及第四晶体管T4的沟道区p4在垂直于衬底基板sub所在平面的方向上相交叠，因此，发光控制线EM应相较于第一连接部L1更靠近有源层poly设置，也即第一连接部L1应相较于发光控制线EM更远离有源层poly设置。

可选的，参考图14所示，发光控制线EM位于第一金属层，第一金属层可以为金属层M1，第一连接部L1位于第二金属层，第二金属层可以为金属层M2，也可以为金属层M3或金属层M4，或者为显示面板其他可选的金属层，不再赘述。

可选的，在本申请的一个实施例中，如图15和图16，以及图17a-图17f所示，该显示面板还包括：

多条第二扫描线SN2和多条参考电压线Ref，第二扫描线SN2沿第一方向X延伸，Ref参考电压线沿第二方向Y延伸；

像素电路10还包括第五晶体管T5，第五晶体管T5的栅极g5与第二扫描线SN1电连接，第五晶体管T5的第一极p511与参考电压线Ref电连接，第五晶体管T5的第二极p522与第二晶体管T2的栅极电连接；

像素电路10还包括第六晶体管T6，第六晶体管T6的栅极g6与第一扫描线S1电连接，第六晶体管T6的第一极p61与参考电压线Ref电连接，第六晶体管T6的第二极p62与发光元件20电连接。

如图15和图17b所示，第二扫描线SN2可以位于金属层M1中。

如图15和图17d所示，与图2所示显示面板不同的是，该显示面板中，参考电压线Ref沿第二方向Y延伸。

如图15和图17d所示，参考电压线Ref可以位于金属层M2中，但本申请对此并不做限定，参考电压线Vref也可以位于金属层MC、金属层M3或金属层M4中，或者位于其他可选的金属层之中，此处不再赘述。

参考图5所示的像素电路10，第五晶体管T5可以为栅极初始化晶体管T5，第六晶体管T6可以为阳极初始化晶体管T6，第五晶体管T5的第一极和第六晶体管T6的第一极均与参考电压线Ref电连接，接收参考电压信号VRef。

结合图15、图17a和图17b所示，有源层poly包括第五晶体管T5的沟道区p5，在垂直于衬底基板sub所在平面的方向上，第五晶体管T5的沟道区p5和第二扫描线SN1至少部分交叠，第二扫描线SN1与第五晶体管T5的沟道区p5相交叠的区域为第五晶体管T5的栅极g5，使得第五晶体管T5的栅极g5与第二扫描线SN1电连接。

结合图15、图17a和图17d所示，第五晶体管T5包括位于有源层poly的沟道区p5，以及与沟道区p5相连的第一极p511和第二极p522，第五晶体管T5的第一极p511通过位于金属层M2中的连接结构K6与沿第二方向Y延伸的参考电压线Ref电连接。

结合图15、图17a、图17b和图17d所示，第五晶体管T5的第二极p522通过位于金属层M2中的连接结构K7与位于金属层M1中的第二晶体管T2的栅极g2电连接。

需要说明的是，结合图5所示的像素电路，以及图15、图17b和图17c所示的版图结构可以看到，位于金属层M1中的第二晶体管T2的栅极g2同时作为存储电容Cst的第一极板Cst1，存储电容Cst的第二极板Cst2位于金属层MC中，且存储电容Cst的第二极板Cst2内部设置有一个过孔H1，使得位于金属层M2中的连接结构K7可以通过该过孔H1与位于金属层M1中的第二晶体管T2的栅极g2电连接。

并且，结合图15、图17c和图17d所示，沿第一方向X排列的一行像素电路10中，各存储电容Cst的第二极板Cst2通过金属层MC中的连接线段X1相连接，同时，存储电容Cst的第二极板Cst2通过其内部的连接点H2和位于金属层M2中的连接结构K8与第一电源电压线PVDD电连接，因此，由沿第一方向X排列的一行存储电容Cst的第二极板Cst2及其相互连接的连接线段X1构成位于金属层MC中的辅助电源电压线PVDD1，和位于金属层M2中的第一电源电压线PVDD形成网格结构，从而有利于减小第一电源电压线PVDD上的电压降(IR Drop)，达到提升显示面板的显示均一性和降低功耗的目的。

结合图15、图17a和图17b所示，有源层poly包括第六晶体管T6的沟道区p6，沿垂直于衬底基板sub所在平面的方向上，第六晶体管T6的沟道区p6和第一扫描线S1至少部分交叠，第一扫描线S1和第六晶体管T6的沟道区p6相交叠的区域为第六晶体管T6的栅极g6，使得第六晶体管T6的栅极g6和第一扫描线S1电连接。

结合图15、图17a和图17d所示，第六晶体管T6包括位于有源层poly的沟道区p6，以及与沟道区p6相连的第一极p61和第二极p12，第六晶体管T6的第一极p61通过位于金属层M2中的连接结构K9与沿第二方向Y延伸的参考电压线Ref电连接。

结合图15、图17a、图17d-图17g所示，第六晶体管T6的第二极p62通过位于金属层M2中的连接结构K4、位于金属层M3中的连接结构K5以及位于金属层M4中的连接结构J2与发光元件20的阳极RE电连接。

参考图5所示的像素电路10，栅极初始化晶体管Q5可以为双栅晶体管，即第五晶体管T5可以为双栅晶体管，具体的，在本申请的一个实施例中，结合图15所示，第五晶体管T5可以包括第一子晶体管T51和第二子晶体管T52，其中，第一子晶体管T51的第一极为第五晶体管T5的第一极，第一子晶体管T51的第二极与第二子晶体管T52的第一极电连接，第二子晶体管T52的第二极为第五晶体管T5的第二极。

如图17a所示，有源层poly包括第一子沟道区p51、第二子沟道区p52和第一子连接区p53，第一子沟道区p51和第二子沟道区p52通过第一子连接区p53连接。

其中，结合图15、图17a和图17b所示，第一子沟道区p51为第一子晶体管T51的沟道区，在垂直于衬底基板sub所在平面的方向上，第一子沟道区p51与第二扫描线SN1至少部分交叠，第二扫描线SN1与第一子沟道区p51相交叠的区域为第一子晶体管T51的栅极g51，即在垂直于衬底基板sub所在平面的方向上，第一子沟道区p51与第一子晶体管T51的栅极g51至少部分交叠。

结合图15、图17a和图17b所示，第二子沟道区p52为第二子晶体管T52的沟道区，在垂直于衬底基板sub所在平面的方向上，第二子沟道区p52与第二扫描线SN1至少部分交叠，第二扫描线SN1与第二子沟道区p52相交叠的区域为第二子晶体管T51的栅极g52，即在垂直于衬底基板sub所在平面的方向上，第二子沟道区p52与第二子晶体管T52的栅极g52至少部分交叠。

如图17a所示，第一子晶体管T51包括第一子沟道区p51，以及与第一子沟道区p51相连的第一极p511和第二极522，第二子晶体管T52包括第二子沟道区p52，以及与第二子沟道区p52相连的第一极p521和第二极p522，第一子晶体管T51的第一极p511即为第五晶体管T5的第一极p511，第二子晶体管T52的第二极p522即为第五晶体管T5的第二极p522，第一子沟道区p51与第二子沟道区p52通过第一子连接区p53电连接，使得第一子晶体管T51的第二极p512与第二子晶体管T52的第一极p512电连接。

参考图5所示的像素电路10，栅极初始化晶体管T5中，第一子晶体管T51的第二极和第二子晶体管T52的第一极相连接的地方具有第二节点F2，对应图15和图17a所示，第五晶体管T5中，第一子晶体管T51的第二极p512和第二子晶体管T52的第一极p521通过第一子连接区p53连接，即第一子连接区p53对应第二节点F2。

可选的，结合图15和图17c所示，像素电路10还包括第一屏蔽层C11，在垂直于衬底基板sub所在平面的方向上，第一子连接区p53与第一屏蔽层C11至少部分交叠，即第一屏蔽层C11至少部分遮挡第二节点F2。

也就是说，第一子连接区p53与第一屏蔽层C11构成屏蔽电容C1，对应的像素电路结构如图8所示，并结合图15、图17a和图17c所示，该屏蔽电容C1的第一极板C11为第一屏蔽层C11，可以位于金属层MC中，该屏蔽电容C1的第二极板C12复用第一子连接区p53。

需要说明的是，第五晶体管T5为双栅结构的晶体管，有利于减小第五晶体管T5向第二晶体管T2的栅极的漏流，以保持第二晶体管T2的栅极电压的稳定性。

进一步地，在垂直于衬底基板sub所在平面的方向上，设置第一屏蔽层C11与第一子连接区p53(对应第二节点F2)至少部分交叠，形成屏蔽电容C1，以在第二扫描线SN1上的电平发生变化引起第二节点F2的电荷变化时，由于第二节点F2的电荷能够存储在屏蔽电容C1中，从而减小第二节点F2的电荷变化对第二晶体管T2的栅极电压的影响，保持第二晶体管T2的栅极电压的稳定性。

可以理解的是，屏蔽电容C1的第一极板C11(即第一屏蔽层C11)应接入恒定电压信号。

可选的，在本申请的一个实施例中，如图15、图17c和图17d所示，第一屏蔽层C11与参考电压线Ref电连接。

具体的，如图15、图17c和图17d所示，屏蔽电容C1的第一极板C11(即第一屏蔽层C11)位于金属层MC中，其通过位于金属层MC的连接点H3和位于金属层M2中的连接结构K11与沿第二方向Y延伸的参考电压线Ref电连接。并且，在垂直于衬底基板sub所在平面的方向上，连接结构K10与参考电压线Ref同层电连接，

此时，对应的像素电路结构如图18所示，结合图15、图17c和图17d可以看到，屏蔽电容C1的第一极板C11(即第一屏蔽层C11)接入参考电压线Ref提供的参考电压信号VRef，参考电压信号VRef为恒定电压信号。

可选的，在本申请的另一个实施例中，如图19、图20a和图21b所示，该显示面板还包括：

多条第一电源电压线PVDD，第一电源电压线PVDD沿第二方向Y延伸；

第一屏蔽层C11与第一电源电压线PVDD电连接。

图19为本申请实施例所提供给的再一种显示面板中，有源层poly、金属层M1、金属层MC和金属层M2组成的叠层的局部版图结构示意图，图20a进一步示出了该显示面板中金属层MC的局部版图结构示意图，图20b进一步示出了该显示面板中金属层M2的局部版图结构示意图。

与图15所示的显示面板不同的是，如图19、图20a和图20b所示，该显示面板中，第一屏蔽层C11不与沿第二方向Y延伸的参考电压线Ref电连接，而是和沿第二方向Y延伸的第一电源电压线PVDD电连接。

具体的，如图19、图20a和图20b所示，屏蔽电容C1的第一极板C11(即第一屏蔽层C11)位于金属层MC中，其通过金属层MC中的连接点H3和金属层M2中的连接结构K12与沿第二方向Y延伸的第一电源电压线PVDD电连接。并且，在垂直于衬底基板sub所在平面的方向上，连接结构K10与第一电源电压线PVDD同层电连接。

此时，对应的像素电路结构如图21所示，结合图19、图20a和图20b可以看到，屏蔽电容C1的第一极板C11(即第一屏蔽层C11)接入第一电源电压线PVDD提供的第一电源电压信号VPVDD，第一电源电压信号VPVDD为恒定电压信号。

需要说明的是，前述图2和图10所示的显示面板中，参考电压线(Ref/Ref1/Ref2)均沿第一方向X延伸，而图15、图16以及图19所示的显示面板中，参考电压线(Ref)沿第二方向X延伸，即对应沿第一方向X排列的一行像素电路10，只需对应设置沿第一方向X延伸的第一扫描线S1、第二扫描线SN1、发光控制线EM以及后续提到的第三扫描线SN2，从而缩短像素电路10沿第二方向Y的空间，有利于缩小子像素的布局空间，从而便于适应高分辨率、高清晰度的显示需求。

可选的，前述图2和图10所示的显示面板中的子像素可以为FHD(Full HighDefinition，)低频像素，图15、图16以及图19所示的显示面板中的子像素可以为WQHD(WideQuad High Definition)低频像素。

可选的，在本申请的一个实施例中，如图15、图16、图17a-图17g所示，该显示面板还包括：

多条第三扫描线SN2，第三扫描线SN2沿第一方向X延伸；

像素电路10还包括第七晶体管T7，第七晶体管T7的栅极g7与第三扫描线SN2电连接，第七晶体管T7的第一极p711与第二晶体管T2的第二极p22电连接，第七晶体管T7的第二极p722与第二晶体管T2的栅极g2电连接。

结合图15和图17b所示，第三扫描线SN2可以位于金属层M1中。

参考图18和图21所示的像素电路，第七晶体管T7可以为补偿晶体管T7。

结合图15、图17a和图17b所示，有源层poly包括第七晶体管T7的沟道区p7，在垂直于衬底基板sub所在平面的方向上，第七晶体管T7的沟道区p7和第三扫描线SN2至少部分交叠，第三扫描线SN2与第七晶体管T7的沟道区p7相交叠的区域为第七晶体管T7的栅极g7，使得第七晶体管T7的栅极g7与第三扫描线SN2电连接。

结合图15和图17a所示，第七晶体管T7包括位于有源层poly的沟道区p7，以及与沟道区p7相连的第一极p711和第二极p722，第七晶体管T7的第一极p711在有源层poly中与第二晶体管T2的第二极p22直接连接。

结合图15、图17a、图17b以及图17d所示，第七晶体管T7的第二极p722通过位于金属层M2中的连接结构K7和第二晶体管T2的栅极g2电连接。

参考图18和图21所示的像素电路，补偿晶体管T7可以为双栅晶体管，即第七晶体管T7可以为双栅晶体管，具体的，在本申请的一个实施例中，结合图15所示，第七晶体管T7可以包括第三子晶体管T71和第四子晶体管T72，其中，第三子晶体管T71的第一极为第七晶体管T7的第一极，第三子晶体管T71的第二极与第四子晶体管T72的第一极电连接，第四子晶体管T72的第二极为第七晶体管T7的第二极。

如图17a所示，有源层poly包括第三子沟道区p71、第四子沟道区p72和第二子连接区p73，第三子沟道区p71和第四子沟道区p72通过第二子连接区p73连接。

其中，结合图15、图17a和图17b所示，第三子沟道区p71为第三子晶体管T71的沟道区，在垂直于衬底基板sub所在平面的方向上，第三子沟道区p71与第三扫描线SN2至少部分交叠，第三扫描线SN2与第三子沟道区p71相交叠的区域为第三子晶体管T71的栅极g71，即在垂直于衬底基板sub所在平面的方向上，第三子沟道区p71与第三子晶体管T71的栅极g71至少部分交叠。

结合图15、图17a和图17b所示，第四子沟道区p72为第四子晶体管T52的沟道区，在垂直于衬底基板sub所在平面的方向上，第四子沟道区p72与第三扫描线SN2至少部分交叠，第三扫描线SN2与第四子沟道区p72相交叠的区域为第四子晶体管T72的栅极g72，即在垂直于衬底基板sub所在平面的方向上，第四子沟道区p72与第四子晶体管T72的栅极g72至少部分交叠。

如图17a所示，第三子晶体管T71包括第三子沟道区p71，以及与第三子沟道区p71相连的第一极p711和第二极722，第四子晶体管T72包括第四子沟道区p72，以及与第四子沟道区p72相连的第一极p711和第二极722，第三子晶体管T71的第一极p711即为第七晶体管T7的第一极p711，第四子晶体管T72的第二极p722即为第七晶体管T7的第二极p722，第三子沟道区p71与第四子沟道区p72通过第一子连接区p73电连接，使得第三子晶体管T71的第二极p712与第四子晶体管T72的第一极721通过第二子连接区p73电连接。

参考图18和图21所示的像素电路，补偿晶体管T7中，第三子晶体管T71和第四子晶体管T72相连接的地方具有第三节点F3，对应图15和图17a所示，第七晶体管T7中，第三子晶体管T71的第二极p712和第四子晶体管T72的第一极p721通过第二子连接区p73连接，即第二子连接区p73对应第三节点N3。

可选的，结合图15和图17c所示，像素电路10还包括第二屏蔽层C21，在垂直于衬底基板sub所在平面的方向上，第二子连接区p73与第二屏蔽层C21至少部分交叠，即第二屏蔽层C21至少部分遮挡第三节点F3。

也就是说，第三子连接区p73与第二屏蔽层C21构成屏蔽电容C2，对应的像素电路结构如图18或图21所示，并结合图15、图17a和图17c所示，该屏蔽电容C2的第一极板C21为第二屏蔽层C21，位于金属层MC中，该屏蔽电容C2的第二极板C22复用第三子连接区p73。

需要说明的是，第七晶体管T7为双栅结构的晶体管，有利于减小第七晶体管T7向第二晶体管T2的栅极的漏流，以保持第二晶体管T2的栅极电位的稳定性。

进一步地，在垂直于衬底基板sub所在平面的方向上，设置第二屏蔽层C21与第二子连接区p73(对应第三节点F3)至少部分交叠，形成屏蔽电容C2，以在第三扫描线SN2上的电平发生变化引起第三节点F3的电荷变化时，由于第三节点F3的电荷能够存储在屏蔽电容C2中，从而避免第三节点F3的电荷变化对第二晶体管T2的栅极电位的影响，保持第二晶体管T2的栅极电位的稳定性。

还需要说明的是，如图15、图17c以及图17d所示，位于金属层MC中的第二屏蔽层C21通过其内部的连接点H4以及位于金属层M2中的连接结构K10与沿第二方向Y延伸的第一电源电压线PVDD电连接，接收恒定电压信号VPVDD。并且，在垂直于衬底基板sub所在平面的方向上，连接结构K10与第一电源电压线PVDD同层电连接。

在上述任一实施例的基础上，可选的，在本申请的一个实施例中，结合图15和图16所示，多个像素电路10沿第一方向X和第二方向Y呈阵列排布，即多个像素电路10构成沿第一方向X排列的多列像素电路，以及沿第二方向Y排列的多行像素电路。

结合图15和图16所示，一列像素电路10与至少一条第一信号线N1电连接，第一信号线N1为数据线ND。

图22示出了本申请实施例所提供的一种显示面板的俯视示意图，如图22所示，该显示面板还包括：

显示区AA和至少部分围绕显示区AA的非显示区NA，非显示区NA包括沿第二方向Y位于显示区AA一侧的第一扇出区FA，第一扇出区FA包括多条扇出走线W1；

显示区AA包括第一显示区AA1和第二显示区AA2，第二显示区AA2沿第一方向X位于第一显示区AA1的至少一侧；第一显示区AA1和第二显示区AA2均包括多条第一信号线N1，第一信号线N1与扇出走线W1电连接，其中，第二显示区AA2中的第一信号线N1通过连接走线V1与扇出走线W1电连接；

连接走线V1位于显示区AA，且包括沿第一方向X延伸的第一连接线段V11和沿第二方向Y延伸的第二连接线段V12，第二连接线段V12与扇出走线W1电连接，第一连接线段V11与第二显示区AA2中的第一信号线N1电连接。

如图22所示，第一显示区AA1中的第一信号线N1直接延伸至第一扇出区FA的位置与第一扇出区FA中的扇出走线W1电连接，第二显示区AA2中的第一信号线N1通过位于显示区AA中的连接走线V1与第一扇出区FA中的扇出走线W1电连接。具体的，第二显示区AA2中的第一信号线N1先通过沿第一方向X延伸的第一连接线段V11，再通过沿第二方向Y延伸的第二连接线段V12与第一扇出区FA中的扇出走线W1电连接，如此，即实现部分扇出走线布局在显示区(Fanout in AA，FIAA)的设计，从而无需再在靠近显示面板左下边框和/或右下边框的位置布设扇出走线W1，有利于实现显示面板的窄边框，尤其是显示面板的下边框宽度S01可明显减小。

需要说明的是，图22中，第一显示区AA1和第二显示区AA2中的第一信号线N1的数量仅为示意，并不代表实际包含的第一信号线N1的数量。同理，第一扇出区FA中的扇出走线W1的数量也仅为示意，并不代表实际包含的扇出走线W1的数量。

如图22所示，第一显示区AA1位于显示面板的中间区域，第二显示区AA2位于第一显示区AA1沿第一方向X的至少一侧，即位于第一显示区AA1沿第一方向X的一侧或两侧，图22仅是以在第一显示区AA1的两侧均设置有第二显示区AA2为例进行说明。

如图22所示，该显示面板还包括引脚区PA，引脚区PA与控制芯片绑定连接，在实际应用时，引脚区PA将反折至显示面板的非出光面，以减小显示面板的下边框宽度。

还需要说明的是，如图22所示，第一连接线段V11和其沿第一方向X所经过的第一信号线N1的交叠关系并不代表两者电连接，事实上，沿第一方向X延伸的第一连接线段V11不能和其经过的第一信号线N1电连接，因此，沿第一方向X延伸的第一连接线段V11和沿第二方向Y延伸的第一信号线N1需位于不同的金属层。

实际上，考虑到显示面板的刻蚀均匀性和反射效果的均匀性，如图16和图17e所示，相邻两行像素电路10之间设置有一条沿第一方向X延伸的第一连接走线FIAA1，并如图23和图24所示，至少部分第一连接走线FIAA1包括第一连接线段V1，第一连接走线FIAA1位于金属层M3中。

并且，如图16和图17f所示，相邻两列像素电路10之间设置有一条沿第二方向Y延伸的第二连接走线FIAA2，并如图23和图24所示，至少部分第二连接走线FIAA2包括第二连接线段V2，第二连接走线FIAA2位于金属层M4中，第一信号线N1也位于金属层M4中。

在本申请的其他实施例中，第一连接走线FIAA1也可以位于金属层M4中，即第一连接线段V1也可以位于金属层M4中，此时，第二连接走线FIAA2和第一信号线N1可以位于金属层M3中，即第二连接线段V2也可以位于金属层M3中。

图23示出了图22中虚线框U1部分的版图结构示意图，具体为金属层M3、金属层M4和金属层RE组成的叠层的版图结构示意图，可以看到，对于第二显示区AA2中的一条第一信号线N11，该第一信号线N11与沿第一方向X延伸的第一连接走线V11电连接。

图24,示出了图22中虚线框U2部分的版图结构示意图，具体为金属层M3、金属层M4和金属层RE组成的叠层的版图结构示意图，可以看到，沿第一方向X延伸的第一连接走线V11与沿第二方向Y延伸的第二连接走线V12电连接，最终与第一扇出区FA中的扇出走线W1电连接。

并且，如图23所示，第一连接线段V11除包括沿第一方向X延伸的主体部外，还包括沿第二方向Y延伸的突出部R1，以通过该突出部R1和沿第二方向Y延伸的第一信号线N11电连接，具体的，该突出部R1通过金属层M3和金属层M4之间的过孔与沿第二方向Y延伸的第一信号线N1电连接。

如图23所示，沿垂直于衬底基板sub所在平面的方向上，第一信号线N11遮挡该突出部R1，使显示面板在外观上各处均匀，且对光线的反射效果也较为均匀，提高显示面板的显示均一性。

可以理解的是，沿第一方向X延伸的第一连接走线FIAA1并不是整条全部用于传输数据信号，而只是其中的第一连接线段V11用于传输数据信号，同理，沿第二方向Y延伸的第二连接走线FIAA2并不是整条全部用于传输数据信号，而只是其中的第二连接线段V12用于传输数据信号，因此，如图22和图23所示，该显示面板还包括多条沿第一方向X延伸的第一辅助线段V13和多条沿第二方向Y延伸的第二辅助线段V14，第一辅助线段V13与第一连接线段V11同层设置且与第一连接线段V11和第二连接线段V12绝缘，第二辅助线段V14与第二连接线段V12同层设置且与第二连接线段V12和第一连接线段V11绝缘。

也就是说，第一连接走线FIAA1中的第一辅助线段V13不用于传输数据信号，且第一辅助线段V13与第一连接线段V11同层设置，并与第一连接线段V11和第二连接线段V12绝缘。

同理，第二连接走线FIAA2中的第二辅助线段V14不用于传输数据信号，且第二辅助线段V14与第二连接线段V12同层设置，并与第一连接线段V11和第二连接线段V12绝缘。

如图22和图23所示，第一辅助线段V13与第一连接线段V11之间具有第一间隙D1，第二辅助线段V14与第二连接线段V12之间具有第二间隙D2。

可选的，在本申请的一个实施例中，如图14所示，发光元件20包括沿背离衬底基板sub的方向设置的阳极RE、发光层(未示出)和阴极(未示出)。

如图22和图23所示，沿垂直于衬底基板sub所在平面的方向上，阳极RE覆盖第一间隙D1和第二间隙D2。

也就是说，沿第一方向X延伸的第一连接走线FIAA1中的第一间隙D1(即断线位置)在垂直于衬底基板sub所在平面的方向上被发光元件20的阳极RE遮挡，且沿第二方向Y延伸的第二连接走线FIAA2中的第二间隙D2(即断线位置)在垂直于衬底基板sub所在平面的方向上也被发光元件20的阳极RE遮挡，由于金属可以反射光线而不透光，因此，显示面板在外观上各处均匀，且对光线的反射效果也较为均匀，从而避免显示面板中断线位置与其他位置在暗态下和显示状态下出现的可视性显示不均现象，提高显示面板的显示均一性。

需要说明的是，沿垂直于衬底基板sub所在平面的方向上，阳极RE覆盖第一间隙D1和第二间隙D2，是指第一间隙D1和第二间隙D2在衬底基板sub所在平面的正投影位于阳极RE在衬底基板sub所在平面的正投影范围内。

不过，第一连接走线FIAA1中不用于传输数据信号的第一辅助线段V13，还可以包括整条不用于传输数据信号的第一连接走线FIAA1，同理，第二连接走线FIAA2中不用于传输数据信号的第二辅助线段V14，还可以包括整条不用于传输数据信号的第二连接走线FIAA2。

可选的，在本申请的一个实施例中，如图15所示，该显示面板还包括：多条第一电源电压线PVDD，第一电源电压线PVDD位于显示区AA且沿第二方向Y延伸，第一电源电压线PVDD与发光元件20电连接。

具体的，第一电源电压线PVDD可以为阳极电源电压线，如图18或图21所示的像素电路，第一电源电压线PVDD与发光元件20的阳极RE电连接，提供阳极电源电压信号VPVDD。

如图25所示，该显示面板还包括：第二电源电压线PVEE，第二电源电压线PVEE位于非显示区NA且至少部分围绕显示区AA，第二电源电压线PVEE与发光元件20电连接。

具体的，第二电源电压线PVEE可以为阴极电源电压线，如图18或图21所示的像素电路，第二电源电压线PVEE与发光元件20的阴极电连接，提供阴极电源电压信号VPVEE。

可选的，在本申请的一个实施例中，如图25所示，沿第二方向Y排列的m条第一辅助线段V13中，m1条第一辅助线段V13与第一电源电压线PVDD电连接，m2条第一辅助线段V13与第二电源电压线PVEE电连接，其中，m、m1和m2均为整数，且2≤m≤10，2≤m1+m2≤M，1:9≤m1:m2≤9:1。

需要说明的是，在图25中，沿第一方向X延伸的线段均为第一连接走线FIAA1，其中，未标注三角形和圆形的线段为第一连接线段V11，标注有三角形的线段为第一辅助线段V13，且代表其与第一电源电压线PVDD电连接，标注有圆形的线段为第一辅助线段V13，且代表其与第二电源电压线PVEE电连接。

此时，沿第二方向Y排列的m条第一辅助线段V13可以组成一重复单元，沿第二方向Y重复排列。

可选的，m＝10，则m1:m2可以为1:9、2:8、3:7、4:6、5:5、4:6、3:7、2:8或1:9，即在沿第二方向Y排列的10条第一辅助线段V13中，可以有1、2、3、4、5、6、7、8或9条第一辅助线段V13与第一电源电压线PVDD电连接，相应地，可以有9、8、7、6、5、4、3、2或1条第一辅助线段V13与第二电源电压线PVEE电连接。

可选的，在本申请的其他实施例中，沿第二方向Y排列的所有的第一辅助线段V13也可以均与第一电源电压线PVDD电连接，或者均与第二电源电压线PVEE电连接，具体视情况而定。

由此可见，可将不用于传输数据信号沿第二方向Y排列的多条第一辅助线段V13按照一定比例连接至第一电源电压线PVDD和第二电源电压线PVEE(包括全部连接至第一电源电压线PVDD或全部连接至第二电源电压线PVEE)，从而使得多条第一辅助线段V13按照一定比例与第一电源电压线PVDD和第二电源电压线PVEE并联，形成第一电源电压线PVDD网格结构和第二电源电压线PVEE网格结构，有利于减小第一电源电压线PVDD和第二电源电压线PVEE上的电压降(IR Drop)，达到提升显示面板的显示均一性和降低功耗的目的。

可选的，在本申请的一个实施例中，如图25所示，沿第一方向X排列的n条第二辅助线段V14中，n1条第二辅助线段V14与第一电源电压线PVDD电连接，n2条第二辅助线段V14与第二电源电压线PVEE电连接，其中，n、n1和n2均为正整数，且2≤n≤10、2≤n1+n2≤N、1:9≤n1：n2≤9:1。

需要说明的是，在图25中，沿第二方向Y延伸的线段为交替排布的数据线ND和第二连接走线FIAA2，其中，未标注三角形和圆形的线段为数据线ND或第二连接线段V12；标注有三角形的线段为第二辅助线段V14，且代表其与第一电源电压线PVDD电连接；标注有圆形的线段为第二辅助线段V14，且代表其与第二电源电压线PVEE电连接。

此外，图25中，黑色实心圆点代表第二连接线段V12与第一连接线段V11和数据线ND电连接位点。

此时，沿第一方向X排列的n条第二辅助线段V14可以组成一重复单元，沿第一方向X重复排列。

可选的，n＝10，则n1:n2可以为1:9、2:8、3:7、4:6、5:5、4:6、3:7、2:8或1:9，即在沿第二方向Y排列的10条第一辅助线段V13中，可以有1、2、3、4、5、6、7、8或9条第一辅助线段V13与第一电源电压线PVDD电连接，相应地，可以有9、8、7、6、5、4、3、2或1条第一辅助线段V13与第二电源电压线PVEE电连接。

可选的，在本申请的其他实施例中，沿第一方向X排列的所有的第二辅助线段V14也可以均与第一电源电压线PVDD电连接，或者均与第二电源电压线PVEE电连接，具体视情况而定。

由此可见，可将不用于传输数据信号沿第一方向X排列的多条第二辅助线段V14按照一定比例连接至第一电源电压线PVDD和第二电源电压线PVEE(包括全部连接至第一电源电压线PVDD或全部连接至第二电源电压线PVEE)，从而使得多条第二辅助线段V14按照一定比例与第一电源电压线PVDD和第二电源电压线PVEE并联，形成第一电源电压线PVDD网格结构和第二电源电压线PVEE网格结构，有利于减小第一电源电压线PVDD和第二电源电压线PVEE上的电压降(IR Drop)，达到提升显示面板的显示均一性和降低功耗的目的。

可选的，在本申请的又一个实施例中，如图25所示，沿第二方向Y排列的m条第一辅助线段V13中，m1条第一辅助线段V13与第一电源电压线PVDD电连接，m2条第一辅助线段V13与第二电源电压线PVEE电连接，其中，m、m1和m2均为整数，且2≤m≤10，2≤m1+m2≤M，1:9≤m1：m2≤9:1。

并且，沿第一方向X排列的n条第二辅助线段V14中，n1条第二辅助线段V14与第一电源电压线PVDD电连接，n2条第二辅助线段V14与第二电源电压线PVEE电连接，其中，n、n1和n2均为正整数，且2≤n≤10、2≤n1+n2≤N、1:9≤n1：n2≤9:1。

此时，沿第二方向Y排列的m条第一辅助线段V13可以组成一重复单元，沿第二方向Y重复排列，且沿第一方向X排列的n条第二辅助线段V14可以组成一重复单元，沿第一方向X重复排列。

可选的，m＝10，则m1:m2可以为1:9、2:8、3:7、4:6、5:5、4:6、3:7、2:8或1:9，即在沿第二方向Y排列的10条第一辅助线段V13中，可以有1、2、3、4、5、6、7、8或9条第一辅助线段V13与第一电源电压线PVDD电连接，相应地，可以有9、8、7、6、5、4、3、2或1条第一辅助线段V13与第二电源电压线PVEE电连接。

可选的，n＝10，则n1:n2可以为1:9、2:8、3:7、4:6、5:5、4:6、3:7、2:8或1:9，即在沿第二方向Y排列的10条第一辅助线段V13中，可以有1、2、3、4、5、6、7、8或9条第一辅助线段V13与第一电源电压线PVDD电连接，相应地，可以有9、8、7、6、5、4、3、2或1条第一辅助线段V13与第二电源电压线PVEE电连接。

在本申请的其他实施例中，还可以所有沿第二方向Y排列的第一辅助线段V13均和第一电源电压线PVDD电连接，所有沿第一方向X排列的第二辅助线段V14均和第二电源电压线PVEE电连接。或者，所有沿第二方向Y排列的第一辅助线段V13均和第二电源电压线PVEE电连接，所有沿第一方向X排列的第二辅助线段V14均和第一电源电压线PVDD电连接。

当然，也可以所有的第一辅助线段V13和所有的第二辅助线段V14均与第一电源电压线PVDD电连接，或者均与第二电源电压线PVEE电连接，具体视情况而定。

由此可见，可将不用于传输数据信号沿第二方向Y排列的多条第一辅助线段V13，以及不用于传输数据信号沿第一方向X排列的多条第二辅助线段V14，均按照一定比例连接至第一电源电压线PVDD和第二电源电压线PVEE(包括全部连接至第一电源电压线PVDD或全部连接至第二电源电压线PVEE)，从而使得多条第二辅助线段V14按照一定比例与第一电源电压线PVDD和第二电源电压线PVEE并联，形成第一电源电压线PVDD网格结构和第二电源电压线PVEE网格结构，有利于减小第一电源电压线PVDD和第二电源电压线PVEE上的电压降(IR Drop)，达到提升显示面板的显示均一性和降低功耗的目的。

需要说明的是，如图26所示，第一辅助线段V13除包括沿第一方向X延伸的主体部外，还可以包括沿第二方向Y延伸的突出部R2，以通过该突出部R2和沿第二方向Y延伸的第二辅助线段V14电连接，具体的，该突出部R2通过金属层M3和金属层M4之间的过孔和沿第二方向Y延伸的第二辅助线段V14电连接。

如图26所示，沿垂直于衬底基板sub所在平面的方向上，第二辅助线段V14遮挡该突出部R2，使显示面板在外观上各处均匀，且对光线的反射效果也较为均匀，提高显示面板的显示均一性。

还需要说明的是，第一辅助线段V13、第二辅助线段V14和第一电源电压线PVDD在显示区AA进行电连接，第一辅助线段V13、第二辅助线段V14和第二电源电压线PVEE在非显示区NA进行电连接。

可选的，在本申请的一个实施例中，如图15、图16、图17d和图17f所示，显示面板还包括：

多条第一电源电压线PVDD，第一电源电压线PVDD位于显示区AA且沿第二方向Y延伸，第一电源电压线PVDD与发光元件20电连接。

多条电源电压辅助线PVDD2，电源电压辅助线PVDD2沿第一方向X延伸；

电源电压辅助线PVDD2与第一连接线段V11同层设置，且与第一电源电压线PVDD异层设置；

电源电压辅助线PVDD2与第一电源电压线PVDD电连接。

如图15和图17d所示，第一电源电压线PVDD可以位于金属层M2中。

如图16和图17e所示，第一连接走线FIAA1可以位于金属层M3中，即第一连接线段V11可以位于金属层M3中，电源电压辅助线PVDD2与第一连接线段V11同层设置，即电源电压辅助线PVDD2也可以位于金属层M3中。

具体的，如图17d和图17e所示，电源电压辅助线PVDD2通过金属层M3中的连接点I1和金属层M2中的连接点I2与第一电源电压线PVDD电连接点连接。

此时，异层设置的第一电源电压线PVDD和辅助电源电压线PVDD2形成网格结构，从而有利于减小第一电源电压线PVDD上的电压降(IR Drop)，达到提升显示面板的显示均一性和降低功耗的目的。

需要说明的是，如图26所示，第一辅助线段V13除包括沿第一方向X延伸的主体部外，还可以包括沿第二方向Y延伸的延伸部R3，从而可以在显示区AA中和同层设置的辅助电源电压线PVDD2电连接，进而和异层设置的第一电源电压线PVDD电连接。

对于第二辅助线段V14，其可以先通过第一辅助线段V13中沿第二方向Y延伸的突出部R2和第一辅助线段V13电连接，进而通过第一辅助线段V13沿第二方向Y延伸的延伸部R3，从而可以在显示区AA中和同层设置的辅助电源电压线PVDD2电连接，进而和异层设置的第一电源电压线PVDD电连接。

可选的，在本申请的一个实施例中，如图16和图17e所示，电源电压辅助线PVDD2包括沿第二方向Y延伸的突出部R4。

如图15、图17a、图17b和图17d所示，第五晶体管T5的第二极p522与第二晶体管T2的栅极g2通过第二连接部(即前述连接结构K7)电连接。

第二连接部K7位于有源层poly远离衬底基板sub的一侧，突出部R4位于第二连接部K7远离衬底基板sub的一侧。

沿垂直于衬底基板sub所在平面的方向上，突出部R4与第二连接部K7至少部分交叠。

具体的，结合图17d和图17e所示，第二连接部K7在衬底基板sub所在平面的正投影位于突出部R3在衬底基板sub所在平面的正投影范围内。

如图17d和图17e所示，第二连接部K7可以位于金属层M2中，突出部R3可以位于金属层M3中，且突出部R3与辅助电源电压线PVDD2同层电连接，辅助电源电压线PVDD2又与位于金属层M2中的第一电源电压线PVDD电连接，即突出部R3连接固定电位信号VPVDD。

需要说明的是，如图14所示，发光元件20包括沿背离衬底基板sub的方向设置的阳极RE、发光层(未示出)和阴极(未示出)。

结合图15、图16、图17b和图17d所示，第二连接部K7与第二晶体管T2的栅极g2电连接，并如图21所示的像素电路，第二晶体管T2的栅极为第四节点F4，即第二连接部K7与第四节点F4等电位。

结合图15、图16、图17d、图17e和图17g所示，在垂直于衬底基板sub所在平面的方向上，突出部R4位于第二连接部K7和阳极RE之间，从而可以避免阳极RE电位变化对第四节点F4的干扰，保持第四节点F4电位的稳定性，也即保持第二晶体管T2的栅极电位的稳定性，提高显示效果。

本申请实施例还提供了一种显示装置，如图27所示，该显示装置100包括上述任一实施例所提供的显示面板200。由于显示面板200已在前述各实施例中进行了详细地阐述，此处不再赘述。

该显示装置100可以是例如触摸显示屏、手机、平板计算机、笔记本电脑、电纸书或电视等任何具有显示功能的电子设备。

本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (21)

1.一种显示面板，其特征在于，包括：

衬底基板；

有源层，位于所述衬底基板的一侧；

多个子像素、多条第一扫描线和多条第一信号线，所述第一扫描线沿第一方向延伸，所述第一信号线沿第二方向延伸，所述第一方向和所述第二方向相交；

所述子像素包括像素电路和发光元件，所述像素电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述第一扫描线电连接，所述第一晶体管的第一极与所述第一信号线电连接，所述第一晶体管的第二极通过第一连接部与所述第二晶体管的第一极电连接，所述第二晶体管的第二极与所述发光元件电连接；

所述第一连接部位于所述有源层远离所述衬底基板的一侧。

2.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多条发光控制线，所述发光控制线沿所述第一方向延伸；

多条第一电源电压线，所述第一电源电压线沿所述第二方向延伸；

所述像素电路还包括第三晶体管和第四晶体管，所述第三晶体管的第一极与所述第一电源电压线电连接，所述第三晶体管的第二极与所述第二晶体管的第一极电连接，所述第四晶体管的第一极与所述第二晶体管的第二极电连接，所述第四晶体管的第二极与所述发光元件电连接，所述第三晶体管的栅极和所述第四晶体管的栅极均与所述发光控制线电连接；

沿垂直于所述衬底基板所在平面的方向上，所述第一连接部和所述发光控制线部分交叠。

3.根据权利要求2所述的显示面板，其特征在于，所述发光控制线位于第一金属层，所述第一连接部位于第二金属层，所述第二金属层位于所述第一金属层背离所述衬底基板一侧。

4.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多条第二扫描线和多条参考电压线，所述第二扫描线沿所述第一方向延伸，所述参考电压线沿所述第一方向延伸；

所述像素电路还包括第五晶体管，所述第五晶体管的栅极与所述第二扫描线电连接，所述第五晶体管的第一极与所述参考电压线电连接，所述第五晶体管的第二极与所述第二晶体管的栅极电连接；

所述像素电路还包括第六晶体管，所述第六晶体管的栅极与所述第一扫描线电连接，所述第六晶体管的第一极与所述参考电压线电连接，所述第六晶体管的第二极与所述发光元件电连接。

5.根据权利要求4所述的显示面板，其特征在于，所述第五晶体管包括第一子晶体管和第二子晶体管；

所述第一子晶体管的第一极为所述第五晶体管的第一极，所述第一子晶体管的第二极与所述第二子晶体管的第一极电连接，所述第二子晶体管的第二极为所述第五晶体管的第二极；

所述有源层包括第一子沟道区、第二子沟道区和第一子连接区，所述第一子沟道区和所述第二子沟道区通过所述第一子连接区连接；

在垂直于所述衬底基板所在平面的方向上，所述第一子沟道区与所述第一子晶体管的栅极至少部分交叠，所述第二子沟道区与所述第二子晶体管的栅极至少部分交叠，所述第一子连接区与所述参考电压线至少部分交叠。

6.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多条第二扫描线、多条第一参考电压线和多条第二参考电压线，所述第二扫描线、所述第一参考电压线和所述第二参考电压线均沿所述第一方向延伸；

所述像素电路还包括第五晶体管，所述第五晶体管的栅极与所述第二扫描线电连接，所述第五晶体管的第一极与所述第一参考电压线电连接，所述第五晶体管的第二极与所述第二晶体管的栅极电连接；

所述像素电路还包括第六晶体管，所述第六晶体管的栅极与所述第一扫描线电连接，所述第六晶体管的第一极与所述第二参考电压线电连接，所述第六晶体管的第二极与所述发光元件电连接。

7.根据权利要求6所述的显示面板，其特征在于，所述显示面板还包括：

多条第三参考电压线和多条第四参考电压线，所述第三参考电压线和所述第四参考电压线均沿所述第二方向延伸；

所述第三参考电压线与所述第一参考电压线电连接，所述第四参考电压线与所述第二参考电压线电连接。

8.根据权利要求6所述的显示面板，其特征在于，所述第五晶体管包括第一子晶体管和第二子晶体管；

所述第一子晶体管的第一极为所述第五晶体管的第一极，所述第一子晶体管的第二极与所述第二子晶体管的第一极电连接，所述第二子晶体管的第二极为所述第五晶体管的第二极；

所述有源层包括第一子沟道区、第二子沟道区和第一子连接区，所述第一子沟道区和所述第二子沟道区通过所述第一子连接区连接；

在垂直于所述衬底基板所在平面的方向上，所述第一子沟道区与所述第一子晶体管的栅极至少部分交叠，所述第二子沟道区与所述第二子晶体管的栅极至少部分交叠，所述第一子连接区与所述第二参考电压线至少部分交叠。

9.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多条第二扫描线和多条参考电压线，所述第二扫描线沿所述第一方向延伸，所述参考电压线沿所述第二方向延伸；

所述像素电路还包括第五晶体管，所述第五晶体管的栅极与所述第二扫描线电连接，所述第五晶体管的第一极与所述参考电压线电连接，所述第五晶体管的第二极与所述第二晶体管的栅极电连接；

所述像素电路还包括第六晶体管，所述第六晶体管的栅极与所述第一扫描线电连接，所述第六晶体管的第一极与所述参考电压线电连接，所述第六晶体管的第二极与所述发光元件电连接。

10.根据权利要求9所述的显示面板，其特征在于，所述第五晶体管包括第一子晶体管、第二子晶体管；

所述第一子晶体管的第一极为所述第五晶体管的第一极，所述第一子晶体管的第二极与所述第二子晶体管的第一极电连接，所述第二子晶体管的第二极为所述第五晶体管的第二极；

所述有源层包括第一子沟道区、第二子沟道区和第一子连接区，所述第一子沟道区和所述第二子沟道区通过所述第一子连接区连接；

所述像素电路还包括第一屏蔽层；

在垂直于所述衬底基板所在平面的方向上，所述第一子沟道区与所述第一子晶体管的栅极至少部分交叠，所述第二子沟道区与所述第二子晶体管的栅极至少部分交叠，所述第一子连接区与所述第一屏蔽层至少部分交叠。

11.根据权利要求10所述的显示面板，其特征在于，所述第一屏蔽层与所述参考电压线电连接。

12.根据权利要求10所述的显示面板，其特征在于，所述显示面板还包括：

多条第一电源电压线，所述第一电源电压线沿所述第二方向延伸；

所述第一屏蔽层与所述第一电源电压线电连接。

13.根据权利要求1所述的显示面板，其特征在于，多个所述像素电路沿所述第一方向和所述第二方向呈阵列排布，一列所述像素电路与至少一条所述第一信号线电连接；

所述显示面板还包括：

显示区和至少部分围绕所述显示区的非显示区，所述非显示区包括沿所述第二方向位于所述显示区一侧的第一扇出区，所述第一扇出区包括多条扇出走线；

所述显示区包括第一显示区和第二显示区，所述第二显示区沿所述第一方向位于所述第一显示区的至少一侧；所述第一显示区和所述第二显示区均包括多条所述第一信号线，所述第一信号线与所述扇出走线电连接，其中，所述第二显示区中的所述第一信号线通过连接走线与所述扇出走线电连接；

所述连接走线位于所述显示区，且包括沿所述第一方向延伸的第一连接线段和沿所述第二方向延伸的第二连接线段，所述第二连接线段与所述扇出走线电连接，所述第一连接线段与所述第二显示区中的所述第一信号线电连接。

14.根据权利要求13所述的显示面板，其特征在于，所述显示面板还包括多条沿所述第一方向延伸的第一辅助线段和多条沿所述第二方向延伸的第二辅助线段，所述第一辅助线段与所述第一连接线段同层设置且与所述第一连接线段和所述第二连接线段绝缘，所述第二辅助线段与所述第二连接线段同层设置且与所述第二连接线段和所述第一连接线段绝缘。

15.根据权利要求14所述的显示面板，其特征在于，所述发光元件包括沿背离所述衬底基板的方向设置的阳极、发光层和阴极；

所述第一辅助线段与所述第一连接线段之间具有第一间隙，所述第二辅助线段与所述第二连接线段之间具有第二间隙；

沿垂直于所述衬底基板所在平面的方向上，所述阳极覆盖所述第一间隙和所述第二间隙。

16.根据权利要求14所述的显示面板，其特征在于，所述显示面板还包括：多条第一电源电压线，所述第一电源电压线位于所述显示区且沿所述第二方向延伸，所述第一电源电压线与所述发光元件电连接；

第二电源电压线，所述第二电源电压线位于所述非显示区且至少部分围绕所述显示区，所述第二电源电压线与所述发光元件电连接；

沿所述第二方向排列的m条所述第一辅助线段中，m1条所述第一辅助线段与所述第一电源电压线电连接，m2条所述第一辅助线段与所述第二电源电压线电连接，其中，m、m1和m2均为整数，且2≤m≤10，2≤m1+m2≤m，1:9≤m1：m2≤9:1；

和/或，沿所述第一方向排列的n条所述第二辅助线段中，n1条所述第二辅助线段与所述第一电源电压线电连接，n2条所述第二辅助线段与所述第二电源电压线电连接，其中，n、n1和n2均为正整数，且2≤n≤10，2≤n1+n2≤N，1:9≤n1：n2≤9:1。

17.根据权利要求13所述的显示面板，其特征在于，所述显示面板还包括：

多条第一电源电压线，所述第一电源电压线位于所述显示区且沿所述第二方向延伸，所述第一电源电压线与所述发光元件电连接；

多条电源电压辅助线，所述电源电压辅助线沿所述第一方向延伸；

所述电源电压辅助线与所述第一连接线段同层设置，且与所述第一电源电压线异层设置；

所述电源电压辅助线与所述第一电源电压线电连接。

18.根据权利要求17所述的显示面板，其特征在于，

所述电源电压辅助线包括沿第二方向延伸的突出部；

所述第五晶体管的第二极与所述第二晶体管的栅极通过第二连接部电连接；

所述第二连接部位于所述有源层远离所述衬底基板的一侧，所述突出部位于所述第二连接部远离所述衬底基板的一侧；

沿垂直于所述衬底基板所在平面的方向上，所述突出部与所述第二连接部至少部分交叠。

19.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括：

多条第三扫描线，所述第三扫描线沿所述第一方向延伸；

所述像素电路还包括第七晶体管，所述第七晶体管的栅极与所述第三扫描线电连接，所述第七晶体管的第一极与所述第二晶体管的第二极电连接，所述第七晶体管的第二极与所述第二晶体管的栅极电连接。

20.根据权利要求19所述的显示面板，其特征在于，所述第七晶体管包括第三子晶体管和第四子晶体管；

所述第三子晶体管的第一极为所述第七晶体管的第一极，所述第三子晶体管的第二极与所述第四子晶体管的第一极电连接，所述第四子晶体管的第二极为所述第七晶体管的第二极；

所述有源层包括第三子沟道区、第四子沟道区和第二子连接区，所述第三子沟道区和所述第四子沟道区通过所述第二子连接区连接；

所述像素电路还包括第二屏蔽层；

在垂直于所述衬底基板所在平面的方向上，所述第三子沟道区与所述第三子晶体管的栅极至少部分交叠，所述第四子沟道区与所述第四子晶体管的栅极至少部分交叠，所述第二子连接区与所述第二屏蔽层至少部分交叠。

21.一种显示装置，其特征在于，包括权利要求1-20任一项所述的显示面板。

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