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CN116406223A - 制造半导体器件的方法 - Google Patents

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CN116406223A
CN116406223A CN202310005949.XA CN202310005949A CN116406223A CN 116406223 A CN116406223 A CN 116406223A CN 202310005949 A CN202310005949 A CN 202310005949A CN 116406223 A CN116406223 A CN 116406223A
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material layer
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崔大焕
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

一种制造半导体器件的方法包括：通过在衬底上交替堆叠栅极层和层间绝缘层来形成堆叠结构；以及形成在竖直方向上穿过堆叠结构的沟道结构，其中，形成沟道结构包括：通过蚀刻堆叠结构形成开口；形成覆盖开口的侧表面的栅极绝缘层；在栅极绝缘层上形成可变电阻材料层；通过对可变电阻材料层执行等离子体处理工艺或退火工艺来改变可变电阻材料层的区域中的氧空位浓度；形成覆盖可变电阻材料层并填充开口的至少一部分的芯绝缘图案；以及在芯绝缘图案上形成焊盘图案。

Description

制造半导体器件的方法
相关申请的交叉引用
本申请要求于2022年1月4日在韩国知识产权局提交的韩国专利申请No.10-2022-0000680的优先权，其公开内容通过引用整体并入本文中。
技术领域
一些示例实施例涉及制造或制作半导体器件的方法和/或半导体器件。
背景技术
在需要数据存储的数据存储系统中，需要或期望能够存储大容量数据的半导体器件。因此，正在研究增加半导体器件的数据存储容量的方法。例如，作为用于增加半导体器件的数据存储容量的方法，已经提出了包括三维布置的存储单元代替二维布置的存储单元的半导体器件。
发明内容
一些示例实施例可以提供一种制造具有改进的电特性和/或简化的制造过程的半导体器件的方法。
备选地或附加地，一些示例实施例可以提供一种具有改进的电特性和简化的制造过程的半导体器件和/或包括该半导体器件的数据存储系统。
根据一些示例实施例，一种制造半导体器件的方法包括：通过在衬底上交替堆叠栅极层和层间绝缘层来形成堆叠结构；以及形成在竖直方向上穿过堆叠结构的沟道结构，其中，形成沟道结构包括：通过蚀刻堆叠结构形成开口；形成至少覆盖开口的侧表面的栅极绝缘层；在栅极绝缘层上形成可变电阻材料层；通过对可变电阻材料层执行等离子体处理工艺或退火工艺之一或两者来改变可变电阻材料层的区域中的氧空位浓度；在执行等离子体处理工艺和退火工艺之一或两者之后，形成覆盖可变电阻材料层并填充开口的至少一部分的芯绝缘图案；在芯绝缘图案上形成焊盘图案。
根据一些示例实施例，一种制造半导体器件的方法包括：通过在衬底上交替堆叠栅极层和层间绝缘层来形成堆叠结构；以及形成在竖直方向上穿过堆叠结构的沟道结构。形成沟道结构包括：通过蚀刻堆叠结构形成开口；形成至少覆盖开口的侧表面的栅极绝缘层；形成可变电阻材料层，可变电阻材料层在栅极绝缘层上并包括第一区和第二区；改变第一区的第一子区或第二区的第二子区中的氧空位浓度；形成填充开口的至少一部分的芯绝缘图案；以及在芯绝缘图案上形成焊盘图案。
根据一些示例实施例，一种制造半导体器件的方法包括：通过在衬底上交替堆叠栅极层和层间绝缘层来形成堆叠结构；以及形成在竖直方向上穿过堆叠结构的沟道结构。形成沟道结构包括：通过蚀刻堆叠结构形成开口；在开口中形成栅极绝缘层；形成填充开口并接触栅极绝缘层的可变电阻材料封盖层；蚀刻可变电阻材料封盖层的中心区，以形成沿栅极绝缘层的侧表面延伸并距栅极绝缘层的侧表面具有特定厚度的可变电阻材料层；通过对可变电阻材料层执行等离子体处理工艺或退火工艺之一或两者来改变可变电阻材料层的区域中的氧空位浓度；在执行等离子体处理工艺或退火工艺之一或两者之后，形成覆盖可变电阻材料层并填充开口的至少一部分的芯绝缘图案；在芯绝缘图案上形成焊盘图案。
根据一些示例实施例，一种半导体器件包括：衬底；栅电极，在竖直方向上堆叠在衬底上并彼此间隔开；以及开口中的沟道结构，所述开口在竖直方向上穿过栅电极。沟道结构包括与开口的侧表面间隔开的芯绝缘图案、在开口的侧表面处接触栅电极的栅极绝缘层、以及在栅极绝缘层和芯绝缘图案之间的可变电阻材料层。可变电阻材料层包括：具有第一浓度的氧空位的沟道区；以及具有比第一浓度小的第二浓度的氧空位的数据存储区，其中，沟道区与栅极绝缘层接触并沿栅极绝缘层的侧表面延伸，并且数据存储区与芯绝缘图案接触并沿芯绝缘图案的侧表面延伸。
根据一些示例实施例，一种数据存储系统包括：半导体存储器件，包括下衬底、下衬底上的包括电路元件的下结构、下结构上的上结构、电连接到电路元件的输入/输出焊盘；以及控制器，通过输入/输出焊盘电连接到半导体存储器件，并且被配置为控制半导体存储器件，其中，半导体存储器件包括：上衬底；栅电极，在竖直方向上堆叠在上衬底上并彼此间隔开；以及开口中的沟道结构，所述沟道结构在竖直方向上穿过栅电极。沟道结构包括与开口的侧表面间隔开的芯绝缘图案、在开口的侧表面处接触栅电极的栅极绝缘层、以及在栅极绝缘层和芯绝缘图案之间的可变电阻材料层。可变电阻材料层包括：具有第一浓度的氧空位的沟道区；以及具有比第一浓度小的第二浓度的氧空位的数据存储区，其中，沟道区与栅极绝缘层接触并沿栅极绝缘层的侧表面延伸，并且数据存储区与芯绝缘图案接触并沿芯绝缘图案的侧表面延伸。
附图说明
根据结合附图给出的以下详细描述，将更清楚地理解本发明构思的以上和其他方面、特征和优点，在附图中：
图1是根据各种示例实施例的半导体器件的示意平面图。
图2是根据各种示例实施例的半导体器件的示意截面图。
图3是根据各种示例实施例的半导体器件的一部分的局部放大图。
图4A至图4D是示出了根据各种示例实施例的半导体器件的可变电阻材料层中的氧空位浓度的图。
图5A是根据各种示例实施例的半导体器件的一部分的局部放大图。
图5B是示出了根据各种示例实施例的半导体器件的可变电阻材料层中的氧空位浓度的图。
图6A和图6B是示出了根据各种示例实施例的半导体器件的一部分的局部放大图。
图7至图9是根据各种示例实施例的半导体器件的示意截面图。
图10A至图11B是示出了根据各种示例实施例的制造半导体器件的方法的流程图。
图12至图23是示出了根据各种示例实施例的制造半导体器件的方法的示意图。
图24是示意性地示出了根据各种示例实施例的包括半导体器件的数据存储系统的图。
图25是示意性地示出了根据各种示例实施例的包括半导体器件的数据存储系统的透视图。
图26是示意性地示出了根据各种示例实施例的半导体封装的截面图。
具体实施方式
在下文中，将参考附图描述本发明构思的各种示例实施例。
图1是根据各种示例实施例的半导体器件的示意平面图。
图2是根据各种示例实施例的半导体器件的示意截面图。图2示出了沿着图1的线I-I′截取的截面图。
图3是根据各种示例实施例的半导体器件的一部分的局部放大图。图3示出了图2的部分“A”的放大图。
参考图1至图3，半导体器件100可以包括含有下衬底10的第一结构1和含有上衬底101的第二结构2。第二结构2可以设置在第一结构1上。第一结构1可以是设置有半导体器件100的外围电路区的区域或与之相对应，并且外围电路区可以包括列解码器、行解码器、页缓冲器、其他外围电路、冗余电路等中的一种或多种。第二结构2可以是设置有半导体器件100的存储单元的区域，并且可以包括栅电极130、沟道结构CH等。半导体器件100可以是或可以包括外围上单元(COP)半导体器件；然而，示例实施例不限于此。
第一结构1可以包括下衬底10、在下衬底10上限定有源区15a的器件隔离层15s、设置在下衬底10上的电路元件20、电连接到电路元件20的下互连结构30、以及下绝缘层40。
下衬底10可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体中的一种或多种。下衬底10可以被提供为体晶片或外延层。下衬底10可以是掺杂的，例如，可以较轻地掺杂有硼、砷或磷中的一种或多种；然而，示例实施例不限于此。下衬底10可以设置在上衬底101下方。器件隔离层15s可以设置在下衬底10中，并且包括诸如硼、磷或砷中的一种或多种的杂质的源/漏区22可以设置在有源区15a的一部分中。
电路元件20可以各自包括晶体管，例如包括源/漏区22、电路栅极介电层24和电路栅电极26的平面晶体管。源/漏区22可以在有源区15a中设置在电路栅电极26的两侧上。电路栅极介电层24可以设置在有源区15a和电路栅电极26之间。间隔物层28可以设置在电路栅电极26的两侧上。电路栅电极26可以包括例如材料层，诸如钨(W)、钛(Ti)、钽(Ta)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、多晶硅或金属半导体化合物中的一种或多种。
下互连结构30可以电连接到电路元件20。下互连结构30可以包括下接触部32和下互连部34。下接触部32的一部分可以在Z方向上延伸，以连接到源/漏区22。下接触部32可以将设置在不同高度上的下互连部34彼此电连接。下互连结构30可以包括导电材料，例如诸如钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钴(Co)、钼(Mo)、钌(Ru)等中的一种或多种的金属材料。由诸如氮化钨(WN)、钛(Ti)、氮化钛(TiN)等中的一种或多种的材料形成的阻挡层可以设置在下互连结构30的底表面和侧表面上。可以对构成下互连结构30的下接触部32和下互连部34的层数和布置进行各种改变。下互连部34的至少一部分可以包括焊盘层，其中从第二结构2向下延伸的多个贯通接触插塞直接连接到该焊盘层。在一些示例实施例中，多个贯通接触插塞可以设置为穿过在第二结构2的堆叠结构ST中形成的贯通区。
下绝缘层40可以设置为覆盖下衬底10、电路元件20和下互连结构30。下绝缘层40可以由诸如氧化硅和/或氮化硅之类的绝缘材料形成。下绝缘层40可以包括多个绝缘层。下绝缘层40可以包括由氮化硅形成的蚀刻停止层。
第二结构2可以包括：在第一结构1上的上衬底101、包括间隔开并堆叠在上衬底101上的栅电极130的堆叠结构ST、穿过堆叠结构ST并使栅电极130分离的第一分离图案MS、穿过堆叠结构ST的沟道结构CH、在第一分离图案MS之间使栅电极130中的上栅电极130U分离的第二分离图案SS、以及设置在堆叠结构ST上的位线180。第二结构2还可以包括：栅电极130与之交替堆叠并形成堆叠结构ST的一部分的层间绝缘层120、以及布置在沟道结构CH和位线180之间的接触插塞170和上绝缘层191和192。
上衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体中的一种或多种。上衬底101可以包括例如具有N型或P型导电性的多晶硅层。上衬底101可以包括接触沟道结构CH的杂质区。
栅电极130可以堆叠在上衬底101上以在Z方向上彼此间隔开，并且可以形成堆叠结构ST的一部分。栅电极130可以在X方向上延伸。栅电极130可以包括形成地选择晶体管的栅极的下栅电极130L、形成多个存储单元的存储栅电极130M、以及形成串选择晶体管的栅极的上栅电极130U。构成存储单元的存储栅电极130M的数量可以根据半导体器件100的容量来确定。在一些示例实施例中，构成串选择晶体管的栅电极的数量可以是一个或两个或更多个，并且构成地选择晶体管的栅电极的数量可以是一个或两个或更多个。
栅电极130可以竖直地间隔开并堆叠在上衬底101上，并且尽管未示出，但可以在Y方向上延伸不同的长度以形成阶梯结构或台阶结构。栅电极130可以具有焊盘区，在焊盘区中，栅电极130中的下栅电极由于阶梯结构而延伸为比栅电极130中的上栅电极长。栅极接触插塞可以通过栅电极130的焊盘区连接到栅电极130。在一些示例实施例中，栅极接触插塞可以通过穿过设置在堆叠结构ST中的贯通区的贯通接触插塞来电连接到第一结构1的电路元件20。
栅电极130可以被布置为通过在X方向上延伸的第一分离图案MS而在Y方向上彼此分离。一对第一分隔图案MS之间的栅电极130可以形成一个存储块，但是存储块的范围不限于此。栅电极130可以分别包括第一层和第二层。第一层可以覆盖第二层的上表面和下表面，并且可以在沟道结构CH和第二层之间延伸。第一层可以包括诸如氧化铝(AlO)等的高k材料，并且第二层可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)或氮化钨(WN)中的至少一种。在一些示例实施例中，栅电极130可以包括多晶硅和/或金属半导体化合物。
层间绝缘层120可以设置在栅电极130之间，并且可以形成堆叠结构ST。类似于栅电极130，层间绝缘层120可以在Z方向上彼此间隔开，并且可以设置为在X方向上延伸。层间绝缘层120可以包括诸如氧化硅之类的绝缘材料。层间绝缘层120的一部分可以具有不同的厚度。例如，层间绝缘层120中的最上方层间绝缘层120的厚度可以大于其他层间绝缘层120中的每一个的厚度。
第一分离图案MS可以设置为在Z方向上穿过堆叠结构ST的栅电极130，并在X方向上延伸。在Y方向上相邻的第一分离图案MS可以设置为彼此平行。第一分离图案MS可以在Z方向上完全穿过堆叠结构ST的栅电极130，以接触上衬底101。第一分离图案MS可以由绝缘材料(例如，氧化硅)形成。在一些示例实施例中，每个第一分离图案MS可以包括：包括导电材料并接触上衬底101的芯图案、以及覆盖芯图案的侧表面并包括绝缘材料的分离绝缘图案。
如图1所示，沟道结构CH可以形成存储单元串，并且可以设置为在形成行和列的同时彼此间隔开。沟道结构CH可以设置为在第一分离图案MS之间形成栅格图案，或者可以设置为在一个方向上形成Z字形形状。沟道结构CH可以设置在沿Z方向穿过堆叠结构ST的开口OP中。沟道结构CH可以具有柱状形状，并且可以具有根据纵横比随着接近上衬底101而在宽度上变窄的倾斜侧表面。沟道结构CH可以具有锥形柱轮廓。
每个沟道结构CH可以包括栅极绝缘层141、可变电阻材料层142、芯绝缘图案145和焊盘图案149。可变电阻材料层142可以形成为环形形状，以覆盖或围绕芯绝缘图案145的外侧表面。栅极绝缘层141可以形成为环形形状，以覆盖或围绕可变电阻材料层142的外侧表面。可以从栅电极130的侧表面顺序地设置栅极绝缘层141、可变电阻材料层142和芯绝缘图案145。例如，栅极绝缘层141可以在开口OP的侧表面上与栅电极130接触，芯绝缘图案145可以与开口OP的侧表面间隔开，并且可变电阻材料层142可以设置在栅极绝缘层141和芯绝缘图案145之间。
栅极绝缘层141可以设置在栅电极130和可变电阻材料层142之间。栅极绝缘层141可以沿着开口OP的侧表面延伸。栅极绝缘层141可以从低于下栅电极130L的高度延伸到高于上栅电极130U的高度。栅极绝缘层141的上表面可以与焊盘图案149的上表面共面或基本上共面。栅极绝缘层141可以由氧化硅或掺杂的氧化硅(例如，氮掺杂的氧化硅)形成。
可变电阻材料层142可以覆盖芯绝缘图案145的侧表面和下表面，并且可以与上衬底101接触。可变电阻材料层142可以形成为包括过渡金属氧化物的单层，并且可以包括具有不同氧空位浓度的区域。例如，可变电阻材料层142可以包括具有第一浓度的氧空位的第一区142a(对应于存储单元晶体管的“沟道区”，并且在下文中被称为“沟道区”)以及具有不同于第一浓度的第二浓度的氧空位的第二区142b(对应于存储单元晶体管的“数据存储区”，并且在下文中被称为“数据存储区”)。第二浓度可以低于第一浓度。如本文中所使用的，“氧空位”可以指在不存在氧原子的氧化物晶体中以原子晶格为晶胞的点，例如点缺陷。氧空位浓度可以指示在没有氧的氧化物晶格中以每体积晶胞的空位为单位的浓度。
可变电阻材料层142的沟道区142a中的氧空位浓度可以大于可变电阻材料层142的数据存储区142b中的氧空位浓度。沟道区142a可以与栅极绝缘层141接触，并且数据存储区142b可以与芯绝缘图案145接触。在附图中，为了便于说明，示出了沟道区142a和数据存储区142b之间的线，但是沟道区142a和数据存储区142b之间的界面可以不存在。由于沟道区142a和数据存储区142b可以是由相同材料形成的区域，因此它们之间的电阻可以相对低于由于在由不同材料形成的沟道区142a和数据存储区142b之间形成的界面而引起的接触电阻。
可变电阻材料层142的沟道区142a的下部可以与上衬底101接触。由于如上所述可变电阻材料层142的沟道区142a对应于存储单元晶体管的沟道区，因此在可变电阻材料层142和栅极绝缘层141之间可以不设置另一沟道层。例如，可变电阻材料层142可以与栅极绝缘层141接触，而不在可变电阻材料层142和栅极绝缘层141之间插入多晶硅层。例如，可变电阻材料层142的沟道区142a可以不包括多晶硅。可变电阻材料层142的沟道区142a可以是可变电阻材料层142的一部分经过等离子体处理工艺和/或退火工艺以增加氧空位浓度的区域。退火工艺可以是或可以包括热退火工艺和/或激光退火工艺。由于可变电阻材料层142的一部分可以被后处理以改变电特性，并且可以用作存储单元晶体管的沟道区142a，因此可以省略形成包括与可变电阻材料层142不同的材料的另一沟道层的操作。来自于退火工艺和/或等离子体处理工艺，可以减少制造时间，和/或改善产量和/或可靠性和/或效率。
可变电阻材料层142的数据存储区142b可以是可变电阻材料层142的一部分经过等离子体处理工艺和/或退火工艺以减小氧空位浓度的区域。
可变电阻材料层142的数据存储区142b可以根据操作半导体器件100的设置状态和重置状态而具有不同的电阻。例如，在字线WL中，编程操作可以断开(OFF)所选字线WLa并且可以导通(ON)未选字线WLb1和WL1b2。在这种情况下，由图3中的附图标记CP指示的电流可以顺序地沿如下部分流动：沟道区142a的面向位于所选字线WLa上方的第一未选字线WLb1的一部分、数据存储区142b的面向所选字线WLa的一部分、以及沟道区142a的面向位于所选字线WLa下方的第二未选字线WLb2的一部分。由图3中的附图标记CP指示的虚线可以指示编程操作期间的电流。例如，编程操作期间的电流CP可以沿沟道区142a的面向第一未选字线WLb1的一部分流动，可以转移到面向所选字线WLa的数据存储区142b，可以转移到沟道区142a的面向第二未选字线WLb2的一部分，并且可以沿沟道区142a的一部分流动。随着电流沿面向所选字线WLa的数据存储区142b流动，可以改变数据存储区142b的电阻，并且数据存储区142b的面向所选字线WLa的一部分可以处于设置状态。通过这样的编程操作，可以局部降低数据存储区142b的面向所选字线WLa的一部分的电阻。
与编程操作类似，擦除操作可以断开所选字线WLa，并且可以断开未选字线WLb1和WLb2，但是可以在与上述编程操作期间的电流相反的方向上流动电流以改变磁场，以将数据存储区142b的面向所选字线WLa的一部分改变为重置状态。由于擦除操作，数据存储区142b的面向所选字线WLa的一部分的电阻可以局部增加。
例如，可变电阻材料层142可以包括氧化铪(HfO)、氧化锌(ZnO)、氧化铟(InO)、氧化镓(GaO)、氧化锡(SnO)、氧化铜(CuO)、氧化钼(MoO)、氧化铪硅(HSO)、氧化铪锌(HZO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化铟锡(ITO)、氧化铟镓锌(IGZO)或氧化铟锡锌(ITZO)中的至少一种。
芯绝缘图案145可以具有在竖直方向(Z)上延伸的棱柱形状或圆柱形状。芯绝缘图案145可以设置在包括沟道结构CH的中心的区域中。芯绝缘图案145的上表面可以与焊盘图案149接触。芯绝缘图案145可以由氧化硅、氮化硅或氮氧化硅中的至少一种形成。
焊盘图案149可以设置在芯绝缘图案145上，并且可以与可变电阻材料层142的上部接触。焊盘图案149可以将可变电阻材料层142电连接到位线180。焊盘图案149可以由掺杂多晶硅(例如，具有N型导电性的掺杂多晶硅)形成。
第二分离图案SS可以在X方向上在第一分离图案MS之间延伸。第二分离图案SS可以在Z方向上穿过栅电极130中的上栅电极130U，以在Y方向上将它们彼此分离。可以在一些示例实施例中对由第二分离图案SS分离的上栅电极130U的数量和/或厚度进行各种改变。由第二分离图案SS分离的上栅电极130U可以形成不同的串选择线。第二分离图案SS可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。
接触插塞170可以设置在沟道结构CH和位线180之间。接触插塞170可以分别连接到沟道焊盘149。接触插塞170可以连接到位线180。接触插塞170可以在Z方向上穿过上绝缘层191和192(例如，第一上绝缘层191和第二上绝缘层192)中的至少一个。在一些示例实施例中，连接到接触插塞170的多个螺柱可以进一步设置在一个沟道结构CH和一条位线180之间。
接触插塞170可以包括导电图案和覆盖导电图案的侧表面和底表面的阻挡层。阻挡层可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)中的至少一种。导电图案可以包括金属材料，例如，钨(W)、钛(Ti)、铜(Cu)、钴(Co)、铝(A1)或其合金中的至少一种。在一些示例实施例中，接触插塞170可以形成为多个插塞结构。
位线180可以设置在堆叠结构ST和沟道结构CH上，并且可以在Y方向上延伸。位线180可以通过贯通接触插塞电连接到第一结构1的电路元件20。位线180可以电连接到可变电阻材料层142。
位线180可以包括导电图案和覆盖导电图案的侧表面和底表面的阻挡层。阻挡层可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)中的至少一种。导电图案可以包括金属材料，例如，钨(W)、钛(Ti)、铜(Cu)、钴(Co)、铝(A1)或其合金中的至少一种。
上绝缘层191和192可以设置在堆叠结构ST上。上绝缘层191和192可以包括顺序地堆叠在堆叠结构ST上的第一上绝缘层191和第二上绝缘层192。上绝缘层191和192可以由绝缘材料(例如，氧化硅)形成。
图4A至图4D是示出了根据各种示例实施例的半导体器件的可变电阻材料层中的氧空位浓度的图。
参考图4A，可变电阻材料层142可以具有以阶梯分布(例如，以分段线性分布)改变浓度的氧空位浓度。例如，可变电阻材料层142在宽度方向上的氧空位浓度可以在从栅极绝缘层141朝向芯绝缘图案145的方向上以阶梯分布减小。例如，可变电阻材料层142的沟道区142a可以具有第一浓度C1的氧空位，并且可变电阻材料层142的数据存储区142b可以具有比第一浓度C1低的第二浓度C2的氧空位。第一浓度C1可以是根据沟道区142a的厚度变化的恒定浓度，并且第二浓度C2可以是根据数据存储区142b的厚度变化的恒定浓度。
参考图4B和图4C，可变电阻材料层142可以具有逐渐变化(例如，以多项式或指数方式或分段多项式或指数方式减小)的氧空位浓度，并且可变电阻材料层142的数据存储区142b中的氧空位浓度可以低于可变电阻材料层142的沟道区142a中的氧空位浓度。
参考图4B，例如，可变电阻材料层142的沟道区142a中的氧空位浓度可以随着沟道区142a接近栅极绝缘层141而增加，并且数据存储区142b中的氧空位浓度可以随着数据存储区142b接近芯绝缘图案145而减小。例如，在沟道区142a中，沟道区142a的与栅极绝缘层141相邻的一部分的氧空位浓度可以高于沟道区142a的与数据存储区142b相邻的一部分的氧空位浓度。例如，在数据存储区142b中，数据存储区142b的与沟道区142a相邻的一部分的氧空位浓度可以高于数据存储区142b的与芯绝缘图案145相邻的一部分的氧空位浓度。
参考图4C，例如，可变电阻材料层142的沟道区142a的氧空位浓度可以随着沟道区142a接近栅极绝缘层141而减小，并且数据存储区142b的氧空位浓度可以随着数据存储区142b接近芯绝缘图案145而增加。例如，在沟道区142a中，沟道区142a的与栅极绝缘层141相邻的一部分的氧空位浓度可以高于沟道区142a的与数据存储区142b相邻的一部分的氧空位浓度。例如，在数据存储区142b中，数据存储区142b的与沟道区142a相邻的一部分的氧空位浓度可以低于数据存储区142b的与芯绝缘图案145相邻的一部分的氧空位浓度。
参考图4D，可变电阻材料层142可以具有持续变化的氧空位浓度。例如，在可变电阻材料层142中，氧空位浓度可以从沟道区142a到数据存储区142b逐渐减小。因此，与沟道区142a相比，数据存储区142b可以具有较低的氧空位浓度。
图5A是根据各种示例实施例的半导体器件的一部分的局部放大图。
图5B是示出了根据各种示例实施例的半导体器件的可变电阻材料层中的氧空位浓度的图。
参考图5A和图5B，可变电阻材料层142的数据存储区142b可以包括与沟道区142a相邻的第一数据存储区142b1和与芯绝缘图案145相邻的第二数据存储区142b2。第一数据存储区142b1可以具有比沟道区142a的第一浓度C1低的第二浓度C2的氧空位，并且第二数据存储区142b2可以具有比第一浓度C1低并比第二浓度C2高的第三浓度C3的氧空位。在图5B中，可变电阻材料层142被示出为具有以阶梯分布改变浓度的氧空位浓度，但是可变电阻材料层142可以具有逐渐变化的氧空位浓度，如图4B和图4C所示，或者可以具有持续变化的氧空位浓度，如图4D所示。
图6A和图6B是示出了根据各种示例实施例的半导体器件的一部分的局部放大图。图6A和图6B示出了与由图2的部分“B”指示的区域相对应的区域。
参考图6A，沟道结构CHa还可以包括外延层107。外延层107可以设置为在沟道结构CHa的下端上接触上衬底101，并且可以与至少一个栅电极130的侧表面相邻设置。外延层107可以设置在上衬底101的凹陷区中。外延层107的上表面可以高于下栅电极130L的上表面，并且可以低于下栅电极130L上的栅电极130的下表面，但是本发明构思不限于至此。外延层107可以通过外延层107的上表面连接到可变电阻材料层142。绝缘层109还可以设置在外延层107和与外延层107相邻的下栅电极130L之间。
参考图6B，半导体器件100还可以包括沿上衬底101的上表面设置的第一水平导电层102和沿第一水平导电层102的上表面延伸的第二水平导电层103。第一水平导电层102和第二水平导电层103可以设置在上衬底101和堆叠结构ST之间。第一水平导电层102的至少一部分和第二水平导电层103的至少一部分可以由具有N型导电性的多晶硅形成。第一水平导电层102可以穿过沟道结构CHb下方的栅极绝缘层141，并且可以与可变电阻材料层142的侧表面接触。
图7至图9是根据各种示例实施例的半导体器件的示意截面图。
参考图7，半导体器件100A的栅电极130可以包括分别与沟道结构CH相邻的第一栅极部131和与第一隔离图案MS相邻的第二栅极部132。第一栅极部131可以围绕沟道结构CH的侧表面。
第一栅极部131可以由掺杂多晶硅形成，并且第二栅极部132可以由金属半导体化合物(例如，WSi、TiSi等中的一种或多种)、金属氮化物(例如，WN、TiN等)和/或金属(例如，W等)形成。
每个栅电极130可以包括第一栅极部131和第二栅极部132，以改善栅电极130的电特性。因此，在一些示例实施例中，可以提供具有改善的电特性的半导体器件。
参考图8，在半导体器件100B中，第二结构2的堆叠结构ST可以包括下堆叠结构和在下堆叠结构上的上堆叠结构，并且沟道结构CHc可以包括分别穿过下堆叠结构的下沟道结构和穿过上堆叠结构的上沟道结构。上沟道结构的可变电阻材料层142和下沟道结构的可变电阻材料层142可以彼此连接。在连接区中，栅极绝缘层141和可变电阻材料层142可以分别弯曲。例如，可变电阻材料层142的侧表面可以包括由于连接区中的宽度差而引起的弯曲部，并且侧斜率可以改变。示例实施例是堆叠结构为双堆叠结构的情况，并且本发明构思还可以包括可以为双堆叠结构或更多堆叠结构的多堆叠结构。此外，弯曲部下方的栅电极130的数量可以与弯曲部上方的栅电极的数量相同、或大于或小于弯曲部上方的栅电极的数量。
参考图9，半导体器件100C的第一结构1和第二结构2可以通过接合结构彼此接合而无需其它粘合层。半导体器件100C的第二结构2被示出为竖直地反向图2的半导体器件100的第二结构2。半导体器件100C还可以包括上接合焊盘165和下接合焊盘65。第二结构2还可以包括第三上绝缘层193。上接合焊盘165可以通过上接合过孔163电连接到位线180，并且下接合焊盘65可以通过下过孔63电连接到电路元件20。下接合焊盘65和上接合焊盘165可以分别包括例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)，或它们的组合。下接合焊盘65和上接合焊盘165可以用作用于接合第一结构1和第二结构2的接合层。此外，下接合焊盘65和上接合焊盘165可以提供第一结构1和第二结构2之间的电连接路径。下焊盘65和上焊盘165可以通过铜(Cu)到铜(Cu)接合来接合。作为铜到铜接合的备选或附加，第一结构1和第二结构2可以通过介电到介电接合来接合。介电到介电接合可以形成例如第三上绝缘层193和下绝缘层40中的每一个的一部分，并且可以是通过围绕上接合焊盘165和下接合焊盘65的介电层的接合。
图10A至图11B是示出了根据各种示例实施例的制造半导体器件的方法的流程图。
图12至图23是示出了根据各种示例实施例的制造半导体器件的方法的示意图。
参考图10A、图10B和图12，可以在下衬底10上形成包括电路元件20和下互连结构30的第一结构1，可以在第一结构1上形成上衬底101，可以在上衬底101上交替堆叠牺牲层110和层间绝缘层120(S10)，并且可以形成穿过牺牲层110和层间绝缘层120的开口OP(S21)。
首先，可以在下衬底10中形成器件隔离层15s，并且可以在有源区15a上顺序地形成电路栅极介电层24和电路栅电极26。可以通过例如浅沟槽隔离(STI)工艺来形成器件隔离层15s。电路栅极介电层24可以由氧化硅形成，并且电路栅电极26可以形成为多晶硅层或金属半导体化合物层中的至少一种，但不限于此。接着，可以在电路栅极介电层24的两个侧壁和电路栅电极26的两个侧壁上形成间隔物层28，并且可以在有源区15a中形成源/漏区22。在一些示例实施例中，间隔物层28可以形成为多层。源/漏区22可以通过执行离子注入工艺和/或原位掺杂沉积工艺形成；然而，示例实施例不限于此。
下互连结构30的下接触部32和下互连部34可以通过部分地形成下绝缘层40、蚀刻去除其一部分并在其中填充导电材料来形成，或者可以通过沉积导电材料、图案化该导电材料并用下绝缘层40的一部分填充通过图案化去除的一部分来形成。
下绝缘层40可以形成为多个绝缘层。下绝缘层40可以在形成下互连结构30的每个操作中部分地形成，并且可以进一步部分地形成在最上方下互连部34上，以最终制备为覆盖电路元件20和下互连结构30。
上衬底101可以由例如多晶硅形成。构成上衬底101的多晶硅可以包括在多晶硅的沉积期间可以被注入和/或可以被结合的杂质。
牺牲层110可以通过后续工艺部分地被栅电极130(参考图2)替换。牺牲层110可以由与层间绝缘层120的材料不同的材料形成，并且可以由能够利用在特定蚀刻条件下针对层间绝缘层120的蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅或氮化硅中的至少一种形成，并且牺牲层110可以由与层间绝缘层120的材料不同的材料形成，所述材料选自硅、氧化硅、碳化硅和氮化硅。
牺牲层110可以被称为“栅极层”，并且当牺牲层110包括多晶硅时，包括多晶硅的栅极层可以用作栅电极，并且可以省略用随后的栅电极130替换牺牲层110的过程。在一些示例实施例中，层间绝缘层120的厚度可以并非都相同。可以对层间绝缘层120和牺牲层110的厚度和/或构成层间绝缘层120和牺牲层110的层数从所示出的那些进行各种改变。可以通过堆叠牺牲层110和层间绝缘层120来形成初步堆叠结构。在形成初步堆叠结构之后，可以形成穿过牺牲层110中的上牺牲层110的一部分的第二分离图案MS2。
可以通过各向异性地蚀刻初步堆叠结构来形成开口OP。由于初步堆叠结构的高度，开口OP的侧表面可以相对于上衬底101的上表面倾斜。
参考图10B、图11A、图13A和图14，可以形成覆盖开口OP的侧表面的栅极绝缘层141(S22)，并且可以形成可变电阻材料层142P(S23)。并且形成可变电阻材料层142P(S23)可以包括形成第一可变电阻材料层142_1(S23A)和在第一可变电阻材料层142_1上形成第二可变电阻材料层142_2(S23B)。
栅极绝缘层141可以形成为共形地覆盖开口OP的侧表面和下表面。栅极绝缘层141甚至可以部分地形成在比最上方层间绝缘层120高的高度上。在对栅极绝缘层141的下部进行部分开口之后，可以共形地形成第一可变电阻材料层142_1和第二可变电阻材料层142_2。第一可变电阻材料层142_1可以与上衬底101接触，并且可以与栅极绝缘层141接触。第一可变电阻材料层142_1和第二可变电阻材料层142_2可以由相同的材料形成，并且可以通过例如执行原子层沉积(ALD)工艺形成。第一可变电阻材料层142_1和第二可变电阻材料层142_2可以例如同时和/或在相同的工艺腔中形成；然而，示例实施例不限于此。尽管为了便于描述将第一可变电阻材料层141_1和第二可变电阻材料层142_2示出为相应层，但是可以基本上形成为单层(142P)。
参考图10B、图11B、图13B和图14，可以形成覆盖开口OP的侧表面的栅极绝缘层141(S22)，并且可以形成可变电阻材料层142P(S23)。并且形成可变电阻材料层142P(S23)可以包括形成填充开口OP并接触栅极绝缘层141的可变电阻材料封盖层142′(S23A′)，以及蚀刻可变电阻材料封盖层142′(S23B′)。栅极绝缘层141可以形成为共形地覆盖开口OP的侧表面和下表面。栅极绝缘层141甚至可以部分地形成在比最上方层间绝缘层120高的高度上。在对栅极绝缘层141的下部进行部分开口之后，例如，可以执行化学气相沉积(CVD)工艺或溅射工艺以形成可变电阻材料封盖层142′。可变电阻材料封盖层142′可以填充开口OP，并且可以在开口OP中与栅极绝缘层141接触。可以刻蚀可变电阻材料封盖层142′的中心区，以形成沿栅极绝缘层141的侧表面延伸并且距栅极绝缘层141的侧表面具有特定厚度的可变电阻材料层142P。特定厚度可以是预定的，或者备选地可以是动态地或可变地确定的。
如在图13A和图14中，如上所述的在执行下面的后处理过程之前形成可变电阻材料层142P的方法可以包括图13A和图14的制造过程，或者可以包括图13B和图14的制造过程。
参考图10B和图14，可以对可变电阻材料层142P执行等离子体处理工艺PP以改变可变电阻材料层142P的一部分中的氧空位浓度(S24)，以形成包括沟道区142a和数据存储区142b的可变电阻材料层142。可以使用包括氧(O2)、氢(H2)、硅烷(SiH4)、氩(Ar)等中的一种或多种的源气体来执行等离子体处理工艺PP。例如，可以执行使用氩(Ar)的等离子体处理工艺PP，其能够减小可变电阻材料层142P的表面的一部分中的氧空位浓度。由此，可以形成沟道区142a中的氧空位浓度相对低于数据存储区142b中的氧空位浓度的结构。
例如，代替等离子体处理工艺PP或除了等离子体处理工艺PP之外，可以执行退火工艺以改变可变电阻材料层142P的一部分中的氧空位浓度。例如，可以执行退火工艺以减小从可变电阻材料层142P的表面开始的区域中的氧空位浓度。退火工艺可以是或可以包括热退火工艺和/或激光退火工艺。
例如，一起参考图13A，在形成第一可变电阻材料层142_1和形成第二可变电阻材料层142_2之前，可以对第一可变电阻材料层142_1执行等离子体处理工艺PP和/或退火工艺以改变氧空位浓度。此后，在形成第二可变电阻材料层142_2之后，可以执行或可以不执行附加的等离子体处理工艺PP和/或附加的退火工艺。
可变电阻材料层142的宽度方向上的氧空位浓度的变化(例如，氧空位浓度轮廓或氧空位浓度分布)可以例如通过能量色散X射线光谱(EDS)、X射线光电子能谱(XPS)、二次离子质谱(SIMS)、卢瑟福背散射(RBS)、拉曼光谱、莫特-肖特基阻抗谱、X射线晶体学(XRD)等中的一种或多种来确定。
参考图10B和图16至图19，可以形成芯绝缘图案145以覆盖可变电阻材料层142并填充开口OP的至少一部分(S25)。形成芯绝缘图案145(S25)可以包括形成第一芯绝缘层145A、分别从第一芯绝缘层145A和可变电阻材料层142的上部部分地去除第一芯绝缘层145A和可变电阻材料层142、用第二芯绝缘层145B填充开口OP、以及通过从第一芯绝缘层145A和第二芯绝缘层145B的上部部分地去除第一芯绝缘层145A和第二芯绝缘层145B来形成芯绝缘图案145。
首先，第一芯绝缘层145A可以形成为共形地覆盖开口OP中的可变电阻材料层142的内侧表面。接着，可以从第一芯绝缘层145A和可变电阻材料层142的上部部分地去除第一芯绝缘层145A和可变电阻材料层142，以与栅极绝缘层141的上端相比，降低第一芯绝缘层145A和可变电阻材料层142的上端的高度。接着，第二芯绝缘层145B可以填充开口OP的未填充的空间。取决于工艺条件，可以看到第一芯绝缘层145A和第二芯绝缘层145B之间的界面，但可能无法清楚地区分。接着，可以执行诸如化学机械平坦化工艺和/或回蚀工艺之类的平坦化工艺，以去除第二芯绝缘层145B的覆盖栅极绝缘层141的上端的一部分。可以通过从第一芯绝缘层145A和第二芯绝缘层145B的上部部分地去除第一芯绝缘层145A和第二芯绝缘层145B来在开口OP中形成用于形成后续焊盘图案149的空间。
参考图10A、图10B、图20和图21，可以在芯绝缘图案145上形成焊盘图案149(S26)。形成焊盘图案149(S26)可以包括在芯绝缘图案145上形成封盖材料层149P、以及执行诸如化学机械平坦化工艺和/或回蚀工艺之类的平坦化工艺以去除封盖材料层149P的设置在栅极绝缘层141的上端上的一部分。在平坦化工艺期间，也可以去除栅极绝缘层141的在最上方层间绝缘层120上的一部分。因此，可以形成穿过初步堆叠结构的沟道结构CH(S20)。
参考图22，可以形成穿过牺牲层110和层间绝缘层120的分离开口T，并且可以通过分离开口T去除牺牲层110，以形成水平开口LT。
首先，在形成沟道结构CH之后，可以在沟道结构CH上形成第一上绝缘层191。可以通过使用光刻工艺形成掩模层并各向异性地蚀刻第一上绝缘层191、牺牲层110和层间绝缘层120来形成分离开口T。分离开口T可以形成为在X方向上延伸的沟槽形状，并且可以从分离开口T的下端暴露上衬底101。
接着，可以通过分离开口T相对于层间绝缘层120和第一上绝缘层191选择性地去除牺牲层110。因此，可以在层间绝缘层120之间形成多个水平开口LT。
参考图10A和图23，可以在水平开口LT中形成栅电极130，并且可以在分离开口T中形成第一分离图案MS(S30)。
首先，可以通过用导电材料填充通过分离开口T去除牺牲层110而形成的水平开口LT，来形成栅电极130。因此，可以形成层间绝缘层120和栅电极130交替堆叠的堆叠结构ST。形成栅电极130可以包括顺序地形成第一层和第二层。
接着，可以通过用绝缘材料填充分离开口T来形成第一分离图案MS。在一些示例实施例中，可以在分离开口T中顺序地形成包括绝缘材料的分离绝缘图案和包括导电材料的导电芯图案。导电芯图案可以形成为与栅电极130间隔开并接触上衬底101。
接着，可以形成第二上绝缘层192，并且可以形成接触插塞170和位线180(S40)，以制造图1至图3的半导体器件100。
图24是示意性地示出了根据各种示例实施例的包括半导体器件的数据存储系统的图。
参考图24，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或多个半导体器件1100的存储设备，或包括该存储设备的电子设备。例如，数据存储系统1000可以是包括一个或多个半导体器件1100的固态驱动设备(SSD)、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以是或者可以包括上面参考图1至图9描述的非易失性存储器件，例如，NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在一些示例实施例中，第一结构1100F可以与第二结构1100S相邻设置。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括以下项的存储单元结构：位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及在每个位线BL与公共源极线CSL之间的存储器单元串CSTR。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与每条位线BL相邻的上晶体管UT1和UT2、以及设置在每个下晶体管LT1和LT2与每个上品体管UT1和UT2之间的多个存储单元晶体管MCT。可以根据各种示例实施例对下晶体管LT1和LT2的数量和/或上晶体管UT1和UT2的数量进行各种改变，并且下晶体管LT1和LT2的数量和/或上晶体管UT1和UT2的数量可以相同或彼此不同。
在一些示例实施例中，每个上晶体管UT1和UT2可以包括串选择晶体管，并且每个下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在一些示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1或上擦除控制晶体管UT2中的至少一个可以用于使用栅极感应漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S中的第一连接互连部1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S中的第二连接互连部1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个所选存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S中的输入/输出连接互连部1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据一些示例实施例，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定的或备选地可变地确定的固件进行操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口1221。用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管MCT的数据、要从半导体器件1100的存储单元晶体管MCT读取的数据等可以通过NAND接口1221传输。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图25是示意性地示出了根据各种示例实施例的包括半导体器件的数据存储系统的透视图。
参考图25，根据本发明构思的各种示例实施例的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、可以被提供为一个或多个半导体封装的半导体封装2003、以及DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的互连图案2005连接到控制器2002。
主衬底2001可以包括具有可以耦接到外部主机的多个引脚的连接器2006。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，数据存储系统2000可以根据通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等中的任意一种接口与外部主机通信。在一些示例实施例中，数据存储系统2000可以通过从外部主机经由连接器2006提供的电力来操作。数据存储系统2000还可以包括将从外部主机提供的电力分配到控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
控制器2002可以向半导体封装2003写入数据或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是或者可以包括减小可以作为数据存储空间的半导体封装2003与外部主机之间的速度差的缓冲存储器。数据存储系统2000中包括的DRAM 2004也可以作为一种高速缓冲存储器进行操作，并且可以在对半导体封装2003的控制操作中提供临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了控制半导体封装2003的NAND控制器之外，控制器2002还可以包括控制DRAM2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将每个半导体芯片2200和封装衬底2100电连接的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图24的输入/输出焊盘1101。每个半导体芯片2200可以包括堆叠结构3210和存储沟道结构3220。每个半导体芯片2200可以包括根据上面参考图1至图9描述的实施例中的任一个的半导体器件。
在一些示例实施例中，连接结构2400可以是将输入/输出焊盘2210和封装上焊盘2130电连接的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合导线工艺彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。根据实施例，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是通过接合导线工艺的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200可以包括在一个(1)封装中。在一些示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的另一插入衬底上，并且控制器2002和半导体芯片2200可以通过形成在插入衬底上的互连部彼此连接。
图26是示意性地示出了根据各种示例实施例的半导体封装的截面图。图26可以示出图25的半导体封装2003的各种示例实施例，并且可以概念性地示出沿图25的半导体封装2003的线II-II′截取的区域。
参考图26，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底本体部2120、设置在封装衬底本体部2120的上表面上的封装上焊盘2130(参见图25)、设置在封装衬底本体部2120的下表面上或从下表面暴露的下焊盘2125、以及将封装衬底本体部2120中的上焊盘2130和下焊盘2125电连接的内部互连部2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部2800连接到如图25所示的数据存储系统2000的主衬底2001的互连图案2005。
每个半导体芯片2200或至少一些半导体芯片2200可以包括半导体衬底3010、以及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括具有外围互连部3110的外围电路区。第二结构3200可以包括公共源极线3205、公共源极线3205上的堆叠结构3210、穿过堆叠结构3210的沟道结构3220和分离区3230、电连接到存储沟道结构3220的位线3240、以及电连接到堆叠结构3210的字线WL(参考图24)的栅极接触插塞3235。如上面参考图1至图9所描述的，每个半导体芯片2200可以包括下衬底10、电路元件20、上衬底101、栅电极130、沟道结构CH、第一分离图案MS、第二分离图案SS和位线180。
每个半导体芯片2200或至少一些半导体芯片2200可以包括电连接到第一结构3100的外围互连部3110并延伸到第二结构3200中的贯通互连部3245。贯通互连部3245可以设置在堆叠结构3210的外部，并且可以进一步设置为穿过堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连部3110的输入/输出焊盘2210(参考图25)。
可以提供一种制造具有改善的电特性和简化的制造过程的半导体器件的方法，其中，可变电阻材料层包括具有高氧空位浓度的沟道区和具有低氧空位浓度的数据存储区。
本发明构思的各种优点和效果不限于上述内容，并且在描述本发明构思的具体示例实施例的过程中将更容易理解。
上面所公开的任何元件和/或功能块可以包括处理电路或在处理电路中实现，该处理电路例如是包括逻辑电路的硬件；例如执行软件的处理器的硬件/软件组合；或它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可以包括电子组件，例如晶体管、电阻器、电容器等中的至少一种。处理电路可以包括电子组件，例如，包括与门、或门、与非门、非门等中的至少一种的逻辑门。
虽然以上已经示出并描述了各种示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。此外，示例实施例不必与另一示例实施例相互排斥。例如，一些示例实施例可以包括参考一个或多个附图描述的一个或多个特征，并且还可以包括参考一个或多个其它附图描述的一个或多个其它特征。

Claims (20)

1.一种制造半导体器件的方法，包括：
通过在衬底上交替堆叠栅极层和层间绝缘层来形成堆叠结构；以及
形成在竖直方向上穿过所述堆叠结构的沟道结构，
其中，形成沟道结构包括：
通过蚀刻所述堆叠结构来形成开口；
形成至少覆盖所述开口的侧表面的栅极绝缘层；
在所述栅极绝缘层上形成可变电阻材料层；
通过执行针对所述可变电阻材料层的等离子体处理工艺或针对所述可变电阻材料层的退火工艺之一或两者来改变所述可变电阻材料层的区域中的氧空位浓度；
在执行所述等离子体处理工艺或所述退火工艺之一或两者之后，形成覆盖所述可变电阻材料层并填充所述开口的至少一部分的芯绝缘图案；以及
在所述芯绝缘图案上形成焊盘图案。
2.根据权利要求1所述的方法，其中，所述可变电阻材料层通过所述等离子体处理工艺或所述退火工艺之一或两者被形成为包括沟道区和数据存储区，所述沟道区包括第一浓度的氧空位，且所述数据存储区包括比所述第一浓度小的第二浓度的氧空位。
3.根据权利要求2所述的方法，其中，所述可变电阻材料层的所述沟道区被形成为接触所述栅极绝缘层并沿所述栅极绝缘层的侧表面延伸，并且
所述可变电阻材料层的所述数据存储区被形成为接触所述芯绝缘图案并沿所述芯绝缘图案的侧表面延伸。
4.根据权利要求2所述的方法，其中，所述可变电阻材料层的所述数据存储区被形成为与所述沟道区相比更远离所述开口的侧表面。
5.根据权利要求1所述的方法，其中，所述可变电阻材料层由过渡金属氧化物形成。
6.根据权利要求1所述的方法，其中，所述可变电阻材料层由氧化铪HfO、氧化锌ZnO、氧化铟InO、氧化镓GaO、氧化锡SnO、氧化铜CuO、氧化钼MoO、氧化铪硅HSO、氧化铪锌HZO、氧化铟锌IZO、氧化铟镓IGO、氧化铟锡ITO、氧化铟镓锌IGZO或氧化铟锡锌ITZO中的至少一种形成。
7.根据权利要求1所述的方法，其中，所述退火工艺包括热退火工艺或激光退火工艺中的一种或两种。
8.根据权利要求1所述的方法，其中，在所述栅极绝缘层上形成可变电阻材料层包括：
在所述栅极绝缘层上形成包括过渡金属氧化物的第一层；以及
在所述第一层上形成包括过渡金属氧化物的第二层。
9.根据权利要求8所述的方法，其中，对所述第一层或所述第二层中的至少一个执行所述等离子体处理工艺或所述退火工艺之一或两者。
10.根据权利要求9所述的方法，其中，所述第一层的过渡金属氧化物中的氧空位浓度通过所述等离子体处理工艺在所述第一层中增加。
11.根据权利要求9所述的方法，其中，所述第二层的过渡金属氧化物中的氧空位浓度通过所述退火工艺在所述第二层中减小。
12.根据权利要求1所述的方法，其中，在所述栅极绝缘层上形成可变电阻材料层包括：
形成填充所述开口的可变电阻材料封盖层；以及
蚀刻所述可变电阻材料封盖层的中心区，以形成沿所述栅极绝缘层的侧表面延伸并距所述栅极绝缘层的侧表面具有特定厚度的所述可变电阻材料层。
13.根据权利要求1所述的方法，其中，形成芯绝缘图案包括：
在所述可变电阻材料层上共形地形成第一芯绝缘层；
分别从所述第一芯绝缘层和所述可变电阻材料层的上部去除所述第一芯绝缘层的一部分和所述可变电阻材料层的一部分；
形成填充所述开口并接触所述第一芯绝缘层的第二芯绝缘层；以及
通过从所述第一芯绝缘层和所述第二芯绝缘层的上部去除所述第一芯绝缘层的一部分和所述第二芯绝缘层的一部分来形成所述芯绝缘图案，并且
形成焊盘图案包括：
通过去除所述芯绝缘图案的上部来形成焊盘空间；以及
通过在所述焊盘空间中沉积导电材料来形成所述焊盘图案。
14.一种制造半导体器件的方法，包括：
通过在衬底上交替堆叠栅极层和层间绝缘层来形成堆叠结构；以及
形成在竖直方向上穿过所述堆叠结构的沟道结构，
其中，形成沟道结构包括：
通过蚀刻所述堆叠结构来形成开口；
形成至少覆盖所述开口的侧表面的栅极绝缘层；
形成可变电阻材料层，所述可变电阻材料层在所述栅极绝缘层上并包括第一区和第二区；
改变所述第一区或所述第二区中的任一个中的氧空位浓度，
形成填充所述开口的至少一部分的芯绝缘图案，以及
在所述芯绝缘图案上形成焊盘图案。
15.根据权利要求14所述的方法，其中，所述可变电阻材料层由过渡金属氧化物形成。
16.根据权利要求14所述的方法，其中，改变所述第一区或所述第二区中的任一个中的氧空位浓度包括：与所述第一区中的氧空位浓度相比，减小所述第二区中的氧空位浓度，
其中，所述第一区与所述栅极绝缘层接触，并且
所述第二区与所述芯绝缘图案接触。
17.根据权利要求14所述的方法，其中，所述可变电阻材料层具有在从所述栅极绝缘层朝向所述沟道结构的中心区的方向上沿所述可变电阻材料层的宽度逐渐减小的氧空位浓度分布。
18.根据权利要求14所述的方法，还包括：
形成穿过所述堆叠结构的分离开口；
通过所述分离开口去除所述栅极层；以及
通过用导电材料填充从中去除了所述栅极层的区域来形成栅电极。
19.一种制造半导体器件的方法，包括：
通过在衬底上交替堆叠栅极层和层间绝缘层来形成堆叠结构；以及
形成在竖直方向上穿过所述堆叠结构的沟道结构，
其中，形成沟道结构包括：
通过蚀刻所述堆叠结构来形成开口；
在所述开口中形成栅极绝缘层；
形成填充所述开口并接触所述栅极绝缘层的可变电阻材料封盖层；
蚀刻所述可变电阻材料封盖层的中心区，以形成沿所述栅极绝缘层的侧表面延伸并距所述栅极绝缘层的侧表面具有特定厚度的可变电阻材料层；
通过执行针对所述可变电阻材料层的等离子体处理工艺或针对所述可变电阻材料层的退火工艺之一或两者来改变所述可变电阻材料层的区域中的氧空位浓度；
在执行所述等离子体处理工艺或所述退火工艺之一或两者之后，形成覆盖所述可变电阻材料层并填充所述开口的至少一部分的芯绝缘图案；以及
在所述芯绝缘图案上形成焊盘图案。
20.根据权利要求19所述的方法，其中，所述退火工艺包括热退火工艺或激光退火工艺中的一种或两种，
所述可变电阻材料层通过所述等离子体处理工艺或所述退火工艺被形成为包括沟道区和数据存储区，所述沟道区包括第一浓度的氧空位，且所述数据存储区包括比所述第一浓度小的第二浓度的氧空位，
其中，所述沟道区形成在所述可变电阻材料层的与所述栅极绝缘层接触的一部分中，并且
所述数据存储区形成在所述可变电阻材料层的与所述芯绝缘图案接触的一部分中。
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